KR0175354B1 - 전계 방출소자의 제조방법 - Google Patents

Abstract

본 발명은 전계 방출소자의 제조방법에 관한 것으로서, 불순물이 고농도로 도핑된 실리콘 기판이 표면의 소정 부분에 보호막을 형성하고 상기 보호막을 식각 마스크로 사용하여 상기 실리콘 기판의 노출된 부분을 건식 식각하여 팁을 형성하는 공정과, 상기 팁의 모서리가 뾰족해지도록 팁의 표면과 실리콘 기판의 표면을 열 산화시켜 산화막을 형성하는 공정과, 상기 팁에 형성된 산화막의 표면에 측벽을 형성하고 상기 측벽이 형성되지 않은 부분의 산화막을 두껍게 성장시켜 제1게이트 절연막을 형성하는 공정과, 상기 산화막과 제1게이트 절연막의 상부에 CVD 방법으로 제2게이트 절연막을 공정과, 상기 제2게이트 절연막의 상부에 게이트 전극을 형성하고 이 게이트 전극의 상부에 상기 팁과 대응하는 부분이 매우 얇고 나머지 부분은 두꺼운 희생막을 형성하는 공정과, 상기 희생막을 에치 백하여 제거함과 동시에 상기 팁과 대응하는 부분의 게이트 전극을 제거하여 상기 제2게이트 절연막을 노출시키는 공정과, 상기 게이트 전극을 식각 마스크로 사용하여 상기 제1및 제2게이트 절연막의 노출된 부분을 게이트 전극의 하부에서 측방향으로도 제거되어 게이트 전극이 오버 행되도록 습식 식각하여 상기 팁을 노출시키는 공정을 구비한다.

따라서, 팁과 게이트 전극을 자기 정렬시켜 팁과 게이트 전극의 간격을 일정하여 전계가 방출되는 방향을 일정하게 하고, 또한, 전계 방출 전류의 균일도를 향상시킬 수 있다.

Description

전계 방출소자의 제조방법

제1도(a) 내지 (f)는 종래 기술에 따른 전계 방출소자의 제조 공정도.

제2도(a) 내지 (g)는 종래의 다른 기술에 따른 전계 방출소자의 제조 공정도.

제3도(a) 내지 (j)는 본 발명에 따른 전계 방출소자의 제조 공정도.

* 도면의 주요부분에 대한 부호의 설명

21 : 실리콘 기판 22 : 보호막

24 : 팁 25 : 산화막

26 : 측벽 27 : 제1게이트 절연막

28 : 제2게이트 절연막 29 : 게이트 전극

30 : 희생막

본 발명은 전계 방출소자의 제조방법의 제조방법에 관한 것으로서, 특히, 팁과 게이트 홀을 자기 정렬되게 형성할 수 있는 전계 방출소자의 제조방법에 관한 것이다.

전계 방출소자는 전계를 인가하여 전극(이하, 방출 전극 또는 캐소우드 전극이라 칭함)으로 부터 진공 또는 특정 개스 분위기에서 전자를 방출시켜 구동하는 진공 소자이다.

상기 전계 방출소자는 마이크로파 소자 및 평판 디스플레이, 센서 등으로 이용된다.

전계 방출소자에서 전자의 방출은 방출 전극의 형태에 따라 그 효율이 크게 좌우된다.

즉, 방출 전극이 얼마나 게이트 전극과 가까이 있느냐와 방출 전극이 얼마나 뾰족하게 되어 전기장을 집속시킬 수 있는냐에 달려있다. 이렇게 방출 전극과 게이트 전극이 가깝고, 끝이 뾰족한 전극을 형성하면 이러한 전계 방출을 구동하는 전압이 낮아져 구동 회로가 단순해지고 집적화를 시킬 수 있게 된다.

전계 방출소자의 종류로는 실리콘 팁을 사용하는 것, 금속 팁을 사용하는 것과 DLC(Diamond Like Carbon)등과 같은 낮은 일함수 물질을 사용하는 것 등이 있다.

이중, 실리콘 팁을 사용하는 경우, 반도체 제조 장비와 공정을 이용하여 제조할 수 있는 장점이 있어 많이 이용되고 있다.

제1도(a) 내지 (f) 는 종래 기술에 따른 전계 방출소자의 제조 공정도이다.

제1도(a)는 실리콘 기판(1)의 상부에 열산화 방법으로 보호막(1)을 형성하고 통상의 포토리쏘그래피 방법에 의해 상기 보호막(2)을 패터닝한다.

제1도(b)는 보호막(2)을 식각 마스크로 이용하여 상기 실리콘 기판(1)의 노출된 부분을 건식 식각한다.

이 때, 상기 실리콘 기판(1)은 보호막(2) 하부에서 식각되지 않고 남아 팁(3)이 형성된다.

제1도(c)는 상기 실리콘 기판(1)의 노출된 부분과 보호막(2)의 상부에 전자빔 증착(e-beam evaporation) 방법에 의해 게이트 절연막(4)을 두껍게 증착한다.

제1도(d)는 상기 노출된 팁(3)의 표면을 열산화하여 산화막(5)을 형성한다.

이 때, 상기 산화막(5)은 상기 팁(3)의 모서리가 뾰족해질 때 까지 산화하여 형성하며, 또한, 상기 게이트 절연막(4)은 실리콘 기판(1)이 산화되는 것을 방지한다.

제1도(e)는 상기 게이트 절연막(4)의 상부에 게이트 전극(6)을 증착하여 형성한다.

제1도(f)는 상기 팁(3)의 표면에 형성된 산화막(5)을 습식 식각하여 제거한다.

이 때, 상기 팁(3) 상부의 보호막(2), 게이트 절연막(4)과 게이트 전극(6)의 물질은 상기 산화막(5)이 제거됨에 따라 리프트-오프(lift-off)되며, 게이트 전극(6) 하부의 게이트 절연막(4)은 측방향으로 식각되어 게이트 전극(6)을 오버 행되게 한다.

그러나, 상술한 종래의 전계 방출소자의 제조방법은 전자 빔 증착 방법에 의해 형성된 게이트 절연막은 덩어리 형태로 증착된 빈 공간이 존재하게 되므로 누설 전류가 흐를 뿐만 아니라 팁의 표면에 형성된 보호막 제거시 게이트 절연막이 측방향으로 과식각되어 식각 공정을 제어하기 어렵고, 또한, 실리콘 기판이 대구경일 경우에 팁이 비대칭으로 형성되는 문제점이 있었다.

제2도(a) 내지 (g)는 종래의 다른 기술에 따른 전계 방출소자의 제조 공정도이다.

제2도(a)는 실리콘 기판(11)이 표면에 열산화 방법에 의해 보호막(12)을 성장시키고 통상의 포토리쏘그래피 방법에 의해 보호막(12)을 패터닝한다.

제2도(b)는 상기 보호막(12)을 마스크로 사용하여 건식 식가하여 팁(14)을 형성한다.

제2도(c)는 상기 팁(14)이 형성된 실리콘 기판(11)을 고온에서 산화하여 산화막(15)을 형성한다.

상기에서 산화막(15)은 팁(14)의 모서리가 뾰족해지도록 상기 보호막(12)의 하부에서 서로 만나게 한다.

제2도(d)는 상기 실리콘 기판(11)과 팁(14)의 표면에 형성된 산화막(15)을 제거한다.

이 때, 상기 팁(14) 상부의 보호막(12)은 리프트-오프되어 제거된다.

제2도(e)는 상기 실리콘 기판(11)과 팁(14)의 상부에 CVD 방법으로 TEOS나 산화막을 증착하여 게이트 절연막(15)을 형성한다. 그리고, 상기 게이트 절연막(15)의 상부에 게이트 전극(16)을 형성하고, 상기 게이트 전극(16)의 상부에 상기 팁(14)과 대응하는 부분을 노출시킨 감광막 패턴(19)을 형성한다.

제2도(f)는 상기 감광막 패턴(19)을 식각 마스크로 하여 상기 게이트 전극(16)의 노출된 부분을 제거하여 상기 게이트 절연막(15)을 노출시킨다.

제2도(g)는 상기 게이트 전극(16)을 마스크로 사용하여 게이트 절연막(15)을 부분적으로 식각한다.

이 때, 상기 게이트 절연막(15)은 게이트 전극(16)의 하부에서 측방향으로 식각되어 상기 게이트 전극(16)을 오버 행시킨다.

상술한 종래의 다른 방법에 따른 전계 방출소자의 제조방법은 게이트 절연막을 원자 또는 분자 단위로 증착되는 CVD 방법으로 형성하므로 전자 빔 방법에 의해 형성된 게이트 절연막 보다 누설 전류를 감소시킬 수 있고, 게이트 절연막이 측방향으로 과식각되는 것을 방지할 수 있으며, 또한, 실리콘 기판이 대구경일 경우에도 팁이 비대칭으로 형성되는 것을 방지할 수 있다.

그러나, 상기 방법은 감광막 패턴에 의해 팁과 게이트 전극을 정렬시켜야 하므로 팁과 게이트 전극의 간격이 일정하지 않으므로 전계가 방출되는 방향이 일정하지 않아 평판 디스플레이로 사용하기 부적합할 뿐만 아니라 전계 방출 전류의 균일도도 크게 저하되는 문제점이 있었다.

따라서, 본 발명의 목적은 팁과 게이트 전극을 자기 정렬시켜 팁과 게이트 전극의 간격을 일정하고 전계 방출 전류의 균일도를 향상 시킬 수 있는 전계 방출소자의 제조방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 전계 방출소자의 제조방법은 불순물이 고농도로 도핑된 실리콘 기판의 표면의 소정부분에 보호막을 형성하고 상기 보호막을 식각 마스크로 사용하여 상기 실리콘 기판의 노출된 부분을 건식 식각하여 팁을 형성하는 공정과, 상기 팁의 모서리가 뾰족해지도록 팁의 표면과 실리콘 기판의 표면을 열 산화시켜 산화막을 형성하는 공정과, 상기 팁에 형성된 산화막의 표면에 측벽을 형성하고 상기 측벽이 형성되지 않은 부분의 산화막을 두껍게 성장시켜 제1게이트 절연막을 형성하는 공정과, 상기 산화막과 제1게이트 절연막의 상부에 CVD 방법으로 제2게이트 절연막을 공정과, 상기 제2게이트 절연막의 상부에 게이트 전극을 형성하고 이 게이트 전극의 상부에 상기 팁과 대응하는 부분이 매우 얇고 나머지 부분은 두꺼운 희생막을 형성하는 공정과, 상기 희생막을 에치 백하여 제거함과 동시에 상기 팁과 대응하는 부분의 게이트 전극을 제거하여 상기 제2게이트 절연막을 노출시키는 공정과, 상기 게이트 전극을 식각 마스크로 사용하여 상기 제1및 제2게이트 절연막의 노출된 부분을 게이트 전극의 하부에서 측방향으로도 제거되어 게이트 전극이 오버 행되도록 습식 식각하여 상기 팁을 노출시키는 공정을 구비한다.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

제3도(a) 내지 (j)는 본 발명에 따른 전계 방출소자의 제조 공정도이다.

제3도(a)는 N형 불순물이 1×1019/cm³이상의 고농도로 도핑된 실리콘 기판(21)의 표면에 열산화막을 100nm-500nm 정도의 두께로 성장하여 보호막(22)을 형성한다.

상기에서, 보호막(22)을 산화막 뿐만 아니라 산화막과 질화막을 교대로 증착하여 형성할 수도 있다.

그리고, 상기 보호막(22)을 통상의 포토리쏘그래피 방법에 의해 실리콘 기판(21) 표면의 소정 부분이 노출되도록 패터닝한다.

제3도(b)는 상기 보호막(22)을 식각 마스크로 사용하여 상기 실리콘 기판(21)의 노출된 부분을 2단계의 건식 식각하여 팁(24)을 형성한다.

상기에서, 팁(24)을 형성하기 위한 2단계의 건식 식각 공정 중, 첫 번째 단계는 SF6등의 가스를 사용하여 상기 실리콘 기판(21)을 등방성 식각하고, 두 번째 단계는 SF6 가스와 O2 가스를 혼합하여 상기 등방성 식각된 부분을 비등방성 식각한다.

상기 2단계의 식각 방법은 첫 번째 단계이 등방성 식각 시간과 두 번째 단계의 비등방성 식각 시간을 각각 조절하여 팁(24)의 목부분의 두께와 팁(24)의 높이를 독립적으로 조절한다.

또한, 상기 2단계의 식각 공정을 이용하면 팁(24)을 높게 형성할 수 있는데, 팁(24)을 높게 형성하면 이후에 에치 백(etch-back) 공정시, 식각되는 게이트 전극에 의해 형성되는 홀(hole)의 크기가 균일하게 된다.

제3도(c)는 상기 팁(24)을 뾰족하게 하기 위하여 고온에서 상기 실리콘 기판(21)과 팁(24)의 표면을 열 산화시켜 산화막(25)을 형성한다.

상기에서, 상기 산화막(25)은 팁(24)의 모서리가 뾰족해지도록 상기 팁(24)의 보호막(22)과 접촉되는 부분이 모두 산화되게 형성된다.

제3도(d)는 상술한 구조의 전 표면에 Si3N4 박막을 100nm-400nm 정도의 두께로 증착한 후 상기 RIE(Reactive Ion Etching)에 의해 에치 백하여 상기 팁(24)에 형성된 산화막(25)의 표면에 측벽(sidewall spacer : 26)을 형성한다.

제3도(e)는 상기 측벽(26)이 형성되지 않아 노출된 산화막(25)를 고온의 스팀(steam) 분위기에서 LOCOS(Local Oxidation of Silicon) 방법으로 성장하여 100nm-1000nm 정도 두께의 제1게이트 절연막(27)을 형성한다.

이 때, 상기 측벽(26)은 팁(24) 표면의 산화막(25)이 두껍게 되는 것을 방지한다.

제3도(f)는 산화막(25)과 제1게이트 절연막(27)의 상부에 CVD 방법으로 TEOS나 산화막을 100nm-1000nm 정도의 두께로 증착하여 제2게이트 절연막(28)을 형성한다.

제3도(g)는 상기 제2게이트 절연막(28)의 상부에 폴리실리콘, 실리사이드 또는 W, TiW, Mo, Au 등의 금속을 증착하여 게이트 전극(29)을 형성한다.

제3도(h)는 상기 게이트 전극(29)의 상부에 SOG(Spin-On-Glass)막을 도포하여 희생막(30)을 형성한다.

상기에서, SOG막은 흐름성이 좋으므로 상기 희생막(30)은 상기 팁(24)과 대응하는 부분이 매우 얇도록 도포하여 형성한다.

제3도(i)는 상기 희생막(30)을 플라즈마 에칭 방법으로 에치백(etch-back)하여 제거한다.

이때, 상기 희생막(30)은 팁(24)과 대응하는 부분에서 상기 제1게이트 절연막(27) 상부 보다 얇게 형성된다.

그러므로, 상기 제1게이트 절연막(27)의 상부에 형성된 희생막(30)이 모두 제거될 때까지 상기 팁(24)과 대응하는 부분의 제2게이트 절연막(28)이 노출되도록 게이트 전극(29)도 식각된다.

상기에서, 게이트 전극(29)과 희생막(30) 및 제2게이트 절연막(28) 각각의 식각율 차이와 식각 시간에 따라 잔류하는 게이트 전극(29)의 모양을 적절히 조절할 수 있다.

제3도(j)는 상기 게이트 전극(29)을 식각 마스크로 사용하여 상기 제1및 제2게이트 절연막(27)(28)의 노출된 부분을 불산(HF)등의 식각 용액으로 부분적으로 식각하여 상기 팁(24)을 노출시킨다. 이 때, 상기 제2게이트 절연막(28)은 상기 게이트 전극(29)의 하부에서 측방향으로 식각되어 상기 게이트 전극(29)을 오버 행 시킨다.

따라서, 본 발명은 팁과 게이트 전극을 자기 정렬시켜 팁과 게이트 전극의 간격을 일정하여 전계가 방출되는 방향을 일정하게 하고, 또한, 전계 방출 전류의 균일도를 향상시킬 수 있는 잇점이 있다.

Claims (13)

1. 불순물이 고농도로 도핑된 실리콘 기판의 표면의 소정 부분에 보호막을 형성하고 상기 보호막을 식각 마스크로 사용하여 상기 실리콘 기판의 노출된 부분을 건식 식각하여 팁을 형성하는 공정과, 상기 팁의 모서리가 뾰족해지도록 팁이 표면과 실리콘 기판이 표면을 열 산화시켜 산화막을 형성하는 공정과, 상기 팁에 형성된 산화막의 표면에 측벽을 형성하고 상기 측벽이 형성되지 않은 부분의 산화막을 두껍게 성장시켜 제1게이트 절연막을 형성하는 공정과, 상기 산화막과 제1게이트 절연막의 상부에 CVD 방법으로 제2게이트 절연막을 형성하는 공정과, 상기 제2게이트 절연막의 상부에 게이트 전극을 형성하고 이 게이트 전극의 상부에 상기 팁과 대응하는 부분이 매우 얇고 나머지 부분은 두꺼운 희생막을 형성하는 공정과, 상기 희생막을 에치 백하여 제거함과 동시에 상기 팁과 대응하는 부분의 게이트 전극을 제거하여 상기 제2게이트 절연막을 노출시키는 공정과, 상기 게이트 전극을 식각 마스크로 사용하여 상기 제1및 제2게이트 절연막의 노출된 부분을 게이트 전극의 하부에서 측방향으로도 제거되어 게이트 전극이 오버 행되도록 습식 식각하여 상기 팁을 노출시키는 공정을 구비하는 전계 방출소자의 제조방법.
2. 제1항에 있어서, 상기 실리콘 기판이 N형인 전계 방출소자의 제조방법.
3. 제1항에 있어서, 상기 보호막을 열산화막으로 형성하는 전계 방출소자의 제조방법.
4. 제1항에 있어서, 상기 보호막을 산화막과 질화막으로 형성하는 전계 방출소자의 제조방법.
5. 제3항 또는 제4항에 있어서, 상기 보호막을 100nm-500nm의 두께로 형성하는 전계 방출소자의 제조방법.
6. 제1항에 있어서, 상기 팁을 SF6 가스를 사용하여 상기 실리콘 기판(21)을 등방성 식각하는 1단계 식각과 SF6 가스와 O2 가스를 혼합하여 상기 등방성 식각된 부분을 비등방성 식각하여 형성하는 전계 방출소자의 제조방법.
7. 제1항에 있어서, 상기 측벽을 형성하는 공정은, 상기 보호막 및 산화막의 상부에 Si3N4 박막을 100nm-400nm 정도의 두께로 증착하는 단계와, 상기 Si3N4 박막을 RIE(Reactive Ion Etching)에 의해 에치 백하는 단계로 이루어지는 전계 방출소자의 제조방법.
8. 제1항에 있어서, 상기 제1게이트 절연막을 LOCOS(Local Oxidation of Silicon) 방법으로 성장하는 전계 방출소자의 제조방법.
9. 제8항에 있어서, 상기 제1게이트 절연막을 100nm-1000nm의 두께로 형성하는 전계 방출소자의 제조방법.
10. 방출소자의 제조방법.
11. 제10항에 있어서, 상기 제2게이트 절연막을 100-1000nm의 두께로 형성하는 전계 방출소자의 제조방법.
12. 제1항에 있어서, 상기 게이트 전극을 W, TiW, Mo, Au 의 금속, 폴리실리콘 또는 실리사이드로 형성하는 전계 방출소자의 제조방법.
13. 제1항에 있어서, 상기 희생막을 SOG(Spin-On-Glass)막으로 형성하는 전계 방출소자의 제조방법.