KR100275524B1 - 실리사이드 공정을 이용한 전계방출소자 제조방법 - Google Patents

실리사이드 공정을 이용한 전계방출소자 제조방법 Download PDF

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Abstract

본 발명은 전계방출소자에 전자를 방출시킬수 있는 실리콘 에미터 팁 혹은 금속 에미터 팁을 저온에서 실리사이드 공정을 사용하여 뾰족하게 형성시키는 방법을 제공하는 것으로, 에미터 팁을 뾰족하게하여 전계방출이 용이하며, 종래의 제조방법보다 저온에서 팁을 뾰족하게 할 수 있을 뿐 아니라, 균일성과 대칭성이 높게되며, 유리판 위에 에미터 팁을 형성할 수 있다. 또한, 본 발명을 사용하면 제작한 어레이를 유리판 위에서 진공패키징을 바로 수행할 수 있을 뿐 아니라, 저가격으로 대면적의 평판 디스플레이를 만들 수 있다.

Description

실리사이드 공정을 이용한 전계방출소자 제조방법{Method for fabricating field emission display using silicidation process}
본 발명은 전계방출소자(Field Emission Device) 제조 방법에 관한 것으로, 특히 전계방출소자의 에미터 팁(emitter tip)을 저온에서 뾰족하게 형성할 수 있는 방법에 관한 것이다.
전계방출소자는 전계를 인가하여 에미터 팁으로 부터 진공 또는 특정 개스분위기에서 전자를 방출시켜 구동하는 진공소자로서, 이러한 진공소자는 마이크로파 소자, 평판 디스플레이, 및 센서 등으로 이용된다. 이중에 전계방출소자를 디스플레이에 이용하여 FED(Field Emission Display)에 응용하는 연구가 최근 활발히 이루어지고 있다.
도 1은 통상적인 FED 구조를 나타내는 단면도로서, 어레이된 전계방출소자 갖는 하판(100)과 형광체(phosphor)(201)를 가진 상판(200)이 스페이서(spacer)(300)에 의해 서로 평행하게 진공 패키징되어 구성되며, 전계방출소자의 게이트 전극(102)을 제어하는 것에 의해 에미터 팁(101)로부터 전자를 방출하고, 방출된 전자를 상판(200)의 형광체(201)에 충돌시켜 형광체(201)의 음극 발 광(cathode luminescence)으로 화상을 표시하는 장치이다. 즉, FED의 동작원리는 게이트와 케소드(에미터 팁과 접속된 에미터 전극)에 전압이 인가되어 전자가 방출되고 애노드(anode) 전압에 의해 가속을 받아서 형광체 물질이 도포되어 있는 애노드 전극을 때리게 되고, 전자로부터 에너지를 받아 여기된 형광체 물질은 빛을 발산하는 원리를 이용하여 디스플레이에 사용하게 된다.
도 2a 내지 도 2e는 종래기술에 따른 전계방출소자 제조 방법을 나타내는 공정 단면도로서, 먼저, 도 2a와 같이, 실리콘막(202) 상에 실리콘산화막(203)을 형성한 다음, 포토레지스트(204) 패턴의 형성 및 식각에 의해 실리콘산화막(203)을 패터닝하고, 포토레지스트(204) 패턴을 제거한 다음, 도 2b와 같이, 패터닝된 실리콘산화막(203)을 마스크로하여 실리콘막(202)을 등방성 건식식각한다.
이어서, 도 2c와 같이, 노출된 실리콘막(202)을 열산화시켜 산화막(210)을 성장시킨 다음, 도 2d와 같이, 전자선증착(e-beam) 방법에 의해 게이트 절연막(208)과 게이트 전도막(209)을 증착한 후, 도 2e와 같이, 산화막(210)을 부분적으로 식각하여 팁 상부의 전극을 리프트 오프(lift-off)시킨다.
도 2a 내지 도 2e와 같은 종래기술을 사용하는 경우, 공정을 고온에서 수행하므로 유리판위에 에미터 어레이를 제작 할 수 없는 단점이 있다. 즉 이러한 에미터를 전계방출디스플레이(FED: Field Emission Display)로 응용되기 위하여서는 유리기판에서 제작되어야 가격경쟁력이 있을 뿐 아니라, FED를 진공 패키징을 할 때 쉽게 할 수 있게 된다. 그러므로 유리기판에서 에미터를 제조하려면 공정온도가 적어도 600℃이하가 되어야 한다. 그런데, 종래기술과 같이 기판을 식각을 한 후 에미터 끝을 뾰족하게 할려면 적어도 800℃ 이상의 온도에서 열산화 공정을 실시하여야 하므로 유리기판을 사용할 수 없는 것이다.
도 3a 및 도 3e는 다른 종래기술에 따른 전계방출소자 제조 방법을 나타내는 공정 단면도로서, 먼저, 도 3a와 같이 실리콘막(302) 상에 실리콘산화막(303)을 형성한 다음, 포토레지스트(304) 패턴의 형성 및 식각에 의해 실리콘산화막(303)을 패터닝하고, 포토레지스트(304) 패턴을 제거한 다음, 도 3b와 같이, 패터닝된 실리콘산화막(303)을 마스크로하여 실리콘막(302)을 등방성 건식식각 한다. 이어서, 도 3c와 같이, 노출된 실리콘막(302)을 습식식각하여 실리콘 팁을 형성한다.
이어서, 도 3d와 같이, 전면에 게이트 절연막(308)과 게이트 전도막(309)을 증착한 후, 도 3e와 같이 실리콘 팁이 노출되도록 게이트 전도막(309)과 게이트 절연막(308)을 부분적으로 습식식각한다.
도 3a 및 도 3e와 같은 종래기술을 사용하는 경우, 고온의 열산화 공정을 사용하지 않기 때문에 유리기판을 사용하는 것이 가능하지만, 습식식각의 특성상 넓은 면적에서의 식각 균일도가 나빠지게 된다.
이와 같이, 종래에는 전계방출소자의 에미터 팁을 제조함에 있어, 그 형상을 뾰족하게 형성하기 위하여, 실리콘 또는 다결정 실리콘을 건식식각과 습식식각을 사용하여 형성하거나, 건식식각 또는 습식식각후 팁 첨예화 산화막 성장 공정을 사용하고 있으나, 균일하게 뾰족하게 식각 하기가 힘들다. 또한, 실리콘이나 다결정실리콘을 건식식각 방법에 의해 등방성 식각을 한 후, 800 ℃ 이상의 고온에서 산화막 성장을 하여 뾰족하게 만드는 방법은 고온 공정을 사용하므로 유리판위에 제 작할 수 없으며, 나중에 제작된 FEA(Field Emission Array)를 진공 패키징을 할 경우, 이것을 유리판 위에다 붙여 패키징을 하므로 패키징 수율이 낮아지는 단점이 있다.
본 발명의 목적은 저온 공정이 가능하고, 균일성과 대칭성을 높이면서 에미터 팁의 최상단을 뾰족하게 형성하는 전계방출소자 제조 방법을 제공하는데 있다.
도 1은 통상적인 FED(Field Emission Display) 구조를 나타내는 단면도.
도 2a 내지 도 2e는 종래기술에 따른 전계방출소자 제조 방법을 나타내는 공정 단면도.
도 3a 내지 도 3e는 다른 종래기술에 따른 전계방출소자 제조 방법을 나타내는 공정 단면도.
도 4a 내지 4h 도는 본 발명의 일실시예에 따른 전계방출소자 제조 방법을 나타내는 공정 단면도.
도 5a 내지 5h 도는 본 발명의 다른 실시예에 따른 전계방출소자 제조 방법을 나타내는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
401, 501 : 유리기판 402 : 실리콘 계열의 에미터 전도막
403 : 하드마스크층 405, 505 : 금속층
404 : 포토레지스트 패턴 406, 506 : 실리사이드층
407 : 에미터 팁 408, 508 : 게이트 절연막
409, 509 : 게이트 전도막 511 : 완충막
502 : 비정질실리콘막
상기 목적을 달성하기 위한 본 발명의 일 특징적인 전계방출소자 제조 방법은, 기판상에 에미터용으로 실리콘 계열 박막을 형성하는 단계; 상기 실리콘 계열 박막상에 마스크 패턴을 형성하는 단계; 에미터 팁의 목 부분을 형성하기 위하여 상기 실리콘 계열 박막을 소정두께 식각하고, 상기 마스크 패턴을 제거하는 단계; 에미터 팁의 목부분이 형성된 상기 실리콘 계열 박막 상에 실리사이드를 위한 고융점 금속막을 형성하는 단계; 상기 실리콘 계열 박막의 에미터 팁 목부분을 뾰족하게 형성하기 위하여, 열처리에 의해 실리콘 계열의 박막과 상기 금속막을 반응시켜 상기 금속막을 실리사이드막으로 형성하는 단계; 및 상기 실사이드막을 제거하는 단계를 포함하여 이루어진다.
또한, 본 발명의 다른 특징적인 전계방출소자 제조 방법은, 기판상에 완충막을 형성하고, 상기 완충막 상에 에미터용으로 금속막을 형성하는 단계; 상기 금속 막 상에 마스크 패턴을 형성하는 단계; 에미터 팁의 목 부분을 형성하기 위하여 상기 금속막을 소정두께 식각하고, 상기 마스크 패턴을 제거하는 단계; 에미터 팁의 목부분이 형성된 상기 금속막상에 실리사이드를 위한 비정질실리콘막을 형성하는 단계; 상기 금속막의 에미터 팁 목부분을 뾰족하게 형성하기 위하여, 열처리에 의해 상기 금속막과 상기 비정질실리콘막을 반응시켜 상기 비정질실리콘막을 실리사이드막으로 형성하는 단계; 및 상기 실사이드막을 제거하는 단계를 포함하여 이루어진다.
이렇듯, 본 발명은 저온의 실리사이드 공정에 의해 팁을 뽀족하게 형성시키는 것으로, 다른 공정과 더불어 기판을 유리를 사용할 수 있는 장점이 있어 저가격으로 대면적의 평판디스플레이를 만들수 있는 장점이 있다. 또한, 이러한 제조방법은 기존의 반도체 공정장비를 이용할 수 있는 장점과 집적회로 제조 공정과 양립되게 제작 할 수 있는 장점이 있다.
첨부된 도 4a 내지 4h 도와, 도 5a 내지 5h 도를 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 4a 내지 4h 도는 본 발명의 일실시예에 따른 전계방출소자 제조 방법을 나타내는 공정 단면도로서, 실리콘 또는 다결정실리콘 에미터 팁을 제조하는 방법을 나타낸다.
먼저, 도 4a와 같이, 유리기판(401), 또는 그 상부에 저항층을 포함하는 유리기판위에 예컨데 실리콘 혹은 폴리실리콘 혹은 비정질 실리콘과 같은 실리콘 계열의 에미터 전도막(402)을 증착한 후, 예컨데 산화막 또는 질화막/산화막/질화막 과 같은 하드마스크층(403)을 50nm ~ 300nm 사이로 증착 시킨다. 하드마스크층(403)은 실리콘 식각시 마스킹 효과를 극대화하여 준다.
이어서, 도 4b와 같이, 팁 마스크 패턴인 포토레지스트 패턴(404)을 정의한후, 하드 마스크층(403)을 식각하여 패터닝한다.
이어서, 도 4c와 같이, 포토레지스트 패턴(404)을 제거한 다음, 패터닝된 하드 마스크층(403)을 식각 마스크로하여 에미터 전도막(402)을 등방성 식각을 하거나 등방성/비등방성의 두단계로 식각을 실시하여 에미터 팁의 목부분을 형성하는데, 등방성/비등방성의 두단계로 식각할때에는 첫 단계의 등방성 식각과 두 번째 단계의 비등방성의 식각시간을 각각 조절하여 팁이 형성될 실리콘이 남는부분(목부분)의 두께와 팁의 높이를 각각 독립적으로 조절할 수 있는 장점이 있다. 즉, 이러한 2단계 식각공정을 이용하면 주어진 하드 마스크층(403)의 크기에 비해서 팁을 높게 만들 수 있는데, 팁이 높게 되면 나중에 게이트 형성을 위하여 에치백(etch-back)이나 화학적/기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 할 때, 식각되는 게이트 개구의 크기가 균일해 지며, 팁에 인가되는 전기장의 크기가 커지며, 게이트와 케소드간의 기생용량(parasitic capacitance)이 작아져서 소자의 RC 지연시간에 유리하게 작용한다. 또한 팁의 높이가 높은 경우, 게이트 유전체, 집속전극 아래의 유전체의 두께를 두껍게하여 누설전류를 효과적으로 방지할 수 있게 된다.
이어서, 도 4d 와 같이, 하드 마스크(403)를 식각하고, 전자선증착(e-beam) 혹은 스퍼터링(sputtering)에 의해 실리사이드를 위하여 예컨데 Ti, Co, Ta, Pd, Pt, W, Mo 등과 같은 고융점 금속층(405)을 10nm ~ 500nm의 두께로 증착시킨다. 이 금속층(405)의 두께는 실리사이드층의 두께를 결정하게 된다.
이어서, 도 4e는 에미터 전도막(402) 상에 증착된 금속층(405)을 전기로(furnace) 혹은 급속열처리(RTP : rapid thermal annealing) 장비를 이용하여 열처리함으로써 예컨데 TiSi2, CoSi, TaSi2, PdSi, PtSi, WSi, MoSi 등의 실사이드층(406)을 20nm ~ 1000nm의 두께로 형성시킨다. 이때, 고융점 금속층과 반응하는 실리콘 계열의 에미터 전도막(402)는 목부분의 첨단부가 뾰족해지게 된다.
이어서, 도 4f와 같이, 실리사이드층(406)을 습식식각으로 모두 제거하여 에미터 팁(407)이 노출 되게 한다. 이때, 실리사이드막은 통상적으로 에천트에서 제거하게되는데, 금속층(405)의 표면이 노출된 상태에서 실리사이드 형성을 위한 열처리를 실시하게되면 금속층(405)의 표면이 산화되어 금속산화층을 형성하기 때문에, 에천트에서 표면의 금속산화층에 의해 실리사이드막이 제거되지 않는 경우가 발생하게 된다. 따라서, 바람직하게는 도 4e에서, 금속층(405) 상에 열처리시 금속층의 표면 산화를 방지하기 위한 보호막(도면에 도시되지 않음)을 400℃ 이하의 저온에서 형성한 다음, 실리사이드 형성을 위한 열처리를 실시한 다음, 보호막과 실리사이드막을 동시에 또는 차례로 제거한다. 또한, 실리사이드막의 제거에 의해 노출된 에미터 팁(407) 상에 금속, 질화금속 계열, 탄화금속 계열, 및 다이아몬드 등의 저일함수물질(도면에 도시되지 않음)을 코팅하여, 팁의 사용전압을 낯출 수 잇고, 장시간 사용할 때 수명을 길게 할 수 있는 장점이 있다.
이어서, 도 4g와 같이, 게이트 절연막(408)을 600℃ ~ 700℃ 이하의 저온에서 공정이 가능한 플라즈마 화학증착방법(PECVD)이나 저압 화학증착방법(LPCVD)으로 100nm ~ 1000nm 형성하고, 게이트 전도막(409)으로 Ti, Co, Ta, W, Mo, Au 등의 금속층 또는 실리사이드층 혹은 폴리실리콘층을 형성한다.
이어서, 도 4h와 같이, 게이트 전도막(409)를 화학적/기계적 연마 방법이나 에치백(etch-back)방법으로 식각하여 에미터 팁에 의해 돌출된 부위의 게이트 전도막의 상부 일부를 식각한 다음, 습식식각으로 집속전극용 절연막을 부분적으로 식각하여 게이트 개구를 형성한다. 그 다음, 게이트 절연막(408)의 일부를 습식 식각하여 팁을 노출시킨 후, 게이트 전도막을 패터닝(patterning)하고 식각하여 본 구조를 완성시킨다.
도 5a 내지 5h 도는 본 발명의 다른 실시예에 따른 전계방출소자 제조 방법을 나타내는 공정 단면도로서, 금속 에미터 팁을 제작하는 경우를 나타낸다.
먼저, 도 5a는 유리기판(501)위에 완충막(511) 및 저항층(도시되지 않음)을 형성 한 후, 에미터 전극용 금속층(505)으로 Ti, Co, Ta, Pd, Pt, W, Mo 등을 증착 한다.
이어서, 도 5b와 같이, 팁 마스크 패턴인 포토레지스트 패턴(504)을 정의한다.
이어서, 도 5c와 같이, 포토레지스트 패턴(504)을 식각 마스크로하여 금속층(505)을 등방성 식각을 하거나 등방성/비등방성의 두단계로 식각을 실시하여 에미터 팁의 목부분을 형성하는데, 2단계 식각방법은 첫 단계의 등방성 식각과 두 번째 단계의 비등방성의 식각시간을 각각 조절하여 팁이 형성될 실리콘이 남는부분(목부분)의 두께와 팁의 높이를 각각 독립적으로 조절할 수 있는 장점이 있다.
이어서, 도 5d와 같이, 포토레지스트 패턴(504)을 제거하고, 전자선(e-beam) 증착혹은, 스퍼터링, 플라즈마화학증착(PECVD)등에 의한 방법으로 실리사이드 형성을 위한 비정질 실리콘막(502)을 10nm ~ 500nm 증착시킨다. 이러한 비정질 실리콘층(502)의 두께는 나중에 실리사이드층의 두께를 결정하게 된다.
이어서, 도 5e와 같이, 금속층(505)위에 증착된 비정질실리콘(502)막을 전기로 혹은 급속열처리 장비를 이용하여 열처리함으로써, TiSi2, CoSi, TaSi2, PdSi, PtSi, WSi, MoSi 등의 실사이드층(506)을 20nm ~ 1000nm의 두께로 형성시킨다. 이때, 금속층의 목 부분은 첨단부가 뾰족해진다.
이어서, 도 5f와 같이, 실리사이드(506)을 습식식각으로 모두 식각해 내어 금속 에미터 팁(507)이 노출되게 한다. 이때, 실리사이드막의 제거에 의해 노출된 에미터 팁(507) 상에 금속, 질화금속 계열, 탄화금속 계열, 및 다이아몬드 등의 저일함수물질(도면에 도시되지 않음)을 코팅하여, 팁의 사용전압을 낮출 수 있고, 장시간 사용할 때 수명을 길게 할 수 있는 장점이 있다.
이어서, 도 5g와 같이 게이트 절연막(508)을 600℃ ~ 700℃ 이하의 저온에서 공정이 가능한 플라즈마 화학증착방법(PECVD)이나 저압 화학증착방법(LPCVD)으로 100nm ~ 1000nm 형성하고, 게이트 전도막(509)으로 Ti, Co, Ta, W, Mo, Au 등의 금 속층 또는 실리사이드층 혹은 폴리실리콘층을 형성한다.
이어서, 도 5h와 같이, 게이트 전도막(509)를 화학적/기계적 연마 방법이나 에치백(etch-back)방법으로 식각하여 에미터 팁에 의해 돌출된 부위의 게이트 전도막의 상부 일부를 식각한 다음, 습식식각으로 집속전극용 절연막을 부분적으로 식각하여 게이트 개구를 형성한다. 그 다음, 게이트 절연막(408)의 일부를 습식 식각하여 팁을 노출시킨 후, 게이트 전도막을 패터닝(patterning)하고 식각하여 본 구조를 완성시킨다.
본 발명은 전계방출소자에 전자를 방출시킬수 있는 실리콘 에미터 팁 혹은 금속 에미터 팁을 저온에서 실리사이드 공정을 사용하여 뾰족하게 형성시키는 방법을 제공하는 것으로, 에미터 팁을 뾰족하게하여 전계방출이 용이하며, 종래의 제조방법보다 저온에서 팁을 뾰족하게 할 수 있을 뿐 아니라, 균일성과 대칭성이 높게되며, 유리판 위에 에미터 팁을 형성할 수 있다. 또한, 본 발명을 사용하면 제작한 어레이를 유리판 위에서 진공패키징을 바로 할 수 있을 뿐 아니라, 저가격으로 대면적의 평판 디스플레이를 만들 수 있다.

Claims (19)

  1. 기판상에 에미터용으로 실리콘 계열 박막을 형성하는 단계;
    상기 실리콘 계열 박막상에 마스크 패턴을 형성하는 단계;
    에미터 팁의 목 부분을 형성하기 위하여 상기 실리콘 계열 박막을 소정두께 식각하고, 상기 마스크 패턴을 제거하는 단계;
    에미터 팁의 목부분이 형성된 상기 실리콘 계열 박막 상에 실리사이드를 위한 고융점 금속막을 형성하는 단계;
    상기 실리콘 계열 박막의 에미터 팁 목부분을 뾰족하게 형성하기 위하여, 열처리에 의해 실리콘 계열의 박막과 상기 금속막을 반응시켜 상기 금속막을 실리사이드막으로 형성하는 단계; 및
    상기 실리사이드막을 제거하는 단계를 포함하여 이루어진 전계방출소자 제조 방법.
  2. 제1항에 있어서,
    상기 실사이드막을 제거하는 단계가 완료된 결과물 상에 게이트 절연막 및 게이트 전도막을 차례로 형성하는 단계; 및
    첨단부가 뾰족해진 상기 에미터 팁이 노출되도록 그 상부의 상기 게이트 절연막 및 게이트 전도막의 소정부분을 개구하는 단계를 더 포함하여 이루어진 전계 방출소자 제조 방법.
  3. 제1항에 있어서,
    상기 마스크 패턴을 형성하는 단계는,
    실리콘 계열 박막상에 하드 마스크 박막을 형성하는 단계;
    상기 하드마스크 박막 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로하여 상기 하드마스크 박막을 식각하는 단계를 포함하여 이루어지는 전계방출소자 제조 방법.
  4. 제3항에 있어서,
    상기 하드마스크 박막은 산화막 또는 질화막/산화막/질화막임을 특징으로 하는 전계방출소자 제조 방법.
  5. 제1항에 있어서,
    상기 실리콘 계열 박막을 소정두께 식각하는 단계는,
    등방성 식각 및 비등방성 식각을 차례로 실시하여 에미터 팁 목부분의 두께와 높이를 각각 독립적으로 조절하는 것을 특징으로 하는 전계방출소자 제조 방법.
  6. 제1항에 있어서,
    상기 금속막을 10nm ~ 500nm의 두께로 형성하고 상기 실리사이드막을 20nm ~ 1000nm의 두께로 형성하는 것을 특징으로 하는 전계방출소자 제조 방법.
  7. 제2항에 있어서,
    상기 게이트 절연막 및 게이트 전도막의 소정부분을 개구하는 단계는 화학적/기계적 연마 또는 에치백에 의해 이루어지는 것을 특징으로 하는 전계방출소자 제조 방법.
  8. 제1항에 있어서,
    상기 기판은 유리, 또는 그 상부에 형성된 저항층을 포함하는 유리임을 특징으로 하는 전계방출소자 제조 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 실리사이드 형성을 위한 열처리 단계 이전에, 상기 고융점 금속막의 표면 산화를 방지하기 위한 보호막을 상기 고융점 금속막 상에 형성하는 단계를 더 포함하여 이루어진 전계방출소자 제조 방법.
  10. 제9항에 있어서,
    상기 보호막은 400℃ 이하에서 형성하는 것을 특징으로 하는 전계방출소자 제조 방법.
  11. 제1항에 있어서,
    상기 실리사이드막을 제거하는 단계에 의해 노출되는 상기 실리콘 계열 박막의 뾰족해진 에미터 팁상에 저일함수물질을 코팅하는 단계를 더 포함하여 이루어진 전계방출소자 제조 방법.
  12. 기판상에 에미터용으로 금속막을 형성하는 단계;
    상기 금속막 상에 마스크 패턴을 형성하는 단계;
    에미터 팁의 목 부분을 형성하기 위하여 상기 금속막을 소정두께 식각하고, 상기 마스크 패턴을 제거하는 단계;
    에미터 팁의 목부분이 형성된 상기 금속막상에 실리사이드를 위한 비정질실리콘막을 형성하는 단계;
    상기 금속막의 에미터 팁 목부분을 뾰족하게 형성하기 위하여, 열처리에 의해 상기 금속막과 상기 비정질실리콘막을 반응시켜 상기 비정질실리콘막을 실리사이드막으로 형성하는 단계; 및
    상기 실사이드막을 제거하는 단계를 포함하여 이루어지는 전계방출소자 제조 방법.
  13. 제12항에 있어서,
    상기 실사이드막을 제거하는 단계가 완료된 결과물 상에 게이트 절연막 및 게이트 전도막을 차례로 형성하는 단계; 및
    첨단부가 뾰족해진 상기 에미터 팁이 노출되도록 그 상부의 상기 게이트 절연막 및 게이트 전도막의 소정부분을 개구하는 단계를 더 포함하여 이루어진 전계방출소자 제조 방법.
  14. 제12항에 있어서,
    상기 마스크 패턴은 포토레지스트 패턴임을 특징으로 하는 전계방출소자 제조 방법.
  15. 제12항에 있어서,
    상기 금속막을 소정두께 식각하는 단계는,
    등방성 식각 및 비등방성 식각을 차례로 실시하여 에미터 팁 목부분의 두께와 높이를 각각 독립적으로 조절하는 것을 특징으로 하는 전계방출소자 제조 방법.
  16. 제12항에 있어서,
    상기 비정질실리콘막을 10nm ~ 500nm의 두께로 형성하고 상기 실리사이드막을 20nm ~ 1000nm의 두께로 형성하는 것을 특징으로 하는 전계방출소자 제조 방법.
  17. 제12항에 있어서,
    상기 게이트 절연막 및 게이트 전도막의 소정부분을 개구하는 단계는 화학적/기계적 연마 또는 에치백에 의해 이루어지는 것을 특징으로 하는 전계방출소자 제조 방법.
  18. 제12항에 있어서,
    상기 기판은 유리, 또는 그 상부에 형성된 완충층 및 저항층을 포함하는 유리임을 특징으로 하는 전계방출소자 제조 방법.
  19. 제12항에 있어서,
    상기 실사이드막을 제거하는 단계에 의해 노출되는 상기 금속막의 뾰족해진 에미터 팁상에 저일함수물질을 코팅하는 단계를 더 포함하여 이루어진 전계방출소자 제조 방법.
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