KR100243103B1 - 저항체와 제어 트랜지스터를 갖는 전계 방출소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 전자원 장치(electron source device)에 관한 것으로, 특히 전계 방출 소자의 특성을 쉽게 안정화 및 제어할 수 있는 저항체와 제어 트랜지스터를 갖는 전계 방출 소자 및 그 제조 방법에 관한 것이다.
종래 실리콘 전계 방출 소자는 기판으로 반드시 실리콘 웨이퍼만을 사용하여야 하기 때문에 대면적의 전자원 장치를 제조할 수 없을 뿐만 아니라 제조 비용에 큰 문제점을 갖으며, 다수의 캐소드중 하나만이라도 게이트와 전기적으로 단락(short circuit)되면 전자 방출이 제대로 되지 않는 문제점을 지녔다.
그래서 본 발명은 절연성 기판 상에 실리콘 전계 방출 캐소드, 저항체 및 제어 박막 트랜지스터로 구성하고, 상기 실리콘 전계 방출 소자의 캐소드 전극과 상기 박막 트랜지스터의 드레인이 전기적으로 서로 연결되며, 상기 박막 트랜지스터의 게이트 및 소오스에 인가되는 전압을 조정하여 상기 전계 방출 소자의 방출 특성을 쉽게 제어할 수 있도록 하였다. 따라서 전계 방출 소자의 특성을 쉽게 제어 및 안정화할 수 있고, 대면적 및 저가격의 유리등을 전계 방출 소자의 기판으로 사용할 수 있으며, 더불어 제조 생산성도 크게 증대시킬 수 있는 저항체와 제어 트랜지스터를 갖는 전계 방출 소자를 제시한다.

Description

저항체와 제어 트랜지스터를 갖는 전계 방출 소자 및 그 제조방법
본 발명은 전자원 장치(electron source device)에 관한 것으로, 특히 전계 방출 소자의 특성을 쉽게 안정화 및 제어할 수 있는 저항체와 제어 트랜지스터를 갖는 전계 방출 소자 및 그 제조 방법에 관한 것이다.
일반적으로 전계 방출 소자는 진공 또는 특정 가스 분위기에서 전계(electric field)를 인가하여 전극(이하 캐소드라 명기함)으로부터 전자를 방출시키는 장치로서, 냉 음극관 (cold cathode)이라 불리우며, 마이크로파 소자, 센서 및 평판 디스플레이 등의 전자원으로 이용된다. 이러한 전계 방출 소자에서 전자의 방출은 소자 구조, 전극 물질 및 전극 모양에 따라 그 효율이 크게 달라진다.
종래 전계 방출 소자의 구조를 대별하면 캐소드 및 아노드로 구성된 이극형(diode)과 캐소드, 게이트 및 아노드로 구성된 삼극형(triode)으로 분류할 수 있다. 삼극형 구조는 전자 방출을 위한 전계를 캐소드와 인접한 게이트로 인가하기 때문에 이극형에 비해 저전압 구동이 가능하고, 또한 아노드 뿐만 아니라 게이트로 방출 전류를 쉽게 제어할 수 있기 때문에 많이 개발되고 있다. 전극 물질로는 금속, 실리콘, 다이아몬드 및 다이아몬드상 카본(diamond like carbon) 등이 있으며, 전극 물질로 실리콘을 채택할 경우 반도체 공정 장비를 이용할 수 있는 장점과 전계 방출 소자를 반도체 집적 회로(integrated circuit) 공정과 양립하여 제작할 수 있는 장점을 취할 수 있게 된다.
한편, 전계 방출 소자는 전자(electron)가 캐소드 표면을 뚫고 나오는 특성 때문에 그 전기적 특성이 매우 불안정하고, 캐소드간의 전기적 특성의 균일도가 나쁘고, 또한 과전류에 의한 소자 파손이 쉽게 일어나는 단점이 있다. 이러한 문제점을 해소하기 위해서 전계 방출 소자에 제어 트랜지스터를 도입하게 되었다.
도 1은 종래의 제어 모스 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistor: 이하 MOSFET라 함)을 갖는 전계 방출 소자의 단면도를 도시한 것으로서, 도 1을 참조하여 설명하면 다음과 같다.
종래의 전계 방출 소자의 구조는 n-웰(well)(111)이 형성된 p-형 실리콘 웨이퍼(10) 상에 캐소드(112), 게이트 절연막(113) 및 게이트(114)가 형성된 실리콘 전계 방출 소자(가)와, 상기 캐소드(112)의 n-웰(111)로부터 방출되는 전자를 제어하기 위한 소오스(123)가 형성된 p-형 실리콘 웨이퍼(10) 상에 게이트 절연막(124), 게이트(125) 및 소오스 전극(126)이 형성된 MOSFET 소자(나)로 구성되며, 상기 캐소드(112)는 하나 이상의 다수 개로 구성된다(도 1에서는 대표적으로 하나만 도시 됨). 도 1에 도시된 전계 방출 소자의 전자 방출은 게이트(114)에 전자 방출에 필요한 일정 전압을 인가한 상태에서 MOSFET의 소오스(123) 및 게이트(125)에 인가되는 전압을 조정함으로써 쉽게 제어된다.
종래 제어 MOSFET을 갖는 전계 방출 소자는 양호한 전기적인 특성을 지닌 MOSFET에 의해 전계 방출 출력이 제어되기 때문에 용이한 전자 방출의 제어, 전자방출 특성의 안정화, 균일성 제고 및 소자 파손(failure)의 억제 등 전계 방출 특성을 크게 개선시킬 수 있다. 그러나 전계 방출 소자의 기판으로 반드시 실리콘 웨이퍼만을 사용하여야 하기 때문에 대면적의 전자원 장치를 제조할 수 없을 뿐만 아니라 제조 비용에 큰 문제점을 갖는다. 또한, 다수의 캐소드(112)중 하나만이라도 게이트(114)와 전기적으로 단락(short circuit)되면 전자 방출이 제대로 되지 않는 문제점을 지닌다.
따라서 본 발명은 절연성 기판 상에 실리콘 전계 방출 캐소드, 저항체 및 박막 트랜지스터를 형성하여 전계 방출 소자의 특성을 쉽게 안정화 및 제어를 하므로서, 상기한 단점을 해소할 수 있는 저항체와 제어 트랜지스터를 갖는 전계 방출 소자를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 전계 방출 소자의 구조는 절연성 기판 상부에 형성된 실리콘 박막과, 상기 실리콘 박막의 선택된 영역에 형성된 캐소드 전극과, 상기 캐소드 전극의 선택된 영역 상에 형성된 원기둥형의 저항체와, 상기 저항체 상부에 형성된 원추형의 캐소드와, 상기 캐소드 전극과 제 1 게이트 절연막에 의해 전기적으로 절연되며, 상기 캐소드와는 일정거리 이격되도록 형성된 제 1 게이트와, 상기 캐소드 전극과 전기적으로 연결되도록 상기 실리콘 박막에 형성된 드레인과, 상기 드레인과 채널을 사이에 두고 상기 실리콘 박막에 형성된 소오스와, 상기 채널과 제 2 게이트 절연막에 의해 전기적으로 절연되도록 형성된 제 2 게이트로 구성된 것을 특징으로 한다.
본 발명에 따른 전계 방출 소자의 제조 방법은 절연성 기판 상에 도핑되지 않은 비정질 실리콘 박막을 형성하는 단계와, 상기 비정질 실리콘 박막의 선택된 영역 상에 형성된 제 1 절연막 패턴을 마스크로 한 도펀트 이온 주입 및 열처리로 도핑된 다결정 실리콘으로 된 캐소드 전극을 형성하는 단계와, 상기 캐소드 전극 및 상기 제 1 절연막 패턴이 형성된 전체 구조 상에 도핑되지 않은 실리콘 박막 및 도핑된 실리콘 박막을 연속적으로 증착한 후, 상기 캐소드 전극 윗부분의 상기 도핑된 실리콘 박막의 선택된 영역 상에 원판 모양의 제 2 절연막 패턴을 형성하는 단계와, 상기 제 2 절연막 패턴을 마스크로 한 식각 공정으로 상기 도핑된 실리콘 박막 및 도핑되지 않은 실리콘 박막을 순차적으로 식각하여 상기 도핑된 실리콘 박막으로 된 캐소드와 상기 도핑되지 않는 실리콘 박막으로 된 저항체를 형성하는 단계와, 상기 제 2 절연막 패턴 및 제 1 절연막 패턴을 제거한 후의 전체 구조상에 제 3 절연막 및 제 1 전도성 박막을 순차적으로 형성하고, 상기 제 1 전도성 박막의 선택된 부분을 식각하여 상기 제 1 절연성 패턴이 제거된 위치의 상기 도핑되지 않은 다결정 실리콘 부분 윗쪽의 선택된 영역에 박막 트랜지스터의 게이트를 형성하는 단계와, 상기 저항체 및 캐소드를 포함한 상기 캐소드 전극 부분의 상기 제 3 절연막 상에 포토레지스트 패턴을 형성한 후, 이온 주입 공정을 이용하여 상기 도핑되지 않은 다결정 실리콘막의 선택된 영역에 도펀트 원소를 주입하고, 열처리를 실시하여 박막 트랜지스터의 채널, 드레인 및 소오스를 각각 형성하는 단계와, 상기 포토레지스트 패턴을 제거한 후의 전체 구조 상에 제 4 절연막을 형성한 후, 상기 박막 트랜지스터의 소오스 및 게이트의 선택된 영역이 노출되도록 상기 제 3 및 제 4 절연막을 패터닝하여 접촉 구멍을 형성하는 단계와, 상기 접촉 구멍을 포함한 전체 구조 상에 제 2 전도성 박막 및 평탄화 층을 순차적으로 형성한 후, 상기 캐소드 윗쪽의 상기 제 2 전도성 박막 부분이 제거되도록 에치백 공정을 수행하고, 상기 제 3 및 제 4 절연막의 노출된 부분을 제거하여 습식 식각 또는 증기상 식각 공정으로 제거하여 저항체와 캐소드를 노출시키는 단계와, 상기 평탄화층을 완전히 제거한 후 상기 제 2 전도성 박막을 패터닝하여 전계 방출 소자의 게이트, 박막 트랜지스터의 소오스 전극 및 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 한다.
도 1은 종래의 제어 트랜지스터를 갖는 전계 방출 소자의 단면도.
도 2(a) 내지 도 2(l)은 본 발명에 따른 저항체와 제어 트랜지스터를 갖는 전계 방출 소자의 제조 방법을 나타낸 단면도.
〈도면의 주요 부분에 대한 설명〉
10 : p-형 실리콘 웨이퍼 111 : n-웰(well)
112 : 전계 방출 소자의 캐소드 113 : 전계 방출 소자의 게이트 절연막
114 : 전계 방출 소자의 게이트
123 : 모스 전계 효과 트랜지스터(MOSFET)의 소오스
124 : 모스 전계 효과 트랜지스터(MOSFET)의 게이트 절연막
125 : 모스 전계 효과 트랜지스터(MOSFET)의 게이트
126 : 모스 전계 효과 트랜지스터(MOSFET)의 소오스 전극
20 : 절연성 기판(유리, 석영, 산화막 또는 질화막)
201 및 202 : 절연막(산화막 또는 질화막)
203 : 포토레지스트 패턴(photoresist patten)
204 : 도핑된(doped) 다결정 실리콘 박막, 금속 박막 또는 합금 박막
205 : 포토레지스트 패턴 또는 에스오지(SOG: Spin-On-Glass) 물질
210 : 도핑되지 않은(undoped) 비정질 실리콘(amorphous silicon) 박막
211 : 도핑된 다결정 실리콘 박막(전계 방출 소자의 캐소드 전극)
212A : 도핑되지 않은 실리콘 박막
212B : 도핑되지 않은 원기둥형 실리콘
212 : 도핑되지 않은 원기둥형 실리콘(저항체)
213A : 도핑된 실리콘 박막 213B : 도핑된 잘린 원추형 실리콘
213 : 도핑된 원추형 실리콘(전계 방출 소자의 캐소드 팁)
214 : 절연막(산화막, 전계 방출 소자의 게이트 절연막)
215 : 도핑된 다결정 실리콘 박막, 금속 또는 합금(전계방출 소자의 게이트)
221A : 도핑되지 않은 다결정 실리콘 박막
221: 도핑되지 않은 다결정 실리콘(박막 트랜지스터의 채널)
222 : 도핑된 다결정 실리콘(박막 트랜지스터의 드레인)
223 : 도핑된 다결정 실리콘(박막 트랜지스터의 소오스)
224 : 절연막(산화막, 박막 트랜지스터의 게이트 절연막)
225 : 도핑된 다결정 실리콘, 금속 및 합금(박막 트랜지스터의 게이트)
226 : 도핑된 다결정 실리콘, 금속 및 합금(박막 트랜지스터의 소오스 전극)
227 : 도핑된 다결정 실리콘, 금속 및 합금(박막 트랜지스터의 게이트 전극)
가 및 다 : 실리콘 전계 방출 소자(실리콘 전계 방출 소자 형성 영역)
나 : 모스 전계 효과 트랜지스터(모스 전계 효과 트랜지스터 형성 영역)
라 : 박막 트랜지스터(박막 트랜지스터 형성 영역)
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(l)은 본 발명에 따른 저항체와 제어 트랜지스터를 갖는 전계 방출 소자의 제조 방법을 나타낸 단면도이다.
도 2(a)는 절연성 기판(20)의 전계 방출 소자 형성 영역(다) 및 박막 트랜지스터 형성 영역(라)에 도핑되지 않은 비정질 실리콘(amorphous silicon) 박막(210)을 형성한 상태의 단면도로서, 상기 절연성 기판(20)은 산화막, 질화막, 석영 또는 유리 등으로 형성되며, 상기 비정질 실리콘 박막(210)은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition: 이하 LPCVD라 함) 공정 또는 플라즈마 증강 화학 기상 증착 공정(Plasma Enhanced Chemical Vapor Deposition: 이하 PECVD라 함) 등을 이용하여 형성한다.
도 2(b)는 상기 비정질 실리콘 박막(210) 상에 제 1 절연막(201)을 형성한 후 광리소그래피(photolithography) 및 식각 공정으로 상기 제 1 절연막(201)을 패터닝하여 상기 비정질 실리콘 박막(210) 상의 선택된 영역에 제 1 절연막(201) 패턴을 형성하고, 상기 제 1 절연막(201) 패턴을 제 1 마스크로 이용한 이온 주입 또는 이온 샤우워 공정을 통해 상기 비정질 실리콘 박막(210)에 n-형 또는 p-형의 도펀트 이온을 주입한 후, 주입된 도펀트 이온에 열처리를 실시하여 상기 비정질 실리콘 박막(210)을 도핑된 다결정 실리콘 박막으로 이루어진 캐소드 전극(211) 및 도핑되지 않은 다결정 실리콘 박막(221A)으로 변화시킨 상태의 단면도이다. 이때 상기 제 1 절연막은 산화막 또는 질화막으로 형성되며, 상기 열처리는 전기를 사용한 열처리 또는 레이저 어닐링(laser annealing) 공정으로서, 비정질 실리콘 박막(210)을 다결정 실리콘 박막으로 변환시킴과 동시에 비정질 실리콘 박막(210)에 주입된 도펀트 원소를 활성화 시킨다. 또한 상기 도핑되지 않은 다결정 실리콘(221A)는 차후 박막 트랜지스터가 형성될 영역이며, 상기 n-형의 도펀트 원소로는 주로 인(P)을 이용하며 p-형의 도펀트 원소로는 주로 붕소(B)를 이용한다.
도 2(c)는 상기 캐소드 전극(211) 및 상기 제 1 절연막(201)이 형성된 절연막 기판(20) 상에 도핑되지 않은 실리콘 박막(212A) 및 도핑된 실리콘 박막(213A)을 연속적으로 증착한 후, 상기 도핑된 실리콘 박막(213A) 상에 제 2 절연막(202)을 형성하여 광리소그래피 및 식각 공정으로 상기 제 2 절연막(202)을 패터닝하여, 상기 도핑된 실리콘 박막(213A) 상의 선택된 영역에 원판 모양의 제 2 절연막(202)을 형성한 상태의 단면도로서, 상기 도핑되지 않은 실리콘 박막(212A) 및 도핑된 실리콘 박막(213A)은 LPCVD 또는 PECVD, 스퍼터링(spurttering)을 이용하여 형성한다. 상기 제 2 절연막(202)은 산화막 또는 질화막으로 형성되며, 제 1 절연막(201)과 수직적으로 서로 중첩되지 않도록 형성되며, 상기 도핑된 실리콘 박막(213A) 및 도핑되지 않은 실리콘 박막(212A)을 부분 식각할 때 제 2 마스크로 이용된다.
도 2(d)는 상기 도핑된 실리콘 박막(213A) 및 도핑되지 않은 실리콘 박막(212A)을 등방성 식각(isotropic etch) 및 비등방성 식각 공정(anisotropic etch)의 2 단계의 연속된 식각 공정에 의해 원기둥형의 실리콘(212B) 및 잘린 원추형의 실리콘(213B)을 형성한 상태의 단면도이다.
도 2(e)는 상기 제 2 절연막(202)을 습식 식각 공정으로 제거한 후, 상기 원기둥형의 실리콘(212B) 및 원추형의 실리콘(213B)을 등방성 식각 공정을 통하여 원기둥형의 실리콘 저항체(212) 및 원추형의 실리콘 캐소드(213)를 형성한 상태의 단면도인데, 상기 등방성 식각 공정은 습식 또는 플라즈마 건식 공정으로 수행하며, 습식 식각 공정시에는 불산(HF), 초산(CH3COOH) 및 질산(HNO3)을 적당히 혼합하여 만든 용액으로 수행한다. 상기 원추형 실리콘 캐소드(213)의 끝은 원추형의 실리콘(213B) 목이 가장 잘록한 부분에서 형성되며, 식각 시간을 제어함으로써 캐소드끝의 형태를 조정할 수 있다.
도 2(f)는 상기 제 1 절연막(201)을 습식 식각 공정을 통해 제거한 후, 화학 기상 증착 공정을 이용하여 절연성 기판(20) 전면에 제 3 절연막(224)을 형성하고, 상기 제 3 절연막(224) 상에 제 1 전도성 박막을 증착한 후, 광리소그래피 공정 및 식각 공정을 이용한 패터닝(patterning)으로 상기 도핑되지 않은 다결정 실리콘(221A) 상의 선택된 영역에 선택된 크기의 박막 트랜지스터의 게이트(225)을 형성한 상태의 단면도로서, 상기 제 3 절연막(224)은 산화막으로서 박막 트랜지스터의 게이트 절연막으로 사용되며, 제 1 전도성 박막은 도핑된 다결정 실리콘 박막, 금속 박막 또는 합금 박 막이 사용된다.
도 2(g)는 광리소그래피 공정으로 상기 실리콘 저항체(212) 및 캐소드 (213)상에 포토레지스트 패턴(203)을 형성한 후 이온주입 또는 이온 샤우어 공정을 이용하여 상기 도핑되지 않은 다결정 실리콘막(221A)의 선택된 영역에 n-형 또는 p-형 도펀트 원소를 주입하고, 상기 도펀트를 활성화시키기 위하여 열처리를 실시하여 박막 트랜지스터의 채널(221), 드레인(222) 및 소오스(223)를 각각 형성한 상태의 단면도로서, 상기 포토레지스터 패턴(203)은 제 3 마스크로 사용되며, 상기 n-형의 도펀트로는 대개 인(P)이 사용되고 p-형의 도펀트로는 붕소(B)가 이용되는데, 상기 도펀트는 상기 캐소드 전극(211)에 주입된 도펀트와 동일한 형(Type)의 도펀트를 이용한다. 또한, 상기 박막 트랜지스터의 드레인(222)은 상기 전계 방출 소자 영역에 형성된 캐소드 전극(211)과 연결이 되도록 형성한다.
도 2(h)는 상기 박막 트랜지스터의 채널(221), 드레인(222) 및 소오스(223)을 각각 형성된 것을 포함한 전체 구조 상에 화학 기상 증착 공정을 이용하여 제 4 절연막(214)을 절연성 기판(20) 전면에 증착한 후, 광리소그래피 및 식각 공정으로 박막 트랜지스터의 소오스(223) 및 게이트(225)의 선택된 영역이 노출되도록 상기 박막 트랜지스터의 소오스(223) 및 게이트(225) 상의 제 3 및 제 4 절연막(224 및 214)을 패터닝하여 접촉 구멍(contact hole)을 형성한 상태의 단면도로서, 상기 제 4 절연막(214)은 산화막으로서 전계 방출 소자의 게이트 절연막으로 사용된다.
도 2(i)는 상기 접촉 구멍을 포함한 전체 구조 상에 제 2 전도성 박막(204)을 형성한 후, 상기 제 2 전도성 박막(204) 상에 포토레지스트(photoresist) 패턴 또는 에스오지(SOG: Spin-On-Glass) 물질(205)을 증착한 상태의 단면도로서,이때 상기 제 2 전도성 박막은 도핑된 다결정 실리콘 박막, 금속 박막 또는 합금 박막으로 이루어지며, 화학 기상 증착 공정 또는 물리 기상 증착 공정을 이용하여 형성된다. 또한 상기 포토레지스트 패턴 또는 SOG 물질(205)은 평탄화 층(planarization layer)으로 사용된다.
도 2(j)는 상기 평탄화 공정 후 플라즈마 식각공정에 의한 에치백(etchback) 공정으로, 상기 평탄화층(205) 및 상기 제 2 전도성 박막(204)을 순차적으로 식각한 상태의 단면도로서, 이때 상기 평탄화층의 포토레지스트 패턴 또는 SOG 물질(205)과 상기 제 2 전도성 박막의 도핑된 다결정 실리콘 박막, 금속 박막 또는 합금 박막(204) 및 상기 제 4 절연막(214)의 식각율 차이와 식각 시간을 제어함으로써, 상기 캐소드(213) 상에 형성되어 있는 제 2 전도성 박막(204)의 선택된 영역을 제 4 절연막(214)이 노출되도록 패터닝하여 전계 방출 소자의 게이트 구멍을 형성할 수 있다.
도 2(k)는 상기 저항체(212) 및 캐소드(213) 주위의 제 3 및 제 4 절연막(224 및 214)을 습식 식각 또는 증기상 식각(vapor phase etch) 공정으로 제거하여 저항체(212)와 캐소드(213)을 노출시킨 상태의 단면도이다.
도 2(l)은 상기 저항체(212)와 캐소드(213)을 노출시킨 전체 구조에 광리소그래피와 식각 공정을 통해 상기 제 2 전도성 박막(204)의 선택된 영역을 패터닝하여 전계 방출 소자의 게이트(215), 박막 트랜지스터의 소오스 전극(226) 및 게이트 전극(227)을 형성한 상태의 단면도이다.
본 발명은 모든 공정이 600oC 이하의 온도에서 수행될 수 있고, 반도체 집적회로 공정과 양립할 수 있다. 그리고 상기 실리콘 전계 방출 소자의 캐소드 전극과 상기 박막 트랜지스터의 드레인은 전기적으로 서로 연결되어 있으며, 상기 박막 트랜지스터의 게이트 및 소오스에 인가되는 전압을 조정함으로써 상기 전계 방출 소자의 전자 방출 특성을 제어한다. 또한 전계 방출 소자의 아노드는 본 발명의 실시예의 절연성 기판과 다른 새로운 절연성 기판 상에 금속 또는 ITO(Indium Tin Oxide)을 증착하여 만들며, 상기 아노드가 형성되어 있는 절연성 기판과 전계 방출 소자가 형성되어 있는 절연성 기판을 서로 진공 패키징(packaging)하여 삼극형 전계 방출 소자를 완성할 수 있다.
상술한 바와 같이 본 발명에 의하면 전계 방출 소자에 저항체 및 제어 박막 트랜지스터를 도입함으로써, 전계 방출 소자의 방출 특성을 쉽게 제어할 수 있고,전자 방출 특성의 안정화, 균일성 제고 및 소자 파손 억제 등의 효과를 크게 기대할 수 있다. 또한, 전계 방출 캐소드, 저항체 및 제어 트랜지스터의 핵심 소재를 절연성 기판 상에 형성된 실리콘으로 구성하고 전계 방출 소자를 600℃ 이하의 반도체 공정으로 제조할 수 있기 때문에, 대면적 및 저가격의 유리를 전계 방출 소자의 기판으로 사용할 수 있고 더불어 제조 생산성도 크게 증대시킬 수 있는 등의 탁월한 효과를 발휘한다.

Claims (11)

  1. 절연성 기판 상부에 형성된 실리콘 박막과,
    상기 실리콘 박막의 선택된 영역에 형성된 캐소드 전극과,
    상기 캐소드 전극의 선택된 영역 상에 형성된 원기둥형의 저항체와,
    상기 저항체 상부에 형성된 원추형의 캐소드와,
    상기 캐소드 전극과 제 1 게이트 절연막에 의해 전기적으로 절연되며, 상기 캐소드와는 일정거리 이격되도록 형성된 제 1 게이트와,
    상기 캐소드 전극과 전기적으로 연결되도록 상기 실리콘 박막에 형성된 드레인과,
    상기 드레인과 채널을 사이에 두고 상기 실리콘 박막에 형성된 소오스와,
    상기 채널과 제 2 게이트 절연막에 의해 전기적으로 절연되도록 형성된 제 2 게이트로 구성된 것을 특징으로 하는 전계 방출 소자.
  2. 제 1 항에 있어서, 상기 절연성 기판은 산화막, 질화막, 석영 및 유리 중 어느 하나로 형성된 것을 특징으로 하는 전계 방출 소자.
  3. 제 1 항에 있어서, 상기 캐소드는 도핑된 실리콘으로 형성되고, 상기 저항체는 도핑되지 않은 실리콘으로 형성된 것을 특징으로 하는 전계 방출 소자.
  4. 절연성 기판 상에 도핑되지 않은 비정질 실리콘 박막을 형성하는 단계와,
    상기 비정질 실리콘 박막의 선택된 영역 상에 형성된 제 1 절연막 패턴을 마스크로 한 도펀트 이온 주입 및 열처리로 도핑된 다결정 실리콘으로 된 캐소드 전극을 형성하는 단계와,
    상기 캐소드 전극 및 상기 제 1 절연막 패턴이 형성된 전체 구조 상에 도핑되지 않은 실리콘 박막 및 도핑된 실리콘 박막을 연속적으로 증착한 후, 상기 캐소드 전극 윗부분의 상기 도핑된 실리콘 박막의 선택된 영역 상에 원판 모양의 제 2 절연막 패턴을 형성하는 단계와,
    상기 제 2 절연막 패턴을 마스크로 한 식각 공정으로 상기 도핑된 실리콘 박막 및 도핑되지 않은 실리콘 박막을 순차적으로 식각하여 상기 도핑된 실리콘 박막으로 된 캐소드와 상기 도핑되지 않는 실리콘 박막으로 된 저항체를 형성하는 단계와,
    상기 제 2 절연막 패턴 및 제 1 절연막 패턴을 제거한 후의 전체 구조상에 제 3 절연막 및 제 1 전도성 박막을 순차적으로 형성하고, 상기 제 1 전도성 박막의 선택된 부분을 식각하여 상기 제 1 절연성 패턴이 제거된 위치의 상기 도핑되지 않은 다결정 실리콘 부분 윗쪽의 선택된 영역에 박막 트랜지스터의 게이트를 형성하는 단계와,
    상기 저항체 및 캐소드를 포함한 상기 캐소드 전극 부분의 상기 제 3 절연막 상에 포토레지스트 패턴을 형성한 후, 이온 주입 공정을 이용하여 상기 도핑되지 않은 다결정 실리콘막의 선택된 영역에 도펀트 원소를 주입하고, 열처리를 실시하여 박막 트랜지스터의 채널, 드레인 및 소오스를 각각 형성하는 단계와,
    상기 포토레지스트 패턴을 제거한 후의 전체 구조 상에 제 4 절연막을 형성한 후, 상기 박막 트랜지스터의 소오스 및 게이트의 선택된 영역이 노출되도록 상기 제 3 및 제 4 절연막을 패터닝하여 접촉 구멍을 형성하는 단계와,
    상기 접촉 구멍을 포함한 전체 구조 상에 제 2 전도성 박막 및 평탄화 층을 순차적으로 형성한 후, 상기 캐소드 윗쪽의 상기 제 2 전도성 박막 부분이 제거되도록 에치백 공정을 수행하고, 상기 제 3 및 제 4 절연막의 노출된 부분을 제거하여 습식 식각 또는 증기상 식각 공정으로 제거하여 저항체와 캐소드를 노출시키는 단계와,
    상기 평탄화층을 완전히 제거한 후 상기 제 2 전도성 박막을 패터닝하여 전계 방출 소자의 게이트, 박막 트랜지스터의 소오스 전극 및 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 절연성 기판이 산화막, 질화막, 석영 및 유리 중 어느 하나로 형성된 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  6. 제 4 항에 있어서, 상기 도핑되지 않은 실리콘 및 도팡된 실리콘을 등방성 식각 및 비등방성 식각 공정을 순차적으로 수행하여 상기 원기둥형의 저항체 및 원추형의 캐소드를 형성하는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  7. 제 4 항에 있어서, 상기 제 1 및 제 2 전도성 박막은 실리콘 박막, 금속 박막 및 합금 박막 중 어느 하나로 형성된 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  8. 제 4 항에 있어서, 상기 평탄화층은 포토레지스트 패턴 및 에스오지 물질 중 어느 하나로 형성된 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  9. 제 4 항에 있어서, 상기 캐소드 부분의 게이트 전극 물질의 제거는 에치백 공정으로 이루어지는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  10. 제 4 항에 있어서, 상기 제 3 및 제 4 절연막의 제거는 식각 공정으로 이루어지는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  11. 제 6 항에 있어서, 상기 등방성 식각이 불산(HF), 초산(CH3COOH) 및 질산(HNO3)의 혼합 용액으로 수행되는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
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