KR100233853B1 - 전계방출 소자의 구조 및 그 제조 방법 - Google Patents

전계방출 소자의 구조 및 그 제조 방법 Download PDF

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Abstract

본 발명은 전자원 장치(electron source device)에 관한 것으로, 절연성 기판 위에 기둥이 있는 원추형의 캐소드(cathode)를 가지며, 기둥 부분은 도핑되지 않은(undoped) 실리콘으로 구성되고, 원추 부분은 전체 또는 일부가 도핑된 실리콘으로 구성되어 있고, 600℃이하의 반도체 공정으로 제조될 수 있기 때문에 대면적 및 저가격의 유리를 기판으로 사용할 수 있고, 또한 제조 생산성을 크게 증대시킬 수 있는 전계방출 소자의 구조 및 제조 방법이 제시된다.

Description

전계방출 소자의 구조 및 그 제조 방법
본 발명은 반도체 소자중 전자원 장치(electron source device)에 관한 것으로, 특히 저항체를 가진 3극형 실리콘 전계방출 소자의 구조 및 그 제조 방법에 관한 것이다.
전계방출 소자는 진공 또는 특정 가스 분위기에서 전계(electric field)를 인가하여 전극(이하 캐소드라 명기함)으로부터 전자를 방출시키는 장치이다. 이러한 전계방출 소자는 마이크로과 소자 및 센서, 평판 디스플레이 등의 전자원으로 이용된다.
전계방출 소자에서 전자의 방출은 소자 구조 및 전극 물질, 전극 모양에 따라 그 효율이 크게 달라진다. 현재 전계방출 소자의 구조는 크게 캐소드와 아노드로 구성된 2극형(diode)과 캐소드, 게이트, 아노드로 구성된 3극형(triode)으로 분류할 수 있다. 3극형 구조는 전자방출을 위한 전계를 캐소드와 인접한 게이트로 인가하기 때문에 2극형에 비해 저전압 구동이 가능하고, 또한 아노드 뿐만 아니라 게이트로 방출 전류를 쉽게 제어할 수 있기 때문에 많이 개발되고 있다. 전극 물질로는 금속, 실리콘, 다이아몬드, 다이아몬드상 카본(diamond like carbon)등이 있으며, 전극 물질로 실리콘을 채택할 경우 반도체 공정장비를 이용할 수 있는 장점과 전계방출 소자를 집적회로 공정과 양립하여 제작할 수 있는 장점을 취할 수 있게 된다.
한편, 전계방출 소자는 전자(electron)가 캐소드 표면을 뚫고 나오는 특성 때문에 그 전기적 특성이 매우 불안정하고, 캐소드간의 전기적 특성의 균일도가 나쁘며, 과전류에 의한 소자 파손이 쉽게 일어나는 단점이 있다. 이러한 문제점을 해소하기 위해서 전계방출 소자에 저항층(resistive layer) 또는 전류를 제한할 수 있는 장치(p-n 접합 등)를 도입하게 되었다.
도면을 참조하여 종래 기술의 문제점을 설명하면 다음과 같다.
제1도는 종래의 저항층을 가진 3극형 금속 전계방출 소자의 구조도이다. 도시된 바와 같이 절연성 기판(11) 상부에 캐소드 전극(12)이 형성된다. 캐소드 전극(12) 상부에 도핑되지 않은 비정질 실리콘(13)이 형성된다. 비정질 실리콘(13)의 선택된 영역 상부에 원추형의 금속 캐소드(15)가 형성된다. 캐소드(15)에 전기장을 인가하기 위하여 비정질 실리콘(13) 상부의 선택된 영역에 게이트 산화막(16)이 형성되고, 게이트 산화막(16) 상부에 게이트(17)가 형성된 구조를 가지고 있다. 이 구조에서 비정질 실리콘(13)은 전계방출 전류를 일정한 값 이하로 억제시키는 저항층이다.
제2도는 종래의 p-n 접합(junction)을 가진 3극형 실리콘 전계방출 소자의 구조도이다. 도시된 바와 같이 p-형 실리콘 웨이퍼(21) 상부에 n-형으로 도핑된 캐소드 팁(28)이 형성된다. 캐소드 팁(28)에 전기장을 인가하기 위해 실리콘 웨이퍼(21) 상부의 선택된 영역에 게이트 산화막(26)이 형성되며, 게이트 산화막(26) 상부에 게이트(27)가 형성된 구조를 가지고 있다. 이 구조에서 p-형 실리콘 웨이퍼(21)과 n-형 캐소드 팁(28)과의 p-n 접합이 전계방출 전류를 일정한 값 이하로 억제시키는 역할을 한다.
제1도에서 설명한 종래의 저항층을 가진 3극형 금속 전계방출 소자는 저가격 및 대면적의 유리를 기판으로 사용할 수 있다. 동시에 비정질 실리콘으로 이루어진 저항층에 의해 전계방출 특성이 안정되고, 캐소드간의 전기적 특성의 균일도가 향상되며, 과전류에 의한 소자 파손이 억제되는 등의 장점을 가진다. 그러나, 이러한 금속 전계방출 소자의 제조 방법은 반도체 공정과 양립할 수 없고, 금속 캐소드를 균일하게 제작하기 위해서 게이트 구멍을 매우 균일하게 형성하여야 하는 단점이 있다.
또한, 제2도에서 설명한 종래의 p-n 접합을 가진 3극형 실리콘 전계방출 소자는 p-n 접함 다이오드의 역방향 전류에 의해 전계방출 출력이 제어되기 때문에 전계방출 특성을 크게 개선시킬 수 있지만, 전계방출 소자의 기판으로 반드시 실리콘 웨이퍼만을 사용하여야 하기 때문에 대면적의 전자원 장치를 제조할 수 없을 뿐만아니라 제조 비용이 큰 단점을 가진다.
따라서, 상기한 문제점을 해결하기 위한 본 발명은 저항체를 가진 3극형 실리콘 전계방출 소자를 제공하여 전자원 장치에서 전자방출 특성의 안정화 및 균일성을 제고하며 소자의 파손(failure)을 억제하는데 그 목적이 있다.
또한, 제안된 전계방출 소자를 저온 공정으로 유리 기판 위에 제조할 수 있는 방법을 제공하여 반도체 공정을 이용한 저가격 및 대면적의 전자원 장치의 제조를 가능하게 하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 전계방출 소자의 구조는 절연성 기판 상부에 형성된 캐소드 전극과, 상기 캐소드 전극 상부의 선택된 영역에 형성된 기둥이 있는 원추형의 실리콘 캐소드와, 상기 캐소드 전극 상부의 선택된 영역에 형성된 게이트 산화막과, 상기 게이트 산화막 상부에 형성된 게이트로 이루어진 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명의 제1실시예에 따른 전계방출 소자 제조 방법은 절연성 기판 상부에 캐소드 전극 및 도핑되지 않은 실리콘을 순차적으로 형성하는 단계와, 상기 도핑되지 않은 실리콘 상부의 선택된 영역에 마스크층을 형성하는 단계와, 상기 마스크층을 이용하여 상기 도핑되지 않은 실리콘을 기둥이 있는 잘린 원추형으로 식각하는 단계와, 상기 원추형 실리콘을 등방성 습식식각하여 캐소드 몸체를 형성하는 단계와, 전체 구조 상부에 산화막을 증착하는 단계와, 상기 산화막 상부에 게이트 전극을 형성하는 단계와, 상기 게이트 전극에 에치백 공정을 수행하여 캐소드 몸체 부분의 게이트 전극을 제거하는 단계와, 상기 산화막의 선택된 영역을 제거하여 캐소드 몸체의 원추 부분을 노출시키는 단계와, 상기 캐소드 몸체의 원추 표면에 도펀트를 주입시키는 단계와, 상기 도펀트가 주입된 캐소드 몸체를 급속 열처리하여 도핑된 실리콘을 형성하는 단계와, 상기 캐소드 주위의 산화막을 제거하여 캐소드를 완전히 노출시킨 후 게이트 전극을 패터닝하여 게이트를 형성하는 단계로 이루어진 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명의 제2실시예에 따른 전계방출 소자 제조 방법은 절연성 기판 상부에 캐소드 전극 및 도핑되지 않은 실리콘을 순차적으로 형성하는 단계와, 상기 도핑되지 않은 실리콘 상부에 도핑된 실리콘을 형성하는 단계와, 상기 도핑된 실리콘층 상부의 선택된 영역에 마스크층을 형성하는 단계와, 상기 마스크층을 이용하여 상기 도핑되지 않은 실리콘 및 도핑된 실리콘을 식각하여 기둥 모양의 실리콘 및 잘린 원추형의 실리콘을 형성하는 단계와, 상기 기둥 모양의 실리콘 및 잘린 원추형의 실리콘을 등방성 습식식각하여 캐소드를 형성하는 단계와, 전체 구조 상부에 산화막을 증착하는 단계와, 상기 산화막 상부에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 선택된 영역을 에치백 공정에 의해 제거하여 산화막을 노출시키는 단계와, 상기 노출된 산화막을 습식식각으로 제거하여 캐소드를 노출시킨 후 게이트 전극을 패터닝하여 게이트를 형성하는 단계로 이루어진 것을 특징으로 한다.
제1도는 종래의 저항층을 가진 3극형 금속 전계방출 소자의 구조를 도시한 단면도.
제2도는 종래의 p-n 접합을 가진 3극형 실리콘 전계방출소자의 구조를 도시한 단면도.
제3(a)도 내지 제3(h)도는 본 발명의 제1실시예에 따른 저항체를 가진 3극형 실리콘 전계방출 소자의 제조 방법을 순서적으로 도시한 단면도.
제4(a)도 내지 제4(g)도는 본 발명의 제2실시예에 따른 저항체를 가진 3극형 실리콘 전계방출 소자의 제조 방법을 순서적으로 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 31, 41 : 절연성 기판 21 : p-형 실리콘 웨이퍼(silicon wafer)
12, 32, 42 : 금속 또는 도핑된 실리콘(캐소드 전극)
13, 33, 43 : 도핑되지 않은 실리콘(undoped silicon)
34, 44 : 산화막(SiO2) 또는 질화막(SixNy)
35, 45 : 도핑되지 않은 실리콘(저항체)
15 : 금속(캐소드) 35A, 45A : 도핑되지 않은 실리콘
35B : 도핑되지 않은 실리콘(캐소드 몸체)
16, 26, 36, 46 : 산화막
17, 27, 37, 47 : 금속 또는 도핑된 실리콘(게이트)
38, 48 : 도핑된 실리콘(에미터) 28 : n-형 실리콘
38A : 이온 주입 또는 이온 샤우어된 실리콘
48A, 48B : 도핑된 실리콘
본 발명에서 제안하는 저항체를 가진 3극형(triode) 실리콘 전계방출(field emission) 소자는 절연성 기판 상부에 기둥이 있는 원추형의 실리콘 캐소드(cathode)를 가진다. 기둥 부분은 도핑되지 않은(undoped) 실리콘으로 구성되며, 원추 부분은 전체 또는 일부가 n-형 또는 p-형으로 도핑된(doped) 실리콘으로 구성된다. 기둥 부분의 도핑되지 않은 실리콘은 전계방출의 저항체로 작용하며, 원추부분의 도핑된 실리콘은 전자방출 에미터(emitter)로 작용한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제3(a)도 내지 제3(h)도는 본 발명의 제1실시예에 따른 저항체를 가진 실리콘 전계방출 소자의 제조 방법을 순서적으로 도시한 단면도이다.
제3(a)도에 도시된 바와 같이 산화막, 질화막, 석영 또는 유리 등으로 이루어진 절연성 기판(31) 상부에 금속 또는 도핑된 실리콘으로 이루어진 캐소드 전극(32)을 형성한다. 캐소드 전극(32) 상부에 비정질 실리콘, 미세결정 실리콘 또는 다결정 실리콘 등과 같은 도핑되지 않은 실리콘(33)을 형성한다.
제3(b)도는 도핑되지 않은 실리콘(33) 상부에 산화막 또는 질화막을 증착한 후 선택된 영역에 광리소그래피(photolithography)와 식각공정으로 원판 모양의 산화막 또는 질화막(34)을 형성한 단면도이다. 원판 모양의 산화막 또는 질화막(34)은 도핑되지 않은 실리콘(33)을 부분 식각할 때 마스크 층(mask layer)으로 이용된다.
제3(c)도는 산화막 또는 질화막(34)를 마스크 층으로 하여 도핑되지 않은 실리콘 (33)을 등방성 식각(isotropic etch) 및 비등방성 식각(anisotropic etch)의 2단계로 식각(1차 : 등방성, 2차 : 비등방성)하여 기둥이 있는 잘린 원추형의 실리콘(35A)를 형성한 단면도이다. 식각공정 후 마스크층(34)는 그대로 유지할 수도 있고, 남길 수도 있다.
제3(d)도는 기둥이 있는 잘린 원추형의 실리콘(35A)을 등방성 습식 식각(isotropic wet etch)하여 기둥이 있고 끝이 뽀족한 원추형 캐소드 몸체(35B)를 형성한 단면도이다. 등방성 습식 식각은 불산(HF), 초산(CH3COOH), 질산(HNO3)을 적당히 혼합하여 만든 용액으로 수행한다. 캐소드 몸체(35B)의 끝은 실리콘(35A)의 목이 가장 잘록한 부분에서 형성되며, 마스크 층(34)은 캐소드 몸체(35B)가 완성되면 실리콘(35A) 또는 캐소드 몸체(35B)에서 자동적으로 분리된다.
제3(e)도에 도시된 바와 같이 제3(d)도의 구조 위에 화학적 기상 증착법(chemical vapor deposition : CVD)을 이용하여 산화막(36)을 기판 전면에 증착한다. 그후, 산화막(36) 상부에 화학적 기상 증착법 또는 물리적 기상 증착법(physical vapor deposition : PVD)을 이용하여 금속막 또는 도핑된 실리콘(37)을 증착한다. 여기서, 산화막(35)과 급속막 또는 도핑된 실리콘(37)은 각각 3극형 전계방출 소자의 게이트 절연막과 게이트 전극으로 이용된다.
제3(f)도에 도시된 바와 같이 금속막 또는 도핑된 실리콘(37) 상부에 포토레지스터(photoresist)나 SOG(spin on glass) 물질을 증착한 후, 플라즈마 식각(plasma etch) 방법으로 에치백(etch-back) 공정을 수행한다. 에치백 공정에 의해 금속막 또는 도핑된 실리콘(37)과 포토레지스트 또는 SOG 물질 및 산화막(36)의 식각율 차이와 식각 시간을 제어함으로써, 캐소드 몸체(35B)가 있는 부분의 게이트 물질을 원하는 모양으로 제거할 수 있다.
제3(g)도에 도시된 바와 같이 캐소드 몸체(35B) 주위의 산화막(36)의 일부를 제거하여 캐소드 몸체(35B)의 원추 부분만을 노출시킨다. 그 후 이온 주입(ion implantation) 또는 이온 샤우어(ion shower) 공정을 이용하여 캐소드 몸체(35B)의 원추 표면에 도펀트(dopant)를 주입시켜 도펀트 불순물을 가진 실리콘(38A)을 형성한다. 여기서, 산화막(36)의 일부를 제거하는 방법은 불산(HF) 용액을 이웅한 습식식각 또는 증기상 식각(vapor phase etching) 공정으로 수행한다. 또한, 이온 주입 또는 이온 샤우어 공정은 n- 형인 경우 비소(As) 또는인(P)을 함유한 불순물을 도입하며, p- 형은 붕소(B)을 포함한 불순물을 도입한다.
제3(h)도에 도시된 바와 같이 제3(g)도에 도시된 공정을 수행한 후 이를 전기로 (electric furnace) 열처리 또는 램프 가열(lamp heating)에 의한 급속 열처리(rapid thermal annealing)로 실리콘(38A)의 도펀트 불순물을 활성화시켜 도핑된 실리콘(38)을 형성하여, 도핑되지 않은 기둥 모양의 실리콘(35) 및 표면이 도핑된 원추형의 실리콘(35)을 가진 캐소드를 만든다. 그 후 캐소드 주위의 산화막(36)을 습식 식각으로 제거하여 캐소드를 완전히 노출시킨 후, 광리소그래피와 식각공정으로 게이트 전극을 패터닝(patterning)하여 전계방출 소자의 게이트를 형성한다.
여기서, 캐소드의 기둥 부분을 이루는 도핑되지 않은 실리콘(35)은 전계방출 소자의 저항체로 작용하며, 도핑된 실리콘(38)을 가진 캐소드의 원추 부분은 전자방출 에미터로 작용한다.
제4(a)도 내지 제4(g)도는 본 발명의 제2실시예에 따른 3극형 실리콘 전계방출 소자의 제조 방법을 순서적으로 도시한 단면도이다.
제4(a)도에 도시된 바와 같이 산화막, 질화막, 석영 또는 유리 등으로 이루어진 절연성 기판(41) 상부에 금속 또는 도핑된 실리콘으로 이루어진 캐소드 전극(42)를 형성한다. 캐소드 전극(42) 상부에 비정질 실리콘, 미세 결정 실리콘 또는 다결정 실리콘 등의 도핑되지 않은 실리콘(43)을 기판 전면에 형성한다.
제4(b)도에 도시된 바와 같이 도핑되지 않은 실리콘(43) 상부에 n-형 또는 p-형으로 도핑된 실리콘(48A)을 증착한다. 그 후 도핑된 실리콘(48A) 상부에 산화막 또는 질화막을 증착한 후 광리소그래피와 식각 공정으로 원판 모양의 산화막 또는 질화막(44)을 형성한다. 원판 토양의 산화막 또는 질화막(44)은 실리콘(43) 및 도핑된 실리콘(48A)을 부분 식각할 때 마스크 층으로 이용된다.
제4(c)도에 도시된 바와 같이 실리콘(43) 및 도핑된 실리콘(48A)을 등방성 식각 및 비등방성 식각의 2단계로 식각(1차 : 등방성, 2차 : 비등방성)하여 기둥 모양의 실리콘(45A) 및 잘린 원추형의 실리콘(48B)을 형성한다. 식각 공정 후 마스크층(44)은 그대로 유지할 수도 있고 제거할 수도 있다.
제4(d)도는 기둥 모양의 실리콘(45A) 및 잘린 원추형의 실리콘(48B)을 등방성 습식식각하여 기둥 모양의 실리콘(45) 및 끝이 뽀족한 원추형의 실리콘(48)로 이루어진 캐소드를 형성한 단면도이다. 등방성 습식식각은 불산(HF), 초산(CH3COOH), 질산(HNO3)을 적당히 혼합하여 만든 용액으로 수행한다. 여기서, 기둥 모양의 실리콘(45)은 도핑되지 않은 실리콘으로 전계방출 소자의 저항체로 작용하며, 원추형의 실리콘(48)은 도핑된 실리콘으로 전자방출 에미터로 작용한다.
제4(e)도에 도시된 바와 같이 상술한 제4(d)도의 구조 위에 화학적 기상 증착법을 이용하여 산화막(46)을 기판 전면에 증착한다. 그 후, 산화막(46) 상부에 화학적 기상 증착법 또는 물리적 기상 증착법을 이용하여 급속막 또는 도핑된 실리콘(47)을 증착한다. 여기서, 산화막(46)과 금속막 또는 도핑된 실리콘(47)은 각각 3극형 전계방출 소자의 게이트 절연막과 게이트 전극으로 이용된다.
제4(f)도에 도시된 바와 같이 금속막 또는 도핑된 실리콘(47) 상부에 포토레지스터나 SOG 물질을 증착한 후, 플라즈마 식각방법으로 에치려 공정을 수행한다. 이 에치백 공정에 의해 금속막 또는 도핑된 실리콘(47)과 포토례지스터 또는 SOG 물질 및 산화막(46)의 식각율 차이와 식각 시간을 제어함으로써, 캐소드가 있는 부분의 게이트 물질을 원하는 모양으로 제거할 수 있다.
제4(g)도는 상술한 제4f도의 공정 후 캐소드 주위의 산화막(46)을 습식식각으로 제거하여 캐소드를 완전히 노출시킨 후, 광리소그래피와 식각공정으로 게이트 전극을 패터닝하여 전계방출 소자의 게이트를 형성한 단면도이다.
상술한 본 발명의 제1 및 제2실시예에 따른 제조 방법은 모든 공정이 600℃이하의 온도에서 수행될 수 있기 때문에 저가격 및 대면적의 유리를 전계방출 소자의 기판으로 사용할 수 있다. 또한, 제1 및 제2실시예의 모든 공정은 반도체 집적회로(integrated circuit) 공정과 양립할 수 있다.
상술한 바와 같이 본 발명에 의하면 3극형 전계방출 소자의 캐소드 물질로 절연성 기판 상부에 증착된 실리콘을 이용함합으로써 반도체 공정과 양립하는 제조방법으로 전계방출 소자를 제조할 수 있어 제조 생산성을 크게 향상시킬 수 있고, 모든 제조 공정을 600℃ 이하에서 수행할 수 있기 때문에 대면적 및 저가격의 유리를 기판으로 사용할 수 있다.
또한, 저항체에 의해 전계방출 특성을 안정시킬 수 있고, 캐소드간의 전기적 특성의 균일도를 향상시킬 수 있고, 과전류에 의한 소자 파손을 억제시킬 수 있을 뿐만 아니라, 저항체를 캐소드 제조과정에서 쉽게 구현할 수 있으며, 그 저항값이 저항체의 높이와 단면 넓이에 의해 결정되기 때문에 저항치를 임의로 조정할 수 있다.
이에 따라 본 발명을 이용하면 전계방출 소자의 특성을 크게 개선시킬 수 있고 아울러 저가격 및 대면적의 전계방출 소자를 반도체 공정으로 쉽게 제조할 수 있는 훌륭한 효과가 있다.

Claims (17)

  1. 절연성 기판 상부에 형성된 캐소드 전극과, 상기 캐소드 전극 상부의 선택된 영역에 형성된 기둥을 가진 원추형의 실리콘 캐소드와, 상기 캐소드 전극 상부의 선택된 영역에 형성된 게이트 산화막과, 상기 게이트 산화막 상부에 형성된 게이트로 이루어진 것을 특징으로 하는 전계방출 소자의 구조.
  2. 제1항에 있어서, 상기 절연성 기판은 산화막, 질화막, 석영 및 유리중 어느 하나로 이루어진 것을 특징으로 하는 전계방출 소자의 구조.
  3. 제1항에 있어서, 상기 실리콘 캐소드의 기둥 부분은 도핑되지 않은 비정질실리콘, 미세 결정 실리콘 및 다결정 실리콘중 어느 하나로 이루어진 것을 특징으로 하는 전계방출 소자의 구조.
  4. 제1항에 있어서, 상기 실리콘 캐소드의 원추 부분 전체는 도핑된 비정질 실리콘, 미세 결정 실리콘 및 다결정 실리콘중 어느 하나로 이루어진 것을 특징으로 하는 전계방출 소자의 구조.
  5. 제1항에 있어서, 상기 실리콘 캐소드의 원추 부분 일부는 도핑된 비정질 실리콘, 미세 결정 실리콘 및 다결정 실리콘증 어느 하나로 이루어진 것을 특징으로 하는 전계방출 소자의 구조.
  6. 절연성 기판 상부에 캐소드 전극 및 도핑되지 않은 실리콘을 순차적으로 형성하는 단계와, 상기 도핑되지 않은 실리콘 상부의 선택된 영역에 마스크층을 형성하는 단계와, 상기 마스크층을 이용하여 상기 도핑되지 않은 실리콘을 기둥이 잘린 원추형으로 식각하는 단계와, 상기 기둥이 잘린 원추형 실리콘을 등방성 습식식각하여 캐소드 몸체를 형성하는 단계와, 전체 구조 상부에 산화막을 증착하는 단계와, 상기 산화막 상부에 게이트 전극 물질을 형성하는 단계와, 상기 게이트 전극 물질에 에치백 공정을 수행하여 캐소드 몸체 부분의 게이트 전극 물질을 제거하는 단계와, 상기 산화막의 선택된 영역을 제거하여 캐소드 몸체의 원추 부분을 노출시키는 단계와, 상기 캐소드 몸체의 원추 표면에 도펀트를 주입시키는 단계와, 상기 도펀트가 주입된 캐소드 몸체를 열처리하여 도핑된 실리콘을 형성하는 단계와, 상기 캐소드 주위의 산화막을 제거하여 캐소드를 완전히 노출시킨 후 게이트 전극 물질을 패터닝하여 게이트를 형성하는 단계로 이루어진 것을 특징으로 하는 전계방출 소자 제조 방법.
  7. 제6항에 있어서, 상기 절연성 기판은 산화막, 질화막, 석영 및 유리증 어느 하나로 이루어진 것을 특징으로 하는 전계방출 소자 제조 방법.
  8. 제6항에 있어서, 상기 도핑되지 않은 실리콘은 비정질 실리콘, 미세 결정 리콘 및 다결정 실리콘증 어느 하나로 이루어진 것을 특징으로 하는 전계방출 소자 제조 방법
  9. 제6항에 있어서, 상기 기둥이 잘린 원추형 실리콘은 상기 도핑되지 않은 실리콘을 등방성 식각 및 비등방성 식각의 2단계로 식각하여 형성하는 것을 특징으로 하는 전계방출 소자 제조 방법.
  10. 제6항에 있어서, 상기 캐소드 등방성 습식식각은 불산, 초산, 질산의 혼합용액으로 수행하는 것을 특징으로 하는 전계방출 소자 제조 방법.
  11. 제6항에 있어서, 상기 산화막의 제거는 불산 용액을 이웅한 습식 식각 및 증기상 식각 공정중 어느 한 공정으로 수행하는 것을 특징으로 하는 전계방출 소자제조 방법.
  12. 제6항에 있어서, 상기 캐소드 몸체의 원추 표면의 도펀트 주입은 이온 주입 및 이온 샤우어 공정중 어느 한 공정을 이용하는 것을 특징으로 하는 전계방출소자 제조 방법.
  13. 절연성 기판 상부에 캐소드 전극 및 도핑되지 않은 실리콘을 순차적으로 형성하는 단계와, 상기 도핑되지 않은 실리콘 상부에 도핑된 실리콘을 형성하는 단계와, 상기 도핑된 실리콘층 상부의 선택된 영역에 마스크층을 형성하는 단계와, 상기 마스크층을 이용하여 상기 도핑되지 않은 실리콘 및 도핑된 실리콘을 식각하여 기둥 모양의 실리콘 및 잘린 원추형의 실리콘을 형성하는 단계와, 상기 기둥 모양의 실리콘 및 잘린 원추형의 실리콘을 등방성 습식식각하여 캐소드를 형성하는 단계와, 전체 구조 상부에 산화막을 증착하는 단계와, 상기 산화막 상부에 게이트 전극 물질을 형성하는 단계와, 상기 게이트 전극 물질의 선택된 영역을 에치백 공정에 의해 제거하여 산화막을 노출시키는 단계와, 상기 노출된 산화막을 습식식각으로 제거하여 캐소드를 노출시킨 후 게이트 전극 물질을 패터닝하여 게이트를 형성하는 단계로 이루어진 것을 특징으로 하는 전계방출 소자 제조 방법.
  14. 제13항에 있어서, 상기 절연성 기판은 산화막, 질화막, 석영 및 유리중 어느 하나로 이루어진 것을 특징으로 하는 전계방출 소자 제조 방법.
  15. 제13항에 있어서, 상기 도핑되지 않은 실리콘은 비정질 실리콘, 미세 결정실리콘 및 다결정 살리콘증 어느 하나로 이루어진 것을 특징으로 하는 전계 방출소자 제조 방법.
  16. 제13항에 있어서, 상기 도핑되지 않은 실리콘 및 도핑된 실리콘은 등방성식각 및 비등방성 식각의 2단계로 식각되는 것을 특징으로 하는 전계방를 소자 제조 방법.
  17. 제13항에 있어서, 상기 등방성 습식식각은 불산, 초산 및 질산의 혼합 용액으로 수행하는 것을 특징으로 하는 전계방출 소자 제조 방법.
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