KR100189583B1 - 전계방출용 캐소드의 제조방법 - Google Patents

Abstract

본 발명은 진공 마이크로일렉트로닉스의 제조방법에 관한 것으로, 특히 게이트 전극이 자기정렬되고 게이트와의 간격이 좁은 전계방출 캐소드의 제조방법에 관한 것으로서, 낮은 인가 전압에서 높은 전류밀도를 방출시키기 위한 고밀도 마이크로캐소드 필드 이미터 어레이 제조공정에 있어서, 소정의 실리콘 기판에 집적할려는 원뿔형 팁에 대응되도록 상기 실리콘 기판에 마스크용 질화막을 형성시키는 단계와, 상기 질화막을 마스크로 상기 실리콘 기판을 열산화시켜 게이트 절연막을 형성시키는 제1산화단계와, 상기 제1산화단계에 의해 형성된 팁용 실리콘 기둥을 노출시키기 위해 제1산화단계에 의해 산화된 산화막을 에칭하는 제1에칭단계와, 상기 제1에칭에 의해 노출된 실리콘 기둥이 소정의 원뿔 형태의 기둥이 되도록 실리콘 에칭하기 위한 제2에칭단계와, 상기 제2에칭단계에 의해 원뿔형태의 기둥이 형성된 상기 실리콘 기판을 산화시켜 팁을 형성시키는 제2산화단계와, 상기 질화막을 마스크로하여 상기 게이트 전극용 산화막에 금속을 증착시키는 게이트 전극 형성단계와, 상기 게이트 전극을 마스크로하여 상기 원뿔형태의 기둥에 형성된 산화층을 에칭하여 전계방출용 팁을 노출시키는 제3에칭단계로 구성되는 것을 특징으로 한다.

Description

전계방출용 캐소드의 제조방법

제1도는 종래의 전계방출용 캐소드의 제조방법을 나타낸 도면.

제2도는 본 발명의 실시예에 따른 전계방출용 캐소드의 제조방법을 나타낸 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : P-형 기판 2 : N-형층

3 : 마스크용 산화막 4 : 팁

5 : 열 산화막 6 : 질화막

7 : 게이트 절연막 8 : 게이트 전극

9 : 게이트 홀 21 : 질화막

22 : 제1산화막 23 : 실리콘 기판

24 : 제2산화막 25 : 실리콘 기둥

26 : 원뿔형 실리콘 기둥 27 : 팁

28 : 게이트 전극

본 발명은 진공 마이크로일렉트로닉스의 제조방법에 관한 것으로, 특히 게이트 전극이 자기정렬되고 게이트와 팁의 간격이 좁은 전계방출용 캐소드의 제조방법에 관한 것이다.

진공 마이크로일렉트로닉스 소자들이 가지는 특성은 전송 매질이 진공인 관계로 방사능의 발생이나 비정상적인 온도하에서도 그 수행능력이 영향을 받지 않는 다는 것이다. 지금까지의 연구된 바에 의하면 진공마이크로일렉트로닉스 분야에서 예상되는 주된 응용분야로서는 평판 디스플레이, 고속스위칭 소자, 광원 및 고감도 센서 등이 있으며, 특히 HDTV를 위한 디스플레이로서 그 유용성이 크게 기대되고 있다.

전자의 전계방출소스(Field Emission Sources), 특히 끝부분이 뾰족한 원추형의 금속이나 반도체 팁에 전계를 가할 때 팁 끝으로부터 전자가 방출된다는 사실의 입증으로, 패턴 또는 배치되어 제어가능한 원뿔형 형태의 전자 방출자(Electron Emitters)를 전자소스(Electron Source)로 이용하는 것은 이미 기술계에 공공연이 알려진 사실이다.

상기 전계 방출자는 그 제조에 사용되는 물질에 따라 크게 두가지로 분류할 수 있는데, 그 하나는 실리콘 또는 갈륨아세나이드와 같은 반도체를 전계 방출자로 사용하는 것이고, 다른 하나는 전극상에 침전에 의한 증착으로 바늘과 같이 끝이 날카로운 금속의 팁을 형성시키는 것이다.

상기 두 전계 방출자의 공통된 문제는 상기 방출자 어레이(arrays)로부터 방출되는 전자의 제어를 위해 게이트 전극이 이미터의 위, 아래 또는 근처에 설치되어야 하는데에 기인한다. 게이트에는 이미터와 게이트 상부에 위치한 에노드와 게이트 및 이미터 사이에 소정의 전압을 인가하도록 하여 그 결과, 이미터로부터 방출되는 전자의 흐름을 제어할 수 있도록 되어 있다. 이미터로부터 에노드로 전자가 흐르도록 하기 위해서는 이미터의 상부 둘레의 게이트 전극의 금속층에 소정의 홀이 형성되어야 한다. 상기 홀의 크기와 정밀한 위치가 이미터로부터 방출되는 전자의 량을 제어할 뿐만 아니라, 방출된 전자의 흐름의 형태를 결정하며, 그리고 또한 이미터 어레이로부터 방출된 전자빔의 방향을 결정하게 된다. 상기 이미터의 중심축에 대한 게이트 홀의 축 배열방향에 의해 전자빔의 방향이 결정되는데 반해, 이미터에 대한 게이트홀의 크기와 거리는 이미터로부터 방출되는 전류의 제어에 요구되는 전압을 결정한다.

따라서, 게이트의 홀 반지름의 크기는 전계방출소자에 있어서 매우 중요한 파라미터이다.

제1도는 종래의 전계방출소자의 제조방법을 나타낸 도면이다.

제1도에 나타낸 바와 같이, 전계방출소자는 P-형기판(1)의 상부에 설치된 N-형층(2)에 마스크용 산화막(masking oxide; 3)을 형성시킨 후, 산화막(3)을 마스크로 에칭과 열산화 공정을 통해 팁(4)을 형성시킨데 이어, 형성된 팁(4)의 산화층과 그 상부에 위치한 상기 마스크용 산화막(3)의 측면부위를 질화시켜 실리콘 질화막(sillcon nitride; 6)을 형성시키고, 이어 상기 질화막(6)을 마스크로하여 한번더 산화시켜 게이트 절연막(7)을 형성시킨다. 이어 상기 절연막(7) 상부에 게이트 전극용 금속 바람직하게는, 몰리브디늄(molybdenum) 또는 폴리크리스틀린 실리콘(polycrystalline sillcon)을 증착시켜 게이트 전극(8)을 형성한 후, 상기 질화막(3)과 팁(4)의 산화막(5)을 제거토록 되어 있다.

그런데, 상기 방법에 의해 형성되는 게이트 홀(9)에 있어서는 팁과 게이트 전극간의 거리가 상기 마스크용 산화막(3)에 의해 결정되도록 되어 게이트 홀(9)의 반경을 줄이기가 매우 어려운 문제가 있었다.

이에, 본 발명은 상기한 사정을 감안하여 창출된 것으로서, 팁과 게이트간의 거리가 기하학적으로 최적화 된 전계방출용 캐소드의 제조방법을 제공함에 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 전계방출용 캐소드의 제조방법은 낮은 인가 전압에서 높은 전류밀도를 방출시키기 위한 고밀도 마이크로 캐소드 필드 이미터 어레이 제조공정에 있어서, 소정의 실리콘 기판에 집적할려는 원뿔형 팁에 대응되도록 상기 실리콘 기판에 마스크용 질화막을 형성시키는 단계와, 상기 질화막을 마스크로 상기 실리콘 기판을 열산화시켜 게이트 절연막과 팁용 실리콘 기둥을 형성시키기 위한 제1산화단계와, 상기 제1산화단계에 의해 형성된 팁용 실리콘 기둥을 노출시키기 위해 상기 제1산화단계에 의해 형성된 산화막을 에칭하는 제1에칭단계와, 상기 제1에칭에 의해 노출된 실리콘 기둥이 소정의 원뿔 형태의 기둥이 되도록 실리콘 에칭하기 위한 제2에칭단계와, 상기 제2에칭단계에 의해 원뿔형태의 기둥이 형성된 상기 실리콘 기판을 산화시켜 팁을 형성시키는 제2산화단계와, 상기 질화막을 마스크로하여 상기 게이트 전극용 산화막에 금속을 증착시키는 게이트 전극 형성단계와, 상기 게이트 전극을 마스크로하여 상기 원뿔형태의 기둥에 형성된 산화층을 에칭하여 전계방출용 팁을 노출시키는 제3에칭단계로 구성되는 것을 특징으로 한다.

상기 구성에 의하면, 산화막중 절연특성이 가장 우수한 열산화막을 게이트의 절연막으로 사용하여 그 누설전류를 최소화시켰으며, 특히 상기 팁의 끝부위를 날카롭게 하기 위한 제1산화단계에 이은 제2산화단계에 의해 게이트 산화막의 성장으로 게이트와 팁간의 거리간격이 좁혀지게 되며, 또한 층사이의 정렬이 자기정렬되게 함으로써 미세패턴 가공시에 발생될 수 있는 정렬에 대한 오차를 최소화시켰다.

이하, 도면을 참조하여 본 발명에 따른 실시예를 설명한다.

제2도는 본 발명의 실시예에 따른 전계방출 캐소드의 제조방법을 나타낸 도면으로서, 제2도에서 전계방출 캐소드의 제조는 (a)도에 나타낸 바와 같이, 실리콘 기판(23)상에서 출발한다. 전계방출용 팁들은 상기 실리콘 기판(23) 상에 다음과 같은 제조방법에 의해 제조된다.

먼저, 실리콘 기판(23)의 상부 표면을 열산화시켜 소정의 두께, 바람직하게는 900℃에서 90nm의 두께로 제1산화막(SiO₂)을 성장시킨 후, 그 상부에 약 400nm의 질화막(21)을 형성시킨다. 상기 제1산화막(22)은 기판(23)과 실리콘 질화막(21) 사이의 응력을 감소시킨다. 이러한 실리콘 기판(23)과 실리콘 질화막(21) 사이의 응력은 질화막과 실리콘사이의 온도에 대한 확장계수의 차이로 인한 결과이다. 상기 질화막(21)은 LPCVD(low pressure chemical vapor deposition)에 의해 상기 제1산화막(22)의 상부표면에 소정의 두께로 형성시킬 수 있다.

각각의 팁 전계방출 캐소드들은 (b)에 나타낸 바와 같이, 통상적인 마스크 작업에 의해 패턴화할 수 있다.

상기 질화막(21)이 돌출 형성된 실리콘 기판(23)은 (c)도에 나타낸 바와 같이, 상기 질화막(21)을 마스크로 제2산화하게 되는데, 이 때 형성되는 제2산화막(24)과 질화막(21) 하부의 실리콘 기둥(25)은 각각 캐소드의 게이트 절연막과 팁용 실리콘 기둥으로 사용된다. 상기 형성된 실리콘 기둥(25)의 형태는 상기 질화막(25)의 형태에 따라 다양한 형태를 취할 수 있으며, 본 실시예에서는 상기 실리콘 기둥(25)의 형태를 원뿔형으로 설명한다. 상기 제2산화에 의해 형성되는 팁용 실리콘 기둥(25)은 제2산화에 의해 실리콘 기판에 침투하는 산화층의 두께에 의해 결정됨으로 제조할려는 팁에 따라 제2산화막(24)의 두께를 임의로 설정 제조할 수 있다. 이어, (d)도에 나타낸 바와 같이, 상기 제2산화막(24)을 에치 백(etch back)하여 상기 실리콘 기둥(25)을 노출시키는 한편 게이트 절연막(26)을 형성시키게 된다. 이 때, 에칭의 정도에 따라 노출되는 실리콘 기둥(25)의 정도와 게이트 절연막(26)의 두께가 결정된다. 다시 상기 노출된 기둥(25)은 실리콘 에칭하여 (e)도에 나타낸 바와 같은 원뿔형 실리콘 기둥(26)으로 만든다. 상기 실리콘 에칭의 정도는 원뿔형 실리콘 기둥(26)의 상부에 있는 마스크용 질화막(21)을 지지할 수 있을 정도로 조절하는 것이 바람직할 것이다. 이어 상기 원뿔형 실리콘 기둥(26)을 다시 제3산화하여 (f)도에 나타낸 바와 같이, 상기 실리콘 기둥(26)의 끝이 날카롭게 되도록 하는 한편, 이때 상기 게이트 산화막(29) 또한 성장하게 되어 게이트 절연막과 팁의 거리가 가깝게 된다. 이어 상기 팁(27) 상부에 위치한 질화막(21)을 마스크로 금속을 증착시켜 게이트 전극(28)을 형성시킨 후, 상기 금속층을 마스크로하여 팁을 감싸고 있는 산화층을 에칭으로 제거하여 팁을 노출시킴으로써, (h)도와 같은 전계방출용 캐소드를 완성시킨다.

이상, 설명한 바와 같이 본 발명에 따르면, 팁과 게이트간의 거리가 기하학적으로 최적화 된 전계방출용 캐소드의 제조방법을 실현할 수 있게 된다.

Claims (2)

1. 낮은 인가 전압에서 높은 전류밀도를 방출시키기 위한 고밀도 마이크로캐소드 필드 이미터 어레이 제조공정에 있어서, 소정의 실리콘 기판에 집적할려는 원뿔형 팁에 대응되도록 상기 실리콘 기판에 마스크용 질화막을 형성시키는 마스크용 질화막 형성단계와, 상기 질화막을 마스크로 상기 실리콘 기판을 열산화시켜 게이트 절연막과 팁용 실리콘 기둥을 형성시키는 제1산화단계와, 상기 제1산화단계에 의해 형성된 팁용 실리콘 기둥을 노출시키기 위해 상기 제1산화단계에 의해 산화된 산화막을 에칭하는 제1에칭단계와, 상기 제1에칭에 의해 노출된 실리콘 기둥이 소정의 원뿔 형태의 기둥이 되도록 실리콘 에칭하기 위한 제2에칭단계와, 상기 제2에칭단계에 의해 원뿔형태의 기둥이 형성된 상기 실리콘 기판을 산화시켜 팁을 형성시키는 제2산화단계와, 상기 질화막을 마스크로하여 상기 게이트 전극용 산화막에 금속을 증착시키는 게이트 전극 형성단계와, 상기 게이트 전극을 마스크로하여 상기 원뿔형태의 기둥에 형성된 산화층을 에칭하여 전계방출용 팁을 노출시키는 제3에칭단계로 구성되는 것을 특징으로 하는 전게방출용 캐소드의 제조방법.
2. 제1항에 있어서, 상기 마스크용 질화막용 형성단계는 소정의 실리콘 기판을 소정의 두께로 산화하는 실리콘 산화단계와, 상기 실리콘 산화단계에 의해 산화층이 형성된 실리콘 기판을 다시 질화시키는 질화막 형성단계 및, 상기 질화막과 실리콘 산화막이 차례로 형성된 실리콘 기판을 형성할려는 팁에 대응되도록 패턴닝화하여 마스크용 질화막을 형성시키는 패턴닝단계로 구성되는 것을 특징으로 하는 전계방출용 캐소드의 제조방법.