KR100294310B1 - 반도체기억소자및그제조방법 - Google Patents

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Abstract

반도체기억소자는 기판(1)의 절연막(2)상에 형성된 소스영역(5), 드레인영역(7) 및 그 소스영역과 드레인영역을 접속하는 채널영역(6)을 갖는다. 채널영역(6)과 게이트전극(11) 사이에는 게이트절연막이 형성되어 있다. 상기 소스영역(5), 드레인영역(7) 및 채널영역(6)은 절연막(2)상에 2차원적으로 배열된 구형의 결정립으로 이루어져 서로 인접한 결정립들이 도통상태가 되도록 접속된 결정립 집합체(20)로 구성된다. 상기 채널영역(6)은 전류경로 이외의 위치에 적어도 하나의 캐리어 트랩 영역을 갖는다.

Description

반도체기억소자 및 그 제조방법
본 발명은, 반도체기억소자 및 그 제조방법에 관한 것이다.
전자기기의 저소비전력화 및 소형화를 위해서는, 집적도가 높고 소비전력이 작은 비휘발성 반도체기억소자를 필요로 하고 있다. 이 반도체기억소자를 실현하기 위해서, 적은 소자수 및 적은 면적으로 구성가능한 반도체기억소자가 요망되고 있다. 종래부터, 집적도가 가장 높은 반도체기억장치로서는, 1개의 트랜지스터와 1개의 커패시터로 메모리 셀을 구성하는 DRAM(dynamic random access memory)가 알려져 있다. 그러나, 메모리셀의 크기를 단순히 축소하여 DRAM의 고집적화를 더욱 증가시키려는 노력은 거의 한계에 도달했다. 그 이유는, 미세화 또는 소형화를 계속하는 것이 기술적으로 곤란하게 되었기 때문이다. 설령 기술적으로 가능하다 하더라도, 고도의 기술을 사용함으로써 DRAM의 제조비용이 현저히 증대하게 된다. 다른 이유는 다음과 같다. DRAM에서, 정보기억이 커패시터에 전하를 축적함으로써 행해진다. 커패시터에 축적한 전하량을 안정적으로 독출하기 위해서는, 커패시터에 어느 정도의 용량(수십 fF/셀)이 필요하기 때문에, 보다 작은 면적에 커패시터를 형성하는 것이 곤란하게 된다.
이 문제를 극복하도록, 적은 소자수로 구성되어, 작은 면적으로 정보기억기능을 갖는 다음 반도체기억소자 (1) 및 (2)가 제안되어 있다(일본국 공개 특허 공보 제 95-111295호).
(1) 소스영역과 드레인영역을 가지며, 소스영역은 채널영역을 통해 드레인영역과 접속되고, 채널영역은 게이트절연막을 통해 게이트전극과 접속되고, 소스영역과 드레인영역 사이에 배치된 채널영역의 전류경로의 근방에 적어도 하나의 캐리어를 포획하는 준위가 형성되며, 게이트전극과 채널영역 사이의 실효적인 용량치(Cgc)가 다음 부등식을 만족하는 반도체소자.
1/Cgc>kT/q2···········(식1)
(k:볼츠만 상수, T:동작온도, q:전자의 전하량)
(2) 소스영역과 드레인영역을 가지며, 소스영역은 채널영역을 통해 드레인영역과 접속되고, 채널영역은 게이트절연막을 통해 게이트전극과 접속되고, 소스영역과 드레인영역 사이에 배치된 채널영역의 전류경로 근방에 적어도 하나의 캐리어 트랩 영역이 형성되고, 채널영역과 캐리어 트랩 영역 사이에 포텐셜 장벽이 제공되고, 채널영역과 캐리어 트랩 영역 사이의 용량치(C)가 게이트전극과 캐리어 트랩 영역 사이의 용량치(Cgt)보다 크게 설정되며, 캐리어 트랩 영역의 전용량치(Ctt)가 다음 부등식을 만족하는 반도체기억소자.
q2/(2Ctt)>kT··········(식2)
(k:볼츠만 상수, T:동작온도, q:전자의 전하량)
도 4는 상기(1) 및 (2)의 반도체기억소자에 있어서의 게이트와 소스 사이의 전압에 대한 드레인 전류의 의존성을 나타낸 그래프이다. 도 4에 도시된 바와같이, 게이트전압(Vgs)가 (Vg0)와 (Vg1)의 사이에서 상하로 스위프(sweep)할때, 실온하에서의 소스 및 드레인 사이의 콘덕턴스가 히스테리시스를 나타낸다. 즉, 캐리어의 포획의 유무를 전류의 대소로서 명확히 검출할 수 있는 것이다. 이는 반도체기억소자(1) 또는 (2)를 데이터선과 워드선으로 제어함으로써 반도체기억장치를 구성할 수가 있음을 나타낸다.
상기 일본국 특허 공개 공보 제 95-111295호에는, 상기 반도체기억소자(1) 및 (2)의 구체예로서 각각 도 5A, 5B, 5C, 5D 및 도 6A, 6B에 나타낸 것이 개시되어 있다.
반도체기억소자(1)
상기 반도체기억소자(1)는 채널영역으로서 다결정실리콘박막을 이용하고 도 5A∼5D에 나타낸 구조를 가진다. 이 반도체기억소자는 이하의 방법으로 제조된다.
먼저, 도시되지 않았지만, P형 Si기판상에 n채널 M0S와 p채널 M0S, 즉 CM0S 디바이스를 형성하고, 그 CMOS 디바이스상에 절연막을 형성한 다음, 금속배선을 형성한다. 그 다음, 층간절연막을 퇴적하여, 그 절연막의 표면의 요철을 작게하도록 층간절연막의 평탄화를 실행한다. 다음에, 도 5C 및 5D에 도시한 바와같이, 반도체기억소자의 게이트(104)로서 작용하는 다결정실리콘영역을 형성한다. 이 다결정실리콘영역에는, n형 불순물을 고농도로 도프하여 저저항화한다. 그리고, 게이트절연막(105)으로 형성되는 막두께 50nm 정도의 SiO2막을 다결정실리콘막상에 CVD법(화학기상 퇴적법)으로 퇴적한후, 그 게이트절연막(105)상에 채널(103)로 형성되는 막 두께 약 10nm의 아모르퍼스 실리콘막을 퇴적한다. 이 아모르퍼스 실리콘막을 패터닝한후, 소스(101) 및 드레인(102)에 비소(As), 인(P)등의 n형 불순물을 이온주입한 다음, 약 750℃에서 어닐링하여 다결정실리콘으로 된 채널(103)을 형성한다. 그 다음, 상기 소스(101)에 접속된 소스 콘택트부(108)를 형성하고, 드레인(102)에 접속된 드레인 콘택트부(109)를 형성한다. 그후, 상기 소스(101), 드레인(1O2) 및 채널(103)상에 SiO2로 된 보호막(110)을 형성하여 반도체기억소자를 완성한다. 도 5C에서, 보호막(110)은 생략되어 있다.
아모르퍼스 실리콘막을 750℃에서 어닐링함에 의해 행해지는 결정화에 있어서, 아모르퍼스 실리콘내에서 실리콘의 결정립이 성장한다. 결정립의 크기가 막두께와 동일하게 되면, 막 표면에 수직한 방향으로는 그 이상 결정성장을 할 수 없게 되며, 이와 동시에 막 표면과 평행한 방향의 결정성장의 속도도 늦어지게 된다. 이 때문에, 수평방향(막 표면과 평행인 방향)의 결정립의 크기는 막 두께와 거의 같게 된다. 이 반도체기억소자의 특징은, 도 5B에 도시한 바와같이, 결정립이 매우 작은 것에 있으며, 이는 게이트 및 채널사이의 용량(Cgc)을 작게 하는 것에 공헌하고 있다. 즉, 임계치 근방에서, 전류는 결정립들을 잇달아 통과하여 흐르기 때문에, 도 5A에 나타낸 실제의 전류경로(106)는 채널(103)의 일부로서 매우 좁다. 또한, 결정립의 크기가 작고, 채널(103)의 전류경로(106)도 좁게 되기때문에, 게이트 및 채널사이의 실효적인 용량(Cgc)을 식 (1)을 만족할 때까지 작게 할 수 있다.
또한, 도 5A 및 5D에 나타낸 캐리어 트랩 영역의 트랩 준위(107)의 원인으로는, 높은 장벽에 둘러싸인 결정립(즉, 다결정실리콘의 결정립) 자체에 의한 준위 및 결정립계(인접한 결정립 사이의 고에너지영역)에서의 준위에 의한 것으로 고려된다.
반도체기억소자(2)
상기 반도체기억소자(2)는 기판으로서 SOI(Semiconductor on Insulator)기판을 이용하는 것으로, 도 6A 및 6B에 나타낸 구조를 하고 있다. 이 반도체기억소자는 이하의 방법으로 제조된다.
먼저, 결정기판(201)상에 절연막(202)을 형성한 후, 포토에칭기술을 이용하여 절연막(202)상에 소스(219), 드레인(220), 채널(221)을 형성한다. 상기 채널(221)은 세선상(細線狀)으로 가공한다. 상기 소스(219) 및 드레인(220)에는 n형 불순물이 고농도로 도프된다. 채널(221)은 저불순물 농도의 n형, i형 또는 p형으로 도프된다. 다음에, CVD법(화학 기상 퇴적법)으로 SiO2로 된 절연막(225)을 퇴적한후, CVD법으로 실리콘 결정립(224)을 형성한다. 그후, 다시 CVD법을 이용하여 SiO2로 된 게이트절연막(223)을 퇴적한다. 그 위에 금속막을 증착한 후, 포토에칭기술을 이용하여 게이트전극(222)을 형성한다. 기억영역(캐리어 트랩 영역)으로 작용하는 실리콘 결정립(224)의 반경을 작게 형성하기 위해, CVD법에 의한 퇴적물의 형성의 초기에 생기는 핵을 실리콘 결정립의 형성을 위해 이용한다. 상기 반도체기억소자는 기억영역인 실리콘 결정립(224)의 반경이 작기 때문에, 기억영역의 전용량치 (Ctt)가 작아서, 식 (2)을 만족시킬 수 있다.
그러나, 상기(1) 및 (2)와 같이 구성된 반도체기억소자는 이하의 문제점이 있다.
반도체기억소자(1)의 문제점
반도체기억소자의 문제점 (a) 및 (b)가 다음 문헌에 개시되어 있다 : ISSCC96, 기술 시방서 요약, 페이지 266(1996)에 기재된 케이. 야노 등의 "기가-테라 비트 기억용 싱글-전자-메모리 집적 회로".
(a) 반도체기억소자(1)의 데이터기억시간이 약 1일로서 짧고, 따라서 비휘발성메모리로서 사용할 수 없다. 그 이유는 채널영역의 트랩준위에 포획된 전자는 영구적으로 머무를 수 없고, 포획된후 1일만에 해방되기 때문이다. 이는 트랩준위와 다른 영역의 사이의 포텐셜장벽이 낮은 것에 기인한다.
(b) 다음 이유로 특성(임계 전압등)의 변화가 크다. 아모르퍼스 실리콘을 퇴적한 후에 열처리를 실행하여 결정화하는 방법에서는, 결정핵의 밀도 및 위치를 제어하고 있는 것이 아니기 때문에, 결정립경을 균일하게 형성할 수 없고, 또한 결정립 및 결정립계가 뛰어난 결정성을 얻을 수 없기 때문이다.
반도체기억소자(2)의 문제
(c) 캐리어 트랩 영역인 결정립은 절연막으로 피복된다. 캐리어 트랩 영역으로의 캐리어의 주입은 절연막을 통해 행하여진다. 즉, 절연막을 통해 전류가 흐르기 때문에, 데이터 기입에 장시간을 요하며, 절연막의 특성이 열화된다. 따라서, 리로딩 또는 재기입의 반복 횟수가 제한되고 소자의 적용 범위가 제한된다.
(d) CVD법에 의한 퇴적물의 형성의 초기에 형성된 핵을 이용하여 결정립을 형성하는 방법은 핵의 크기 및 밀도를 제어할 수 없고, 따라서 데이터기억특성이나 리로딩 특성등의 성능에 변화를 야기한다.
따라서, 본 발명의 목적은 특성의 변화가 적고 고속으로 되풀이하여 리로딩 또는 재기입가능한 비휘발성의 반도체기억소자 및 그 제조방법을 제공하는 것이다.
본 발명에 따르면, 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역을 접속하는 채널영역이 절연성 기판상에 반도체 재료로 형성되고, 상기 채널 영역은 전류경로 및 상기 전류경로 이외의 영역에 형성된 캐리어 트랩 영역을 포함하고, 상기 채널영역과 게이트전극 사이에 절연막이 형성되어 있는 반도체기억소자에 있어서, 상기 채널영역은, 상기 절연성 기판상에 2차원적으로 배열된 구형의 결정립으로 이루어져 서로 인접한 구형 결정립들이 도통상태가 되도록 접속된 결정립 집합체로 구성되어 있는 것을 특징으로 하는 반도체기억소자가 제공된다.
구형의 결정립과 장방형 평행육면체 결정립의 부피를 서로 동일하다고 하면, 구형의 결정립쪽이 평행육면체의 결정립보다 최소 에너지가 낮게 된다. 본 발명에서는, 상기 채널영역의 결정립이 장방형이 아니라 구형이다. 따라서, 상기 캐리어 트랩 영역의 캐리어 트랩 준위가 낮게 된다. 또한, 캐리어 트랩 영역(이하, "포획영역"이라고도 한다)과 다른 영역 사이의 포텐셜장벽은 반도체 막과 절연막 사이의 계면의 포텐셜장벽 및 결정립계의 포텐셜장벽을 포함한다. 예컨대, Si로 된 반도체박막과 SiO2로 된 절연막 사이의 계면에서의 포텐셜장벽은 약 3eV로 크고, 결정립계의 포텐셜장벽은 약 1eV로 낮다. 따라서, 포획된 캐리어의 안정성은 결정립계의 포텐셜장벽에 의해 결정된다. 구형의 결정립의 경우에는, 장방형 평행육면체 결정립의 경우에 비해 인접한 결정립들 사이의 접촉면적이 보다 작아지게 되므로, 결정립계를 통한 캐리어의 이동 확률이 감소될 수 있고 포획된 캐리어가 장방형 평행육면체 결정립의 경우보다 더 안정적으로 유지될 수 있다. 본 발명에서는, 이 방식으로, 포획 영역내의 포획 준위를 보다 낮게 하고 포획 영역과 다른 영역 사이의 포텐셜장벽을 증가시켜, 캐리어의 이동확률을 감소시킬 수가 있기 때문에, 포획된 캐리어를 충분히 긴 시간동안 캐리어 트랩 영역에 유지할 수 있게 된다.
따라서, 비휘발성이고, 특성의 변화가 적고, 고속으로 되풀이하여 재기입가능한 반도체기억소자를 실현할 수 있다. 또한, 본 발명의 반도체기억소자를 다수개 배치하여, 상기 반도체기억소자를 워드선과 데이터선등에 의해 제어함으로써, 데이터 유지특성이 뛰어난 비휘발성 반도체기억장치를 실현할 수 있다.
상기 결정립 집합체의 각 구형 결정립의 반경을 9nm 이하로 하면, 구형의 결정립의 최소 에너지를 실온에 있어서의 에너지의 변화보다 크게 할 수 있다. 따라서, 열적 변화의 영향을 받지 않고 실온에서 캐리어 포획 또는 트랩영역이 효율적으로 동작할 수 있다. 극저온으로의 캐리어 포획 영역의 냉각은 불필요하다.
본 발명에 따르면, 소스 영역, 드레인영역, 및 상기 소스영역과 상기 드레인영역을 접속하는 채널영역이 절연성 기판상에 반도체 재료로 형성되고, 상기 채널영역은 전류경로 및 상기 전류경로 이외의 영역에 형성된 캐리어 트랩 영역을 포함하며, 상기 채널영역과 게이트전극 사이에 절연막이 형성되어 있는 반도체기억소자를 제조하는 방법에 있어서,
절연성 기판상에 대기압이하의 저압하 및 퇴적 온도하에서 아모르퍼스 반도체막을 퇴적하는 단계; 및
진공 또는 산화성을 갖지 않는 가스의 분위기하에서 상기 아모르퍼스 반도체막의 퇴적온도 이상의 온도로 상기 퇴적된 반도체막에 열처리를 행하여, 상기 절연성 기판상에, 2차원적으로 배열된 구형의 결정립으로 이루어져 서로 인접한 상기 구형 결정립들이 도통상태가 되도록 접속된 결정립 집합체를 상기 채널영역으로서 형성하는 단계를 포함하는 반도체기억소자의 제조방법이 제공된다.
이 방법에서, 본 발명의 반도체기억소자의 채널영역을 구성하는 상기 결정립 집합체는 퇴적된 아모르퍼스 반도체 박막 전부를 구형 결정립으로 변화시킴에 의해 형성된다.
가장 안정적인 형상인 구형의 결정립을 형성하기 위해서는, 아모르퍼스 반도체막의 열처리에 의한 결정성장시에, 아모르퍼스 반도체막 표면에 결정성장을 저해하는 산화막이 없고, 따라서 결정립의 표면의 형상이 용이하게 변화할 수 있는 것이 중요하다. 이 목적을 위하여, 일 실시예에서는, 상기 아모르퍼스 반도체막을 퇴적한 후, 상기 아모르퍼스 반도체박막을 대기중에 노출시키지 않고, 상기 결정립 집합체를 형성하고 있다. 한편, 상기 아모르퍼스 반도체막을 대기에 노출시키는 경우에는, 아모르퍼스 반도체막의 표면에 산화막이 형성되기 때문에, 결정립집합체를 형성하기 전에 표면에서 그 산화막을 제거한다.
상기 아모르퍼스 반도체막의 표면에서의 산화막의 제거는, 이 아모르퍼스 반도체막의 퇴적온도 이하의 온도에서 행하는 것이 바람직하다. 왜냐하면, 산화막 제거시에 아모르퍼스 반도체막이 결정화되지 않고 제거 과정 이후의 결정립 집합체의 형성에 악영향을 주지 않기 때문이다.
일 실시예에서, 상기 아모르퍼스 반도체막을 퇴적한 후, 상기 결정립 집합체를 형성하기 전에 대기압이하의 저압하에서 상기 아모르퍼스 반도체막의 표면에 결정핵을 형성한다.
이 경우, 핵으로서 상기 결정핵을 이용하여 결정립을 형성하기 때문에, 반도체 박막의 결정립의 크기, 형상, 및 결정성등의 제어성이 높아지게 되어, 특성의 변화를 감소시킬 수 있다.
일 실시예에서, 상기 결정핵의 형성 단계는 모노실란 가스, 디실란 가스 및 트리실란 가스중 어느 하나를 포함한 가스를 원료가스로서 이용하여, 0.01 Torr 이하의 진공하에서 행하여진다. 0.0l Torr 이하의 진공하에서 결정핵을 형성하는 이유는 섬 형상의 결정립의 형성을 방지하기 위해서이다.
일 실시예에서, 대기중에 결정핵을 노출시키지 않고, 0.01 Torr 이하의 진공하에서, 550℃ 이상 또한 상기 결정핵의 형성때의 온도 이상의 온도로 상기 결정핵을 핵으로서 이용하여 결정립을 성장시킨다.
이 경우, 결정핵을 대기에 노출시키지 않기 때문에, 결정핵이 산화하지 않는 상태로 결정이 성장한다. 따라서, 결정립의 표면의 형상이 용이하게 변화되어, 가장 안정한 형상인 구형의 결정립을 형성할 수 있다. 또한, 550℃ 이상 그리고 결정핵의 형성 온도 이상의 온도 및 0.01 Torr 이하의 진공을 이용함으로써, 결정립의 크기 및 형상이 균일한 구형의 결정립을 형성할 수 있다.
상기 퇴적된 아모르퍼스 반도체막의 막두께 t와 결정립 집합체의 구형 결정립의 반경 r0를, t≥(π/3)×r0의 관계를 만족하도록 설정하면, 상기 결정립 집합체의 결정립이 서로 양호하게 접속되어, 결정립 사이의 전기적 도통상태가 유지된다. 따라서, 채널영역에 양호한 전류경로를 보장할 수 있다.
일 실시예에서, 모노실란가스, 디실란가스 및 트리실란가스중의 하나를 원료가스로서 이용하거나, 또는 모노실란가스, 디실란가스 및 트리실란가스중의 하나와 산화성을 갖지 않는 가스(예컨대, 헬륨가스, 질소가스, 아르곤가스 또는 수소가스)와의 혼합가스를 원료가스로 이용하여, 대기압 이하의 저압하에서 예컨대 CVD 장치를 이용하여 반응시켜, 절연성 기판상에 상기 아모르퍼스 반도체막으로서 아모르퍼스 실리콘막을 퇴적한다. 그 후, 압력 10 Torr 이하의 진공 또는 10 Torr 이하의 헬륨가스, 질소가스, 아르곤가스 또는 수소가스등의 산화성을 갖지 않는 가스의 분위기하에서, 아모르퍼스 실리콘막의 퇴적온도 이상의 온도로 열처리함으로써, 결정립의 크기 및 형상이 균일한 결정립 집합체를 제어성이 양호한 상태에서 용이하게 형성할 수 있다. 상기 아모르퍼스 실리콘막의 퇴적시 및/또는 상기 결정립 집합체의 형성시에, 헬륨가스, 질소가스, 아르곤가스 또는 수소가스등의 산화성을 갖지 않는 가스를 희석가스로서 이용하는 경우, 결정립의 균일성을 보다 용이하게 제어할 수 있다.
도 1A, 1B 및 1C는 본 발명의 제 1 실시예의 반도체기억소자의 제조공정을 나타내는 단면도,
도 2는 본 발명의 반도체기억소자의 구형의 결정립과 종래의 반도체소자의 장방형 평행육면체의 결정립을 나타낸 개략도,
도 3은 제 1 실시예의 반도체기억소자를 이용한 기억장치의 구성도,
도 4는 종래의 반도체기억소자의 드레인전류의 게이트 및 소스 사이의 전압에 대한 의존성을 나타낸 도면,
도 5A는 종래의 반도체기억소자의 채널의 전류경로와 트랩준위를 도시한 개략도,
도 5B는 상기 종래의 반도체기억소자의 채널의 확대도,
도 5C는 상기 종래의 반도체기억소자의 사시도,
도 5D는 도 5C의 D-D선의 단면도,
도 6A는 종래의 다른 반도체기억소자의 단면도, 및
도 6B는 도 6A의 B-B선의 단면도이다.
이하, 본 발명의 반도체기억소자 및 그 제조방법을 도면들에 도시된 실시예를 참조하여 상세하게 설명한다.
(제 1 실시예)
도 1A, 1B 및 1C는 본 발명의 제 1 실시예의 반도체기억소자의 제조 공정의 단계들을 나타낸 도면이다.
먼저, 도 1A에 도시한 바와같이, 표면에 n채널 M0S(도시안됨) 및 p채널 M0S(도시안됨), 즉 CM0S 디바이스가 형성된 P형 실리콘 기판(1)상에 절연막(2)을 형성하여, 그 절연막(2)의 표면의 요철을 작게 하는 평탄화처리를 실행한다. 그 다음, 상기 절연막(2)상에 아모르퍼스 실리콘 박막(3)을 형성한다.
다음에, 도 1B에 나타낸 바와같이, 상기 아모르퍼스 실리콘 박막(3)을 열처리하여, 실리콘 기판(1)상에 2차원적으로 배열된 구형의 결정립으로 이루어지는 다결정실리콘의 결정립 집합체(4)를 형성한다.
다음에, 상기 결정립 집합체(4)를 얻은 후, 도 1C에 도시한 바와같이, 활성영역으로 작용하는 영역 이외의 결정립 집합체(4)의 영역을 제거하여 결정립 집합체(20)를 형성한다. 다음에, 게이트절연막(8)으로 형성되는 30nm 정도의 두께를 갖는 SiO2막을 CVD법에 의해 퇴적한 후, 게이트전극(11)으로 되는 다결정실리콘영역을 형성한다. 이 다결정실리콘영역에는, n형불순물을 고농도로 도프하여 저저항화한다. 상기 다결정실리콘영역을 패터닝한 후, 결정립 집합체(20)의 양단부에 비소(As), 인(P)등의 n형 불순물을 이온주입하여, 소스영역(5) 및 드레인영역(7)을 형성한다. 상기 결정립 집합체(20)의 중앙부분이 채널영역(6)으로 된다. 또한, 게이트절연막(8) 및 게이트전극(11)상에 SiO2로 된 층간 절연막(12)을 형성하고, 컨택트홀(9,1O)을 형성한후, 각 컨택트홀(9,10)에 소스전극(13)과 드레인전극(14)을 형성한다. 마지막으로, 보호막(도시안됨)을 형성하여, 반도체기억소자를 완성한다.
이하, 상기 결정립 집합체(4)를 형성하는 방법을 설명한다.
우선, 화로 타입의 핫월(hot wall)형 LP(저압) CVD 장치(도시안됨)를 사용하여, 그 장치내에서 막두께 8nm의 아모르퍼스 실리콘박막(3)의 퇴적공정과 구형 결정립을 형성하기 위한 열처리공정을 다음 조건으로, 진공을 파괴하지 않고, 즉 대기에 기판을 노출시키지 않고 연속적으로 실행한다.
〔아모르퍼실리콘 박막의 퇴적공정〕
퇴적온도: 500℃
원료가스: 모노실란 20 sccm
희석가스: 헬륨 1OO sccm
압력: 0.1 Torr
퇴적속도: 2 Å/min.
〔열처리공정〕
온도: 750℃
분위기가스: 헬륨
압력: 0.01 Torr
상기 조건으로 반경 약 8nm의 구형 결정립 집합체(4)를 얻을 수 있다.
상기 [아모르퍼실리콘 박막의 퇴적공정〕의 원료가스는, 모노실란 대신에 디실란스나 트리실란가스를 이용할 수 있다. 상기 모노실란 가스, 디실란가스 및 트리실란가스는, 모노실란가스, 디실란가스 및 트리실란가스의 순서로 보다 낮은 온도에서 분해하기 때문에, 이 순서로 각 가스의 퇴적온도를 내릴 수 있다. 따라서, 각각 500∼550℃, 450∼500℃ 및 400∼450℃의 온도범위로 아모르퍼스 실리콘 박막(3)을 퇴적할 수 있다. 일반적으로, 아모르퍼스 실리콘 박막(3)은 막두께 1Onm 이하로 얇아지게 되면, 퇴적 직후는 섬 형상이 되기쉽다. 따라서, 이 반도체기억소자에 대해 필요하게 되는 연속적인 박막을 얻기 위해서는, 보다 저온으로 아모르퍼스 실리콘 박막(3)을 퇴적하는 것이 바람직하다.
또한, 제 1 실시예에서는 희석가스로서 헬륨을 썼지만, 헬륨 대신에 질소, 수소 및 아르곤등의 산화성을 갖지 않는 가스를 사용할 수 있다. 또한, 상기 희석가스는 반드시 쓰일 필요는 없지만, 사용하는 편이 결정립의 균일성을 보다 용이하게 제어할 수가 있다.
또한, [열처리공정〕의 온도는 결정화를 진행시키기 위해서, 아모르퍼스 실리콘박막(3)의 퇴적온도인 500℃ 이상으로 할 필요가 있다. 바람직하게는, [열처리공정]의 온도는 결정화가 용이하게 진행되는 600℃ 이상이 좋다. 또한, 열처리의 초기에 생성되는 결정핵의 밀도는 일반적으로 온도가 올라갈수록 증가하여 높게된다. 따라서, 이 제 1 실시예에서 [열처리공정〕의 온도는 750℃로 설정된다. 또한, 압력은 0.01 Torr로 하였는데, 10 Torr 이상의 압력하에서는 결정립이 구형이 되지 않거나 또는 결정립의 크기가 불균일한 것등의 불량이 생기기 때문에 바람직하지 못하다. 일반적으로, 원하는 구형의 결정립 집합체를 얻기 위해서는, 퇴적된 아모르퍼스 실리콘 박막(3)의 특성에 알맞은 온도로 설정해야 한다. 또한, 열처리중에 소량의 산화성을 갖지 않는 가스 분위기를 이용하면 기판 전면에서 균일한 결정립 집합체(4)를 용이하게 얻게 된다.
진공하에서 기판을 로드 로크(road locking)실을 통해 반송가능한 CVD 반응실과 램프 어닐링 또는 열처리 화로를 가진 장치를 이용하면, 아모르퍼스 실리콘 박막의 퇴적공정과 열처리공정을 분리된 반응실에서 행하여도 좋다.
또한, 상기 아모르퍼스 실리콘박막(3)을 퇴적한후, 기판을 대기에 노출시키면, 아모르퍼스 실리콘 박막(3)의 표면에 산화막이 형성된다. 이 경우에, 이하의 방법으로 아모르퍼스 실리콘 박막(3)의 표면에서 산화막을 제거한 후, 아모르퍼스 실리콘박막(3)의 표면에 산화막이 생성되지 않도록 기판을 대기에 노출시키지 않고 결정화를 위해 상기 아모르퍼스 실리콘 박막(3)을 연속적으로 열처리함으로써 상기 제 1 실시예와 동등의 결정립 집합체를 얻을 수 있다. 즉, 진공하에서 기판을 로드 로크실을 통해 반송가능한 산화막 제거용의 반응실과 열처리장치를 갖는 소위 멀티 체임버형 장치를 이용하여 연속적으로 처리한다. 상기 산화막의 제거는, 불산(HF) 증기의 분위기에서 에칭에 의해 행하거나 또는 아르곤(Ar) 플라즈마 분위기에서 스퍼터링에 의해 행할 수 있다.
도 2는 상기 반도체기억소자의 채널영역(6)의 구형의 결정립(GB)과 종래의 반도체박막의 장방형 평행육면체 결정립(GR)의 개략도이다.
도 2에 도시한 바와같이, 종래의 매우 얇은 반도체박막의 결정립(GR)에서, 트랩영역은 한변이 a0이고 두께가 d인 장방형 평향육면체로 되어, 결정립계(인접한 결정립들 사이의 고에너지영역) 및 Si/SiO2계면의 포텐셜장벽으로 둘러싸인 우물형 포텐셜이라고 생각된다. 그 우물형 포텐셜의 높이가 무한대라고 하면, 그 중의 전자의 최소에너지(E1)는, 일반적인 양자역학에 따라서:
E1=h2/(8m)×(1/a02+ 1/a02+ 1/d2) ········· (식3)
(h:플랑크정수, m:전자의 유효질량)으로 나타낸다. 한편, 도 2에 나타낸 반경 r0의 구형 결정립(GB')의 최소 에너지 E2는:
E2=h2/(8m)x(1/r02)·················(식4)
으로 나타낸다.
그리고, 상기 장방형 평행육면체의 한변(a0)과 구의 직경(2r0)이 같고, 또한 장방형 평행육면체와 구의 부피가 같다고 하면,
a0= 2×r0
a02×d=(4/3)×π×r03
상기에서, 장방형 평행육면체의 두께 d는:
d=(π/3)×r0 ··················(식5)
으로 나타내진다. 다음에, 상기 식(5)을 식 (3) 및 (4)에 대입하여 다음식을 얻는다.
E1=1.41×h2/(8m)×(1/r02)=1.41×E2>E2 ‥‥‥‥‥(식6)
상기 식(6)은 결정립(GR)과 (GB)의 부피가 같은 경우는, 장방형 평행육면체보다도 구형의 최소 에너지가 낮다는 것을 나타내고 있다. 즉, 구형 결정립(GB)은 장방형 결정립(GR)보다, 일단 포획한 캐리어를 포획준위에서 도망치기 어렵게 하는 것이다.
또한, 상기한 설명에서, 반도체기억소자에서 트랩 또는 포획영역 및 다른 영역 사이의 포텐셜장벽의 높이는 무한대라고 생각하였지만, 실제는 유한대로서, 즉 "반도체 박막과 절연막 사이의 계면에서의 포텐셜장벽" 및 "결정립계에서의 포텐셜장벽"이 존재한다. 상기 "Si로 된 반도체 박막과 SiO2로 된 절연막 사이의 계면에서의 포텐셜장벽"이 약 3eV로서 크고, "결정립계의 포텐셜장벽"은 약 1eV로서 낮다. 따라서, 포획된 캐리어의 안정성은 "결정립계의 포텐셜장벽"에 의해 결정된다. 구형의 결정립이 서로 전기적으로 도통하는 접촉부(C)(도 2에 "X"로 도시됨)의 면적은 장방형 평행육면체 결정립들이 서로 전기적으로 도통하는 접촉부의 면적보다 적다. 따라서, 구형 결정립의 경우에, 결정립계를 통한 캐리어의 이동확률이 더욱 작아지게 되고 장방형 평행육면체 결정립의 경우보다 포획된 캐리어가 더욱 안정적으로 유지된다.
또한, 결정립을 구형으로 하는 경우, 열적 변화에 의한 영향을 받지않고 캐리어의 포획영역이 효율적으로 동작되기 위해서는, 결정립의 최소 에너지(E2)가 에너지의 변화(kT)보다 큰 필요가 있다. 이 때문에, 다음 식(7)을 만족해야 한다.
E2=(h2/8m)x(1/r02)>kT ···············(식7)
따라서, 결정립의 반경(r0)은 다음 식(8)으로 표현된다:
r0<h/[8mkT]1/2····················(식8)
상기 식(8)을 실온에서 만족시키기 위해서는, 결정립의 반경(r0)는:
r0≤ 9nm ······················ (식9)
으로 되어야 하며, 상기한 바로부터, 제 1 실시예에서는, 결정립의 반경(r0)을 8nm으로 설정한다.
상기 구성의 반도체기억소자의 기입/소거 동작은, 도 1C에 나타낸 게이트전극(11)과 소스전극(13) 사이에 인가되는 게이트전압(Vgs)을 제어함으로써 다음과 같이 실행된다.
먼저, 게이트전압(Vgs)이 OV이고 상기 반도체기억소자가 그의 채널영역(6)의 캐리어 트랩 영역에 전자가 포획되어 있지 않은 소거상태“0"에서는, 채널영역(6)은 채널영역(6a)의 결정립계에서의 포텐셜장벽, 및 주변의 절연막(2)과 게이트절연막(8)으로 둘러싸인 저에너지 우물형 포텐셜을 형성한다. 상기 채널영역(6)의 캐리어 트랩 영역의 에너지가 소스영역(5)의 페르미 레벨보다 충분히 높기때문에, 이 캐리어 트랩 영역에 전자는 존재하지 않는다. 또한, 상기 채널영역(6)의 전도대의 에너지 레벨은 고불순물 농도의 n형 소스영역(5)의 전도대의 에너지레벨 또는 고불순물 농도의 n형 소스영역(5)의 페르미 레벨보다 충분히 높다. 따라서, 채널영역(6)에 전자는 존재하지 않고, 드레인전류는 흐르지 않는다.
다음, 상기 소거상태 "0"의 0V로부터 게이트전압(Vgs)이 저임계전압(V1)까지 증가되면, 채널영역(6)의 전위가 상승하여, 전자에 대한 채널영역(6)의 포텐셜이 내려가며, 따라서 소스영역(5)으로부터 채널영역(6)으로 전자가 도입된다. 이에 의해, 소스전극(13)과 드레인전극(14) 사이에 드레인전류가 흐른다.
게이트전압(Vgs)이 더욱 증가하면, 채널영역(6)의 전자수는 더욱 증가한다. 게이트전압(Vgs)이 기입 전압(Vgl)(5V)에 도달하면, 채널영역(6)의 캐리어 트랩 영역의 에너지가 내려 가기 때문에, 전자의 열에너지 분포 및 터널현상에 의해, 적어도 하나의 전자가 포텐셜장벽을 통과하여 캐리어 트랩 영역에 포획된다. 이 결과, 상기 반도체기억소자는 기입 상태“1"로 된다. 이 기입 상태“1"에서, 캐리어 트랩 영역에 포획된 전자에 의한 쿨롬 블록카드(coulomb blockade) 현상이 발생하여, 채널영역(6)의 결정립의 포텐셜이 상승함으로써, 그 이상의 전자가 채널영역(6)의 결정립에 주입되는 것을 방지한다.
상기 채널영역(6)의 결정립에 하나 이상의 전자가 포획된 기입 상태“1"에서 Vh<Vgs<Vg1의 범위로 게이트전압(Vgs)이 감소하면, 채널영역(6)의 전자수는 감소하지만, 채널영역(6)의 결정립계에는 포텐셜장벽이 여전히 존재하므로, 채널영역(6)의 캐리어 트랩 영역에 포획된 전자는 그대로 남는다. 게이트전압(Vgs)을 (Vh)로 더욱 감소시키면, 소스영역(5)의 페르미레벨은 채널영역(6)의 전도대의 에너지레벨에서 약 kT 정도 떨어져 있기 때문에, 채널영역(6)의 전자는 거의 없게 된다. 따라서, 게이트전압(Vgs)이 고임계 전압(Vh)일 때, 드레인전류가 흐르지 않게 된다. 상기 고임계 전압(Vh)은 저임계 전압(V1)보다 채널영역(6)의 캐리어 트랩 영역에 포획된 전하량에 해당하는 전압분만큼 높게 된다.
상기 게이트전압(Vgs)을 저전압, 예컨대 0V로 더욱 감소시키면, 채널영역(6)의 캐리어 트랩 영역에 포획된 전자가 그 전자의 열에너지 분포 및 전계 효과에 의한 터넬링(tunneling)에 의해 방출되어, 이 반도체기억소자는 소거상태“0"로 되돌아간다.
상기한 바와같이, 상기 게이트전압(Vgs)을 0V와 기입 전압(Vg1) 사이에서 상하로 스위핑함에 의해, 기입/소거동작을 되풀이하여, 드레인전류가 히스테리시스를 나타낸다. 따라서, 상기 반도체기억소자는 캐리어의 포획 유무를 결정하도록 드레인전류량을 정확하게 검출할 수 있다.
상기한 바와같이, 상기 반도체기억소자는 실리콘 기판(1)상에 2차원적으로 배열된 구형의 결정립으로 이루어지는 채널영역(6)을 갖고, 그 채널영역(6)이 서로 도통상태가 되도록 접속된 결정립 집합체(20)의 일부이기 때문에, 캐리어 트랩 영역내의 포획 준위를 보다 낮게 하고 포획 영역과 다른 영역 사이에서의 캐리어의 이동확률을 감소시킬 수 있다. 따라서, 포획된 캐리어를 충분히 긴 시간 동안 트랩 영역에 유지할 수 있다. 따라서, 기억 데이터가 비휘발성이고, 특성의 변화가 적고, 고속으로 되풀이하여 리로드할 수 있는 반도체기억소자를 실현할 수 있다. 또한, 본 발명의 반도체기억소자를 이용하여, 데이터 유지 특성이 뛰어난 비휘발성의 반도체기억장치를 실현할 수가 있다.
예컨대, 도 3에 나타낸 반도체기억장치는, 본 발명의 반도체기억소자(MP1∼MP4)가 배열된 셀어레이(30)를 기판상에 형성하고, 각 반도체기억소자(MP1∼MP4)의 게이트에 워드선(WL)을 접속하고, 각 반도체기억소자(MP1∼MP4)의 드레인에 데이터선(DL)을 접속하며, 소스를 그라운드에 접속하고 있다. 상기 셀어레이(30)의 하부에, 데이터선구동회로(31), 워드선구동회로(32), 센스 앰프(33), 출력회로(34) 및 제어회로(35)를 형성하고 있다. 상기 제어회로(35)의 제어하에, 워드선구동회로(32)에 의해 워드선(WL)을 구동하고 데이터선구동회로(31)에 의해 데이터선(DL)을 구동함으로써 반도체기억소자(MP1∼MP4)에 기억된 데이터를 센스 앰프(33) 및 출력회로(34)를 통해 독출한다.
또한, 이 실시예에 따르면, 상기 구형의 결정립의 반경을 9nm 이하(제 1 실시예에서는 8nm)로 함에 의해, 결정립의 최소 에너지가 실온에서의 에너지의 변동보다 커지기 때문에, 열적인 변동에 의한 영향을 받지않고 캐리어 트랩 영역을 효율적으로 동작시킬 수 있다.
상기 아모르퍼스 실리콘박막(3)을 절연막(2)상에 퇴적한후, 아모르퍼스 실리콘박막(3)을 대기에 노출시키지 않고 연속적으로 결정립 집합체(4)를 형성한다. 결정화된 실리콘 박막의 표면에 결정성장을 저해하는 산화막이 형성되지 않으므로, 결정립의 표면의 형상이 용이하게 변화된다. 따라서, 가장 안정적인 형상인 구형의 결정립을 형성할 수 있다.
상기 아모르퍼스 실리콘박막(3)의 퇴적막두께(t)와 결정립의 반경(r0)을 t≥(π/3)×r0의 관계를 만족하도록 설정함으로써, 결정립 집합체(4)의 결정립이 서로 접속되어, 결정립 사이의 전기적 도통상태가 유지되고, 따라서 채널영역(6)에 양호한 전류경로를 확보할 수 있다.
실란가스와 산화성을 갖지 않는 헬륨가스의 혼합가스를 원료가스로 이용하여, 대기압 이하의 저압에서 양쪽 가스를 반응시켜 실리콘 기판(1)상에 아모르퍼스 실리콘 박막을 퇴적한 후, 0.01 Torr의 압력을 가진 산화성을 갖지 않는 헬륨가스의 분위기에서 아모르퍼스 실리콘박막(3)의 퇴적온도 이상의 온도로 열처리함으로써, 결정립의 크기 및 형상이 균일한 결정립 집합체를 제어성이 양호한 상태에서 용이하게 형성할 수 있다. 상기 아모르퍼스 실리콘박막의 퇴적시 및/또는 상기 결정립 집합체의 형성시에, 산화성을 갖지 않는 헬륨가스를 희석가스로서 이용하는 경우, 결정립의 균일성을 보다 용이하게 제어할 수 있다.
또한, 상기 아모르퍼스 실리콘박막(3)을 대기에 노출시킨 경우, 노출로 인한 아모르퍼스 실리콘박막(3)의 표면에 형성된 산화막을 아르곤(Ar) 플라즈마로 스퍼터링하거나 또는 고진공하의 실란가스등의 분위기에서 산화막을 환원하여 제거함으로써 아모르퍼스 실리콘박막(3)을 산화막이 없는 상태로 결정화한다. 결정 성장을 저해하는 산화막이 아모르퍼스 실리콘박막(3)의 표면에서 제거되어 결정립 표면의 형상이 용이하게 변화하기 때문에, 가장 안정적인 형상인 구형의 결정립을 형성할 수 있다.
또한, 아모르퍼스 실리콘박막(3)의 퇴적온도 이하의 온도에서 상기 아모르퍼스 실리콘박막(3)의 표면에 형성된 산화막의 제거를 실행한다. 따라서, 산화막제거공정중에 아모르퍼스 실리콘박막(3)이 결정화되지 않으므로, 산화막 제거 공정 이후의 결정립 집합체(4)의 형성에 악영향을 주는 일이 없다.
(제 2 실시예)
다음에, 본 발명의 제 2 실시예의 반도체기억소자의 제조방법을 설명한다.
우선, 제 1 실시예와 같은 방법으로 막두께 8nm의 아모르퍼스 실리콘박막을 퇴적한다. 다음, 이하의 조건에서, 아모르퍼스 실리콘박막 표면을 불산(HF)으로 전처리하여, 제 1 실시예와 동일 장치내에서 아모르퍼스 실리콘박막 표면에 결정핵을 형성한다. 그후, 아모르퍼스 실리콘 박막을 대기에 노출시키지 않고 결정화를 위한 열처리를 실행하여, 구형의 결정립 집합체를 형성한다.
[전처리공정〕
불산(HF): 1%
시간: 1분
[결정핵의 형성공정〕
1× 10-9까지 진공상태를 형성한후,
온도: 590℃
압력: 1×1O-5Torr
디실란가스: 1O sccm
시간: 12분
[열처리공정〕
온도: 740℃
압력: 1× 10-9T0rr
시간: 60초
상기 조건으로 식 (5) 및 (9)을 만족하는 반경 약 8nm의 구형의 결정립 집합체를 얻을 수 있다. 제 1 실시예와 유사한 방식으로, 도 1에 나타낸 반도체기억소자를 형성한다.
상기 결정핵의 형성중(디실란가스 조사중), 결정성장은 일어나지 않으며, 결정핵의 밀도는, 온도가 높아지고 디실란가스 조사시간이 길게되면 증가한다. 또한, 결정화를 위한 열처리시간이 길수록 결정립은 커진다. 즉, 실란가스의 조사온도와 실란가스의 조사시간 및 열처리시간을 제어함으로써 원하는 구형의 결정립 집합체의 형성이 가능하다.
상기 결정핵의 형성시의 제어성을 고려하면, 450∼620℃의 온도범위가 바람직하다. 디실란가스 대신에 모노실란가스 또는 트리실란가스를 조사하여 결정핵을 형성할 수 있다. 0.01 Torr 이상의 압력하에서는, 섬 형상의 실리콘입자의 형성이 발생되므로 그러한 고압은 적절하지 않다.
또한, 상기 결정화를 위한〔열처리공정〕의 온도는 550℃ 이상으로, 즉 결정핵의 형성온도와 동일하게 또는 더 높은 온도로 설정한다. 상기 제 2 실시예에서, 결정화를 위한〔열처리공정〕의 온도는 740℃로 설정된다. 550℃ 이하에서는 결정화가 일어나지 않는다.
이와같이 형성된 반도체기억소자는 제 1 실시예의 반도체기억소자와 같은 작용 및 효과를 갖는다. 상기 아모르퍼스 실리콘박막의 표면에 형성된 결정핵을 핵으로서 이용하여 결정립을 형성하기 때문에, 결정립의 크기 및 형상이나 아모르퍼스 실리콘박막의 결정성등의 제어성이 높아져서, 특성의 변화를 감소시킬 수 있다.
또한, 상기 아모르퍼스 실리콘박막을 퇴적한후, 디실란가스를 원료가스로서 이용하여 가열처리함으로써 디실란가스의 분자 또는 반응핵을 아모르퍼스 실리콘박막의 표면에 흡착시켜, 용이하게 결정핵을 형성할 수 있다. 또한, 1×1O-5Torr의 진공에서 아모르퍼스 실리콘박막을 가열처리함으로써 섬 형상의 실리콘입자의 형성을 방지할 수 있다.
또한, 상기 결정핵을 대기에 노출시키지 않으므로 결정핵이 산화되지 않는 상태로 결정이 성장된다. 그 결과, 결정립의 표면의 형상이 용이하게 변화한다. 따라서, 가장 안정적인 형상인 구형의 결정립이 형성된다. 740℃의 온도와 1×10-9Torr의 진공에서 결정핵을 핵으로서 이용하여 결정립을 성장시킴으로써, 결정립의 크기 및 형상이 균일한 구형의 결정립을 형성할 수 있다.
상기 본 발명의 제 1 및 제 2 실시예에서는, 아모르퍼스 반도체막으로서 아모르포스 실리콘박막을 이용하는 반도체기억소자 및 그 제조방법에 관해서 설명하였지만, 물론 아모르퍼스 반도체막은 아모르퍼스 실리콘박막으로 제한되지 않는다.
또한, 본 발명의 제 1 및 제 2 실시예에서는, 결정립 집합체(20)가 소스영역(5), 드레인영역() 및 채널영역(6)을 형성하는 반도체기억소자에 대해 설명하였지만, 구형 결정립의 결정립 집합체가 채널영역만을 형성할 수 있다.
이상 본 발명이 설명되었지만, 여러 가지 방식으로 개조될 수 있다. 이러한 개조는 본 발명의 정신과 밤위에서 벗어나는 것으로 간주되지 않으며, 당업자들에게 명백한 바와같이 이러한 모든 개조는 첨부된 특허청구의 범위에 포함되는 것이다.

Claims (12)

  1. 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역을 접속하는 채널영역이 절연성 기판상에 반도체 재료로 형성되고, 상기 채널 영역은 전류경로 및 상기 전류경로 이외의 위치에 형성된 캐리어 트랩 영역을 포함하며, 상기 채널 영역과 게이트전극 사이에 절연막이 형성되어 있는 반도체기억소자에 있어서, 상기 채널 영역은 상기 절연성 기판상에 2차원적으로 배열된 구형의 결정립으로 이루어져 인접한 상기 구형 결정립들이 서로 도통 상태가 되도록 접속되어 있는 결정립 집합체로 구성되는 것을 특징으로 하는 반도체기억소자.
  2. 제 1 항에 있어서, 상기 결정립 집합체의 각 결정립의 반경이 9nm 이하인 것을 특징으로 하는 반도체기억소자.
  3. 제 1 항에 있어서, 상기 결정립 집합체는 또한 상기 소스영역과 상기 드레인영역도 구성하고 있는 것을 특징으로 하는 반도체기억소자.
  4. 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역을 접속하는 채널영역이 절연성 기판상에 반도체 재료로 형성되고, 상기 채널 영역은 전류경로 및 상기 전류경로 이외의 위치에 형성된 캐리어 트랩 영역을 포함하며, 상기 채널영역과 게이트전극 사이에 절연막이 형성되어 있는 반도체기억소자를 제조하는 방법에 있어서, 절연성 기판상에 대기압 이하의 저압 및 퇴적 온도하에서 아모르퍼스 반도체막을 퇴적하는 단계; 및 진공 또는 산화성을 갖지 않는 가스 분위기하에서 상기 퇴적온도 이상의 온도로 상기 퇴적된 아모르퍼스 반도체막을 열처리하여 상기 절연성 기판상에, 2차원적으로 배열된 구형의 결정립으로 이루어져 인접한 상기 구형 결정립들이 서로 도통 상태가 되도록 접속되어 있는 결정립 집합체를 상기 채널영역으로서 형성하는 단계를 포함하는 것을 특징으로 하는 반도체기억소자의 제조방법.
  5. 제 4 항에 있어서, 상기 퇴적된 아모르퍼스 반도체막을 열처리하는 단계는 상기 아모르퍼스 반도체막의 퇴적후 그 막을 대기에 노출시키지 않고 행하여지는 것을 특징으로 하는 반도체기억소자의 제조방법.
  6. 제 4 항에 있어서, 상기 퇴적된 아모르퍼스 반도체막을 열처리하는 단계 이전에 : 상기 아모르퍼스 반도체막의 표면에서 산화막을 제거하는 단계를 실행하는 것을 특징으로 하는 반도체기억소자의 제조방법.
  7. 제 4 항에 있어서, 상기 퇴적된 아모르퍼스 반도체막을 열처리하는 단계 이전에: 대기압 이하의 저압하에서 상기 아모르퍼스 반도체막의 표면에 결정핵을 형성하는 단계를 실행하는 것을 특징으로 하는 반도체기억소자의 제조방법.
  8. 제 4 항에 있어서, 상기 퇴적된 아모르퍼스 반도체막의 막두께 t와 상기 결정립 집합체의 구형 결정립의 반경 r0는, t≥(π/3)×r0의 관계를 만족시키는 것을 특징으로 하는 반도체기억소자의 제조방법.
  9. 제 4 항에 있어서, 상기 아모르퍼스 반도체막을 퇴적하는 단계는 모노실란가스, 디실란가스 및 트리실란가스중의 하나 또는 모노실란가스, 디실란가스 및 트리실란가스중의 하나와 산화성을 갖지 않는 가스의 혼합가스를 원료가스로서 이용하여 아모르퍼스 실리콘막을 퇴적하는 단계를 포함하고, 상기 퇴적된 아모르퍼스 반도체막을 열처리하는 단계는 10 Torr 이하의 진공 또는 10 Torr 이하의 산화성을 갖지 않는 가스 분위기하에서 결정립을 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체기억소자의 제조방법.
  10. 제 6 항에 있어서, 상기 아모르퍼스 반도체막의 표면에서 산화막을 제거하는 단계는 상기 아모르퍼스 반도체막의 퇴적온도 이하의 온도에서 실행되는 것을 특징으로 하는 반도체기억소자의 제조방법.
  11. 제 7 항에 있어서, 상기 결정핵을 형성하는 단계는 모노실란가스, 디실란가스 및 트리실란가스중 어느 하나를 포함하는 가스를 원료가스로서 이용하여 0.01 Torr 이하의 진공하에서 실행하는 것을 특징으로 하는 반도체기억소자의 제조방법.
  12. 제 7 항에 있어서, 상기 퇴적된 아모르퍼스 반도체막을 열처리하는 단계는 상기결정핵을 대기에 노출시키지 않고 0.01 Torr 이하의 진공하에서 550℃ 이상 또한 상기 결정핵 형성시의 온도 이상의 온도로, 상기 결정핵을 핵으로서 이용하여 결정립을 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체기억소자의 제조방법.
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