JP2002076358A - 短チャネルスイッチング素子及びその製造方法 - Google Patents
短チャネルスイッチング素子及びその製造方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66469—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with one- or zero-dimensional channel, e.g. quantum wire field-effect transistors, in-plane gate transistors [IPG], single electron transistors [SET], Coulomb blockade transistors, striped channel transistors
Abstract
(57)【要約】
【課題】 短チャネル効果の生じない動作原理に基づ
く、短チャネルスイッチング素子及びその製造方法を提
供する。 【解決手段】 短チャネルスイッチング素子は、絶縁層
１１の上に、長さ２０ｎｍの微小間隙１２を形成するよ
うに、互いに対向して形成されたソース１３及びドレイ
ン１４と、この微小間隙１２内に堆積されたチャネルを
構成する粒径１０ｎｍ以下の多数のシリコン量子ドット
１５と、ソース，ドレイン及び微小間隙の上に形成され
た第二の絶縁層１６と、第二の絶縁層の上に、微小間隙
に対応する領域に形成されたゲート１７と、から構成さ
れる。
く、短チャネルスイッチング素子及びその製造方法を提
供する。 【解決手段】 短チャネルスイッチング素子は、絶縁層
１１の上に、長さ２０ｎｍの微小間隙１２を形成するよ
うに、互いに対向して形成されたソース１３及びドレイ
ン１４と、この微小間隙１２内に堆積されたチャネルを
構成する粒径１０ｎｍ以下の多数のシリコン量子ドット
１５と、ソース，ドレイン及び微小間隙の上に形成され
た第二の絶縁層１６と、第二の絶縁層の上に、微小間隙
に対応する領域に形成されたゲート１７と、から構成さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、ソース及びドレイ
ン間のチャネルにゲート電圧を印加することにより、ド
レイン電流のスイッチングを行なうようにしたスイッチ
ング素子に関し、特にチャネル間の間隔が１０〜１００
ｎｍの短チャネルスイッチング素子に関するものであ
る。
ン間のチャネルにゲート電圧を印加することにより、ド
レイン電流のスイッチングを行なうようにしたスイッチ
ング素子に関し、特にチャネル間の間隔が１０〜１００
ｎｍの短チャネルスイッチング素子に関するものであ
る。
【０００２】
【従来の技術】従来、このようなスイッチング素子とし
ては、ＭＯＳＦＥＴが知られており、このようなＭＯＳ
ＦＥＴは、例えば図９に示すように構成されている。図
９において、ＭＯＳＦＥＴ１は、ｐ型半導体基板２上
に、間隙３を挟んで、ｎ+ 型のソース４及びドレイン５
を形成して、その上に絶縁層６を形成し、さらにその上
に、間隙３に対応した領域にゲート電極７を形成するこ
とにより構成されている。
ては、ＭＯＳＦＥＴが知られており、このようなＭＯＳ
ＦＥＴは、例えば図９に示すように構成されている。図
９において、ＭＯＳＦＥＴ１は、ｐ型半導体基板２上
に、間隙３を挟んで、ｎ+ 型のソース４及びドレイン５
を形成して、その上に絶縁層６を形成し、さらにその上
に、間隙３に対応した領域にゲート電極７を形成するこ
とにより構成されている。
【０００３】このような構成のＭＯＳＦＥＴ１によれ
ば、ゲート７にゲート電圧を印加することにより、絶縁
層６の真下のｐ型半導体層をキャリア反転層にしたり、
空乏層にしたりして、ドレイン電流のスイッチングを行
っている。
ば、ゲート７にゲート電圧を印加することにより、絶縁
層６の真下のｐ型半導体層をキャリア反転層にしたり、
空乏層にしたりして、ドレイン電流のスイッチングを行
っている。
【０００４】
【発明が解決しようとする課題】ところで、近年、各種
半導体デバイスの高速化、高集積化の要請に伴って微細
化が進んできており、ＭＯＳＦＥＴも微細化が進められ
ている。しかしながら、ＭＯＳＦＥＴの場合、微細化に
よってチャネル長が短くなると、図９において点線Ａで
示すように、ドレイン電圧による空乏層８がソースに接
近し、空乏層８を介してソース４とドレイン５間に電流
が流れてしまうといった短チャネル効果が発生する。こ
のため、短チャネル効果を抑制するために、従来では基
板濃度を大きくして接合深さを浅くする等の空乏層の大
きさを小さくする対策がとられてきた。しかしながら、
チャネル長が５０ｎｍを切ると電子の波動的側面が顕著
になり、もはや短チャネル効果を抑制することはできな
い。
半導体デバイスの高速化、高集積化の要請に伴って微細
化が進んできており、ＭＯＳＦＥＴも微細化が進められ
ている。しかしながら、ＭＯＳＦＥＴの場合、微細化に
よってチャネル長が短くなると、図９において点線Ａで
示すように、ドレイン電圧による空乏層８がソースに接
近し、空乏層８を介してソース４とドレイン５間に電流
が流れてしまうといった短チャネル効果が発生する。こ
のため、短チャネル効果を抑制するために、従来では基
板濃度を大きくして接合深さを浅くする等の空乏層の大
きさを小さくする対策がとられてきた。しかしながら、
チャネル長が５０ｎｍを切ると電子の波動的側面が顕著
になり、もはや短チャネル効果を抑制することはできな
い。
【０００５】この発明は、以上の点にかんがみ、短チャ
ネル効果の生じない新たな動作原理に基づく、短チャネ
ルスイッチング素子及びその製造方法を提供することを
目的としている。
ネル効果の生じない新たな動作原理に基づく、短チャネ
ルスイッチング素子及びその製造方法を提供することを
目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明の短チャネルスイッチング素子は、第一の絶縁
層上に、微小間隙を形成して互いに対向したソース及び
ドレインと、微小間隙内のチャネルを構成するシリコン
量子ドットと、ソース、ドレイン及び微小間隙の上に形
成された第二の絶縁層と、第二の絶縁層の上に、微小間
隙に対応する領域に形成したゲートとからなることを特
徴とする。
に本発明の短チャネルスイッチング素子は、第一の絶縁
層上に、微小間隙を形成して互いに対向したソース及び
ドレインと、微小間隙内のチャネルを構成するシリコン
量子ドットと、ソース、ドレイン及び微小間隙の上に形
成された第二の絶縁層と、第二の絶縁層の上に、微小間
隙に対応する領域に形成したゲートとからなることを特
徴とする。
【０００７】上記微小間隙の間隔は、好ましくは、１０
〜１００ｎｍである。シリコン量子ドットは、好ましく
は、５〜１０ｎｍの粒径を有するナノ結晶シリコン超微
粒子と、ナノ結晶シリコン超微粒子の表面を覆って形成
した厚さ１〜３ｎｍの絶縁層とから構成されてる。上記
微小間隙のシリコン量子ドット間の空隙は、第二の絶縁
層を構成する絶縁物で埋め尽くされていることが好まし
い。また、第二の絶縁層の厚さは、好ましくは、１０〜
５０ｎｍである。さらに、第一及び第二の絶縁層は、好
ましくは、シリコン酸化膜である。
〜１００ｎｍである。シリコン量子ドットは、好ましく
は、５〜１０ｎｍの粒径を有するナノ結晶シリコン超微
粒子と、ナノ結晶シリコン超微粒子の表面を覆って形成
した厚さ１〜３ｎｍの絶縁層とから構成されてる。上記
微小間隙のシリコン量子ドット間の空隙は、第二の絶縁
層を構成する絶縁物で埋め尽くされていることが好まし
い。また、第二の絶縁層の厚さは、好ましくは、１０〜
５０ｎｍである。さらに、第一及び第二の絶縁層は、好
ましくは、シリコン酸化膜である。
【０００８】上記構成によれば、チャネルを構成する各
シリコン量子ドットがポテンシャル井戸を構成し、各シ
リコン量子ドット間の酸化膜バリアがポテンシャル障壁
を構成する。ソース及びドレイン間に電圧を印加し、ゲ
ート電極にゲート電圧を印加すれば、伝導電子がポテン
シャル障壁を通過するトンネル確率が変化し、ゲート電
極に印加される電圧によってドレイン電流が変化する。
すなわち、ゲート電極の電圧を適宜に調整することによ
り、ドレイン電流をスイッチングできる。
シリコン量子ドットがポテンシャル井戸を構成し、各シ
リコン量子ドット間の酸化膜バリアがポテンシャル障壁
を構成する。ソース及びドレイン間に電圧を印加し、ゲ
ート電極にゲート電圧を印加すれば、伝導電子がポテン
シャル障壁を通過するトンネル確率が変化し、ゲート電
極に印加される電圧によってドレイン電流が変化する。
すなわち、ゲート電極の電圧を適宜に調整することによ
り、ドレイン電流をスイッチングできる。
【０００９】また、本発明の短チャネルスイッチング素
子の製造方法は、第一の絶縁物層上にソース及びドレイ
ンを形成する工程と、このソース及びドレイン間の微小
間隙にシリコン量子ドットからなるチャネルを形成する
工程と、上記ソース、ドレイン及びチャネルの上に第二
の絶縁層を形成する工程と、第二の絶縁層上に電極を形
成する工程と、から成ることを特徴とする。
子の製造方法は、第一の絶縁物層上にソース及びドレイ
ンを形成する工程と、このソース及びドレイン間の微小
間隙にシリコン量子ドットからなるチャネルを形成する
工程と、上記ソース、ドレイン及びチャネルの上に第二
の絶縁層を形成する工程と、第二の絶縁層上に電極を形
成する工程と、から成ることを特徴とする。
【００１０】上記第一の絶縁物層上にソース及びドレイ
ンを形成する工程は、好ましくは、ＳＩＭＯＸ基板の表
面Ｓｉ層であるＳＯＩを所定の厚さにエッチングし、こ
の層にイオン注入して所定の抵抗率のＳｉ層を形成し、
この層を、電子ビームリソグラフィとＥＣＲ−ＲＩＥに
よりエッチングして形成する。
ンを形成する工程は、好ましくは、ＳＩＭＯＸ基板の表
面Ｓｉ層であるＳＯＩを所定の厚さにエッチングし、こ
の層にイオン注入して所定の抵抗率のＳｉ層を形成し、
この層を、電子ビームリソグラフィとＥＣＲ−ＲＩＥに
よりエッチングして形成する。
【００１１】また、ソースとドレインの間隙にシリコン
量子ドットからなるチャネルを形成する場合、ソース及
びドレインを形成した第一の絶縁層上に上記シリコン量
子ドットを堆積する方法によることが好ましい。また、
第二の絶縁層を形成する場合、好ましくは、ＣＶＤ法に
より絶縁物を堆積することにより形成する。さらに、第
二の絶縁層上に電極を形成する工程は、好ましくは、リ
フトオフ法による。上記構成によれば、本発明の短チャ
ネルスイッチング素子を製造できる。
量子ドットからなるチャネルを形成する場合、ソース及
びドレインを形成した第一の絶縁層上に上記シリコン量
子ドットを堆積する方法によることが好ましい。また、
第二の絶縁層を形成する場合、好ましくは、ＣＶＤ法に
より絶縁物を堆積することにより形成する。さらに、第
二の絶縁層上に電極を形成する工程は、好ましくは、リ
フトオフ法による。上記構成によれば、本発明の短チャ
ネルスイッチング素子を製造できる。
【００１２】
【発明の実施の形態】以下、図１〜８に基づいて、本発
明の実施の形態を説明する。図１及び図２はこの発明に
よる短チャネルスイッチング素子の一実施形態の構成を
示している。図１において、短チャネルスイッチング素
子１０は、絶縁層としての基板１１と、基板１１上に
て、微小間隙１２を形成するように互いに対向して形成
されたソース１３及びドレイン１４と、この微小間隙１
２内に堆積された多数のナノ結晶シリコン超微粒子であ
る量子ドット１５と、これらソース１３，ドレイン１４
及び微小間隙１２の上に堆積された第二の絶縁層として
のＳｉＯ2 から成る絶縁膜１６と、絶縁膜１６の表面に
て、微小間隙１２の真上に対応する領域に形成されたゲ
ート１７と、から構成されている。
明の実施の形態を説明する。図１及び図２はこの発明に
よる短チャネルスイッチング素子の一実施形態の構成を
示している。図１において、短チャネルスイッチング素
子１０は、絶縁層としての基板１１と、基板１１上に
て、微小間隙１２を形成するように互いに対向して形成
されたソース１３及びドレイン１４と、この微小間隙１
２内に堆積された多数のナノ結晶シリコン超微粒子であ
る量子ドット１５と、これらソース１３，ドレイン１４
及び微小間隙１２の上に堆積された第二の絶縁層として
のＳｉＯ2 から成る絶縁膜１６と、絶縁膜１６の表面に
て、微小間隙１２の真上に対応する領域に形成されたゲ
ート１７と、から構成されている。
【００１３】上記基板１１は、例えばＳｉＯ2 等から構
成されており、例えば２００ｎｍの幅に選定されてい
る。また、上記ソース１３及びドレイン１４は、例えば
Ｓｉから構成されており、例えば厚さ３０ｎｍに選定さ
れていると共に、その間に、長さ２０ｎｍの間隙１２を
形成している。ここで、ソース１３及びドレイン１４
は、所謂ＳＩＯ（Ｓｉ ｏｎ Ｉｎｓｕｌａｔｏｒ）を
使用することにより、基板１１と一体に構成されてお
り、後述するように適宜の形状となるようにエッチング
により成形される。
成されており、例えば２００ｎｍの幅に選定されてい
る。また、上記ソース１３及びドレイン１４は、例えば
Ｓｉから構成されており、例えば厚さ３０ｎｍに選定さ
れていると共に、その間に、長さ２０ｎｍの間隙１２を
形成している。ここで、ソース１３及びドレイン１４
は、所謂ＳＩＯ（Ｓｉ ｏｎ Ｉｎｓｕｌａｔｏｒ）を
使用することにより、基板１１と一体に構成されてお
り、後述するように適宜の形状となるようにエッチング
により成形される。
【００１４】上記シリコン量子ドット１５は、図３に示
すように、例えば粒径１０ｎｍ以下の球状のナノ結晶シ
リコン超微粒子からなるＳｉ単結晶微粒子１５ａと、そ
の表面を覆う、厚さ１〜３ｎｍの酸化膜（ＳｉＯ2 ）１
５ｂとによって構成されている。そして、図２に示すよ
うに、上記間隙１２内に、例えば約１０12／ｃｍ2 の密
度で堆積されると共に、シリコン量子ドット１５間、シ
リコン量子ドット１５とドレイン及びソース間の間隙
は、酸化膜１６によって埋め尽くされている。ここで、
上記シリコン量子ドット１５は、例えばアルゴンのＶＨ
Ｆ帯プラズマ中で、ＳｉＨ2 ラジカル、ＳｉＨ3 ラジカ
ル及びＳｉＨn + （ｎ＝０〜３）イオンを生成して、Ｓ
ｉＨ2 ラジカルからＳｉ単結晶微粒子の核を生成し、こ
の核に上記ＳｉＨ3 ラジカル及びＳｉＨn + （ｎ＝０〜
３）イオンを結合させて、結晶成長させることにより得
られると共に、その表面の酸化膜は、例えばＯ2 または
Ｎ2 ガス雰囲気に晒し、またはＯ2 またはＮ2 ガスプラ
ズマに晒すことにより形成される。
すように、例えば粒径１０ｎｍ以下の球状のナノ結晶シ
リコン超微粒子からなるＳｉ単結晶微粒子１５ａと、そ
の表面を覆う、厚さ１〜３ｎｍの酸化膜（ＳｉＯ2 ）１
５ｂとによって構成されている。そして、図２に示すよ
うに、上記間隙１２内に、例えば約１０12／ｃｍ2 の密
度で堆積されると共に、シリコン量子ドット１５間、シ
リコン量子ドット１５とドレイン及びソース間の間隙
は、酸化膜１６によって埋め尽くされている。ここで、
上記シリコン量子ドット１５は、例えばアルゴンのＶＨ
Ｆ帯プラズマ中で、ＳｉＨ2 ラジカル、ＳｉＨ3 ラジカ
ル及びＳｉＨn + （ｎ＝０〜３）イオンを生成して、Ｓ
ｉＨ2 ラジカルからＳｉ単結晶微粒子の核を生成し、こ
の核に上記ＳｉＨ3 ラジカル及びＳｉＨn + （ｎ＝０〜
３）イオンを結合させて、結晶成長させることにより得
られると共に、その表面の酸化膜は、例えばＯ2 または
Ｎ2 ガス雰囲気に晒し、またはＯ2 またはＮ2 ガスプラ
ズマに晒すことにより形成される。
【００１５】そして、シリコン量子ドット１５は、互い
に隣接するシリコン量子ドット１５に対して、及びソー
ス１３及びドレイン１４に対して、酸化膜１５ｂと酸化
膜１６を介したトンネル接合を構成している。なお、シ
リコン量子ドット１５は真性半導体であるが、ゲート電
極１７から電子を注入することができ、キャリア濃度の
高い半導体として動作する。
に隣接するシリコン量子ドット１５に対して、及びソー
ス１３及びドレイン１４に対して、酸化膜１５ｂと酸化
膜１６を介したトンネル接合を構成している。なお、シ
リコン量子ドット１５は真性半導体であるが、ゲート電
極１７から電子を注入することができ、キャリア濃度の
高い半導体として動作する。
【００１６】上記絶縁膜１６は、例えばＳｉＯ2 等から
構成されており、例えば厚さ５０ｎｍに選定されてい
る。上記ゲート１７は、例えば金属等から構成されてお
り、図３の平面図に示すように、ソース１３及びドレイ
ン１４に対してそれぞれ僅かに重なるように、上記間隙
１２より僅かに長く形成されている。
構成されており、例えば厚さ５０ｎｍに選定されてい
る。上記ゲート１７は、例えば金属等から構成されてお
り、図３の平面図に示すように、ソース１３及びドレイ
ン１４に対してそれぞれ僅かに重なるように、上記間隙
１２より僅かに長く形成されている。
【００１７】このような短チャネルスイッチング素子１
０は、図４に示す本発明による製造方法によって製造さ
れる。先ず、図４（Ａ）に示すように、ＳＩＭＯＸ基板
２０を用意する。このＳＩＭＯＸ基板２０は市販のもの
であり、Ｓｉ（１００）基板２１上に厚さ４００ｎｍの
ＳｉＯ2 膜２２を積層し、さらにその上に厚さ２００ｎ
ｍのＳｉ単結晶膜であるＳＯＩ２３を積層させることに
より、構成されている。続いて、図４（Ｂ）に示すよう
に、ＳＯＩ２３をエッチング等により厚さ３０ｎｍに成
形した後、Ｐイオンを１×１０19／ｃｍ3 の濃度となる
ようにイオン注入し、ＳＯＩ２３の抵抗率を例えば５×
１０-3Ωに設定する。
０は、図４に示す本発明による製造方法によって製造さ
れる。先ず、図４（Ａ）に示すように、ＳＩＭＯＸ基板
２０を用意する。このＳＩＭＯＸ基板２０は市販のもの
であり、Ｓｉ（１００）基板２１上に厚さ４００ｎｍの
ＳｉＯ2 膜２２を積層し、さらにその上に厚さ２００ｎ
ｍのＳｉ単結晶膜であるＳＯＩ２３を積層させることに
より、構成されている。続いて、図４（Ｂ）に示すよう
に、ＳＯＩ２３をエッチング等により厚さ３０ｎｍに成
形した後、Ｐイオンを１×１０19／ｃｍ3 の濃度となる
ようにイオン注入し、ＳＯＩ２３の抵抗率を例えば５×
１０-3Ωに設定する。
【００１８】その後、ＳＯＩ２３の表面に、フォトレジ
ストを塗布して、電子ビームリソグラフィ法によりソー
ス１３及びドレイン１４のパターンニングを行なった
後、例えばＥＣＲ−ＲＩＥ（Ｅｌｅｃｔｒｏｎ Ｃｙｃ
ｒｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ−Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、ＳＯＩ２３をエ
ッチングにより除去する。これにより、図４（Ｃ）に示
すように、ＳＩＭＯＸ基板２０のＳｉＯ2 膜２２上に、
ソース１３及びドレイン１４が形成される。ソース１３
及びドレイン１４の間隔は２０ｎｍである。続いて、図
４（Ｄ）に示すように、ＳｉＯ2 膜２２の表面全体に、
粒径５〜１０ｎｍのシリコン量子ドット１５を密度１０
12／ｃｍ2 で堆積させる。これにより、図１及び図３に
示すように、ソース１３及びドレイン１４の間の間隙１
２内に、シリコン量子ドット１５が堆積されることにな
る。
ストを塗布して、電子ビームリソグラフィ法によりソー
ス１３及びドレイン１４のパターンニングを行なった
後、例えばＥＣＲ−ＲＩＥ（Ｅｌｅｃｔｒｏｎ Ｃｙｃ
ｒｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ−Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、ＳＯＩ２３をエ
ッチングにより除去する。これにより、図４（Ｃ）に示
すように、ＳＩＭＯＸ基板２０のＳｉＯ2 膜２２上に、
ソース１３及びドレイン１４が形成される。ソース１３
及びドレイン１４の間隔は２０ｎｍである。続いて、図
４（Ｄ）に示すように、ＳｉＯ2 膜２２の表面全体に、
粒径５〜１０ｎｍのシリコン量子ドット１５を密度１０
12／ｃｍ2 で堆積させる。これにより、図１及び図３に
示すように、ソース１３及びドレイン１４の間の間隙１
２内に、シリコン量子ドット１５が堆積されることにな
る。
【００１９】次に、図４（Ｅ）に示すように、ＳｉＯ2
膜２２の表面全体に、ＳｉＯ2 から成る酸化膜１６を膜
厚５０ｎｍで堆積させる。この際、間隙１２内のシリコ
ン量子ドット１５によって占有されていない間隙は、酸
化膜１６によって埋め尽くされる。最後に、図４（Ｆ）
に示すように、上記酸化膜１６の表面に導電膜を形成
し、この導電膜をパターンニングすることによって、前
記間隙１２の上方領域にゲート１７を形成すると共に、
ソース１３及びドレイン１４の上にそれぞれソース電極
１３ａ及びドレイン電極１４ａを形成する。このように
して、短チャネルスイッチング素子１０が完成する。
膜２２の表面全体に、ＳｉＯ2 から成る酸化膜１６を膜
厚５０ｎｍで堆積させる。この際、間隙１２内のシリコ
ン量子ドット１５によって占有されていない間隙は、酸
化膜１６によって埋め尽くされる。最後に、図４（Ｆ）
に示すように、上記酸化膜１６の表面に導電膜を形成
し、この導電膜をパターンニングすることによって、前
記間隙１２の上方領域にゲート１７を形成すると共に、
ソース１３及びドレイン１４の上にそれぞれソース電極
１３ａ及びドレイン電極１４ａを形成する。このように
して、短チャネルスイッチング素子１０が完成する。
【００２０】本発明による短チャネルスイッチング素子
１０は、以上のように構成されており、以下のように動
作する。即ち、ソース１３及びドレイン１４間に、ドレ
イン１４側を＋としてドレイン電圧Ｖｄを印加すると、
ソース１３及びドレイン１４の間には、複数のシリコン
量子ドット１５が並んでいることから、図５に示すよう
なエネルギーバンド構造が構成される。
１０は、以上のように構成されており、以下のように動
作する。即ち、ソース１３及びドレイン１４間に、ドレ
イン１４側を＋としてドレイン電圧Ｖｄを印加すると、
ソース１３及びドレイン１４の間には、複数のシリコン
量子ドット１５が並んでいることから、図５に示すよう
なエネルギーバンド構造が構成される。
【００２１】図５において、１８はシリコン量子ドット
１５の酸化膜１５ｂと酸化膜１６によって形成される伝
導電子のポテンシャル障壁を表し、１５ｃは量子ドット
１５のＳｉ単結晶微粒子１５ａによって形成されるポテ
ンシャル井戸１５ｃを表している。ドレイン電圧Ｖｄは
それぞれのポテンシャル障壁１８に分配され、それぞれ
のポテンシャル障壁１８は、ドレイン側に向けて下降し
た勾配を有している。ポテンシャル障壁１８のこの勾配
はドレイン電圧Ｖｄを大きくすることによって大きくな
り、伝導電子のポテンシャル障壁１８のトンネリング確
率が増大する。反対に、ドレイン電圧Ｖｄを小さくする
ことによって、ポテンシャル障壁１８のこの勾配は小さ
くなり、伝導電子のポテンシャル障壁１８のトンネリン
グ確率が減少する。従って、ソースからドレインに流れ
る伝導電子電流は、ドレイン電圧Ｖｄによって制御する
ことができる。
１５の酸化膜１５ｂと酸化膜１６によって形成される伝
導電子のポテンシャル障壁を表し、１５ｃは量子ドット
１５のＳｉ単結晶微粒子１５ａによって形成されるポテ
ンシャル井戸１５ｃを表している。ドレイン電圧Ｖｄは
それぞれのポテンシャル障壁１８に分配され、それぞれ
のポテンシャル障壁１８は、ドレイン側に向けて下降し
た勾配を有している。ポテンシャル障壁１８のこの勾配
はドレイン電圧Ｖｄを大きくすることによって大きくな
り、伝導電子のポテンシャル障壁１８のトンネリング確
率が増大する。反対に、ドレイン電圧Ｖｄを小さくする
ことによって、ポテンシャル障壁１８のこの勾配は小さ
くなり、伝導電子のポテンシャル障壁１８のトンネリン
グ確率が減少する。従って、ソースからドレインに流れ
る伝導電子電流は、ドレイン電圧Ｖｄによって制御する
ことができる。
【００２２】そして、各ポテンシャル障壁１８の上記勾
配は、図６に示すように、ゲート１７にゲート電圧Ｖｇ
を印加することによっても変化する。ゲート１７に正の
ゲート電圧Ｖｇが印加されたとき、点線Ｂで示すように
各ポテンシャル障壁１８の勾配が変化し、ソース１４側
から間隙１２の中心付近まではポテンシャル障壁１８の
勾配が大きくなるので、この部分の伝導電子のポテンシ
ャル障壁１８のトンネリング確率が大きくなり、ソース
からドレインに流れる伝導電子電流は大きくなる。した
がって、ゲート１７に印加するゲート電圧Ｖｇを適宜に
調整することにより、ソース１３及びドレイン１４間を
流れる電流を制御できる。
配は、図６に示すように、ゲート１７にゲート電圧Ｖｇ
を印加することによっても変化する。ゲート１７に正の
ゲート電圧Ｖｇが印加されたとき、点線Ｂで示すように
各ポテンシャル障壁１８の勾配が変化し、ソース１４側
から間隙１２の中心付近まではポテンシャル障壁１８の
勾配が大きくなるので、この部分の伝導電子のポテンシ
ャル障壁１８のトンネリング確率が大きくなり、ソース
からドレインに流れる伝導電子電流は大きくなる。した
がって、ゲート１７に印加するゲート電圧Ｖｇを適宜に
調整することにより、ソース１３及びドレイン１４間を
流れる電流を制御できる。
【００２３】ここで、ソース１３からドレイン１４への
伝導電子電流は、図２に示したように、複数個のシリコ
ン量子ドット１５の組に分配されて流れるため、個々の
量子ドット１５間に、粒径や表面の酸化膜の厚さにバラ
ツキがあったとしても、伝導電子電流が平均化されるの
で、素子間のばらつきの少ない短チャネルスイッチング
素子が得られる。
伝導電子電流は、図２に示したように、複数個のシリコ
ン量子ドット１５の組に分配されて流れるため、個々の
量子ドット１５間に、粒径や表面の酸化膜の厚さにバラ
ツキがあったとしても、伝導電子電流が平均化されるの
で、素子間のばらつきの少ない短チャネルスイッチング
素子が得られる。
【００２４】図７は上記短チャネルスイッチング素子１
０のスイッチング動作特性、即ちゲート電圧に対するド
レイン電流の変化を示している。このスイッチング動作
特性によれば、ドレイン電圧Ｖｄが０．１ｍＶ，１ｍ
Ｖ，１０ｍＶ及び１００ｍＶにおいて、ゲート電圧Ｖｇ
を−１５Ｖから＋１０Ｖまで変化させたとき、ドレイン
１４からシリコン量子ドット１５であるチャネルを通し
てソース１３に流れるドレイン電流Ｉｄは、ドレイン電
圧Ｖdsが、０．１〜１００ｍＶの範囲において、約１０
-13 Ａから約１０-9〜１０-6Ａ程度まで変化することが
分かる。したがって、オン・オフ比が４桁から７桁の良
好なスイッチング動作を確認することができた。
０のスイッチング動作特性、即ちゲート電圧に対するド
レイン電流の変化を示している。このスイッチング動作
特性によれば、ドレイン電圧Ｖｄが０．１ｍＶ，１ｍ
Ｖ，１０ｍＶ及び１００ｍＶにおいて、ゲート電圧Ｖｇ
を−１５Ｖから＋１０Ｖまで変化させたとき、ドレイン
１４からシリコン量子ドット１５であるチャネルを通し
てソース１３に流れるドレイン電流Ｉｄは、ドレイン電
圧Ｖdsが、０．１〜１００ｍＶの範囲において、約１０
-13 Ａから約１０-9〜１０-6Ａ程度まで変化することが
分かる。したがって、オン・オフ比が４桁から７桁の良
好なスイッチング動作を確認することができた。
【００２５】なお、間隙１２内でチャネルを構成するシ
リコン量子ドット１５は、密度が低いと、図８（Ａ）に
示すように、間隙１２内におけるシリコン量子ドット１
５の数が少なくなり、シリコン量子ドット１５間の酸化
膜が厚くなることから、電子のトンネル確率が大幅に低
下することになり、スイッチング特性が悪化する。
リコン量子ドット１５は、密度が低いと、図８（Ａ）に
示すように、間隙１２内におけるシリコン量子ドット１
５の数が少なくなり、シリコン量子ドット１５間の酸化
膜が厚くなることから、電子のトンネル確率が大幅に低
下することになり、スイッチング特性が悪化する。
【００２６】これに対して、間隙１２内に堆積されたシ
リコン量子ドット１５の密度が高いと、図８（Ｂ）に示
すように、シリコン量子ドット１５が間隙１２からゲー
ト電極１７側に溢れ出すことになり、溢れ出たシリコン
量子ドット１５がゲート電極１７に対してシールド効果
を有することから、ゲート電圧Ｖｇによりチャネルに与
えられるゲート電界が弱くなってしまう。したがって、
間隙１２内のシリコン量子ドット１５は実質的に１０12
／ｃｍ2の密度で間隙１２内に堆積させる必要がある。
リコン量子ドット１５の密度が高いと、図８（Ｂ）に示
すように、シリコン量子ドット１５が間隙１２からゲー
ト電極１７側に溢れ出すことになり、溢れ出たシリコン
量子ドット１５がゲート電極１７に対してシールド効果
を有することから、ゲート電圧Ｖｇによりチャネルに与
えられるゲート電界が弱くなってしまう。したがって、
間隙１２内のシリコン量子ドット１５は実質的に１０12
／ｃｍ2の密度で間隙１２内に堆積させる必要がある。
【００２７】上述した実施形態においては、間隙１２の
長さを２０ｎｍ，シリコン量子ドット１５の粒径を１０
ｎｍ以下，絶縁膜１６の厚さを５０ｎｍ、ソース１３及
びドレイン１４の厚さを３０ｎｍとしているが、これら
は何れも例示である。ＯＮ及びＯＦＦを制御するゲート
電圧Ｖｇの差を小さくするために、絶縁膜１６の厚さ
と、ソース１３及びドレイン１４の厚さはできるだけ薄
い方がよい。したがって、上記実施例に限らず、例えば
間隙１２の長さを１０〜１００ｎｍ，シリコン量子ドッ
ト１５の粒径を５〜１０ｎｍ，絶縁膜１６の厚さを１０
〜５０ｎｍに選定することが可能である。
長さを２０ｎｍ，シリコン量子ドット１５の粒径を１０
ｎｍ以下，絶縁膜１６の厚さを５０ｎｍ、ソース１３及
びドレイン１４の厚さを３０ｎｍとしているが、これら
は何れも例示である。ＯＮ及びＯＦＦを制御するゲート
電圧Ｖｇの差を小さくするために、絶縁膜１６の厚さ
と、ソース１３及びドレイン１４の厚さはできるだけ薄
い方がよい。したがって、上記実施例に限らず、例えば
間隙１２の長さを１０〜１００ｎｍ，シリコン量子ドッ
ト１５の粒径を５〜１０ｎｍ，絶縁膜１６の厚さを１０
〜５０ｎｍに選定することが可能である。
【００２８】
【発明の効果】以上の説明から理解されるように、本発
明によれば、チャネルを構成する各シリコン量子ドット
がポテンシャル井戸を構成し、各シリコン量子ドット間
の酸化膜バリアがポテンシャル障壁を構成する。ソース
及びドレイン間に電圧を印加してゲート電極にゲート電
圧を印加すれば、伝導電子がポテンシャル障壁を通過す
るトンネル確率が変化し、ゲート電極に印加される電圧
によってドレイン電流が変化する。すなわち、ゲート電
極の電圧を適宜に調整することにより、ドレイン電流を
スイッチングできる。この短チャネルスイッチング素子
１０の、ソース及びドレインは、例えば電子線リソグラ
フィーとＥＣＲ−ＲＩＥ法により、また第二の絶縁層は
ＣＶＤ法により、さらに電極はリフトオフにより、それ
ぞれ形成できる。
明によれば、チャネルを構成する各シリコン量子ドット
がポテンシャル井戸を構成し、各シリコン量子ドット間
の酸化膜バリアがポテンシャル障壁を構成する。ソース
及びドレイン間に電圧を印加してゲート電極にゲート電
圧を印加すれば、伝導電子がポテンシャル障壁を通過す
るトンネル確率が変化し、ゲート電極に印加される電圧
によってドレイン電流が変化する。すなわち、ゲート電
極の電圧を適宜に調整することにより、ドレイン電流を
スイッチングできる。この短チャネルスイッチング素子
１０の、ソース及びドレインは、例えば電子線リソグラ
フィーとＥＣＲ−ＲＩＥ法により、また第二の絶縁層は
ＣＶＤ法により、さらに電極はリフトオフにより、それ
ぞれ形成できる。
【００２９】さらに、ソース電極及びドレイン電極の間
の間隙が、例えば１０乃至１００ｎｍであって、この間
隙内に粒径５乃至１０ｎｍのナノ結晶シリコン量子ドッ
トを堆積させることにより、短チャネルスイッチング素
子を構成した場合に、ゲート電極に電圧を印加したと
き、従来のＭＯＳＦＥＴの場合のように空乏層が生成さ
れないので、短チャネル効果が発生することがなく、ゲ
ート電極の電圧の適宜の調整によって、ソース電極・ド
レイン電極間のスイッチングを確実に行なうことができ
る。また、ソース電極からドレイン電極に向かう電子
が、チャネルを通過する際に、複数個のシリコン量子ド
ットからなる複数のチャネルを通過することにより、各
シリコン量子ドットの粒径や酸化膜の厚さに多少バラツ
キがあったとしても、平均化されることにより、素子間
のばらつきの少ない素子を得ることができる。これによ
り、本発明によれば、短チャネル効果の無い、短チャネ
ルスイッチング素子及びその製造方法が提供される。
の間隙が、例えば１０乃至１００ｎｍであって、この間
隙内に粒径５乃至１０ｎｍのナノ結晶シリコン量子ドッ
トを堆積させることにより、短チャネルスイッチング素
子を構成した場合に、ゲート電極に電圧を印加したと
き、従来のＭＯＳＦＥＴの場合のように空乏層が生成さ
れないので、短チャネル効果が発生することがなく、ゲ
ート電極の電圧の適宜の調整によって、ソース電極・ド
レイン電極間のスイッチングを確実に行なうことができ
る。また、ソース電極からドレイン電極に向かう電子
が、チャネルを通過する際に、複数個のシリコン量子ド
ットからなる複数のチャネルを通過することにより、各
シリコン量子ドットの粒径や酸化膜の厚さに多少バラツ
キがあったとしても、平均化されることにより、素子間
のばらつきの少ない素子を得ることができる。これによ
り、本発明によれば、短チャネル効果の無い、短チャネ
ルスイッチング素子及びその製造方法が提供される。
【図１】本発明の短チャネルスイッチング素子の構成を
示す概略斜視図である。
示す概略斜視図である。
【図２】図１の短チャネルスイッチング素子の部分拡大
平面図である。
平面図である。
【図３】本発明の短チャネルスイッチング素子を構成す
る量子ドットの模式図である。
る量子ドットの模式図である。
【図４】本発明の短チャネルスイッチング素子の製造工
程を説明する図である。
程を説明する図である。
【図５】本発明の短チャネルスイッチング素子のチャネ
ルの電子エネルギーバンドを示す概略図である。
ルの電子エネルギーバンドを示す概略図である。
【図６】本発明の短チャネルスイッチング素子のゲート
に正の電圧を印加したときのチャネルの電子エネルギー
バンドを示す概略図である。
に正の電圧を印加したときのチャネルの電子エネルギー
バンドを示す概略図である。
【図７】本発明による短チャネルスイッチング素子のス
イッチング動作特性を示す図である。
イッチング動作特性を示す図である。
【図８】（Ａ）は短チャネルスイッチング素子のチャネ
ルにおけるシリコン量子ドットの密度が低い場合の、ま
た、（Ｂ）は密度が高い場合の動作状態を示す模式図で
ある。
ルにおけるシリコン量子ドットの密度が低い場合の、ま
た、（Ｂ）は密度が高い場合の動作状態を示す模式図で
ある。
【図９】従来のＭＯＳＦＥＴの一例の構成を示す概略断
面図である。
面図である。
１０ 短チャネルスイッチング素子 １１ 第一の絶縁層 １２ 間隙 １３ ソース １４ ドレイン １５ シリコン量子ドット １６ 第二の絶縁層 １７ ゲート ２０ ＳＩＭＯＸ基板 ２１ Ｓｉ基板 ２２ ＳｉＯ2 絶縁層 ２３ ＳＯＩ
Claims (11)
- 【請求項１】 第一の絶縁層上に、微小間隙を形成して
互いに対向したソース及びドレインと、 上記微小間隙内のチャネルを構成するシリコン量子ドッ
トと、 上記ソース、ドレイン及び微小間隙の上に形成された第
二の絶縁層と、 この第二の絶縁層の上に、上記微小間隙に対応する領域
に形成したゲートと、から成ることを特徴とする、短チ
ャネルスイッチング素子。 - 【請求項２】 前記微小間隙の間隔が、１０〜１００ｎ
ｍであることを特徴とする、請求項１に記載の短チャネ
ルスイッチング素子。 - 【請求項３】 前記シリコン量子ドットは、５〜１０ｎ
ｍの粒径を有するナノ結晶シリコン超微粒子と、このナ
ノ結晶シリコン超微粒子の表面を覆って形成した厚さ１
〜３ｎｍの絶縁層とから構成されていることを特徴とす
る、請求項１に記載の短チャネルスイッチング素子。 - 【請求項４】 前記微小間隙の前記シリコン量子ドット
間の空隙は、前記第二の絶縁層を構成する絶縁物で埋め
尽くされていることを特徴とする、請求項１に記載の短
チャネルスイッチング素子。 - 【請求項５】 前記第二の絶縁層の厚さが、１０〜５０
ｎｍであることを特徴とする、請求項１に記載の短チャ
ネルスイッチング素子。 - 【請求項６】 前記第一及び第二の絶縁層が、シリコン
酸化膜であることを特徴とする、請求項１に記載の短チ
ャネルスイッチング素子。 - 【請求項７】 第一の絶縁物層上にソース及びドレイン
を形成する工程と、このソース及びドレイン間の微小間
隙にシリコン量子ドットからなるチャネルを形成する工
程と、上記ソース、ドレイン及びチャネルの上に第二の
絶縁層を形成する工程と、この第二の絶縁層上に電極を
形成する工程と、から成ることを特徴とする、短チャネ
ルスイッチング素子の製造方法。 - 【請求項８】 前記第一の絶縁物層上にソース及びドレ
インを形成する工程は、ＳＩＭＯＸ基板の表面Ｓｉ層で
あるＳＯＩを所定の厚さにエッチングし、この層にイオ
ン注入して所定の抵抗率のＳｉ層を形成し、この層を電
子ビームリソグラフィとＥＣＲ−ＲＩＥによりエッチン
グして、形成することを特徴とする、請求項７に記載の
短チャネルスイッチング素子の製造方法。 - 【請求項９】 前記ソースとドレインの間隙にシリコン
量子ドットからなるチャネルを形成する工程は、前記ソ
ース及びドレインを形成した第一の絶縁層上に上記シリ
コン量子ドットを堆積する方法であることを特徴とす
る、請求項７に記載の短チャネルスイッチング素子の製
造方法。 - 【請求項１０】 前記第二の絶縁層は、ＣＶＤ法を用い
て絶縁物を堆積することにより形成されることを特徴と
する、請求項７に記載の短チャネルスイッチング素子の
製造方法。 - 【請求項１１】 前記第二の絶縁層上への電極の形成
は、リフトオフ法によることを特徴とする請求項７に記
載の短チャネルスイッチング素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000265680A JP2002076358A (ja) | 2000-09-01 | 2000-09-01 | 短チャネルスイッチング素子及びその製造方法 |
| PCT/JP2001/007088 WO2002021600A1 (fr) | 2000-09-01 | 2001-08-17 | Element de commutation a canal court et procede permettant de produire cet element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000265680A JP2002076358A (ja) | 2000-09-01 | 2000-09-01 | 短チャネルスイッチング素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076358A true JP2002076358A (ja) | 2002-03-15 |
Family
ID=18752907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000265680A Pending JP2002076358A (ja) | 2000-09-01 | 2000-09-01 | 短チャネルスイッチング素子及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2002076358A (ja) |
| WO (1) | WO2002021600A1 (ja) |
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| US7807553B2 (en) | 2006-12-08 | 2010-10-05 | Canon Anelva Corporation | Substrate heating apparatus and semiconductor fabrication method |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8242542B2 (en) | 2009-02-24 | 2012-08-14 | International Business Machines Corporation | Semiconductor switching device employing a quantum dot structure |
| US8227300B2 (en) | 2009-03-18 | 2012-07-24 | International Business Machines Corporation | Semiconductor switching circuit employing quantum dot structures |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07211913A (ja) * | 1994-01-27 | 1995-08-11 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US5540997A (en) * | 1995-03-13 | 1996-07-30 | The Dow Chemical Company | Alignment layer for a liquid crystal in a liquid crystal display device |
| JPH0982939A (ja) * | 1995-09-19 | 1997-03-28 | Toshiba Corp | 微細構造素子およびその製造方法 |
| JP3408401B2 (ja) * | 1997-05-30 | 2003-05-19 | シャープ株式会社 | 半導体記憶素子およびその製造方法 |
| JPH1197667A (ja) * | 1997-09-24 | 1999-04-09 | Sharp Corp | 超微粒子あるいは超細線の形成方法およびこの形成方法による超微粒子あるいは超細線を用いた半導体素子 |
-
2000
- 2000-09-01 JP JP2000265680A patent/JP2002076358A/ja active Pending
-
2001
- 2001-08-17 WO PCT/JP2001/007088 patent/WO2002021600A1/ja active Search and Examination
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