JP2009010342A - ナノシリコン半導体基板製造方法、半導体回路装置 - Google Patents

Abstract

【課題】 ＭＯＳトランジスタの閾値電圧を基板濃度に依ることなく制御でき、チャネル長が極微細化した場合のショートチャネル効果の抑制が容易となる基板構造を提供する。
【解決手段】 シリコン基板２００の表面のシリコン酸化膜２００Ａの上に、同一粒径のナノシリコン粒よりなる第１のナノシリコン膜２０１を形成する。さらに、この上に窒化シリコン膜２０１Ａを形成した後、平均粒径が第１のナノシリコン膜２０１とは異なる第２のナノシリコン膜２０２を形成する。このようにして作製したナノシリコン半導体基板上に半導体回路素子を形成する。
【選択図】 図２

Description

本発明は、ナノシリコン半導体基板製造方法と、この方法により製造されたナノシリコン半導体基板を用いた半導体回路装置に関するものである。

従来、半導体回路装置は単結晶構造をもつシリコン基板上に作製されてきた。そして、この基板の上に形成されるＭＯＳトランジスタの閾値電圧（ＶＴ）の変更は、ゲート領域下のシリコン基板中にイオン注入等により強制的に不純物を導入することにより、実施されていた（特許文献１を参照）。ここで、「閾値電圧（ＶＴ）」とは、ＭＯＳトランジスタにおいて、ドレイン電流が流れ始めるゲート電圧、通常、ＶＴをいう。

また、このイオン注入により、ＭＯＳトランジスタのチャネル長（ゲート長）が微細化した場合に起きるショートチャネル効果も抑制してきた（特許文献２を参照）。ここで、「ショートチャネル効果」とは、微細化により、ドレイン−ソース間にかかる電界が大きくなり、ドレイン近傍の空間電荷層（空乏層）が延び、実質的チャネル長が短くなるＭＯＳトランジスタ特性の劣化現象をいう。

さらに、シリコン基板上に作製されるパワーＭＯＳトランジスタでは、ウエハ面に対し垂直方向にチャネル電流（ドレイン電流）を流す、縦型トランジスタ構造を採用する場合がある。このため、シリコン基板の所定の場所にドライエッチングにより開口を行い、この開口側面のシリコンをチャネルとなるようにする。
特開平5−47782号公報 特開平6−216333号公報

従来のシリコン単結晶基板上に作製されたＭＯＳトランジスタでは、その閾値電圧の制御方法、および、そのチャネル長が微細化した場合のショートチャネル効果を防ぐ方法として、チャネル領域にイオン注入により不純物を導入する方法が採られている。つまり、チャネル領域の不純物濃度を上げる方法が用いられている。例えば、ｎチャネルＭＯＳトランジスタの電圧の印加されない状態でのソース、あるいはドレインとシリコン基板の間に形成されるＰ−Ｎ接合の空乏層幅Ｗは、Ｗ∝（Ｅ_g／Ｎ_B）^1/2の式で表される。ここで、Ｅ_gはバンドギャップ・エネルギー、Ｎ_Bは基板濃度をあらわす。ショートチャネル効果の抑制に用いられるイオン注入は、基板濃度Ｎ_Bを増加させて空乏層幅Ｗを小さくするというものである。また、閾値電圧（ＶＴ）は、ＶＴ∝（Ｎ_B）^1/2の式で表されるため、所望の閾値電圧を得るには基板濃度Ｎ_Bを制御すればよい。しかしながら、イオン注入による不純物注入量（ドーズ量）は上限があるため、閾値電圧（ＶＴ）はある一定値以上には増加させられない。それ故、上記の空乏層幅Ｗについても、ある値以上には小さく出来ない。

また、前述のチャネル領域へのイオン注入による不純物の導入では、導入不純物の活性化と、イオン注入によるダメージ回復のため、アニールが必要である。しかしながら、ＭＯＳトランジスタのチャネル長が極めて短くなると、ソース・ドレイン拡散層の広がりを抑制する必要が生じる為、前述のアニール時の温度を低温化せざるを得ない。このアニール温度の低温化により、イオン注入層のダメージ回復が十分に行われず、チャネルを流れる電子の移動度の低下等、トランジスタの劣化がもたらされる。

本発明の目的は、従来のシリコンＭＯＳトランジスタが極微細化された時に起こる上述した不具合を解決することにある。

さらに、前述の縦型構造をとるパワーＭＯＳトランジスタでは、このような縦型トランジスタの垂直形状のチャネル部へイオン注入し、閾値電圧を変えることは大変難しい。従って、イオン注入による閾値電圧制御は実施できず、閾値電圧は最初からのシリコン基板の不純物濃度で決定される。

このため、本発明の更なる目的は、上述の縦型構造をもつパワーＭＯＳトランジスタの閾値電圧を基板濃度に依ることなく制御することである。

上記のいずれかの目的を達成する本発明にかかるナノシリコン半導体基板製造方法は、ナノシリコン粒からなる一層のナノシリコン層を堆積する工程と該ナノシリコン粒の表面に絶縁膜を形成する工程を繰り返して基板上にナノシリコン膜を形成することでナノシリコン半導体基板を製造するナノシリコン半導体基板製造方法であって、
複数のナノシリコン粒からなる第１のナノシリコン膜を基板上に形成する第1の工程と、
前記第１のナノシリコン膜の上に、前記第１のナノシリコン膜を形成する複数のナノシリコン粒とは異なる平均粒径である複数のナノシリコン粒からなる第２のナノシリコン膜を形成する第２の工程と、を含むことを特徴とする。

あるいは、上記のいずれかの目的を達成する本発明にかかる半導体回路装置は、ナノシリコン半導体基板製造方法により製造されたナノシリコン半導体基板に回路素子が形成されたことを特徴とする。

本発明によれば、ＭＯＳトランジスタの閾値電圧を基板濃度に依ることなく制御でき、チャネル長が極微細化した場合のショートチャネル効果の抑制が容易となる。

以下、図面を参照して、本発明の好適な実施形態を例示的に詳しく説明する。ただし、この実施の形態に記載されている構成要素はあくまで例示であり、本発明の技術的範囲は、特許請求の範囲によって確定されるのであって、以下の個別の実施形態によって限定されるわけではない。

図１は、本発明の実施例によるナノシリコン半導体基板製造装置の概略図である。装置全体はチャンバー１０１で覆われており、ターボ分子ポンプ１０３によりチャンバー１０１内が真空排気される。ナノシリコン半導体基板は、加熱ホルダ１０２の上に配置された、表面に酸化膜を有するシリコンウェハ１０９上に形成される。このシリコンウェハ１０９は、基板搬送口１０６より、出し入れされる。また、このナノシリコン半導体基板製造装置は、シリコンウェハ１０９の表面に対向する位置に原料を噴出させるためのシャワーヘッド・電極１０４を有している。そして、これにＲＦ電源１０５（本実施例では１３．５６ＭＨｚの周波数の電源）により高周波が印加されるとプラズマが励起される。シャワーヘッド・電極１０４はチャンバー１０１から絶縁部品１０７で電気的に絶縁されている。さらに、シャワーヘッド・電極１０４には、ナノシリコン半導体基板の製造に際して必要とされる、ソース原料導入管１０８が接続されている。

次に、上述のナノシリコン半導体基板製造装置、例えば、ＣＶＤ装置を用いて製造されるナノシリコン半導体基板を図２の参照により説明する。

表面にシリコン酸化膜２００Ａが形成されているシリコン基板２００を、図１のナノシリコン半導体基板製造装置の基板搬送口１０６より加熱ホルダ１０２上に配置する。次に、図１のチャンバー１０１をターボ分子ポンプ１０３によって高真空に排気後、図１の加熱ホルダ１０２の温度を６００℃に設定する。このシリコン酸化膜２００Ａが形成されているシリコン基板２００は、図１中のシリコンウェハ１０９に相当する。図１のソース原料導入管１０８よりシャワーヘッド・電極１０４を通じて、シラン（ＳｉＨ₄）とジボラン（Ｂ₂Ｈ₆）をチャンバー１０１内へ導入する。これにより、第１層目ナノシリコン層２０１−１を形成するための第１回目のｐ型ナノシリコン粒を形成し、シリコン酸化膜２００Ａ上に堆積させる。このナノシリコン粒径２０１ＮＣは、最大５ｎｍ、最小３ｎｍ、平均４ｎｍとなるように、すなわち平均粒径に対する粒径ばらつき（標準偏差）が１ｎｍ以下になるように成膜時間を制御する。尚、本実施例ではボロン等のＰ型不純物を添加したｐ型ナノシリコン粒を形成しているが、ナノシリコン粒はリン等のＮ型不純物を添加したもの、または、Ｐ型、Ｎ型の不純物のいずれも添加しないもの等を適宜選択することが出来る。

次に、シラン（ＳｉＨ₄）とジボラン（Ｂ₂Ｈ₆）の導入を止める。そして、酸素（Ｏ₂）を図１のソース原料導入管１０８よりシャワーヘッド・電極１０４を通じてチャンバー１０１中に導入する。シャワーヘッド・電極１０４にＲＦ電源１０５より１３．５６ＭＨｚの高周波を印加し、酸素プラズマを励起させる。この酸素プラズマにより、第１層目のナノシリコン層２０１−１の各ナノシリコン粒の表面に、絶縁膜であるシリコン酸化膜２０１Ｓを形成する。第２層目以降のナノシリコン層２０１−２、２０１−３は、第１回目ナノシリコン層形成と同一ガス系により、ナノシリコン粒堆積−プラズマ酸化の工程を行う。

これにより、第１のナノシリコン膜２０１が形成される。尚、ナノシリコン膜２０１の所望の膜厚が１００ｎｍの場合、第ｎ層目のナノシリコン層２０１−ｎの「ｎ」は２５となる。

次に、図１の加熱ホルダ１０２の温度を８００℃に設定する。そして、図１のソース原料導入管１０８よりシャワーヘッド・電極１０４を通じて、シラン（ＳｉＨ₄）とアンモニア（ＮＨ₃）をチャンバー１０１内へ導入し、２０ｎｍ程度の窒化シリコン膜２０１Ａを堆積させる。

絶縁膜であるシリコン窒化膜２０１Ａの堆積後、加熱ホルダ１０２の温度を再び６００℃に下げる。そして、ナノシリコン粒の平均粒径が２ｎｍで平均粒径に対する粒径ばらつき（標準偏差）が１ｎｍ以下からなる第２のナノシリコン膜２０２を、第１のナノシリコン膜２０１と同様の方法で形成する。但し、ナノシリコン粒径２ｎｍの場合には、１回目に堆積したナノシリコン粒の間に、同一サイズの別のナノシリコン粒が配置されるので、２回のナノシリコン粒堆積で一層のナノシリコン層が形成される。即ち、ナノシリコン粒径が２ｎｍの場合、２ｎｍ厚のナノシリコン層形成ごとに、ナノシリコン粒堆積−プラズマ酸化工程が必要となる。例えば、平均粒径２ｎｍで、１００ｎｍ厚の第２のナノシリコン膜２０２を得るには、ナノシリコン粒堆積−プラズマ酸化の工程は１００回の繰返しが必要となる。

次に、図１の加熱ホルダ１０２の温度を再び８００℃に設定する。そして、図１のソース原料導入管１０８よりシャワーヘッド・電極１０４を通じて、シラン（ＳｉＨ₄）とアンモニア（ＮＨ₃）をチャンバー１０１内へ導入し、２０ｎｍ程度の窒化シリコン膜２０２Ａを第２のナノシリコン膜２０２上へ堆積させる。

窒化シリコン膜２０２Ａの形成後、加熱ホルダの温度を９００℃に上げてアニールを装置内で行う。つまり、第１及び第２のナノシリコン膜の堆積後に８００℃以上のアニールを行う。このとき、上記のような水素ガス雰囲気で行う以外に、水素から解離した水素ラジカルを含む雰囲気で行ってもよい。このアニールは、ナノシリコン粒の結晶性向上と、ナノシリコン表面酸化膜の膜質向上の為に行われる。

尚、上述した工程では２種のナノシリコン膜を堆積させたが、さらに必要であれば、下層のナノシリコン膜とは平均粒径が異なる複数のナノシリコン粒で構成されるナノシリコン膜をさらに堆積させてもよい。また、複数種のナノシリコン膜を堆積させる際、ナノシリコン膜が堆積された基板の上に、ＣＶＤ装置で連続的に異種のナノシリコン膜を形成する方法や、あるいは前記ＣＶＤ装置より取出し他の工程を経た後に、別のナノシリコン膜を形成する方法をとってもよい。

例えば、水素ラジカルにより基板の表面を処理し、シリコン元素を含むガスによりシリコン結晶粒を堆積し、酸素ガス又は酸素ラジカルあるいは窒素ラジカルによりシリコン結晶粒の表面を酸素終端又は窒素終端することにより形成してもよい（特開２００５−７４５５６号）。

また、基板表面にＡｒイオンを照射し、シリコンナノ結晶の核生成反応サイトを形成し、シリコン元素を含む原料ガスの熱分解反応により、核生成反応サイトに粒径１０ｎｍ以下のシリコンナノ結晶粒を成長させ、酸素若しくは酸素ラジカル、窒素ラジカル又は水素ラジカルによりシリコンナノ結晶粒を酸素終端、窒素終端又は水素終端することにより形成してもよい（特開２００５−２３６０８０号）。

次に、本発明のナノシリコン半導体基板を用いた半導体回路装置について説明する。

図３は、本発明のナノシリコン半導体基板製造装置により製造された図２のｐ型ナノシリコン半導体基板を用いて作製するＭＯＳトランジスタの製造工程と、その構造を示すものである。

図３（ａ）は、図２で説明したナノシリコン半導体基板にフォトリソグラフィーによりフォトレジスト３０１を選択的にパターニングした状態を示している。このように形成されたフォトレジスト３０１をマスクとして窒化シリコン膜２０２Ａと第２のナノシリコン膜２０２をドライエッチングにより除去する。すると、窒化シリコン膜２０２Ａ−１と第２のナノシリコン膜２０２−１が、図３（ｂ）に示すような形状に露出される。さらに、フォトリソグラフィーによりフォトレジスト３０２を図３（ｂ）のようにパターニングする。

さらに、フォトレジスト３０２をマスクとしてドライエッチングにより、図３（ｃ）のように第１のナノシリコン膜２０１上の窒化シリコン膜２０１Ａと第２のナノシリコン膜２０２−１の窒化シリコン膜２０２Ａ−１の一部を除去する。すなわち、第１のナノシリコン膜２０１と第２のナノシリコン膜２０２−１上に、図３（ｃ）のように窒化シリコン膜２０１Ａ−２，２０２Ａ−２を残存させる。

フォトレジスト３０２を除去後、図３（ｄ）に示される構造が得られる。次に、窒化シリコン膜２０１Ａ−２，２０２Ａ−２をマスクに、第１のナノシリコン膜２０１と第２のナノシリコン膜２０２に熱酸化を行う。すると、図３（ｅ）に示すように、第１のナノシリコン膜２０１に絶縁分離酸化膜２０１Ｂが、第２のナノシリコン膜２０２に絶縁分離酸化膜２０２Ｂが形成される。

上記の窒化シリコン膜２０２Ａ−２，２０１Ａ−２を除去後、ゲート絶縁膜３０３を形成する。そして、ゲート絶縁膜３０３の第１のナノシリコン膜２０１−２上にゲート電極３１０と、ゲート絶縁膜３０３の第２のナノシリコン膜２０２−３上にゲート電極３２０を形成する。

図３（ｆ）以降は、ソース・ドレイン形成、層間絶縁膜形成、ならびにソース、ドレイン、ゲートへの接続電極形成といった通常のＭＯＳトランジスタ作製工程によりＭＯＳトランジスタは完成する。

このようなＭＯＳトランジスタに使用されたナノシリコン半導体基板において、ナノシリコンは粒径に応じて、そのバンドギャップ・エネルギーが変わる。図４に、ナノシリコン粒径とバンドギャップ・エネルギーの相関を示した。粒径が小さくなるとバンドギャップ・エネルギーが大きくなる。

一方、閾値電圧ＶＴはバンドギャップ・エネルギーＥｇにより、（１）式で表される。

ＶＴ＝Ｅｇ／ｑ＋（２・ε_S・Ｎ_B・Ｅｇ／ｑ）^1/2／Ｃ_OX ・・・（１）
ここで、ｑは電子の電荷量、ε_Sはシリコンの誘電率、Ｃ_OXはゲート絶縁膜容量である。（１）式より、ナノシリコン粒径が小さくなりバンドギャップ・エネルギーが大きくなれば、閾値電圧ＶＴを大きくすることができることが分かる。言い換えれば、ナノシリコンの粒径を変えることによって、閾値電圧ＶＴを自由に制御可能である。

したがって、前述のように、平均粒径４ｎｍのナノシリコン粒よりなる第１のナノシリコン膜２０１−２上のＭＯＳトランジスタと、平均粒径２ｎｍのナノシリコン粒よりなる第２のナノシリコン膜２０２−３上のＭＯＳトランジスタは、その閾値電圧ＶＴが異なる。図４に示すように平均粒径２ｎｍと平均粒径４ｎｍのナノシリコンでは、バンドギャップ・エネルギーＥｇが約１ｅＶ異なる。前述のＭＯＳトランジスタの閾値電圧ＶＴとバンドギャップ・エネルギーＥｇの関係式（１）より、第１のナノシリコン膜２０１−２上のＭＯＳトランジスタと、第２のナノシリコン膜２０２−３上のＭＯＳトランジスタとの閾値電圧ＶＴは、約１Ｖ異なる。

なお、第１のナノシリコン膜２０１−２と第２のナノシリコン膜２０２−３上の粒径ばらつき（標準偏差）を１ｎｍ以下としたは、図４に記載のとおり、例えば、第１のナノシリコン膜２０１−２と第２のナノシリコン膜２０２−３がそれぞれ１０個のナノシリコン粒を有する場合、第１のナノシリコン膜２０１−２と第２のナノシリコン膜２０２−３のバンドギャップエネルギーは、個々のナノシリコン粒径のバンドギャップエネルギーの合計の平均値により決定される。粒径ばらつき（標準偏差）を１ｎｍ以上になると、第１のナノシリコン膜２０１−２と第２のナノシリコン膜２０２−３とが異なることにならず、結果的に閾値電圧ＶＴを制御することが難しいためと考えられる。

尚、ナノシリコン半導体基板中に高濃度の不純物を導入しソース・ドレイン拡散層を形成した場合、従来のシリコン単結晶基板中とは全く異なるデバイス特性が実現される。即ち、ナノシリコン膜を形成するナノシリコン粒は、その表面がシリコン酸化膜等の絶縁膜で覆われており、ソース・ドレインに接したチャネル領域での空乏層形成が抑制される。従って、ナノシリコン半導体基板を用いれば、ショートチャネル効果の抑制が可能となる。

また、上述の異なる閾値を持つＭＯＳトランジスタを、例えばＭＯＳ集積回路装置の基本の回路素子であるインバーター回路に使用することができる。図５にその実施例である回路図を示した。

図５において符号５０１は、閾値電圧ＶＴが小さい側のＭＯＳトランジスタで、図３（ｆ）に示した第１のナノシリコン膜２０１−２上に形成されたＭＯＳトランジスタに相当する。一方、符号５０２は、閾値電圧ＶＴが大きい側のＭＯＳトランジスタで、第２のナノシリコン膜２０２−３上に形成されたＭＯＳトランジスタに相当する。

電源端子５０３に例えば２Ｖの電圧を与え、トランジスタ５０２のゲートに２Ｖの電圧を印加すると、出力端子５０４は２Ｖから０Ｖに変わる。即ち、インバーター動作が行われる。

図６は本発明の他の実施例であるパワーＭＯＳトランジスタの構造断面図を示すものである。背景技術の欄で説明したような縦型パワーＭＯＳトランジスタを作製する場合、ｐ型半導体基板６００に溝を開口し、この溝の側面および開口周縁面に粒径３ｎｍからなるナノシリコン粒よりなるナノシリコン膜６０１を形成する。ナノシリコン膜６０１は、本発明のナノシリコン半導体基板製造方法を用いて前述した工程のように成膜されている。さらに、ナノシリコン膜６０１上にゲート・シリコン酸化膜６０２およびゲート・多結晶シリコン電極６０３を順次形成する。また、ｐ型半導体基板６００に開口した溝の底面および開口面に対応する部分にソース・ドレイン領域としてｎ＋拡散層６０４を形成している。

ナノシリコン膜６０１は、気相成長（ＣＶＤ）法で成膜されるため、極めてステップ・カバレッジが良く上記溝の側面に堆積可能である。本実施例のパワーＭＯＳトランジスタの閾値電圧は、ナノシリコン膜６０１を構成するナノシリコン粒径で決定される。従って、使用するシリコン基板（ｐ型半導体基板６００）の濃度とは独立に、閾値電圧（ＶＴ）の制御が可能になる。

つまり、以上のような縦型構造をもつパワーＭＯＳトランジスタのチャネル領域に本発明のナノシリコン膜を用いれば、基板濃度には依らず閾値電圧制御が可能となる。このため、低濃度基板を使用し、より接合層耐圧の向上が可能となる。

本発明の実施例によるナノシリコン半導体基板製造装置の概略図である。 図１のナノシリコン半導体基板製造装置を用いて製造されるナノシリコン半導体基板を説明する模式的断面図である。 本発明のナノシリコン半導体基板製造装置により製造されたナノシリコン半導体基板を用いて作製するＭＯＳトランジスタの製造工程と、その構造を示す図である。 ナノシリコン粒径とバンドギャップ・エネルギーの相関を示すグラフである。 本発明のナノシリコン半導体基板製造装置により製造されたナノシリコン半導体基板を適用した半導体回路装置を示す回路図である。 本発明の他の実施例であるパワーＭＯＳトランジスタを示す構造断面図である。

符号の説明

２００ シリコン基板
２００Ａ シリコン酸化膜
２０１Ａ 窒化シリコン膜
６０１ ナノシリコン膜

Claims (8)

1. ナノシリコン粒からなる一層のナノシリコン層を堆積する工程と該ナノシリコン粒の表面に絶縁膜を形成する工程を繰り返して基板上にナノシリコン膜を形成することでナノシリコン半導体基板を製造するナノシリコン半導体基板製造方法であって、
   複数のナノシリコン粒からなる第１のナノシリコン膜を基板上に形成する第1の工程と、
   前記第１のナノシリコン膜の上に、前記第１のナノシリコン膜を形成する複数のナノシリコン粒とは異なる平均粒径である複数のナノシリコン粒からなる第２のナノシリコン膜を形成する第２の工程と、
   を含むことを特徴とするナノシリコン半導体基板製造方法。
2. 前記第１及び第２のナノシリコン膜の形成後に８００℃以上のアニールを行うことを特徴とする請求項１に記載のナノシリコン半導体基板製造方法。
3. 前記アニールは、水素ガス雰囲気、あるいは水素から解離した水素ラジカルを含む雰囲気で行われることを特徴とする請求項２に記載のナノシリコン半導体基板製造方法。
4. 平均粒径の異なる前記第１及び第２のナノシリコン膜の間に、絶縁膜を堆積させることを特徴とする請求項１に記載のナノシリコン半導体基板製造方法。
5. 前記第１及び第２のナノシリコン膜のナノシリコン粒の平均粒径に対する粒径ばらつきが１ｎｍ以下であることを特徴とする請求項１に記載のナノシリコン半導体基板製造方法。
6. 請求項１乃至５のいずれか１項に記載のナノシリコン半導体基板製造方法により製造されたナノシリコン半導体基板に回路素子が形成されたことを特徴とする半導体回路装置。
7. 前記ナノシリコン半導体基板において選択的に露出させた平均粒径が異なる各々のナノシリコン膜の上に、ＭＯＳトランジスタが形成されていることを特徴とする請求項６に記載の半導体回路装置。
8. ナノシリコン膜を形成するナノシリコン粒が、粒径に応じたバンドギャップをもつことにより、平均粒径が異なる各々のナノシリコン膜の上に形成されたＭＯＳトランジスタの閾値電圧が異なることを特徴とする請求項７に記載の半導体回路装置。

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