JPH06244419A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH06244419A JPH06244419A JP4881393A JP4881393A JPH06244419A JP H06244419 A JPH06244419 A JP H06244419A JP 4881393 A JP4881393 A JP 4881393A JP 4881393 A JP4881393 A JP 4881393A JP H06244419 A JPH06244419 A JP H06244419A
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- film transistor
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Abstract
(57)【要約】
【目的】 高特性で且つ特性変化が起こりにくいように
する。 【構成】 半導体薄膜１４の中央部はｎ型のチャネル領
域１４ａ、その両側はｐ+型の高濃度不純物領域１４ｂ
となっている。チャネル領域１４ａの上下にはドレイン
電極１６およびソース電極１２が設けられ、高濃度不純
物領域１４ｂの上にはゲート電極１７が設けられてい
る。そして、チャネル領域１４ａと高濃度不純物領域１
４ｂとによって形成されたｐｎ接合部に空乏層１９が生
じ、両空乏層間１９における空乏化していないチャネル
領域１４ａが実質的なチャネルとなり、ゲート電圧によ
ってドレイン電流が制御されることになる。この場合、
ゲート絶縁膜がないので、ゲート絶縁膜中へのキャリヤ
の注入に起因する特性劣化が起こることはない。また、
半導体薄膜１４を柱状多結晶シリコン薄膜によって形成
すると、結晶粒界面に形成されるポテンシャルエネルギ
障壁に起因する特性劣化が起こることはない。
する。 【構成】 半導体薄膜１４の中央部はｎ型のチャネル領
域１４ａ、その両側はｐ+型の高濃度不純物領域１４ｂ
となっている。チャネル領域１４ａの上下にはドレイン
電極１６およびソース電極１２が設けられ、高濃度不純
物領域１４ｂの上にはゲート電極１７が設けられてい
る。そして、チャネル領域１４ａと高濃度不純物領域１
４ｂとによって形成されたｐｎ接合部に空乏層１９が生
じ、両空乏層間１９における空乏化していないチャネル
領域１４ａが実質的なチャネルとなり、ゲート電圧によ
ってドレイン電流が制御されることになる。この場合、
ゲート絶縁膜がないので、ゲート絶縁膜中へのキャリヤ
の注入に起因する特性劣化が起こることはない。また、
半導体薄膜１４を柱状多結晶シリコン薄膜によって形成
すると、結晶粒界面に形成されるポテンシャルエネルギ
障壁に起因する特性劣化が起こることはない。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタに関
する。
する。
【０００２】
【従来の技術】従来の薄膜トランジスタは、基本的に
は、例えば図７（Ａ）に示すようなＭＯＳ構造となって
いる。この薄膜トランジスタでは、ガラス基板１上に設
けられた多結晶シリコン薄膜２の中央部を真性領域から
なるチャネル領域２ａとされ、その両側をｎ+領域から
なるソース領域２ｂおよびドレイン領域２ｃとされ、チ
ャネル領域２ａ上にゲート絶縁膜３を介してゲート電極
４が設けられた構造となっている。
は、例えば図７（Ａ）に示すようなＭＯＳ構造となって
いる。この薄膜トランジスタでは、ガラス基板１上に設
けられた多結晶シリコン薄膜２の中央部を真性領域から
なるチャネル領域２ａとされ、その両側をｎ+領域から
なるソース領域２ｂおよびドレイン領域２ｃとされ、チ
ャネル領域２ａ上にゲート絶縁膜３を介してゲート電極
４が設けられた構造となっている。
【０００３】次に、この薄膜トランジスタのオン動作時
の状態について説明する。まず、図８（Ａ）に示すよう
に、ソース領域２ｂを接地するとともにドレイン領域２
ｃに正のドレイン電圧ＶDを印加した状態でゲート電極
４にドレイン電圧ＶDよりも大きいゲート電圧ＶGを印加
した場合には、チャネル領域２ａにおける電界の様子
（ベクトル）が矢印で示すようになり、電界の向きが下
向きとなる。そして、電子はこの矢印と反対向きの力を
受けながらチャネル領域２ａをソース領域２ｂ側からド
レイン領域２ｃ側に向かって流れることになる。ところ
で、電界の向きが下向きであるので、電子が上向きの力
を受けて流れることになり、このため電子がゲート絶縁
膜３側に加速されてゲート絶縁膜３中に飛び込んでしま
う可能性がある。すなわち、この場合のドレイン電圧Ｖ
Dは低いので電子は高速になりにくいが、一部の電子
（ラッキーエレクトロン）がシリコン原子との衝突をま
ぬがれて高速となり、ゲート絶縁膜３中に飛び込んでし
まうことになる。
の状態について説明する。まず、図８（Ａ）に示すよう
に、ソース領域２ｂを接地するとともにドレイン領域２
ｃに正のドレイン電圧ＶDを印加した状態でゲート電極
４にドレイン電圧ＶDよりも大きいゲート電圧ＶGを印加
した場合には、チャネル領域２ａにおける電界の様子
（ベクトル）が矢印で示すようになり、電界の向きが下
向きとなる。そして、電子はこの矢印と反対向きの力を
受けながらチャネル領域２ａをソース領域２ｂ側からド
レイン領域２ｃ側に向かって流れることになる。ところ
で、電界の向きが下向きであるので、電子が上向きの力
を受けて流れることになり、このため電子がゲート絶縁
膜３側に加速されてゲート絶縁膜３中に飛び込んでしま
う可能性がある。すなわち、この場合のドレイン電圧Ｖ
Dは低いので電子は高速になりにくいが、一部の電子
（ラッキーエレクトロン）がシリコン原子との衝突をま
ぬがれて高速となり、ゲート絶縁膜３中に飛び込んでし
まうことになる。
【０００４】一方、図７（Ｂ）に示すように、ゲート電
極４にドレイン電圧ＶDよりも小さい正のゲート電圧ＶG
を印加した場合には、チャネル領域２ａにおける電界の
様子（ベクトル）が矢印で示すようになり、電界の向き
がドレイン領域２ｃ付近で上向きとなる。そして、電子
はこの矢印と反対向きの力を受けながらチャネル領域２
ａをソース領域２ｂ側からドレイン領域２ｃ側に向かっ
て流れることになる。ところで、この場合のドレイン電
圧ＶDは高いので、高速に加速された電子がシリコン原
子と衝突し、新たに電子と正孔の対が作られることにな
る（インパクトイオン化）。そして、新たに作られた正
孔は電界の向きと同方向の力を受けるので、この正孔が
ゲート絶縁膜３中に飛び込んでしまう可能性がある。ま
た、電界の向きがドレイン領域２ｃ付近で上向きである
ので、電子が下向きの力を受けて流れることになり、こ
のため電子がガラス基板１側に加速されてガラス基板１
中に飛び込んでしまう可能性がある。
極４にドレイン電圧ＶDよりも小さい正のゲート電圧ＶG
を印加した場合には、チャネル領域２ａにおける電界の
様子（ベクトル）が矢印で示すようになり、電界の向き
がドレイン領域２ｃ付近で上向きとなる。そして、電子
はこの矢印と反対向きの力を受けながらチャネル領域２
ａをソース領域２ｂ側からドレイン領域２ｃ側に向かっ
て流れることになる。ところで、この場合のドレイン電
圧ＶDは高いので、高速に加速された電子がシリコン原
子と衝突し、新たに電子と正孔の対が作られることにな
る（インパクトイオン化）。そして、新たに作られた正
孔は電界の向きと同方向の力を受けるので、この正孔が
ゲート絶縁膜３中に飛び込んでしまう可能性がある。ま
た、電界の向きがドレイン領域２ｃ付近で上向きである
ので、電子が下向きの力を受けて流れることになり、こ
のため電子がガラス基板１側に加速されてガラス基板１
中に飛び込んでしまう可能性がある。
【０００５】
【発明が解決しようとする課題】このように、従来の薄
膜トランジスタでは、図７（Ａ）に示すような場合には
電子がゲート絶縁膜３中に飛び込む可能性があり、図７
（Ｂ）に示すような場合には正孔がゲート絶縁膜３中に
飛び込む可能性があるとともに電子がガラス基板１中に
飛び込む可能性がある。そして、ゲート絶縁膜３中にキ
ャリヤが捕らえられたり、あるいはガラス基板１中にキ
ャリヤが捕らえられたりすると、トランジスタの特性が
変化し、トランジスタの信頼性を損ねることになるとい
う問題があった。また、このような問題が生じない範囲
で使用するとすると、トランジスタの耐圧が限定されて
しまうという問題があった。なお、以上のような問題を
軽減するために、薄膜トランジスタをＬＤＤ構造あるい
はオフセット構造にすることがあるが、このような構造
の場合には一般に特性自体が劣化するという別の問題が
あった。また、多結晶シリコン薄膜トランジスタの場合
には、多結晶シリコン薄膜２に結晶粒界が多く存在し、
結晶粒界面は電子を捕らえる効果（捕獲準位の存在）を
有している。結晶粒界面に電子が捕らえられると、キャ
リアが減少するのみならず、結晶粒界面にポテンシャル
エネルギ障壁が形成される。したがって、図７（Ａ）お
よび（Ｂ）に示すように、膜面に平行にチャネル領域２
ａを形成すると、ポテンシャルエネルギ障壁の影響を大
きく受けることになり、特性がかなり劣化するという問
題があった。ＬＤＤ構造あるいはオフセット構造にする
と、さらに特性が劣化することになる。この発明の目的
は、高特性で且つ特性変化が起こりにくいようにするこ
とのできる薄膜トランジスタを提供することにある。
膜トランジスタでは、図７（Ａ）に示すような場合には
電子がゲート絶縁膜３中に飛び込む可能性があり、図７
（Ｂ）に示すような場合には正孔がゲート絶縁膜３中に
飛び込む可能性があるとともに電子がガラス基板１中に
飛び込む可能性がある。そして、ゲート絶縁膜３中にキ
ャリヤが捕らえられたり、あるいはガラス基板１中にキ
ャリヤが捕らえられたりすると、トランジスタの特性が
変化し、トランジスタの信頼性を損ねることになるとい
う問題があった。また、このような問題が生じない範囲
で使用するとすると、トランジスタの耐圧が限定されて
しまうという問題があった。なお、以上のような問題を
軽減するために、薄膜トランジスタをＬＤＤ構造あるい
はオフセット構造にすることがあるが、このような構造
の場合には一般に特性自体が劣化するという別の問題が
あった。また、多結晶シリコン薄膜トランジスタの場合
には、多結晶シリコン薄膜２に結晶粒界が多く存在し、
結晶粒界面は電子を捕らえる効果（捕獲準位の存在）を
有している。結晶粒界面に電子が捕らえられると、キャ
リアが減少するのみならず、結晶粒界面にポテンシャル
エネルギ障壁が形成される。したがって、図７（Ａ）お
よび（Ｂ）に示すように、膜面に平行にチャネル領域２
ａを形成すると、ポテンシャルエネルギ障壁の影響を大
きく受けることになり、特性がかなり劣化するという問
題があった。ＬＤＤ構造あるいはオフセット構造にする
と、さらに特性が劣化することになる。この発明の目的
は、高特性で且つ特性変化が起こりにくいようにするこ
とのできる薄膜トランジスタを提供することにある。
【０００６】
【課題を解決するための手段】請求項１記載の発明は、
一導電型不純物を低濃度にドープされたチャネル領域の
両側に他導電型不純物を高濃度にドープされた高濃度不
純物領域を有してなる半導体薄膜と、前記高濃度不純物
領域に直接接続して設けられたゲート電極と、前記チャ
ネル領域の膜厚方向の両側にそれぞれ直接接続してまた
は一導電型不純物を高濃度にドープされた半導体層を介
して設けられたソース電極およびドレイン電極とを具備
したものである。請求項２記載の発明は、前記半導体薄
膜を柱状多結晶シリコン薄膜によって形成したものであ
る。
一導電型不純物を低濃度にドープされたチャネル領域の
両側に他導電型不純物を高濃度にドープされた高濃度不
純物領域を有してなる半導体薄膜と、前記高濃度不純物
領域に直接接続して設けられたゲート電極と、前記チャ
ネル領域の膜厚方向の両側にそれぞれ直接接続してまた
は一導電型不純物を高濃度にドープされた半導体層を介
して設けられたソース電極およびドレイン電極とを具備
したものである。請求項２記載の発明は、前記半導体薄
膜を柱状多結晶シリコン薄膜によって形成したものであ
る。
【０００７】
【作用】請求項１記載の発明によれば、一導電型のチャ
ネル領域とその両側の他導電型の高濃度不純物領域とに
よって形成されたｐｎ接合部に空乏層が生じ、両空乏層
間における空乏化していないチャネル領域が実質的なチ
ャネルとなり、ゲート電圧によってドレイン電流を制御
することができることになる。この場合、ゲート絶縁膜
を有していないので、ゲート絶縁膜中へのキャリヤの注
入に起因する特性劣化が起こらないようにすることがで
きる。また、請求項２記載の発明のように、半導体薄膜
を柱状多結晶シリコン薄膜によって形成すると、筒状の
結晶粒界面に対してドレイン電流が平行に流れることと
なり、このため結晶粒界面に形成されるポテンシャルエ
ネルギ障壁に起因する特性劣化が起こらないようにする
ことができる。したがって、高特性で且つ特性劣化が起
こりにくいようにすることができる。
ネル領域とその両側の他導電型の高濃度不純物領域とに
よって形成されたｐｎ接合部に空乏層が生じ、両空乏層
間における空乏化していないチャネル領域が実質的なチ
ャネルとなり、ゲート電圧によってドレイン電流を制御
することができることになる。この場合、ゲート絶縁膜
を有していないので、ゲート絶縁膜中へのキャリヤの注
入に起因する特性劣化が起こらないようにすることがで
きる。また、請求項２記載の発明のように、半導体薄膜
を柱状多結晶シリコン薄膜によって形成すると、筒状の
結晶粒界面に対してドレイン電流が平行に流れることと
なり、このため結晶粒界面に形成されるポテンシャルエ
ネルギ障壁に起因する特性劣化が起こらないようにする
ことができる。したがって、高特性で且つ特性劣化が起
こりにくいようにすることができる。
【０００８】
【実施例】図１はこの発明の一実施例における薄膜トラ
ンジスタの要部を示したものである。この薄膜トランジ
スタはガラス基板１１を備えている。ガラス基板１１の
上面にはアルミニウム等の金属からなるソース電極１２
が設けられている。ソース電極１２の上面にはｎ+型の
多結晶シリコン薄膜からなるソース領域層１３が設けら
れている。ソース領域層１３の上面には多結晶シリコン
薄膜からなる半導体薄膜１４が設けられている。半導体
薄膜１４の中央部はｎ型のチャネル領域１４ａとなって
おり、その両側はｐ+型の高濃度不純物領域１４ｂとな
っている。半導体薄膜１４のチャネル領域１４ａの上面
にはｎ+型の多結晶シリコン薄膜からなるドレイン領域
層１５が設けられている。ドレイン領域層１５の上面に
はアルミニウム等の金属からなるドレイン電極１６が設
けられている。半導体薄膜１４の両側の高濃度不純物領
域１４ｂの上面にはアルミニウム等の金属からなるゲー
ト電極１７が設けられている。ここで、ソース領域層１
３の膜厚は３０００Å程度、半導体薄膜１４の膜厚は３
０００Å程度、ドレイン領域層１５の膜厚は５００Å程
度となっている。
ンジスタの要部を示したものである。この薄膜トランジ
スタはガラス基板１１を備えている。ガラス基板１１の
上面にはアルミニウム等の金属からなるソース電極１２
が設けられている。ソース電極１２の上面にはｎ+型の
多結晶シリコン薄膜からなるソース領域層１３が設けら
れている。ソース領域層１３の上面には多結晶シリコン
薄膜からなる半導体薄膜１４が設けられている。半導体
薄膜１４の中央部はｎ型のチャネル領域１４ａとなって
おり、その両側はｐ+型の高濃度不純物領域１４ｂとな
っている。半導体薄膜１４のチャネル領域１４ａの上面
にはｎ+型の多結晶シリコン薄膜からなるドレイン領域
層１５が設けられている。ドレイン領域層１５の上面に
はアルミニウム等の金属からなるドレイン電極１６が設
けられている。半導体薄膜１４の両側の高濃度不純物領
域１４ｂの上面にはアルミニウム等の金属からなるゲー
ト電極１７が設けられている。ここで、ソース領域層１
３の膜厚は３０００Å程度、半導体薄膜１４の膜厚は３
０００Å程度、ドレイン領域層１５の膜厚は５００Å程
度となっている。
【０００９】次に、このような構造の薄膜トランジスタ
を製造する場合の一例について説明する。まず、ガラス
基板１１の上面にソース電極１２用の金属膜をスパッタ
により堆積する。次に、ソース電極１２用の金属膜の上
面にｎ+型の多結晶シリコン薄膜、ｐ+型の多結晶シリコ
ン薄膜およびｎ+型の多結晶シリコン薄膜をこの順で連
続してＰ（プラズマ）ＣＶＤにより堆積する。この場
合、ガス流量や成膜温度等を最適化することにより、堆
積と同時に多結晶化することができる。一例として、Ｓ
ｉＨ4とＳｉＦ4とＨ2との混合ガスを用い、圧力０．１
〜１０Ｔｏｒｒ、ＲＦ０．１〜０．５Ｗ／ｃｍ2、温度
１００〜３００℃の条件下で成膜すると、堆積と同時に
多結晶化することができる。この場合、例えば図４に示
すように、柱状の結晶子が膜面に対して垂直に成長し、
したがって柱状多結晶シリコン薄膜が堆積されることに
なる。次に、エッチングすることにより、ドレイン領域
層１５、半導体薄膜１４、ソース領域層１３、ソース電
極１２を形成する。次に、ｐ+型の多結晶シリコン薄膜
からなる半導体薄膜１４の中央部にｎ型不純物をドープ
し、ｎ型のチャネル領域１４ａを形成する。次に、ドレ
イン電極１６およびゲート電極１７を金属膜でパターン
形成すると、図１に示すような薄膜トランジスタが得ら
れる。なお、ソース領域層１３およびドレイン領域層１
５はアルミニウム等の金属によって形成してもよく、あ
るいは省略してもよい。そこで、次に説明する図２では
ソース領域層１３およびドレイン領域層１５を省略して
いる。
を製造する場合の一例について説明する。まず、ガラス
基板１１の上面にソース電極１２用の金属膜をスパッタ
により堆積する。次に、ソース電極１２用の金属膜の上
面にｎ+型の多結晶シリコン薄膜、ｐ+型の多結晶シリコ
ン薄膜およびｎ+型の多結晶シリコン薄膜をこの順で連
続してＰ（プラズマ）ＣＶＤにより堆積する。この場
合、ガス流量や成膜温度等を最適化することにより、堆
積と同時に多結晶化することができる。一例として、Ｓ
ｉＨ4とＳｉＦ4とＨ2との混合ガスを用い、圧力０．１
〜１０Ｔｏｒｒ、ＲＦ０．１〜０．５Ｗ／ｃｍ2、温度
１００〜３００℃の条件下で成膜すると、堆積と同時に
多結晶化することができる。この場合、例えば図４に示
すように、柱状の結晶子が膜面に対して垂直に成長し、
したがって柱状多結晶シリコン薄膜が堆積されることに
なる。次に、エッチングすることにより、ドレイン領域
層１５、半導体薄膜１４、ソース領域層１３、ソース電
極１２を形成する。次に、ｐ+型の多結晶シリコン薄膜
からなる半導体薄膜１４の中央部にｎ型不純物をドープ
し、ｎ型のチャネル領域１４ａを形成する。次に、ドレ
イン電極１６およびゲート電極１７を金属膜でパターン
形成すると、図１に示すような薄膜トランジスタが得ら
れる。なお、ソース領域層１３およびドレイン領域層１
５はアルミニウム等の金属によって形成してもよく、あ
るいは省略してもよい。そこで、次に説明する図２では
ソース領域層１３およびドレイン領域層１５を省略して
いる。
【００１０】次に、この薄膜トランジスタの動作につい
て図２を参照しながら説明する。まず、図２（Ａ）に示
すように、ソース電極１２を接地した状態で、ドレイン
電極１６に０Ｖのドレイン電圧ＶDを印加するととも
に、２つのゲート電極１７に０Ｖのゲート電圧ＶGを印
加する。ところで、この薄膜トランジスタでは、ｎ型の
チャネル領域１４ａとその両側のｐ+型の高濃度不純物
領域１４ｂとによってｐｎ接合が形成されている。した
がって、この薄膜トランジスタはＪＦＥＴ(Junction Fe
ild Effect Transistor)とほぼ同様の構造となり、両ｐ
ｎ接合面１８近傍に図２（Ａ）において点線で示すよう
に空乏層１９が形成され、両空乏層１９間における空乏
化していないチャネル領域１４ａが実質的なチャネルと
なる。ここで、チャネル領域１４ａの幅は１μｍ程度と
なっている。この幅は狭すぎると、チャネル領域１４ａ
全体が空乏化してしまい、実質的なチャネルが形成され
なくなる。一方、広すぎると、後で説明するゲート電圧
ＶGによるドレイン電流ＩDの制御がきかなくなる。
て図２を参照しながら説明する。まず、図２（Ａ）に示
すように、ソース電極１２を接地した状態で、ドレイン
電極１６に０Ｖのドレイン電圧ＶDを印加するととも
に、２つのゲート電極１７に０Ｖのゲート電圧ＶGを印
加する。ところで、この薄膜トランジスタでは、ｎ型の
チャネル領域１４ａとその両側のｐ+型の高濃度不純物
領域１４ｂとによってｐｎ接合が形成されている。した
がって、この薄膜トランジスタはＪＦＥＴ(Junction Fe
ild Effect Transistor)とほぼ同様の構造となり、両ｐ
ｎ接合面１８近傍に図２（Ａ）において点線で示すよう
に空乏層１９が形成され、両空乏層１９間における空乏
化していないチャネル領域１４ａが実質的なチャネルと
なる。ここで、チャネル領域１４ａの幅は１μｍ程度と
なっている。この幅は狭すぎると、チャネル領域１４ａ
全体が空乏化してしまい、実質的なチャネルが形成され
なくなる。一方、広すぎると、後で説明するゲート電圧
ＶGによるドレイン電流ＩDの制御がきかなくなる。
【００１１】次に、図２（Ｂ）に示すように、２つのゲ
ート電極１７に負のゲート電圧ＶGを印加すると、両空
乏層１９が広がる。この場合、ｐ+型の高濃度不純物領
域１４ｂの不純物濃度をｎ型のチャネル領域１４ａの不
純物濃度よりもかなり高くしておくと、空乏層１９は高
濃度不純物領域１４ｂ側へはほとんど広がらず、チャネ
ル領域１４ａ側に広がって実質的なチャネルを狭くす
る。次に、図２（Ｃ）に示すように、ドレイン電極１６
に比較的小さい正のドレイン電圧ＶDを印加すると、両
空乏層１９がドレイン電極１６側でわずかに広がり、実
質的なチャネルがドレイン電極１６側でわずかに狭くな
る。これは、ドレイン電流ＩDによる電圧降下のためで
ある。このようなことはドレイン電圧ＶDを増すと増大
し、ついには図２（Ｄ）に示すように、両空乏層１９が
ドレイン電極１６側で接触し、ドレイン電流ＩDは飽和
することになる。
ート電極１７に負のゲート電圧ＶGを印加すると、両空
乏層１９が広がる。この場合、ｐ+型の高濃度不純物領
域１４ｂの不純物濃度をｎ型のチャネル領域１４ａの不
純物濃度よりもかなり高くしておくと、空乏層１９は高
濃度不純物領域１４ｂ側へはほとんど広がらず、チャネ
ル領域１４ａ側に広がって実質的なチャネルを狭くす
る。次に、図２（Ｃ）に示すように、ドレイン電極１６
に比較的小さい正のドレイン電圧ＶDを印加すると、両
空乏層１９がドレイン電極１６側でわずかに広がり、実
質的なチャネルがドレイン電極１６側でわずかに狭くな
る。これは、ドレイン電流ＩDによる電圧降下のためで
ある。このようなことはドレイン電圧ＶDを増すと増大
し、ついには図２（Ｄ）に示すように、両空乏層１９が
ドレイン電極１６側で接触し、ドレイン電流ＩDは飽和
することになる。
【００１２】次に、図３はドレイン電流ＩDのドレイン
電圧ＶD、ゲート電圧ＶG依存性をおおまかに示したもの
である。この図から明らかなように、ドレイン電流ＩD
は、最初はドレイン電圧ＶDが増加するに従って漸次増
加した後あるドレイン電圧値で飽和し、またゲート電圧
ＶGが０Ｖと−１Ｖの場合には−１Ｖの方が早く飽和す
ることになる。このような特性を従来のＭＯＳ構造の薄
膜トランジスタと比較すると、ゲート電圧ＶGでドレイ
ン電流ＩDを制御する点が異なっているが、特性曲線と
しては似たものが得られる。また、この実施例の薄膜ト
ランジスタでは、ゲート絶縁膜を有していないので、ゲ
ート絶縁膜中へのキャリヤの注入に起因する特性変化が
起こることはない。
電圧ＶD、ゲート電圧ＶG依存性をおおまかに示したもの
である。この図から明らかなように、ドレイン電流ＩD
は、最初はドレイン電圧ＶDが増加するに従って漸次増
加した後あるドレイン電圧値で飽和し、またゲート電圧
ＶGが０Ｖと−１Ｖの場合には−１Ｖの方が早く飽和す
ることになる。このような特性を従来のＭＯＳ構造の薄
膜トランジスタと比較すると、ゲート電圧ＶGでドレイ
ン電流ＩDを制御する点が異なっているが、特性曲線と
しては似たものが得られる。また、この実施例の薄膜ト
ランジスタでは、ゲート絶縁膜を有していないので、ゲ
ート絶縁膜中へのキャリヤの注入に起因する特性変化が
起こることはない。
【００１３】ところで、多結晶シリコン薄膜からなる半
導体薄膜１４には結晶粒界が多く存在する。結晶粒径や
結晶粒界面は製法により異なるが、前述したように堆積
と同時に多結晶化すると、図４に示すように、柱状の結
晶子が膜面に対して垂直に成長することにより、柱状多
結晶シリコン薄膜からなる半導体薄膜１４が堆積され
る。この場合、結晶粒径（筒状底面の直径）は数十Å程
度である。そして、図５（Ａ）に示すように、半導体薄
膜１４のｎ型のチャネル領域１４ａのシリコンの一部は
リン（Ｐ）に置き換えられている。リン（Ｐ）はシリコ
ン中において電子を１つ放出して正イオン（Ｐ+）とし
て存在している。そして、通常の場合、放出された電子
と正イオン（Ｐ+）とは混じり合って電気的に中性とな
っている。しかるに、筒状の結晶粒界面２０に一部の電
子が捕らえられると、結晶粒界面２０が負に帯電し、そ
の他の電子が電気的反発力により結晶粒界面２０から遠
ざけられ、この結果結晶粒界面２０近傍に正イオン（Ｐ
+）が取り残され、この部分が正に帯電される。図５
（Ｂ）はこの様子を電位で示したものである。ここで、
電子は負の電荷（−ｑ）を持っているので、電位の谷は
エネルギ（−ｑＶ）で見ると山となり、結晶粒界面２０
にポテンシャルエネルギ障壁が形成されることになる。
導体薄膜１４には結晶粒界が多く存在する。結晶粒径や
結晶粒界面は製法により異なるが、前述したように堆積
と同時に多結晶化すると、図４に示すように、柱状の結
晶子が膜面に対して垂直に成長することにより、柱状多
結晶シリコン薄膜からなる半導体薄膜１４が堆積され
る。この場合、結晶粒径（筒状底面の直径）は数十Å程
度である。そして、図５（Ａ）に示すように、半導体薄
膜１４のｎ型のチャネル領域１４ａのシリコンの一部は
リン（Ｐ）に置き換えられている。リン（Ｐ）はシリコ
ン中において電子を１つ放出して正イオン（Ｐ+）とし
て存在している。そして、通常の場合、放出された電子
と正イオン（Ｐ+）とは混じり合って電気的に中性とな
っている。しかるに、筒状の結晶粒界面２０に一部の電
子が捕らえられると、結晶粒界面２０が負に帯電し、そ
の他の電子が電気的反発力により結晶粒界面２０から遠
ざけられ、この結果結晶粒界面２０近傍に正イオン（Ｐ
+）が取り残され、この部分が正に帯電される。図５
（Ｂ）はこの様子を電位で示したものである。ここで、
電子は負の電荷（−ｑ）を持っているので、電位の谷は
エネルギ（−ｑＶ）で見ると山となり、結晶粒界面２０
にポテンシャルエネルギ障壁が形成されることになる。
【００１４】ところで、この実施例の薄膜トランジスタ
では、チャネルが膜面に垂直であるので、筒状の結晶粒
界面２０が電子を捕らえると、前述したようなｐｎ接合
による空乏化のほかに、図６において点線で示すよう
に、結晶粒界による空乏層２１も生じ、実質的なチャネ
ル幅がさらに狭くなる。この結果、チャネル幅（チャネ
ルの空乏化）のゲート電圧ＶG依存性も若干複雑になる
が、筒状の結晶粒界面２０に対してドレイン電流ＩDが
平行に流れるので、ポテンシャルエネルギ障壁がドレイ
ン電流ＩDに与える影響は比較的少ない。このため、大
きなチャネルコンダクタンスが得られ、結晶粒界面２０
に形成されるポテンシャルエネルギ障壁に起因する特性
劣化が起こらないようにすることができる。
では、チャネルが膜面に垂直であるので、筒状の結晶粒
界面２０が電子を捕らえると、前述したようなｐｎ接合
による空乏化のほかに、図６において点線で示すよう
に、結晶粒界による空乏層２１も生じ、実質的なチャネ
ル幅がさらに狭くなる。この結果、チャネル幅（チャネ
ルの空乏化）のゲート電圧ＶG依存性も若干複雑になる
が、筒状の結晶粒界面２０に対してドレイン電流ＩDが
平行に流れるので、ポテンシャルエネルギ障壁がドレイ
ン電流ＩDに与える影響は比較的少ない。このため、大
きなチャネルコンダクタンスが得られ、結晶粒界面２０
に形成されるポテンシャルエネルギ障壁に起因する特性
劣化が起こらないようにすることができる。
【００１５】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、ゲート絶縁膜を有していないので、ゲート
絶縁膜中へのキャリヤの注入に起因する特性劣化が起こ
らないようにすることができる。また、請求項２記載の
発明のように、半導体薄膜を柱状多結晶シリコン薄膜に
よって形成すると、筒状の結晶粒界面に対してドレイン
電流が平行に流れることとなり、このため結晶粒界面に
形成されるポテンシャルエネルギ障壁に起因する特性劣
化が起こらないようにすることができる。したがって、
高特性で且つ特性劣化が起こりにくいようにすることが
できる。
明によれば、ゲート絶縁膜を有していないので、ゲート
絶縁膜中へのキャリヤの注入に起因する特性劣化が起こ
らないようにすることができる。また、請求項２記載の
発明のように、半導体薄膜を柱状多結晶シリコン薄膜に
よって形成すると、筒状の結晶粒界面に対してドレイン
電流が平行に流れることとなり、このため結晶粒界面に
形成されるポテンシャルエネルギ障壁に起因する特性劣
化が起こらないようにすることができる。したがって、
高特性で且つ特性劣化が起こりにくいようにすることが
できる。
【図１】この発明の一実施例における薄膜トランジスタ
の要部の断面図。
の要部の断面図。
【図２】（Ａ）〜（Ｄ）はそれぞれこの薄膜トランジス
タの動作を説明するために示す概略図。
タの動作を説明するために示す概略図。
【図３】この薄膜トランジスタにおけるドレイン電流Ｉ
Dのドレイン電圧ＶD、ゲート電圧ＶG依存性を示す図。
Dのドレイン電圧ＶD、ゲート電圧ＶG依存性を示す図。
【図４】柱状多結晶シリコン薄膜を示す概略図。
【図５】（Ａ）は柱状多結晶シリコン薄膜の筒状の結晶
粒界面に一部の電子が捕らえられた状態を示す概略図、
（Ｂ）はその場合の様子を電位で示した図。
粒界面に一部の電子が捕らえられた状態を示す概略図、
（Ｂ）はその場合の様子を電位で示した図。
【図６】柱状多結晶シリコン薄膜に筒状の結晶粒界面に
よる空乏層が生じた状態を示す概略図。
よる空乏層が生じた状態を示す概略図。
【図７】従来の薄膜トランジスタのオン動作時の状態を
説明するために示す図で、（Ａ）はＶG＞ＶDの場合を示
す図、（Ｂ）はＶG＜ＶDの場合を示す図。
説明するために示す図で、（Ａ）はＶG＞ＶDの場合を示
す図、（Ｂ）はＶG＜ＶDの場合を示す図。
１２ ソース電極 １４ 半導体薄膜 １４ａ チャネル領域 １４ｂ 高濃度不純物領域 １６ ドレイン電極 １７ ゲート電極 １９ 空乏層
Claims (3)
- 【請求項１】 一導電型不純物を低濃度にドープされた
チャネル領域の両側に他導電型不純物を高濃度にドープ
された高濃度不純物領域を有してなる半導体薄膜と、前
記高濃度不純物領域に直接接続して設けられたゲート電
極と、前記チャネル領域の膜厚方向の両側にそれぞれ直
接接続してまたは一導電型不純物を高濃度にドープされ
た半導体層を介して設けられたソース電極およびドレイ
ン電極とを具備することを特徴とする薄膜トランジス
タ。 - 【請求項２】 前記半導体薄膜は柱状多結晶シリコン薄
膜からなることを特徴とする請求項１記載の薄膜トラン
ジスタ。 - 【請求項３】 前記チャネル領域の幅は１μｍ程度であ
ることを特徴とする請求項１記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4881393A JPH06244419A (ja) | 1993-02-16 | 1993-02-16 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4881393A JPH06244419A (ja) | 1993-02-16 | 1993-02-16 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244419A true JPH06244419A (ja) | 1994-09-02 |
Family
ID=12813654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4881393A Pending JPH06244419A (ja) | 1993-02-16 | 1993-02-16 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244419A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997022141A1 (fr) * | 1995-12-14 | 1997-06-19 | Seiko Epson Corporation | Procede de fabrication d'un film semi-conducteur mince et dispositif obtenu par ce procede |
| US6391690B2 (en) | 1995-12-14 | 2002-05-21 | Seiko Epson Corporation | Thin film semiconductor device and method for producing the same |
| JP2003209123A (ja) * | 2002-01-11 | 2003-07-25 | Sumitomo Electric Ind Ltd | 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法 |
| US8378415B2 (en) | 2007-08-01 | 2013-02-19 | Elpida Memory, Inc. | Semiconductor device and method of manufacturing semiconductor device |
-
1993
- 1993-02-16 JP JP4881393A patent/JPH06244419A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997022141A1 (fr) * | 1995-12-14 | 1997-06-19 | Seiko Epson Corporation | Procede de fabrication d'un film semi-conducteur mince et dispositif obtenu par ce procede |
| US6391690B2 (en) | 1995-12-14 | 2002-05-21 | Seiko Epson Corporation | Thin film semiconductor device and method for producing the same |
| US6660572B2 (en) | 1995-12-14 | 2003-12-09 | Seiko Epson Corporation | Thin film semiconductor device and method for producing the same |
| JP2003209123A (ja) * | 2002-01-11 | 2003-07-25 | Sumitomo Electric Ind Ltd | 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法 |
| US8378415B2 (en) | 2007-08-01 | 2013-02-19 | Elpida Memory, Inc. | Semiconductor device and method of manufacturing semiconductor device |
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