JPH07335888A - シリコンオンインシュレータトランジスタ - Google Patents
シリコンオンインシュレータトランジスタInfo
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- JPH07335888A JPH07335888A JP7044256A JP4425695A JPH07335888A JP H07335888 A JPH07335888 A JP H07335888A JP 7044256 A JP7044256 A JP 7044256A JP 4425695 A JP4425695 A JP 4425695A JP H07335888 A JPH07335888 A JP H07335888A
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Abstract
(57)【要約】
【目的】 バイポーラ誘導ブレークダウン現象を防止し
たＳＯＩトランジスタを提供する。 【構成】 シリコン基板１００上に形成された埋没絶縁
層１０２の上には、第１シリコン領域１０８ｃ、Ｓｉ
1-x Ｇｅx 領域１０８ｂおよび第２シリコン領域１０８
ａのヘテロ構造体からなるソース領域１０８および第１
シリコン領域１１０ｃ、Ｓｉ1-x Ｇｅx 領域１１０ｂお
よび第２シリコン領域１１０ａのヘテロ構造体からなる
ドレイン領域１１０がチャネル領域１１２を介して形成
されている。Ｓｉ1-x Ｇｅx 領域１０８ｂまたはＳｉ
1-x Ｇｅx 領域１１０ｂによりソースおよびドレイン電
位障壁の高さが低くなるので、強い電界により発生した
正孔は、Ｓｉ1-x Ｇｅx 領域１０８ｂまたはＳｉ1-x Ｇ
ｅx 領域１１０ｂに吸収される。正孔がチャネル領域１
１２に累積されないので、バイポーラ誘導ブレークダウ
ン現象が防止される。
たＳＯＩトランジスタを提供する。 【構成】 シリコン基板１００上に形成された埋没絶縁
層１０２の上には、第１シリコン領域１０８ｃ、Ｓｉ
1-x Ｇｅx 領域１０８ｂおよび第２シリコン領域１０８
ａのヘテロ構造体からなるソース領域１０８および第１
シリコン領域１１０ｃ、Ｓｉ1-x Ｇｅx 領域１１０ｂお
よび第２シリコン領域１１０ａのヘテロ構造体からなる
ドレイン領域１１０がチャネル領域１１２を介して形成
されている。Ｓｉ1-x Ｇｅx 領域１０８ｂまたはＳｉ
1-x Ｇｅx 領域１１０ｂによりソースおよびドレイン電
位障壁の高さが低くなるので、強い電界により発生した
正孔は、Ｓｉ1-x Ｇｅx 領域１０８ｂまたはＳｉ1-x Ｇ
ｅx 領域１１０ｂに吸収される。正孔がチャネル領域１
１２に累積されないので、バイポーラ誘導ブレークダウ
ン現象が防止される。
Description
【０００１】
【産業上の利用分野】本発明は、シリコンオンインシュ
レータ（ＳＯＩ:Silicon On Insulator)トランジスタに
係り、特にバイポーラ誘導ブレークダウン（Bipolar-In
duced Breakdown)現象を防止したＳＯＩトランジスタに
関する。
レータ（ＳＯＩ:Silicon On Insulator)トランジスタに
係り、特にバイポーラ誘導ブレークダウン（Bipolar-In
duced Breakdown)現象を防止したＳＯＩトランジスタに
関する。
【０００２】
【従来の技術】ＳＯＩは、シリコン基板上に形成される
半導体素子をより効果的に相互分離する技術であり、接
合分離技術に比べて光に強く高供給電圧に対して強いと
いう特性を示す。また、一般的に、バルクシリコン上に
形成されたトランジスタよりＳＯＩ上に形成されたトラ
ンジスタの方が結果的に要求する工程数が少なく、ＩＣ
チップ内に形成されたトランジスタ間に現れる容量性の
結合が減るという利点がある。このようなトランジスタ
をＳＯＩトランジスタという。このＳＯＩトランジスタ
は、前述した特性の他に、スレショルド勾配が大きく、
２Ｖ程度に電圧を低める場合にも特性の低下があまりな
いという長所を有する。また、素子劣化が誘発しにくい
構造に製作できるために、高い収率も期待できる。
半導体素子をより効果的に相互分離する技術であり、接
合分離技術に比べて光に強く高供給電圧に対して強いと
いう特性を示す。また、一般的に、バルクシリコン上に
形成されたトランジスタよりＳＯＩ上に形成されたトラ
ンジスタの方が結果的に要求する工程数が少なく、ＩＣ
チップ内に形成されたトランジスタ間に現れる容量性の
結合が減るという利点がある。このようなトランジスタ
をＳＯＩトランジスタという。このＳＯＩトランジスタ
は、前述した特性の他に、スレショルド勾配が大きく、
２Ｖ程度に電圧を低める場合にも特性の低下があまりな
いという長所を有する。また、素子劣化が誘発しにくい
構造に製作できるために、高い収率も期待できる。
【０００３】図１は通常のＳＯＩトランジスタの断面図
であり、図２は図１に示したＳＯＩトランジスタのソー
ス、ドレインおよびチャネル領域を示した概略図であ
る。図１および図２に示すように、シリコン基板１０上
には酸化層などの埋没絶縁層１２が約３０００Å以上の
厚さで形成され、その上には約１０００Åの厚さを有す
るシリコン層が形成される。前記シリコン層は、選択的
に不純物イオンが注入され、それぞれソース１８、ドレ
イン２０およびチャネル領域２２を構成する。ここで、
前記シリコン層は、十分に薄い厚さを持つようになり、
チャネル領域が完全に空乏する特性を有するトランジス
タが形成される。トランジスタのゲート１６は、前記チ
ャネル領域２２上にゲート酸化膜１４を介して形成され
る。ここで、参照符号３０は基板電極を示す。
であり、図２は図１に示したＳＯＩトランジスタのソー
ス、ドレインおよびチャネル領域を示した概略図であ
る。図１および図２に示すように、シリコン基板１０上
には酸化層などの埋没絶縁層１２が約３０００Å以上の
厚さで形成され、その上には約１０００Åの厚さを有す
るシリコン層が形成される。前記シリコン層は、選択的
に不純物イオンが注入され、それぞれソース１８、ドレ
イン２０およびチャネル領域２２を構成する。ここで、
前記シリコン層は、十分に薄い厚さを持つようになり、
チャネル領域が完全に空乏する特性を有するトランジス
タが形成される。トランジスタのゲート１６は、前記チ
ャネル領域２２上にゲート酸化膜１４を介して形成され
る。ここで、参照符号３０は基板電極を示す。
【０００４】図１および図２に示すＳＯＩトランジスタ
の動作は次の通りである。ドレイン電極２８にソース電
極２６より高い電圧を加えると、チャネル方向の電界が
ドレイン領域２０の近く（図２のＸで示す位置）で著し
く大きくなるために、ソース電極２６からソース１８お
よびチャネル２２領域を経てドレイン領域２０に流れる
電子(e) は強い電界によって加速されて容易に高エネル
ギー状態となる。このような高エネルギー状態の電子
(e) はドレイン領域２０の近くでシリコン格子と衝突し
て雪崩のように多量の電子−正孔の対を発生する。この
ように衝突電離により発生した電子(e) と正孔(h) のう
ち、電子(e) は高いドレイン電界に誘導され、ドレイン
領域２０に流入されてドレイン電流の一部となる。これ
に反して、正孔(h) は高い電位障壁によってドレイン領
域２０に流入されず、ソース近くのチャネル領域２２に
累積される。また、この累積された正孔(h) は、ソース
領域１８とチャネル領域２２との間の電位障壁も同様に
越えず、チャネル領域２２に累積され続ける。このよう
に累積された正孔(h) によって、チャネル領域２２とド
レイン領域２０との間の空乏領域は中性領域となり、バ
イポーラトランジスタのベースの役割を果たす。これに
より、累積された正孔(h) は、バイポーラトランジスタ
のベース電流として作用して、ソース領域１８からさら
に多くの電子(e) を誘導してチャネル領域２２に引き入
れる。続いて、このような電子(e) は、ドレイン領域２
０の近くで強い電界によって加速されて衝突電離により
さらに多くの電子−正孔の対を生じ、チャネル領域２２
にさらに正孔(h) を累積させる。つまり、正孔(h) によ
る正孔電流は、ソース領域１８から注入される電子(e)
をさらに増加させる正帰還をもたらし、ソース１８とド
レイン２０間のブレークダウンを発生する。
の動作は次の通りである。ドレイン電極２８にソース電
極２６より高い電圧を加えると、チャネル方向の電界が
ドレイン領域２０の近く（図２のＸで示す位置）で著し
く大きくなるために、ソース電極２６からソース１８お
よびチャネル２２領域を経てドレイン領域２０に流れる
電子(e) は強い電界によって加速されて容易に高エネル
ギー状態となる。このような高エネルギー状態の電子
(e) はドレイン領域２０の近くでシリコン格子と衝突し
て雪崩のように多量の電子−正孔の対を発生する。この
ように衝突電離により発生した電子(e) と正孔(h) のう
ち、電子(e) は高いドレイン電界に誘導され、ドレイン
領域２０に流入されてドレイン電流の一部となる。これ
に反して、正孔(h) は高い電位障壁によってドレイン領
域２０に流入されず、ソース近くのチャネル領域２２に
累積される。また、この累積された正孔(h) は、ソース
領域１８とチャネル領域２２との間の電位障壁も同様に
越えず、チャネル領域２２に累積され続ける。このよう
に累積された正孔(h) によって、チャネル領域２２とド
レイン領域２０との間の空乏領域は中性領域となり、バ
イポーラトランジスタのベースの役割を果たす。これに
より、累積された正孔(h) は、バイポーラトランジスタ
のベース電流として作用して、ソース領域１８からさら
に多くの電子(e) を誘導してチャネル領域２２に引き入
れる。続いて、このような電子(e) は、ドレイン領域２
０の近くで強い電界によって加速されて衝突電離により
さらに多くの電子−正孔の対を生じ、チャネル領域２２
にさらに正孔(h) を累積させる。つまり、正孔(h) によ
る正孔電流は、ソース領域１８から注入される電子(e)
をさらに増加させる正帰還をもたらし、ソース１８とド
レイン２０間のブレークダウンを発生する。
【０００５】このようなバイポーラ誘導ブレークダウン
現象は、ＳＯＩトランジスタの致命的な欠陥として知ら
れている。一方、Eric P. Ver Ploeg などは、寄生バイ
ポーラトランジスタ効果が除去できる二重ソースＳＯＩ
トランジスタを提案した（参照文献：IEDM '92 , "Elim
ination of Bipolar-Induced Breakdown in Fully-D
epleted SOI MOSFETs"）。
現象は、ＳＯＩトランジスタの致命的な欠陥として知ら
れている。一方、Eric P. Ver Ploeg などは、寄生バイ
ポーラトランジスタ効果が除去できる二重ソースＳＯＩ
トランジスタを提案した（参照文献：IEDM '92 , "Elim
ination of Bipolar-Induced Breakdown in Fully-D
epleted SOI MOSFETs"）。
【０００６】図３は前記Eric P. Ver Ploeg などが提案
した、二重ソースＳＯＩトランジスタの断面図であり、
ｎ−チャネルＳＯＩトランジスタを示したものである。
図３に示すように、シリコン基板５０上に埋没絶縁層５
２を介して形成された薄いシリコン層には、ｎ+ ドレイ
ン領域６０とチャネル領域６２、そしてｎ+ シリコン層
５８ａとｐ+ シリコン層５８ｂからなる二重構造のソー
ス領域が形成される。前記ソース領域のｐ+ シリコン層
５８ｂは、ドレイン領域６０の近くで衝突電離によって
発生する正孔を収集する。したがって、正孔がチャネル
領域６２に累積されないために、バイポーラ誘導ブレー
クダウンが除去できる。
した、二重ソースＳＯＩトランジスタの断面図であり、
ｎ−チャネルＳＯＩトランジスタを示したものである。
図３に示すように、シリコン基板５０上に埋没絶縁層５
２を介して形成された薄いシリコン層には、ｎ+ ドレイ
ン領域６０とチャネル領域６２、そしてｎ+ シリコン層
５８ａとｐ+ シリコン層５８ｂからなる二重構造のソー
ス領域が形成される。前記ソース領域のｐ+ シリコン層
５８ｂは、ドレイン領域６０の近くで衝突電離によって
発生する正孔を収集する。したがって、正孔がチャネル
領域６２に累積されないために、バイポーラ誘導ブレー
クダウンが除去できる。
【０００７】
【発明が解決しようとする課題】しかし、前述した方法
は、次のような問題点を有する。第１に、高集積回路で
使用されるＳＯＩトランジスタは、ショートチャネル効
果を改善させるために、埋没絶縁層５２上に形成される
シリコン層の厚さを減少させるべきである。しかし、こ
のように薄いシリコン層にｎ+ シリコン層５８ａとｐ+
シリコン層５８ｂとを形成することは非常に難しい。
は、次のような問題点を有する。第１に、高集積回路で
使用されるＳＯＩトランジスタは、ショートチャネル効
果を改善させるために、埋没絶縁層５２上に形成される
シリコン層の厚さを減少させるべきである。しかし、こ
のように薄いシリコン層にｎ+ シリコン層５８ａとｐ+
シリコン層５８ｂとを形成することは非常に難しい。
【０００８】第２に、ｎ+ シリコン層５８ａとｐ+ シリ
コン層５８ｂにより寄生キャパシタンスが増加し、ｎ+
シリコン層５８ａの濃度低下によって寄生抵抗が増加す
る。また、ｎ+ シリコン層５８ａとｐ+ シリコン層５８
ｂとの間の接合ブレークダウンが発生し得る。本発明の
目的は、前述した従来の問題点が解決できるＳＯＩトラ
ンジスタを提供することにある。
コン層５８ｂにより寄生キャパシタンスが増加し、ｎ+
シリコン層５８ａの濃度低下によって寄生抵抗が増加す
る。また、ｎ+ シリコン層５８ａとｐ+ シリコン層５８
ｂとの間の接合ブレークダウンが発生し得る。本発明の
目的は、前述した従来の問題点が解決できるＳＯＩトラ
ンジスタを提供することにある。
【０００９】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明は、半導体基板上に絶縁層を介して形成さ
れ、トランジスタの第１不純物領域および第２不純物領
域とチャネル領域とを含むシリコン層を有するシリコン
オンインシュレータトランジスタにおいて、前記トラン
ジスタの前記第１不純物領域は、相異なる少なくとも二
種の伝導体からなることを特徴とするＳＯＩトランジス
タを提供する。
めに、本発明は、半導体基板上に絶縁層を介して形成さ
れ、トランジスタの第１不純物領域および第２不純物領
域とチャネル領域とを含むシリコン層を有するシリコン
オンインシュレータトランジスタにおいて、前記トラン
ジスタの前記第１不純物領域は、相異なる少なくとも二
種の伝導体からなることを特徴とするＳＯＩトランジス
タを提供する。
【００１０】本発明の望ましい実施例によると、前記第
１不純物領域を構成する前記伝導体は、相異なるエネル
ギーバンドギャップを有する物質からなる。前記第１不
純物領域を構成する前記伝導体のうち、いずれか１つは
Ｓｉ1-x Ｇｅx 層であることが望ましい。前記トランジ
スタの第２不純物領域は、前記第１不純物領域と同様
に、相異なる導電型の少なくとも二種の伝導体からな
る。
１不純物領域を構成する前記伝導体は、相異なるエネル
ギーバンドギャップを有する物質からなる。前記第１不
純物領域を構成する前記伝導体のうち、いずれか１つは
Ｓｉ1-x Ｇｅx 層であることが望ましい。前記トランジ
スタの第２不純物領域は、前記第１不純物領域と同様
に、相異なる導電型の少なくとも二種の伝導体からな
る。
【００１１】また、前記目的を達成するために本発明
は、半導体基板上に絶縁層を介して形成され、トランジ
スタの第１不純物領域および第２不純物領域とチャネル
領域とを含むシリコン層を有するシリコンオンインシュ
レータトランジスタにおいて、前記トランジスタの第１
不純物領域は、Ｓｉ1-x Ｇｅx からなることを特徴とす
るＳＯＩトランジスタを提供することもできる。
は、半導体基板上に絶縁層を介して形成され、トランジ
スタの第１不純物領域および第２不純物領域とチャネル
領域とを含むシリコン層を有するシリコンオンインシュ
レータトランジスタにおいて、前記トランジスタの第１
不純物領域は、Ｓｉ1-x Ｇｅx からなることを特徴とす
るＳＯＩトランジスタを提供することもできる。
【００１２】
【作用】本発明によると、ＳＯＩトランジスタのソース
領域またはドレイン領域のいずれか一方または両方にヘ
テロ構造を使用することにより、バイポーラ誘導ブレー
クダウン現象を防止できる。
領域またはドレイン領域のいずれか一方または両方にヘ
テロ構造を使用することにより、バイポーラ誘導ブレー
クダウン現象を防止できる。
【００１３】
【実施例】以下、添付した図面に基づき本発明の実施例
をさらに詳細に説明する。図４は本発明の原理を説明す
るためのエネルギーバンド図面である。ここで、参照符
号Ｓはソース領域、ＣＨはチャネル領域、そしてＤはド
レイン領域を示す。参照符号１はフェルミレベルを示
し、参照符号２、３および４はそれぞれソース、チャネ
ルおよびドレインの伝導帯を示す。参照符号５ａはソー
スの第１価電子帯、５ｂはソースの第２価電子帯、６は
チャネルの価電子帯を示す。参照符号７ａはドレインの
第１価電子帯、７ｂはドレインの第２価電子帯を示す。
をさらに詳細に説明する。図４は本発明の原理を説明す
るためのエネルギーバンド図面である。ここで、参照符
号Ｓはソース領域、ＣＨはチャネル領域、そしてＤはド
レイン領域を示す。参照符号１はフェルミレベルを示
し、参照符号２、３および４はそれぞれソース、チャネ
ルおよびドレインの伝導帯を示す。参照符号５ａはソー
スの第１価電子帯、５ｂはソースの第２価電子帯、６は
チャネルの価電子帯を示す。参照符号７ａはドレインの
第１価電子帯、７ｂはドレインの第２価電子帯を示す。
【００１４】図４に示すように、相異なる伝導体を使用
してソース領域Ｓとドレイン領域Ｄとの第２価電子帯５
ｂ、７ｂをそれぞれｙだけ量を減らして第１価電子帯５
ａ、７ａにする。これにより、ソースおよびドレイン電
位障壁の高さがｙだけ減少するので、正孔は容易にソー
ス領域Ｓまたはドレイン領域Ｄに流入される。すなわ
ち、チャネル領域ＣＨとドレイン領域Ｄの界面（または
チャネル領域ＣＨとソース領域Ｓの界面）で強い電界に
より発生した正孔がチャネル領域ＣＨに流入され、チャ
ネル領域ＣＨの電界に沿ってソース領域Ｓ（またはドレ
イン領域Ｄ）に吸収されることにより、チャネル領域Ｃ
Ｈの正孔累積を減らして正孔電流によるバイポーラ誘導
ブレークダウンを防止する。
してソース領域Ｓとドレイン領域Ｄとの第２価電子帯５
ｂ、７ｂをそれぞれｙだけ量を減らして第１価電子帯５
ａ、７ａにする。これにより、ソースおよびドレイン電
位障壁の高さがｙだけ減少するので、正孔は容易にソー
ス領域Ｓまたはドレイン領域Ｄに流入される。すなわ
ち、チャネル領域ＣＨとドレイン領域Ｄの界面（または
チャネル領域ＣＨとソース領域Ｓの界面）で強い電界に
より発生した正孔がチャネル領域ＣＨに流入され、チャ
ネル領域ＣＨの電界に沿ってソース領域Ｓ（またはドレ
イン領域Ｄ）に吸収されることにより、チャネル領域Ｃ
Ｈの正孔累積を減らして正孔電流によるバイポーラ誘導
ブレークダウンを防止する。
【００１５】図５は、本発明の第１実施例によるＳＯＩ
トランジスタの断面図である。図５に示すように、通常
のＺＭＲ(Zone-Melting and Recrystallization)方法、
ＳＩＭＯＸ（Separation by Implanted Oxygen）方法ま
たはウェハボンディング方法により、シリコン基板１０
０、埋没絶縁層１０２およびシリコン層からなるＳＯＩ
ウェハを製造する。この際、埋没絶縁層１０２は、酸化
物のような絶縁物質で形成し、その厚さはおよそ３５０
０Å程度が望ましい。前記シリコン層は、およそ１００
０Åの厚さを持つように形成する。次いで、乾式蝕刻方
法で前記シリコン層を所定の深さで蝕刻して約２００Å
の厚さの第１シリコン領域のみを残す。次に、通常の分
子ビームエピタクシ（ＭＢＥ：Molecular Beam Epitax
y）方法または化学気相蒸着（ＣＶＤ：Chemical Vapor
Deposition)方法により前記第１シリコン領域上にＳｉ
1-x Ｇｅx 領域および第２シリコン領域をそれぞれ１０
０Åと７００Åの厚さで順に形成する。ここで、前記Ｓ
ｉ1-x Ｇｅx 領域の厚さは、最大臨界厚さにより決定さ
れ、ｘ＝０．４の場合、その厚さは２００Å未満でなけ
ればならない（参照文献:IEEE Journal of Quantum Ele
ctronics, Vol.QE-22, No.9, pp. 1696 −1710, Sept
ember, 1986，"Physics and Applications ofGex Si
1-x ／Si Strained Layer Heterostructures" ）。
トランジスタの断面図である。図５に示すように、通常
のＺＭＲ(Zone-Melting and Recrystallization)方法、
ＳＩＭＯＸ（Separation by Implanted Oxygen）方法ま
たはウェハボンディング方法により、シリコン基板１０
０、埋没絶縁層１０２およびシリコン層からなるＳＯＩ
ウェハを製造する。この際、埋没絶縁層１０２は、酸化
物のような絶縁物質で形成し、その厚さはおよそ３５０
０Å程度が望ましい。前記シリコン層は、およそ１００
０Åの厚さを持つように形成する。次いで、乾式蝕刻方
法で前記シリコン層を所定の深さで蝕刻して約２００Å
の厚さの第１シリコン領域のみを残す。次に、通常の分
子ビームエピタクシ（ＭＢＥ：Molecular Beam Epitax
y）方法または化学気相蒸着（ＣＶＤ：Chemical Vapor
Deposition)方法により前記第１シリコン領域上にＳｉ
1-x Ｇｅx 領域および第２シリコン領域をそれぞれ１０
０Åと７００Åの厚さで順に形成する。ここで、前記Ｓ
ｉ1-x Ｇｅx 領域の厚さは、最大臨界厚さにより決定さ
れ、ｘ＝０．４の場合、その厚さは２００Å未満でなけ
ればならない（参照文献:IEEE Journal of Quantum Ele
ctronics, Vol.QE-22, No.9, pp. 1696 −1710, Sept
ember, 1986，"Physics and Applications ofGex Si
1-x ／Si Strained Layer Heterostructures" ）。
【００１６】次いで、チャネルが形成される領域である
前記第２シリコン領域、Ｓｉ1-x Ｇｅx 領域および第１
シリコン領域を乾式蝕刻により除去する。この際、前記
第１シリコン領域のみを残すこともできる。次に、ＣＶ
Ｄ方法により前記乾式蝕刻で得られた結果物上にシリコ
ン膜を沈積し、これをエッチバックする。その結果、チ
ャネルが形成される領域のみにシリコン膜が埋め立てら
れることによりチャネル領域１１２が形成される。
前記第２シリコン領域、Ｓｉ1-x Ｇｅx 領域および第１
シリコン領域を乾式蝕刻により除去する。この際、前記
第１シリコン領域のみを残すこともできる。次に、ＣＶ
Ｄ方法により前記乾式蝕刻で得られた結果物上にシリコ
ン膜を沈積し、これをエッチバックする。その結果、チ
ャネルが形成される領域のみにシリコン膜が埋め立てら
れることによりチャネル領域１１２が形成される。
【００１７】次に、チャネル領域１１２が形成された結
果物上に熱酸化工程を施してゲート絶縁膜１０４を約１
００Åの厚さで形成する。次いで、ゲート絶縁膜１０４
上に導電物質、例えば不純物のドープされたポリシリコ
ンを約３０００Åの厚さで沈積し、これをリソグラフィ
工程でパターニングすることによりゲート１０６を形成
する。次いで、ゲート１０６をマスクとして使用し、チ
ャネル領域１１２の形成されているＳＯＩウェハに、例
えばｎ+ 型の不純物イオンを注入する。その結果、第１
シリコン領域１０８ｃ、Ｓｉ1-x Ｇｅx 領域１０８ｂお
よび第２シリコン領域１０８ａのヘテロ構造体からなる
ソース領域１０８および第１シリコン領域１１０ｃ、Ｓ
ｉ1-x Ｇｅx 領域１１０ｂおよび第２シリコン領域１１
０ａのヘテロ構造体からなるドレイン領域１１０が形成
される。
果物上に熱酸化工程を施してゲート絶縁膜１０４を約１
００Åの厚さで形成する。次いで、ゲート絶縁膜１０４
上に導電物質、例えば不純物のドープされたポリシリコ
ンを約３０００Åの厚さで沈積し、これをリソグラフィ
工程でパターニングすることによりゲート１０６を形成
する。次いで、ゲート１０６をマスクとして使用し、チ
ャネル領域１１２の形成されているＳＯＩウェハに、例
えばｎ+ 型の不純物イオンを注入する。その結果、第１
シリコン領域１０８ｃ、Ｓｉ1-x Ｇｅx 領域１０８ｂお
よび第２シリコン領域１０８ａのヘテロ構造体からなる
ソース領域１０８および第１シリコン領域１１０ｃ、Ｓ
ｉ1-x Ｇｅx 領域１１０ｂおよび第２シリコン領域１１
０ａのヘテロ構造体からなるドレイン領域１１０が形成
される。
【００１８】第１実施例により製造されたＳＯＩトラン
ジスタの動作原理は次の通りである。まず、ゲート電極
１１４、ソース電極１１６、ドレイン領域１１８および
基板電極１２０にそれぞれ一定した電圧を加える。この
際、ドレイン電極１１８にはソース電圧１１６より高い
電圧を加える。これにより、ソース電極１１６を通じて
チャネル領域１１２を経てドレイン電極１１８に電流が
流れるようになり、ソース領域１０８とチャネル領域１
１２との界面またはドレイン領域１１０とチャネル領域
１１２との界面で強い電界が発生する。この際、ソース
のＳｉ1-x Ｇｅ x 領域１０８ｂまたはドレインのＳｉ
1-x Ｇｅx 領域１１０ｂによりソースおよびドレイン電
位障壁の高さが約０．７４ｘだけ低くなるために、強い
電界により発生した正孔は、ソースのＳｉ1-x Ｇｅx 領
域１０８ｂまたはドレインのＳｉ1- x Ｇｅx 領域１１０
ｂに吸収される。したがって、前記正孔がチャネル領域
１１２に累積されないので、バイポーラ誘導ブレークダ
ウン現象が防止される。
ジスタの動作原理は次の通りである。まず、ゲート電極
１１４、ソース電極１１６、ドレイン領域１１８および
基板電極１２０にそれぞれ一定した電圧を加える。この
際、ドレイン電極１１８にはソース電圧１１６より高い
電圧を加える。これにより、ソース電極１１６を通じて
チャネル領域１１２を経てドレイン電極１１８に電流が
流れるようになり、ソース領域１０８とチャネル領域１
１２との界面またはドレイン領域１１０とチャネル領域
１１２との界面で強い電界が発生する。この際、ソース
のＳｉ1-x Ｇｅ x 領域１０８ｂまたはドレインのＳｉ
1-x Ｇｅx 領域１１０ｂによりソースおよびドレイン電
位障壁の高さが約０．７４ｘだけ低くなるために、強い
電界により発生した正孔は、ソースのＳｉ1-x Ｇｅx 領
域１０８ｂまたはドレインのＳｉ1- x Ｇｅx 領域１１０
ｂに吸収される。したがって、前記正孔がチャネル領域
１１２に累積されないので、バイポーラ誘導ブレークダ
ウン現象が防止される。
【００１９】図６は、本発明の第２実施例によるＳＯＩ
トランジスタの断面図である。図６に示すように、第１
実施例と同一の方法でシリコン基板１００、埋没絶縁層
１０２およびシリコン層からなるＳＯＩウェハを製造す
る。次いで、前記ＳＯＩウェハ上に、通常のＭＢＥ方法
またはＣＶＤ方法により、Ｓｉ1-x Ｇｅx 領域１０８
ｂ、１１０ｂおよびシリコン領域１０８ａ、１１０ａを
それぞれ２００Åおよび８００Åの厚さで形成する。次
に、乾式蝕刻工程により、チャネルが形成される領域の
Ｓｉ1-x Ｇｅx 領域１０８ｂ、１１０ｂおよびシリコン
領域１０８ａ、１１０ａを除去した後、ＣＶＤ方法によ
り、前記チャネルが形成される領域にシリコンを沈積す
る。その結果、チャネルが形成される領域のみにシリコ
ンが埋め立てられることにより、チャネル領域１１２が
形成される。次いで、第１実施例と同様な方法でゲー
ト、ソースおよびドレインを形成する。
トランジスタの断面図である。図６に示すように、第１
実施例と同一の方法でシリコン基板１００、埋没絶縁層
１０２およびシリコン層からなるＳＯＩウェハを製造す
る。次いで、前記ＳＯＩウェハ上に、通常のＭＢＥ方法
またはＣＶＤ方法により、Ｓｉ1-x Ｇｅx 領域１０８
ｂ、１１０ｂおよびシリコン領域１０８ａ、１１０ａを
それぞれ２００Åおよび８００Åの厚さで形成する。次
に、乾式蝕刻工程により、チャネルが形成される領域の
Ｓｉ1-x Ｇｅx 領域１０８ｂ、１１０ｂおよびシリコン
領域１０８ａ、１１０ａを除去した後、ＣＶＤ方法によ
り、前記チャネルが形成される領域にシリコンを沈積す
る。その結果、チャネルが形成される領域のみにシリコ
ンが埋め立てられることにより、チャネル領域１１２が
形成される。次いで、第１実施例と同様な方法でゲー
ト、ソースおよびドレインを形成する。
【００２０】第２実施例により製造されたＳＯＩトラン
ジスタでは、第１実施例と同様に、強い電界により発生
した正孔がソースのＳｉ1-x Ｇｅx 領域１０８ｂまたは
ドレインのＳｉ1-x Ｇｅx 領域１１０ｂに吸収される。
図７は、本発明の第３実施例によるＳＯＩトランジスタ
の断面図である。図７に示すように、前記第２実施例で
はＳｉ1-x Ｇｅx 領域１０８ｂ、１１０ｂ上にシリコン
領域１０８ａ、１１０ａをそれぞれ２００Åと８００Å
の厚さで形成したが、第３実施例ではシリコン領域１０
８ａ、１１０ａ上にＳｉ1-x Ｇｅ x 領域１０８ｂ、１１
０ｂをそれぞれ８００Åと２００Åの厚さで形成する。
次いで、第２実施例と同一の方法でチャネル領域、ゲー
ト、ソースおよびドレイン領域を形成する。
ジスタでは、第１実施例と同様に、強い電界により発生
した正孔がソースのＳｉ1-x Ｇｅx 領域１０８ｂまたは
ドレインのＳｉ1-x Ｇｅx 領域１１０ｂに吸収される。
図７は、本発明の第３実施例によるＳＯＩトランジスタ
の断面図である。図７に示すように、前記第２実施例で
はＳｉ1-x Ｇｅx 領域１０８ｂ、１１０ｂ上にシリコン
領域１０８ａ、１１０ａをそれぞれ２００Åと８００Å
の厚さで形成したが、第３実施例ではシリコン領域１０
８ａ、１１０ａ上にＳｉ1-x Ｇｅ x 領域１０８ｂ、１１
０ｂをそれぞれ８００Åと２００Åの厚さで形成する。
次いで、第２実施例と同一の方法でチャネル領域、ゲー
ト、ソースおよびドレイン領域を形成する。
【００２１】図８は、本発明の第４実施例によるＳＯＩ
トランジスタの断面図である。図８に示すように、第１
実施例と同一の方法でＳＯＩウェハを形成した後、その
上にゲート１０４を形成する。次いで、ゲート１０４を
マスクとして使用してＳＯＩウェハのシリコン層にゲル
マニウムＧe をイオン注入することにより、Ｓｉ1-x Ｇ
ｅx 領域１０８ｂ、１１０ｂの単一層を形成する。続い
て、例えばｎ+不純物をイオン注入してソースおよびド
レイン領域を形成する。
トランジスタの断面図である。図８に示すように、第１
実施例と同一の方法でＳＯＩウェハを形成した後、その
上にゲート１０４を形成する。次いで、ゲート１０４を
マスクとして使用してＳＯＩウェハのシリコン層にゲル
マニウムＧe をイオン注入することにより、Ｓｉ1-x Ｇ
ｅx 領域１０８ｂ、１１０ｂの単一層を形成する。続い
て、例えばｎ+不純物をイオン注入してソースおよびド
レイン領域を形成する。
【００２２】第４実施例により製造されたＳＯＩトラン
ジスタによると、ソース領域１０８ｂとチャネル領域１
１２またはドレイン領域１１０ｂとチャネル領域１１２
の界面で発生した正孔がチャネル領域１１２に累積され
ず、ソース領域１０８ｂまたはドレイン領域１１０ｂに
吸収される。なお、上記第１〜第４実施例では、ＳＯＩ
トランジスタのソース領域とドレイン領域との両方にヘ
テロ構造体を形成したが、ソース領域またはドレイン領
域のいずれか一方のみにヘテロ構造体を形成してもよ
い。
ジスタによると、ソース領域１０８ｂとチャネル領域１
１２またはドレイン領域１１０ｂとチャネル領域１１２
の界面で発生した正孔がチャネル領域１１２に累積され
ず、ソース領域１０８ｂまたはドレイン領域１１０ｂに
吸収される。なお、上記第１〜第４実施例では、ＳＯＩ
トランジスタのソース領域とドレイン領域との両方にヘ
テロ構造体を形成したが、ソース領域またはドレイン領
域のいずれか一方のみにヘテロ構造体を形成してもよ
い。
【００２３】
【発明の効果】以上説明したように、本発明によると、
ＳＯＩトランジスタのソース領域またはドレイン領域の
いずれか一方あるいは両方にヘテロ構造を使用する。こ
れにより、チャネル領域とソース領域またはチャネル領
域とドレイン領域の界面での強い電界により発生する正
孔がチャネル領域に累積されることが防止されるので、
バイポーラ誘導ブレークダウン現象が防止できる。
ＳＯＩトランジスタのソース領域またはドレイン領域の
いずれか一方あるいは両方にヘテロ構造を使用する。こ
れにより、チャネル領域とソース領域またはチャネル領
域とドレイン領域の界面での強い電界により発生する正
孔がチャネル領域に累積されることが防止されるので、
バイポーラ誘導ブレークダウン現象が防止できる。
【００２４】また、シリコン領域およびＳｉ1-x Ｇｅx
領域をＭＢＥ方法やＣＶＤ方法により形成できるため
に、その厚さを容易に調節することができる。さらに、
シリコン領域とＳｉ1-x Ｇｅx 領域が同じ導電型でドー
プされるために、寄生キャパシタンスと寄生抵抗の増
加、および接合ブレークダウンなどの問題を防止でき
る。なお、本発明は前記実施例に限定されるものではな
く、本発明の思想を逸脱しない範囲内において種々の改
変をなし得ることは無論である。
領域をＭＢＥ方法やＣＶＤ方法により形成できるため
に、その厚さを容易に調節することができる。さらに、
シリコン領域とＳｉ1-x Ｇｅx 領域が同じ導電型でドー
プされるために、寄生キャパシタンスと寄生抵抗の増
加、および接合ブレークダウンなどの問題を防止でき
る。なお、本発明は前記実施例に限定されるものではな
く、本発明の思想を逸脱しない範囲内において種々の改
変をなし得ることは無論である。
【図１】従来の方法により製造されたＳＯＩトランジス
タを示す断面図である。
タを示す断面図である。
【図２】図１のソース、チャネルおよびドレイン領域を
示す概略図である。
示す概略図である。
【図３】従来のＳＯＩトランジスタを示す断面図であ
る。
る。
【図４】本発明の原理を示す説明図である。
【図５】本発明の第１実施例によるＳＯＩトランジスタ
の断面図である。
の断面図である。
【図６】本発明の第２実施例によるＳＯＩトランジスタ
の断面図である。
の断面図である。
【図７】本発明の第３実施例によるＳＯＩトランジスタ
の断面図である。
の断面図である。
【図８】本発明の第４実施例によるＳＯＩトランジスタ
の断面図である。
の断面図である。
１００ シリコン基板 １０２ 埋没絶縁層 １０４ ゲート絶縁膜 １０６ ゲート １０８ ソース領域 １０８ａ 第２シリコン領域 １０８ｂ Ｓｉ1-x Ｇｅx 領域 １０８ｃ 第１シリコン領域 １１０ ドレイン領域 １１０ａ 第２シリコン領域 １１０ｂ Ｓｉ1-x Ｇｅx 領域 １１０ｃ 第１シリコン領域 １１２ チャネル領域 １１４ ゲート電極 １１６ ソース電極 １１８ ドレイン電極
Claims (6)
- 【請求項１】 半導体基板上に絶縁層を介して形成さ
れ、トランジスタの第１不純物領域および第２不純物領
域とチャネル領域とを含むシリコン層を有するシリコン
オンインシュレータトランジスタにおいて、 前記トランジスタの前記第１不純物領域は、相異なる少
なくとも二種の伝導体からなることを特徴とするシリコ
ンオンインシュレータトランジスタ。 - 【請求項２】 前記第１不純物領域を構成する前記伝導
体は、相異なるエネルギーバンドギャップを有する物質
からなることを特徴とする請求項１記載のシリコンオン
インシュレータトランジスタ。 - 【請求項３】 前記トランジスタの前記第２不純物領域
は、相異なる導電型の少なくとも二種の伝導体からなる
ことを特徴とする請求項１記載のシリコンオンインシュ
レータトランジスタ。 - 【請求項４】 前記第１不純物領域を構成する前記伝導
体のうち、いずれか１つはＳｉ1-x Ｇｅx 層であること
を特徴とする請求項１記載のシリコンオンインシュレー
タトランジスタ。 - 【請求項５】 半導体基板上に絶縁層を介して形成さ
れ、トランジスタの第１不純物領域および第２不純物領
域とチャネル領域とを含むシリコン層を有するシリコン
オンインシュレータトランジスタにおいて、 前記トランジスタの前記第１不純物領域は、Ｓｉ1-x Ｇ
ｅx からなることを特徴とするシリコンオンインシュレ
ータトランジスタ。 - 【請求項６】 前記トランジスタの前記第２不純物領域
は、Ｓｉ1-x Ｇｅxからなることを特徴とする請求項５
記載のシリコンオンインシュレータトランジスタ。
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|---|---|---|---|
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