CN103210493A - 邻接的soi结隔离结构和器件以及制造方法 - Google Patents

邻接的soi结隔离结构和器件以及制造方法 Download PDF

Info

Publication number
CN103210493A
CN103210493A CN2011800538131A CN201180053813A CN103210493A CN 103210493 A CN103210493 A CN 103210493A CN 2011800538131 A CN2011800538131 A CN 2011800538131A CN 201180053813 A CN201180053813 A CN 201180053813A CN 103210493 A CN103210493 A CN 103210493A
Authority
CN
China
Prior art keywords
epitaxial loayer
doped
dopant
concentration
silicon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011800538131A
Other languages
English (en)
Other versions
CN103210493B (zh
Inventor
J·B·约翰逊
S·纳拉辛哈
H·M·纳飞
V·C·昂塔路斯
R·R·鲁滨逊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN103210493A publication Critical patent/CN103210493A/zh
Application granted granted Critical
Publication of CN103210493B publication Critical patent/CN103210493B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种结构、FET以及制造该结构和制造FET的方法。所述结构包括：在绝缘体上硅衬底（100）的掩埋氧化物（BOX）层（115）上的硅层（105；图5）；硅层中的沟槽，其从硅层的顶表面延伸到硅层中，该沟槽未延伸到BOX层（160、165和170）；硅层中的掺杂区域（155），其位于沟槽底部与BOX层之间且邻接沟槽底部和BOX层，第一掺杂区域被掺杂为第一掺杂剂浓度；在沟槽底部的第一外延层（160），其被掺杂为第二掺杂剂浓度；在沟槽中的第一外延层上的第二外延层（165），其被掺杂为第三掺杂剂浓度；并且其中，第三掺杂剂浓度大于第一和第二掺杂剂浓度，且第一掺杂剂浓度大于第二掺杂剂浓度。

Description

邻接的SOI结隔离结构和器件以及制造方法
技术领域
本发明涉及集成电路器件的领域；更具体而言，其涉及邻接的（butted）绝缘体上硅（SOI）结隔离结构和邻接的SOI结隔离场效应晶体管（FET）以及制造邻接的SOI结隔离结构和邻接的SOI结隔离FET的方法。
背景技术
在SOI技术下制造的集成电路依赖于相邻的FET彼此电隔离。但是，在与减小FET尺寸的需求结合时，隔离的本质将会在FET中产生不想要的效果，例如FET到FET的泄漏以及短沟道效应。因此，本领域中存在消除上述缺陷和限制的需求。
发明内容
本发明的第一方面是一种结构，包括：在绝缘体上硅衬底的掩埋氧化物层上的硅层；在所述硅层中的沟槽，其从所述硅层的顶表面延伸到所述硅层中，所述沟槽未延伸到所述掩埋氧化物层；在所述硅层中的掺杂区域，其位于所述沟槽的底部与所述掩埋氧化物层之间且邻接所述沟槽的底部和所述掩埋氧化物层，所述第一掺杂区域被掺杂为第一掺杂剂浓度；在所述沟槽的底部的第一外延层，其被掺杂为第二掺杂剂浓度；在所述沟槽中的所述第一外延层上的第二外延层，其被掺杂为第三掺杂剂浓度；并且其中，所述第三掺杂剂浓度大于所述第一和第二掺杂剂浓度，且所述第一掺杂剂浓度大于所述第二掺杂剂浓度。
本发明的第二方面为，其中，在第一方面中描述的本发明的所述掺杂区域、所述第一外延层和所述第二外延层都被掺杂为相同的掺杂剂类型。
本发明的第三方面为，其中，在第一方面中描述的本发明的所述掺杂区域和所述第一外延层被掺杂为第一掺杂剂类型，且所述第二外延层被掺杂为第二相反的掺杂剂类型。
本发明的第四方面为，其中，在第一方面中描述的本发明的所述掺杂区域和所述第一外延层被掺杂为第一掺杂剂类型，且所述第二外延层是零净掺杂的或本征的。
本发明的第五方面为，在第一方面中描述的本发明还包括：另外的掺杂区域，其被掺杂至第四掺杂剂浓度，位于所述第二外延层的上部区域中且邻接所述第二外延层的顶表面，所述第四掺杂剂浓度大于所述第三掺杂剂浓度。
本发明的第六方面是在第五方面中描述的本发明，其中：(i)所述掺杂区域、所述另外的掺杂区域、所述第一外延层和所述第二外延层都被掺杂为相同的掺杂剂类型；或者(ii)所述掺杂区域、所述另外的掺杂区域和所述第一外延层被掺杂为第一掺杂剂类型，且所述第二外延层被掺杂为第二相反的掺杂剂类型；或者(iii)所述掺杂区域、所述另外的掺杂区域和所述第一外延层被掺杂为第一掺杂剂类型，且所述第二外延层是零净掺杂的或本征的。
本发明的第七方面是一种场效应晶体管，包括：在绝缘体上硅（SOI）衬底的掩埋氧化物层上的硅层；第一和第二邻接的SOI结隔离，其位于所述硅层中的沟道区域的相反侧上，每个邻接的SOI结隔离包括：所述硅层中的沟槽，其从所述硅层的顶表面延伸到所述硅层中，所述沟槽未延伸到所述掩埋氧化物层；所述硅层中的掺杂区域，其位于所述沟槽的底部与所述掩埋氧化物层之间且邻接所述沟槽的底部和所述掩埋氧化物层，所述第一掺杂区域被掺杂为第一掺杂剂浓度；在所述沟槽的底部的第一外延层，其被掺杂为第二掺杂剂浓度；在所述沟槽中的所述第一外延层上的第二外延层，其被掺杂为第三掺杂剂浓度；并且其中，所述第三掺杂剂浓度大于所述第一和第二掺杂剂浓度，且所述第一掺杂剂浓度大于所述第二掺杂剂浓度；以及在所述硅层的顶表面上的栅极电介质层，其位于所述第一和第二邻接的SOI结隔离之间；在所述栅极电介质上的栅电极；其中，所述掺杂区域以及所述第一和第二邻接的SOI结隔离的所述第二外延层都被掺杂为相同的掺杂剂类型，且所述第一和第二邻接的SOI结隔离之间的所述硅层的体区域被掺杂为第二相反的掺杂剂类型。
本发明的第八方面是一种方法，包括：在绝缘体上硅衬底的掩埋氧化物层上设置硅层；在所述硅层中蚀刻沟槽，所述沟槽从所述硅层的顶表面延伸到所述硅层中，所述沟槽未延伸到所述掩埋氧化物层；将掺杂剂物类（species）离子注入到所述沟槽的底部下方的所述硅层中以在所述硅层中形成掺杂区域，所述第一掺杂区域被掺杂为第一浓度；执行第一外延沉积以在所述沟槽的底部形成第一外延层，所述第一外延层被掺杂为第二浓度；执行第二外延沉积以在所述沟槽中的所述第一外延层上形成第二外延层，所述第二外延层被掺杂为第三浓度；并且其中，所述第三浓度大于所述第一和第二浓度，且所述第一浓度大于所述第二浓度。
下面描述本发明的这些和其他方面。
附图说明
在所附权利要求书中阐述了本发明的特征。然而，通过在结合附图阅读时参考以下对示例性实施例的详细描述，本发明自身将被最佳地理解，在附图中：
图1-6是示出根据本发明的实施例的相邻FET的制造步骤的横截面图；并且
图7是根据本发明的实施例的在热预算之后且被制造的相邻PFET的掺杂浓度分布（profile）的横截面表示。
具体实施方式
术语“掺杂浓度”被定义为净掺杂浓度，且净掺杂浓度被定义为|NA-ND|，其中，NA是受主原子的浓度且ND是施主原子的浓度。受主原子将硅（Si）掺杂为P型。硼（B）是P型掺杂剂的实例。施主原子将硅掺杂为N型。磷（P）和砷（As）是N型掺杂剂的实例。与硅相关的术语“本征”被定义为没有（P或N）型掺杂剂物类的硅，即NA=0且ND=0。由此，本征硅层应与具有零净掺杂即|NA-ND|=0，其中NA≠0且ND≠0的硅层相区分。术语“净掺杂类型”被定义为较高浓度的掺杂剂物类的掺杂剂类型。当NA>ND时，硅是净掺杂P型，其中NA<0,ND≠0或ND=0。当ND>NA时，硅是净掺杂N型，其中ND<0,NA≠0或NA=0。术语“外延硅”在外延层中不包含其他IV族元素。术语“外延硅锗”允许在外延层中包含锗（Ge）原子。术语“外延硅碳”允许在外延层中包含碳（C）原子。外延层是在基底（base）单晶层上形成的层，其使基底层的晶格延续到外延层中。
SOI衬底包括非晶的掩埋氧化物（BOX），例如二氧化硅（SiO2）层，其位于上部的单晶硅层和支撑硅衬底之间，该支撑硅衬底也可以是单晶硅。在SOI技术中，当将n-沟道FET（NFET）制造为与p-沟道FET（PFET）相邻时，相邻的器件（例如NFET、PFET）通过沟槽隔离（用诸如氧化硅的介电材料填充的沟槽，所述沟槽从上部硅层的顶表面延伸到SOI衬底的BOX层，所述器件被制造在该上部硅层中）而彼此电隔离。沟槽隔离避免了相邻器件之间的体到体泄漏。
当将PFET制造为与另一PFET相邻（或者将NFET制造为与另一NFET相邻）时，相邻的器件可以通过它们的源极/漏极（S/D）而彼此电隔离，所述源极/漏极从上部硅层的顶表面延伸到SOI衬底的掩埋氧化物层，所述器件被制造在该上部硅层中。源极/漏极自身必须与掩埋氧化物层邻接（这被称为硬邻接的SOI结隔离），或者源极/漏极的耗尽区必须与掩埋氧化物层邻接（这被称为软邻接的SOI结隔离），以避免相邻器件之间的体到体泄漏。于是，不仅相邻器件共享共用的源极/漏极，而且器件隔离也依赖于共用的源极/漏极。这允许显著减小每个器件所需的硅面积，由此提高器件密度和器件性能，即，速度。
但是，当在其中FET沟道长度与源极和漏极结的耗尽层宽度的量级相同的器件中使用邻接的SOI结隔离时，短沟道效应成为明显的问题。沟道长度是与上部硅层的顶表面平行地测得的在FET的栅极下方的源极和漏极之间的距离。耗尽宽度是在栅极下方沿与沟道长度相同的方向测得的。短沟道效应包括漏极引起的势垒降低和穿通、可归因于沟道的短电子漂移区域的表面散射、速度饱和、碰撞电离和热电子效应，以及由缩短的沟道长度引起的阈值电压（Vt）降低。
邻接的SOI结隔离器件中的短沟道效应是由深离子注入的横向（在下面进行定义）散射引起的，其中深离子注入一般被用于达到掩埋氧化物层的附近。离子注入越深，横向散射的概率越高。
在图1中，SOI衬底100包括硅层105，该硅层通过掩埋电介质层115而与支撑衬底110分隔。在一个实例中，硅层105是单晶硅。对于PFET，硅层105是未掺杂的或轻掺杂的N型。对于NPFET，硅层105是未掺杂的或轻掺杂的P型。在一个实例中，硅层105的掺杂剂浓度为约1E17atm/cm3到约1E19atm/cm3。在一个实例中，硅层105是本征的。在一个实例中，衬底110是单晶硅。在一个实例中，掩埋电介质层115是SiO2(BOX)。硅层105具有厚度T1。在一个实例中，T1为约40nm到约100nm。水平方向（包括长度和宽度）被定义为与顶表面130平行的方向。垂直方向（包括深度）被定义为与水平方向垂直的方向。横向被定义为同时具有水平和垂直分量的矢量方向的方向。
图1中示例了三个栅极120。每个栅极120包括在硅层105的顶表面130上形成的栅极电介质层125以及在栅极电介质层125上形成的栅电极135。可选的介电侧壁间隔物（spacer）140在栅电极135的相反侧壁上形成。在一个实例中，栅电极135包括掺杂的或未掺杂的多晶硅、金属或其层的组合。在一个实例中，栅极电介质层130包括SiO2、氮化硅（Si3N4）或其组合。在一个实例中，栅极电介质层130包括高K（介电常数）材料，其实例包括但不限于诸如Ta2O5、BaTiO3、HfO2、ZrO2、Al2O3的金属氧化物、诸如HfSixOy或HfSixOyNz的金属硅酸盐、以及其层的组合。高K介电材料具有大于约10的相对介电系数。在一个实例中，栅极电介质层130为约0.5nm到约1.5nm厚。栅电极135被分开距离D1。在一个实例中，D1为约80nm到约260nm。间隔物140可以是通过沉积毯覆保形层（blanket conformal layer）并接着进行反应离子蚀刻（RIE）而制成的，以从水平表面去除保形层，而垂直表面上的保形层未被去除或被部分去除。
图1还示出了可选的源极/漏极扩展区145。S/D扩展区是在间隔物形成之前通过掺杂剂物类的倾斜（以相对于顶表面130的小于90°的角度）离子注入形成的。对于PFET，掺杂剂物类是P型。对于NFET，掺杂剂物类是N型。在一个实例中，源极/漏极扩展区的掺杂剂浓度为约1E20atm/cm3到约3E20atm/cm3。源极/漏极扩展区14在硅层中延伸距离D2。在一个实例中，D2为约10nm到约20nm。
在图2中，通过例如RIE在硅层105中蚀刻出沟槽150，该RIE相对于栅电极120和间隔物140对硅有选择性。或者，在RIE期间可以用保护层来保护栅电极120和/或间隔物140。在图2的实例中，沟槽150未延伸到掩埋电介质层115，而是使硅层105的区域151居于底部152与掩埋电介质层115的顶表面153之间。优选地，沟槽150不延伸到掩埋电介质层150。这是为了防止后续的掺杂工艺掺杂和/或损伤掩埋电介质层115，由此通过提供相邻体之间的电流路径或者甚至穿通掩埋电介质层来产生到衬底10的电流泄漏路径，使得掩埋电介质层电泄漏。区域151具有厚度T2。在一个实例中，T2为约10nm到约20nm。
尽管在图2中，沟槽底部152是平坦的，它们可以是如图2A的圆形的，其中，沟槽150A具有圆形底部152A。
在图3A中，执行掺杂剂物类“X”的离子注入以形成掺杂区域155，该掺杂区域邻接掩埋电介质层115。对于PFET，掺杂剂物类X是P型，对于NFET，掺杂剂物类X是N型。或者，如图3B所示，离子注入不邻接掩埋电介质层115。热退火步骤或者后续工艺引起的约700℃以上的加热通过掺杂剂物类的热扩散而将离子注入的掺杂区域155A扩展为邻接掩埋电介质层115。同样地，不将离子注入扩展为邻接掩埋氧化物层115的原因是避免使掩埋氧化物层115电泄漏，如上所述。紧接在X物类离子注入之后或者在后续的步骤执行热退火。并且，由于诸如下面描述的外延沉积的后续步骤的温度和时间，不需要为了扩展掺杂区域155A的目的而单独地热退火。
对于PFET，掺杂区域155（或图3B的155A）被掺杂为P型，而对于NFET，掺杂区域155（或图3B的155A）被掺杂为N型。在一个实例中，掺杂区域155的掺杂剂浓度为约1E18atm/cm3到约5E19atm/cm3。
在图4中，在掺杂区域155上在沟槽150中形成外延层160。外延层160可以是外延硅（Si）、外延硅锗（即，锗掺杂的硅（SiGe））或外延碳化硅（即，碳掺杂的硅（SiC））。SiGe将向硅层105施加压缩应力，而SiC将向硅层105施加拉伸应力。外延Si可以基本上无应力。对于PFET或NFET，外延层160可以是轻掺杂的P型、轻掺杂的N型、零净掺杂的或本征的。外延层160的掺杂浓度小于掺杂区域155的掺杂浓度。外延层160具有厚度T3。在一个实例中，T3为约10nm到约20nm。在一个实例中，外延层160的掺杂剂类型与硅层105相同，且外延层160的掺杂剂浓度与硅层105的掺杂剂浓度大致相同。在一个实例中，外延层160的掺杂剂类型是与硅层105相反的类型，且外延层160的掺杂剂浓度与硅层105的掺杂剂浓度大致相同或者是本征的（即，沉积时未被掺杂）。在一个实例中，外延层160的掺杂剂浓度为约5E17atm/cm3到约5E18atm/cm3。
在图5中，在外延层160上在沟槽150中形成外延层165。外延层165可以是外延硅（Si）、外延硅锗（SiGe）或外延碳化硅（SiC）。SiGe将向硅层105施加压缩应力，而SiC将向硅层105施加拉伸应力。外延Si将会基本上无应力。对于PFET，外延层165被掺杂为P型，而对于NFET，外延层165被掺杂为N型。外延层165的掺杂浓度大于外延层160和掺杂区域155的掺杂浓度。外延层165具有厚度T4。在一个实例中，T4为约30nm到约50nm。在一个实例中，外延层165的掺杂剂浓度为约12E20atm/cm3到约4E20atm/cm3。优选地，外延层165的顶表面166与硅层130的顶表面130基本上共面（coplaner）。然而，顶表面166可以延伸到顶表面130上方或凹陷到顶表面130下方。在图6中，执行可选的掺杂剂物类“Y”的离子注入，以形成可选的源极/漏极170。对于PFET，掺杂剂物类Y是P型，对于NFET，掺杂剂物类Y为N型。源极/漏极170的掺杂浓度大于外延层165、外延层160和掺杂区域155的掺杂浓度。在一个实例中，源极/漏极170的掺杂剂浓度为约1E20atm/cm3到约2.5E20atm/cm3。Y物类离子注入的深度D3必须足够浅，使得在制造过程期间的掺杂剂物类的所有热扩散（被称为热预算）之后，在源极/漏极170与掺杂区域155之间保留轻度（例如，小于约1E19atm/cm3）的净掺杂区域。
图7是根据本发明的实施例在热预算和被制造之后的相邻PFET的掺杂浓度分布的横截面表示。在图7中，各PFET175包括第一区域170A（来自图6的源极/漏极170）、具有翼145A的第二区域165A（来自图6的与源极/漏极扩展区145合并的外延层165）、第三区域160A（来自图6的外延层160）以及第四区域155B（来自图6的离子注入的掺杂区域155）。第一区域170A、第二区域165A、第三区域160A和第四区域155B的叠层包括邻接的SOI结隔离180，其中PFET175的源极/漏极主要是第一区域170A且源极/漏极扩展区是翼145A。PFET175的沟道是体190的沟道区域185。
在形成外延层165A（见图5）和图7所示的结构之间，可以执行可选的退火。在一个实例中，可选的退火是至少约1000℃的快速热退火（TRA）。该退火如果被执行，则被计入本发明的实施例的热预算中。
PFET175反映了这样的制造过程，该制造过程利用：（1）将P型源极/漏极扩展区145离子注入为轻掺杂的（例如，小于约1E19atm/cm3）N-掺杂硅层105（见图1），（2）穿过沟槽155的底部将P型离子注入到硅层105中（见图3A），（3）本征外延硅沉积（见图4的160），（4）P掺杂的外延硅沉积（见图6的165），以及（5）P型源极/漏极离子170注入（见图6）。第一区域170A、第二区域165A和第四区域155B被掺杂为P型。第三区域是本征的到N型，并且体190和沟道区域1185为N型。第一区域170A中的掺杂剂的浓度大于第二区域165A、第三区域160A和第四区域155B的掺杂剂浓度。第二区域165A中的掺杂剂的浓度大于第三区域160A和第四区域155B的掺杂剂浓度。第四区域155B中的掺杂剂的浓度大于第三区域160A的掺杂剂浓度。
在图7的实例中，第一区域170A的掺杂剂浓度为约2E20atm/cm3。第二区域165A的掺杂剂浓度为约1E20atm/cm3到约5E19atm/cm3，随着进入硅层105的深度的增加，该浓度降低。第四区域155B的掺杂剂浓度为约5E18atm/cm3到约2E19atm/cm3。第三区域160A、体190和沟道区域195的掺杂剂浓度为约5E17atm/cm3到约5E18atm/cm3。硅层105的厚度为约80nm，且沟道长度为约30nm。
在图7的实例中，由于第三区域160A中的低掺杂剂浓度（其具有第一到第四区域中的任一个的最低掺杂剂浓度），短沟道效应若未被消除则被降低。这是因为，由于第三区域160A不会为源极/漏极耗尽层贡献任何P型掺杂剂物类，本发明的邻接的SOI结隔离工艺不会增加源极/漏极的耗尽层宽度。
在第一、第二、第三和第四区域的掺杂剂类型相同的实例中。第三区域的掺杂剂浓度很低，以致其不会贡献任何显著量的P型掺杂剂，且因此不会使源极/漏极的耗尽层宽度以任何显著的程度增加（例如，小于约10%的耗尽层宽度增加）。
在第一、第二、第三和第四区域170A、165A和155B的净掺杂剂类型为相同净掺杂剂类型并且第三区域160A和体185的净掺杂剂类型为相同掺杂剂类型但与第一、第二、第三和第四区域的掺杂剂类型相反的实例中，发现在相邻的体185之间测量的电阻R在第一实例中大于约1E9欧姆/微米且在第二实例中大于约1E11。这表明在相邻体之间没有电流泄漏。这是出乎意料的结果，因为图7的检查（inspection）表明相邻PFET175的体185通过共享的第三区域160A而连接。因此本领域普通技术人员将预期，由于体185和第三区域160A被掺杂为相同的类型，电流将从相邻体185流过相应的共享的第三区域160A。但这不是所发现的情况。所发现的情况正相反，实际上没有电流在相邻体185之间流过共享的第三区域160A。基于器件技术计算机辅助设计（TCAD）分析，相信对于PFET，第三区域160A被如此电子耗尽，以致它们表现为好像它们是P型，或者对于NFET，第三区域160A被如此空穴耗尽，以致它们表现为好像它们是N型。当发现根据本发明的实施例制造的实际器件具有这样出乎意料地低的体到体电流泄漏时，应用TCAD。
尽管图7示例了示例性PFET，但通过在图7中将以上讨论的所有出现P的地方改为N，则图7将表示NFET。
表I示例了根据本发明的实施例的可在邻接的SOI结隔离以及使用邻接的SOI结隔离的NFET和PFET中利用的掺杂浓度和掺杂剂类型的各种组合。
表I
Figure BDA00003158383500101
其中，符号(++),(+),(o)和(-)表示从(++)到(+)到(o)到(-)降低的掺杂剂浓度，并且P表示P型掺杂剂且N表示N型掺杂剂。注意，在表I中，无论在哪里出现“本征”时，都可以替代“净零掺杂”（即，相等浓度的N和P型掺杂剂）。
应该理解，尽管掺杂浓度是“净掺杂浓度”|NA-ND|，对在第一、第二、第三、第四区域以及硅层中可允许的总浓度NA+ND有限制。对于硅层105，优选地NA+ND不大于约1E19atm/cm3。对于第四区域155B，优选地NA+ND不大于约5E19atm/cm3。对于第三区域160A，优选地NA+ND不大于约5E19atm/cm3。
因此，本发明的实施例提供了邻接的SOI结隔离结构和器件以及制造邻接的SOI结隔离和器件的方法，其是可缩放的（减小的沟道长度）而没有伴随的缩放带来的短沟道效应，同时仍保持相邻FET的体之间或在邻接的SOI结隔离的相反侧上的区域之间的优良电隔离。
为了便于对本发明的理解而在上面给出了对本发明的实施例的描述。将理解，本发明不限于这里描述的特定实施例，而是可以有各种修改、重新布置和替换，这对于本领域技术人员将变得明显，而不偏离本发明的范围。因此，所附权利要求旨在覆盖落在本发明的真实精神和范围内的所有这样的修改和改变。

Claims (25)

1.一种结构，包括：
在绝缘体上硅衬底的掩埋氧化物层上的硅层；
所述硅层中的沟槽，其从所述硅层的顶表面延伸到所述硅层中，所述沟槽未延伸到所述掩埋氧化物层；
所述硅层中的掺杂区域，其位于所述沟槽的底部与所述掩埋氧化物层之间且邻接所述沟槽的底部和所述掩埋氧化物层，所述第一掺杂区域被掺杂为第一掺杂剂浓度；
在所述沟槽的底部的第一外延层，其被掺杂为第二掺杂剂浓度；
在所述沟槽中的所述第一外延层上的第二外延层，其被掺杂为第三掺杂剂浓度；并且
其中，所述第三掺杂剂浓度大于所述第一和第二掺杂剂浓度，且所述第一掺杂剂浓度大于所述第二掺杂剂浓度。
2.如权利要求1所述的结构，其中，所述掺杂区域、所述第一外延层和所述第二外延层都被掺杂为相同的掺杂剂类型。
3.如权利要求1所述的结构，其中，所述掺杂区域和所述第一外延层被掺杂为第一掺杂剂类型，且所述第二外延层被掺杂为第二相反的掺杂剂类型。
4.如权利要求1所述的结构，其中，所述掺杂区域和所述第一外延层被掺杂为第一掺杂剂类型，且所述第二外延层是零净掺杂的或本征的。
5.如权利要求1所述的结构，还包括：
另外的掺杂区域，其被掺杂为第四掺杂剂浓度，位于所述第二外延层的上部区域中且邻接所述第二外延层的顶表面，所述第四掺杂剂浓度大于所述第三掺杂剂浓度。
6.如权利要求5所述的结构，其中：
(i)所述掺杂区域、所述另外的掺杂区域、所述第一外延层和所述第二外延层都被掺杂为相同的掺杂剂类型；或者
(ii)所述掺杂区域、所述另外的掺杂区域和所述第一外延层被掺杂为第一掺杂剂类型，且所述第二外延层被掺杂为第二相反的掺杂剂类型；或者
(iii)所述掺杂区域、所述另外的掺杂区域和所述第一外延层被掺杂为第一掺杂剂类型，且所述第二外延层是零净掺杂的或本征的。
7.一种场效应晶体管，包括：
在绝缘体上硅（SOI）衬底的掩埋氧化物层上的硅层；
第一和第二邻接的SOI结隔离，其位于所述硅层中的沟道区域的相反侧上，每个邻接的SOI结隔离包括：
所述硅层中的沟槽，其从所述硅层的顶表面延伸到所述硅层中，所述沟槽未延伸到所述掩埋氧化物层；
所述硅层中的掺杂区域，其位于所述沟槽的底部与所述掩埋氧化物层之间且邻接所述沟槽的底部和所述掩埋氧化物层，所述第一掺杂区域被掺杂为第一掺杂剂浓度；
在所述沟槽的底部的第一外延层，其被掺杂为第二掺杂剂浓度；
在所述沟槽中的所述第一外延层上的第二外延层，其被掺杂为第三掺杂剂浓度；并且
其中，所述第三掺杂剂浓度大于所述第一和第二掺杂剂浓度，且所述第一掺杂剂浓度大于所述第二掺杂剂浓度；以及
在所述硅层的顶表面上的栅极电介质层，其位于所述第一和第二邻接的SOI结隔离之间；
在所述栅极电介质上的栅电极；
其中，所述掺杂区域以及所述第一和第二邻接的SOI结隔离的所述第二外延层都被掺杂为相同的掺杂剂类型，且所述第一和第二邻接的SOI结隔离之间的所述硅层的体区域被掺杂为第二相反的掺杂剂类型。
8.如权利要求7所述的场效应晶体管，其中，所述第一和第二邻接的SOI结隔离的所述第一外延层被掺杂为所述第一掺杂剂类型。
9.如权利要求7所述的场效应晶体管，其中，所述第一和第二邻接的SOI结隔离的所述第一外延层被掺杂为所述第二类型。
10.如权利要求7所述的场效应晶体管，其中，所述第一和第二邻接的SOI结隔离的所述第二外延层是零净掺杂的或本征的。
11.如权利要求7所述的场效应晶体管，还包括：
第一源极/漏极扩展区，其位于所述栅电极下方，并邻接所述第一邻接的SOI结隔离的所述第一外延层；
第二源极/漏极扩展区，其位于所述栅电极下方，并邻接所述第一邻接的SOI结隔离的所述第二外延层；并且
其中，所述第一和第二源极/漏极扩展区被掺杂为所述第一掺杂剂类型。
12.如权利要求7所述的场效应晶体管，还包括：
第一源极/漏极区域，其位于所述第一邻接的SOI结隔离的所述第二外延层中，所述第一源极/漏极被掺杂为第四掺杂剂浓度并邻接所述第二外延层的顶表面，所述第四掺杂剂浓度大于所述第三掺杂剂浓度；
第二源极/漏极区域，其位于所述第二邻接的SOI结隔离的所述第二外延层中，所述第二源极/漏极被掺杂为所述第四掺杂剂浓度并邻接所述第二外延层的顶表面；并且
其中，所述第四掺杂剂浓度大于所述第三掺杂剂浓度。
13.如权利要求12所述的场效应晶体管，还包括：
第一源极/漏极扩展区，其位于所述栅电极下方，并邻接所述第一源极/漏极；
第二源极/漏极扩展区，其位于所述栅电极下方，并邻接所述第二源极/漏极；并且
其中，所述第一和第二源极/漏极扩展区被掺杂为所述第一掺杂剂类型。
14.如权利要求7所述的场效应晶体管，其中，所述第一和第二邻接的SOI结隔离的所述第一外延层以及所述第一和第二邻接的SOI结隔离的所述第二外延层中的每一者独立地包含硅，并且(i)不包含其他IV族原子，或者(ii)包含锗，或者(iii)包含碳。
15.一种方法，包括：
在绝缘体上硅衬底的掩埋氧化物层上设置硅层；
在所述硅层中蚀刻沟槽，所述沟槽从所述硅层的顶表面延伸到所述硅层中，所述沟槽未延伸到所述掩埋氧化物层；
将掺杂剂物类离子注入到所述沟槽的所述底部下方的所述硅层中以在所述硅层中形成掺杂区域，所述第一掺杂区域被掺杂为第一浓度；
执行第一外延沉积以在所述沟槽的底部形成第一外延层，所述第一外延层被掺杂为第二浓度；
执行第二外延沉积以在所述沟槽中的所述第一外延层上形成第二外延层，所述第二外延层被掺杂为第三浓度；并且
其中，所述第三浓度大于所述第一和第二浓度，且所述第一浓度大于所述第二浓度。
16.如权利要求15所述的方法，其中，在所述离子注入所述掺杂区域之后，所述掺杂区域邻接所述掩埋氧化物层。
17.如权利要求15所述的方法，包括：
在所述离子注入所述掺杂区域之后且在形成所述第一外延硅层之前，所述掺杂区域不邻接所述掩埋氧化物层。
将所述掺杂区域加热到至少700℃的温度，在所述加热之后，所述掺杂区域邻接所述掩埋氧化物层。
18.如权利要求15所述的方法，其中：
(i)所述掺杂区域、所述第一外延层和所述第二外延层都被掺杂为相同的掺杂剂类型；或者
(ii)所述掺杂区域和所述第一外延层被掺杂为第一掺杂剂类型，且所述第二外延层被掺杂为第二相反的掺杂剂类型；或者
(iii)所述掺杂区域和所述第一外延层被掺杂为第一掺杂剂类型，且所述第二外延层是零净掺杂的或本征的。
19.如权利要求15所述的方法，还包括：
将掺杂剂物类离子注入到所述第二外延层的上部区域中以形成被掺杂为第四掺杂剂浓度的另外的掺杂区域，所述另外的掺杂区域从所述第二外延层的顶表面延伸到所述第二外延层中的距离小于所述第二外延层的厚度，所述第四掺杂剂浓度大于所述第三掺杂剂浓度。
20.如权利要求15所述的方法，其中：
(i)所述另外的掺杂区域、所述第一外延层和所述第二外延层都被掺杂为相同的掺杂剂类型；或者
(ii)所述掺杂区域、所述另外的掺杂区域和所述第一外延层被掺杂为第一掺杂剂类型，且所述第二外延层被掺杂为第二相反的掺杂剂类型；或者
(iii)所述掺杂区域、所述另外的掺杂区域和所述第一外延层被掺杂为第一掺杂剂类型，且所述第二外延层是零净掺杂的或本征的。
21.如权利要求15所述的方法，其中，所述第一外延硅层和所述第二外延层中的每一者独立地包含硅并且(i)不包含其他IV族原子，或者(ii)包含锗，或者(iii)包含碳。
22.如权利要求15所述的方法，还包括：
在所述硅层中蚀刻所述沟槽之前，在所述硅层的顶表面上形成栅极电介质层，并在所述栅极电介质层的顶表面上形成栅电极。
23.如权利要求22所述的方法，还包括：
在所述硅层中蚀刻所述沟槽之前且在形成所述栅极电介质层和所述栅电极之后，在所述栅电极的相反侧上将源极/漏极扩展区离子注入到所述硅层中，所述源极/漏极扩展区在所述栅电极下方延伸并通过所述栅电极下方的所述硅层的沟道区域而被分隔，所述源极/漏极扩展区被掺杂，所述源极/漏极扩展区被掺杂为所述第一掺杂剂类型。
24.如权利要求22所述的方法，还包括：
在执行所述第二外延层之后，在所述栅电极的相反侧上将源极/漏极离子注入到所述第二外延层的上部区域中，所述源极/漏极被掺杂为第四掺杂剂浓度，所述源极/漏极被掺杂为所述第一掺杂剂类型，所述源极/漏极从所述第二外延层的顶表面延伸到所述第二外延层中的距离小于所述第二外延层的厚度，所述第四掺杂剂浓度大于所述第三掺杂剂浓度。
25.如权利要求24所述的方法，还包括：
在所述硅层中蚀刻所述沟槽之前且在形成所述栅极电介质层和所述栅电极之后，在所述栅电极的相反侧上将源极/漏极扩展区离子注入到所述硅层中，所述源极/漏极扩展区在所述栅电极下方延伸并通过所述栅电极下方的所述硅层的沟道区域而被分隔，所述源极/漏极扩展区被掺杂，所述源极/漏极扩展区被掺杂为所述第一掺杂剂类型。
CN201180053813.1A 2010-11-10 2011-11-10 邻接的soi结隔离结构和器件以及制造方法 Active CN103210493B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/943,084 2010-11-10
US12/943,084 US8741725B2 (en) 2010-11-10 2010-11-10 Butted SOI junction isolation structures and devices and method of fabrication
PCT/US2011/060084 WO2012064912A2 (en) 2010-11-10 2011-11-10 Butted soi junction isolation structures and devices and method of fabrication

Publications (2)

Publication Number Publication Date
CN103210493A true CN103210493A (zh) 2013-07-17
CN103210493B CN103210493B (zh) 2016-01-06

Family

ID=46018798

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180053813.1A Active CN103210493B (zh) 2010-11-10 2011-11-10 邻接的soi结隔离结构和器件以及制造方法

Country Status (6)

Country Link
US (2) US8741725B2 (zh)
JP (1) JP2014500621A (zh)
CN (1) CN103210493B (zh)
DE (1) DE112011103730B4 (zh)
GB (1) GB2497259B (zh)
WO (1) WO2012064912A2 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097520A (zh) * 2014-05-04 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN108695161A (zh) * 2017-04-07 2018-10-23 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109950314A (zh) * 2017-12-21 2019-06-28 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN112204459A (zh) * 2018-02-27 2021-01-08 洛克利光子有限公司 电吸收调制器

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8741725B2 (en) 2010-11-10 2014-06-03 International Business Machines Corporation Butted SOI junction isolation structures and devices and method of fabrication
US8338279B2 (en) 2011-03-30 2012-12-25 International Business Machines Corporation Reduced pattern loading for doped epitaxial process and semiconductor structure
US9006827B2 (en) * 2011-11-09 2015-04-14 International Business Machines Corporation Radiation hardened memory cell and design structures
US9142642B2 (en) * 2012-02-10 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for doped SiGe source/drain stressor deposition
US9236257B2 (en) * 2013-03-13 2016-01-12 Varian Semiconductor Equipment Associates, Inc. Techniques to mitigate straggle damage to sensitive structures
US9165944B2 (en) 2013-10-07 2015-10-20 Globalfoundries Inc. Semiconductor device including SOI butted junction to reduce short-channel penalty
US9209200B2 (en) 2013-10-18 2015-12-08 Globalfoundries Inc Methods for forming a self-aligned maskless junction butting for integrated circuits
US9385117B2 (en) * 2013-12-31 2016-07-05 Texas Instruments Incorporated NPN heterojunction bipolar transistor in CMOS flow
US10008383B2 (en) * 2014-03-10 2018-06-26 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9136321B1 (en) * 2014-04-30 2015-09-15 International Business Machines Corporation Low energy ion implantation of a junction butting region
EP3140680B1 (en) * 2014-05-07 2021-04-21 WiTricity Corporation Foreign object detection in wireless energy transfer systems
US9627480B2 (en) 2014-06-26 2017-04-18 Globalfoundries Inc. Junction butting structure using nonuniform trench shape
US9691669B1 (en) * 2015-08-28 2017-06-27 Pdf Solutions, Inc. Test structures and methods for measuring silicon thickness in fully depleted silicon-on-insulator technologies
US9905688B2 (en) * 2016-01-28 2018-02-27 Texas Instruments Incorporated SOI power LDMOS device
US10177243B1 (en) * 2017-06-19 2019-01-08 Nxp B.V. Extended drain NMOS transistor with buried P type region
CN109300789B (zh) * 2017-07-25 2021-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10510886B2 (en) * 2017-10-26 2019-12-17 Samsung Electronics Co., Ltd. Method of providing reacted metal source-drain stressors for tensile channel stress
US20220246756A1 (en) * 2021-01-29 2022-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07335888A (ja) * 1994-06-13 1995-12-22 Samsung Electron Co Ltd シリコンオンインシュレータトランジスタ
US5683934A (en) * 1994-09-26 1997-11-04 Motorola, Inc. Enhanced mobility MOSFET device and method
US6495402B1 (en) * 2001-02-06 2002-12-17 Advanced Micro Devices, Inc. Semiconductor-on-insulator (SOI) device having source/drain silicon-germanium regions and method of manufacture
US20040026746A1 (en) * 2002-08-09 2004-02-12 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US20040094802A1 (en) * 2001-12-10 2004-05-20 Hynix Semiconductor Inc. Semiconductor device and method of forming the same
CN1741277A (zh) * 2004-08-27 2006-03-01 株式会社瑞萨科技 半导体装置及其制造方法
US20090026552A1 (en) * 2007-07-27 2009-01-29 Da Zhang Method for forming a transistor having gate dielectric protection and structure
US20090256201A1 (en) * 2008-04-10 2009-10-15 Advanced Micro Devices, Inc. Metal oxide semiconductor transistor with reduced gate height, and related fabrication methods

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5057443A (en) * 1988-06-29 1991-10-15 Texas Instruments Incorporated Method for fabricating a trench bipolar transistor
US6452233B1 (en) * 1999-03-23 2002-09-17 Citizen Watch Co., Ltd. SOI device having a leakage stopping layer
US7534689B2 (en) * 2006-11-21 2009-05-19 Advanced Micro Devices, Inc. Stress enhanced MOS transistor and methods for its fabrication
JP5141029B2 (ja) * 2007-02-07 2013-02-13 富士通セミコンダクター株式会社 半導体装置とその製造方法
US7544997B2 (en) 2007-02-16 2009-06-09 Freescale Semiconductor, Inc. Multi-layer source/drain stressor
US7553717B2 (en) * 2007-05-11 2009-06-30 Texas Instruments Incorporated Recess etch for epitaxial SiGe
US7736957B2 (en) * 2007-05-31 2010-06-15 Freescale Semiconductor, Inc. Method of making a semiconductor device with embedded stressor
US7737498B2 (en) * 2008-05-07 2010-06-15 International Business Machines Corporation Enhanced stress-retention silicon-on-insulator devices and methods of fabricating enhanced stress retention silicon-on-insulator devices
WO2010086154A1 (en) * 2009-01-30 2010-08-05 5Advanced Micro Devices, Inc In situ formed drain and source regions including a strain inducing alloy and a graded dopant profile
US8299453B2 (en) 2009-03-03 2012-10-30 International Business Machines Corporation CMOS transistors with silicon germanium channel and dual embedded stressors
US8741725B2 (en) 2010-11-10 2014-06-03 International Business Machines Corporation Butted SOI junction isolation structures and devices and method of fabrication

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07335888A (ja) * 1994-06-13 1995-12-22 Samsung Electron Co Ltd シリコンオンインシュレータトランジスタ
US5683934A (en) * 1994-09-26 1997-11-04 Motorola, Inc. Enhanced mobility MOSFET device and method
US6495402B1 (en) * 2001-02-06 2002-12-17 Advanced Micro Devices, Inc. Semiconductor-on-insulator (SOI) device having source/drain silicon-germanium regions and method of manufacture
US20040094802A1 (en) * 2001-12-10 2004-05-20 Hynix Semiconductor Inc. Semiconductor device and method of forming the same
US20040026746A1 (en) * 2002-08-09 2004-02-12 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
CN1741277A (zh) * 2004-08-27 2006-03-01 株式会社瑞萨科技 半导体装置及其制造方法
US20090026552A1 (en) * 2007-07-27 2009-01-29 Da Zhang Method for forming a transistor having gate dielectric protection and structure
US20090256201A1 (en) * 2008-04-10 2009-10-15 Advanced Micro Devices, Inc. Metal oxide semiconductor transistor with reduced gate height, and related fabrication methods

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097520A (zh) * 2014-05-04 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105097520B (zh) * 2014-05-04 2018-09-07 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN108695161A (zh) * 2017-04-07 2018-10-23 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109950314A (zh) * 2017-12-21 2019-06-28 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN109950314B (zh) * 2017-12-21 2023-01-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN112204459A (zh) * 2018-02-27 2021-01-08 洛克利光子有限公司 电吸收调制器

Also Published As

Publication number Publication date
US8741725B2 (en) 2014-06-03
US20140203359A1 (en) 2014-07-24
WO2012064912A3 (en) 2012-07-19
GB201306404D0 (en) 2013-05-22
GB2497259A (en) 2013-06-05
US20120112280A1 (en) 2012-05-10
DE112011103730T5 (de) 2013-09-26
US9105718B2 (en) 2015-08-11
WO2012064912A2 (en) 2012-05-18
CN103210493B (zh) 2016-01-06
JP2014500621A (ja) 2014-01-09
DE112011103730B4 (de) 2016-06-09
GB2497259B (en) 2013-12-11

Similar Documents

Publication Publication Date Title
CN103210493B (zh) 邻接的soi结隔离结构和器件以及制造方法
Cheng et al. High performance extremely thin SOI (ETSOI) hybrid CMOS with Si channel NFET and strained SiGe channel PFET
CN100524826C (zh) 具有应力器件沟道的半导体结构及其形成方法
KR100968182B1 (ko) 고이동도 벌크 실리콘 ｐｆｅｔ
US10079279B2 (en) FET with local isolation layers on S/D trench sidewalls
CN103038721B (zh) 具有穿通抑制的先进晶体管
EP2680312B1 (en) High breakdown voltage LDMOS device
CN101295733A (zh) 半导体元件
CN107045987A (zh) 具有在源极/漏极区域中的扩散阻挡层的设备
US9691899B2 (en) Semiconductor structure and method for manufacturing the same
US10199392B2 (en) FinFET device having a partially dielectric isolated fin structure
JP2014038898A (ja) 半導体装置
CN103187297B (zh) 鳍式场效应晶体管的制作方法
US9401425B2 (en) Semiconductor structure and method for manufacturing the same
US20090152670A1 (en) Semiconductor device and method of fabricating the same
US9406569B2 (en) Semiconductor device having diffusion barrier to reduce back channel leakage
CN103762177A (zh) 具有嵌入式硅锗源漏区域的场效应晶体管中邻近效应的减少
CN103715087B (zh) 鳍式场效应晶体管及其制造方法
CN103794501A (zh) 晶体管及其形成方法
CN105742282A (zh) 半导体器件及其制造方法
CN104103688A (zh) 具有穿通势垒和泄漏保护区的fin-fet晶体管
US20130302962A1 (en) Mosfet with thin semiconductor channel and embedded stressor with enhanced junction isolation and method of fabrication
US10950726B2 (en) Semiconductor device, CMOS circuit, and electronic apparatus with stress in channel region
CN106409678A (zh) 晶体管及其形成方法
KR20120120038A (ko) 모스 반도체 디바이스 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171031

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171031

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20210409

Address after: Hsinchu City, Taiwan, China

Patentee after: Taiwan Semiconductor Manufacturing Co.,Ltd.

Address before: Grand Cayman Islands

Patentee before: GLOBALFOUNDRIES INC.

TR01 Transfer of patent right