CN101295733A - 半导体元件 - Google Patents

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Abstract

一种包括局部应变条的半导体元件。凹槽形成于栅极电极的相对侧边，因此，凹槽通过闲置间隙壁与栅极电极偏移，于凹槽中填入应力导引层；移除闲置凹槽，并形成轻掺杂漏极。接着，形成新的间隙壁，且使应力导引层产生凹陷，可进行一个或是多个注入步骤，以形成源极/漏极区。在一个实施例中，PMOS晶体管可和一个或多个NMOS晶体管形成于相同的基底上，亦可于PMOS晶体管和/或NMOS晶体管上方，形成双蚀刻停止层。本发明利用不同属性的应力层接触邻近的电流沟道来增加元件性能。可减少结漏电流，并且通过使源极/漏极区形成凹槽和增加硅化物形成面积，增加硅化区的接触面积，并降低电阻。

Description

半导体元件
技术领域
本发明涉及一种半导体元件，且特别涉及一种金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor，以下可简称MOSFET)和其制造方法。
背景技术
在过去的数年间，金属氧化物半导体场效应晶体管持续进行尺寸微缩(包括栅极长度和栅极氧化层厚度的缩减)，因此使其持续改进速度、性能、电路密度和单位功能的成本。金属氧化物半导体场效应晶体管应用于部分半导体基底中的应变沟道区，以进一步增进晶体管的性能。于沟道区产生应变可使载子的移动速率增加，因此可使N沟道金属氧化物半导体场效应晶体管(NMOSFET)和P沟道金属氧化物半导体场效应晶体管(PMOSFET)增加性能。一般来说，N型金属氧化物半导体场效应晶体管的N沟道会沿源极至漏极方向施加伸张应力，以利增加电子移动率，P型金属氧化物半导体场效应晶体管的P沟道沿源极至漏极方向施加压缩应力，以增加空穴移动率。现已发展出许多导引应变至晶体管沟道区的方法。
另一方法于基底的源极/漏极区制作出凹槽，以导引应变至沟道区，举例来说，针对PMOS元件可于凹槽区中外延成长例如SiGe的应力导引层，以导引应变至沟道(应力导引层延伸至基底的表面上)。此方法可通过在成长工艺中的调整锗浓度增加型变应力，然而，于凹槽中增加锗浓度会产生工艺的挑战。例如，在外延成长工艺中，增加锗浓度会导致硅锗层中较高的差排(dislocation)和缺陷密度，而工艺的选择性变差和沉积工艺范围亦是考量之一。
在于源极/漏极区的凹槽中，亦可使用蚀刻停止层制作应力导引层。在此方法中，此层形成于晶体管上方，如此可利用此应力层施加应力于其下晶体管的沟道区。NMOS元件和PMOS元件的蚀刻停止层可不同，其称为双接触蚀刻停止层(dual contact etch stop layer，以下可简称D-CESL)。
然而，升高(raised)的源极/漏极区会缓冲蚀刻停止层的效果，和降低蚀刻停止层的应力影响。
发明内容
根据上述问题，本发明目的为提供一种新颖的导引应变至沟道区的方法，以改善晶体管性能。
本发明提供一种半导体元件。第一栅极电极位于基底上。多个第一间隙壁位于第一栅极电极两侧的基底上。多个第一源极/漏极区位于第一栅极电极两侧的基底中，其中第一间隙壁延伸至少部分的第一源极/漏极区上方，延伸超出第一间隙壁的第一源极/漏极区是凹陷，因此，定义多个第一凹槽部分。
根据本发明的半导体元件，还包括蚀刻停止层，位于所述多个第一源极/漏极区的第一凹槽部分的上方。
根据本发明的半导体元件，其中所述蚀刻停止层为应力薄膜。
根据本发明的半导体元件，其中至少所述多个第一源极/漏极区的第一凹槽部分包括外延成长材料。
根据本发明的半导体元件，其中所述外延成长材料延伸至所述多个第一间隙壁下，且在所述多个第一间隙壁下的部分较所述多个第一凹槽部分中的部分高。
根据本发明的半导体元件，其中所述第一栅极电极、所述多个第一间隙壁和所述多个第一源极/漏极区形成PMOS晶体管。
根据本发明的半导体元件，其中所述多个第一源极/漏极区的第一凹槽部分为硅化。
根据本发明的半导体元件，还包括第二栅极电极，形成于所述基底上，所述第二栅极电极包括多个第二间隙壁和多个第二源极/漏极区，位于所述第二栅极电极两侧的基底上，所述多个第二源极/漏极区具有第二凹槽部分，所述多个第二间隙壁不延伸至所述第二凹槽部分上方，所述多个第二源极/漏极区不是外延成长材料。
本发明提供一种半导体元件，包括：基底；第一栅极电极，位于所述基底上；多个外延成长区，位于所述第一栅极电极两侧，所述多个外延成长区与所述第一栅极电极偏移；多个第一间隙壁，位于所述第一栅极电极两侧，所述多个第一间隙壁延伸至少部分的所述多个外延成长区上方，延伸超出所述多个第一间隙壁的所述多个外延成长区的表面，具有第一凹槽部分，凹陷低于所述基底的主表面；及多个第一源极/漏极区，位于所述第一栅极电极的两侧边，至少所述多个第一源极/漏极区的部分形成于所述多个外延成长区中。
根据本发明的半导体元件，还包括蚀刻停止层，位于所述多个凹陷的外延成长区上方。
根据本发明的半导体元件，其中所述蚀刻停止层为应力薄膜。
根据本发明的半导体元件，其中至少部分的外延成长区为硅化。
根据本发明的半导体元件，其中所述第一栅极电极、所述多个第一间隙壁和所述多个第一源极/漏极区形成PMOS晶体管。
根据本发明的半导体元件，还包括第二栅极电极，形成于所述基底上，所述第二栅极电极包括多个第二间隙壁和多个第二源极/漏极区，位于所述第二栅极电极两侧的基底上，所述多个第二源极/漏极区具有第二凹槽部分，所述多个第二间隙壁不延伸至所述第二凹槽部分上方，所述多个第二源极/漏极区不是外延成长形成。
本发明提供一种半导体元件。第一晶体管形成于基底上，第一晶体管包括第一栅极电极、多个第一间隙壁和多个第一源极/漏极区。第二晶体管形成于基底上，第二晶体管包括第二栅极电极、多个第二间隙壁和多个第二源极/漏极区，其中第一源极/漏极区和第二源极/漏极区中，仅有其中一个包括外延成长区，第一源极/漏极区和第二源极/漏极区均包括凹槽区，因此，延伸超出第一间隙壁的第一源极/漏极区的顶部表面凹陷至低于第一间隙壁下的第一源极/漏极区的顶部表面，且延伸超出第二间隙壁的第二源极/漏极区的顶部表面凹陷至低于第二间隙壁下的第二源极/漏极区的顶部表面。
根据本发明的半导体元件，还包括蚀刻停止层，分别位于延伸超出所述多个第一间隙壁的所述多个第一源极/漏极区上方，和延伸超出所述多个第二间隙壁的所述多个第二源极/漏极区上方。
根据本发明的半导体元件，其中所述蚀刻停止层为应力薄膜。
根据本发明的半导体元件，其中至少部分的外延成长区为硅化。
根据本发明的半导体元件，其中所述第一晶体管是PMOS晶体管，所述第二晶体管是NMOS晶体管。
根据本发明的半导体元件，其中部分的位于所述多个第一间隙壁或第二间隙壁下的外延成长区的厚度，比没有被所述多个第一间隙壁或第二间隙壁覆盖的部分所述外延成长区厚。
附图说明
图1～图11揭示本发明一个实施例具有应变沟道区的半导体元件的制造方法。
其中，附图标记说明如下：
100～基底；              102～浅沟槽绝缘/STI；
110～栅极绝缘层；        112～栅极电极；
114～第一掩模；          210～第一介电层；
212～第二介电层；        310～凹槽区；
312～光致抗蚀剂材料；    314～第一组间隙壁；
410～应力导引层；        610～PMOS的LDD区；
612～NMOS的LDD区；       710～第二组间隙壁；
910～掩模层；            1010～P型源极/漏极区；
1012～N型源极/漏极区；   1020～硅化区；
1110～PMOS区的蚀刻停止层；
1112～NMOS区的蚀刻停止层。
具体实施方式
以下详细讨论本发明较佳实施例的制造和使用，然而，根据本发明的概念，其可包括或运用于更广泛的技术范围。须注意的是，实施例仅用以揭示本发明制造和使用的特定方法，并不用以限定本发明。
图1～图11揭示本发明一个实施例具有应变沟道区的半导体元件的制造方法，本发明所揭示的实施例可用于各种电路。首先，请参照图1，其显示本发明一个实施例的包括PMOS区105和NMOS区107的部分基底100。基底100可包括硅块材、掺杂或未掺杂的半导体层，或绝缘层上有半导体(SOI)的有源层。一般来说，绝缘层上有半导体的结构是于绝缘层上设置例如硅的半导体层，绝缘层可以例如是埋藏氧化(buried oxide，BOX)层或氧化硅层，且绝缘层设置于基底(一般为硅或玻璃基底)上。另外，本实施例可使用其它基底，例如多层或梯度的基底。
NMOS区107可供后续步骤形成NMOSFET元件，基底100的PMOS区105为PMOSFET元件所在的位置。例如浅沟槽绝缘(STI)102的绝缘区可形成于基底100需要对MOSFET物理隔绝的区域。浅沟槽绝缘(STI)102可包括化学气相技术沉积的氧化硅，另外，本实施例可使用其它绝缘结构(例如热成长场氧化区field oxide，FOX)或类似的结构，或其它的材料。
如图1所示，于基底100上形成栅极绝缘层110、栅极电极112和第一掩模114，并将他们图形化。栅极绝缘层110以高介电常数材料组成较佳，例如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物或上述的组合，或类似的物质。
在栅极绝缘层110为氧化层的较佳实施例中，栅极绝缘层110可采用任何氧化工艺形成，例如：干式或湿式氧化工艺(其沉积环境可包括氧气、水气、一氧化氮或上述组合)，或化学气相沉积技术(使用四乙氧基硅烷TEOS和氧气作为前趋物)。在一个较佳实施例中，栅极绝缘层110的厚度为10埃～50埃。
较佳的栅极电极112为导电材料组成，其中导电材料可例如为金属、金属硅化物、金属氮化物、掺杂多晶硅、其它导电材料或上述组合。金属可以为钽、钛、钼、钨、铂、铝、铪或钌，金属硅化物可以为硅化钛、硅化钴、硅化镍或硅化钽，金属氮化物可以为氮化钛或氮化钽。本发明一个范例采用以下方法形成多晶硅：沉积非晶硅，其后对非晶硅进行再结晶工艺以产生多晶硅。在栅极电极是多晶硅的较佳范例中，可采用以下步骤形成栅极电极112：以低压化学气相沉积法(low pressure chemical vapor deposition，以下可简称LPCVD)沉积掺杂或非掺杂的多晶硅至约200埃～1000埃。
第一掩模114的适合材料为在后续工艺中可保护其下栅极电极112的材料。在一个实施例中，第一掩模114包括氧化物或氮化物，例如氧化硅、氮氧化硅、氮化硅或类似的物质，其可经由低压化学气相沉积法(LPCVD)或等离子体辅助化学气相沉积法(plasma enhanced chemical vapor deposition，以下可简称PECVD)沉积而成，其厚度可约为200埃～1000埃，但本发明不限于此，其可采用其它的材料和沉积其它的厚度。
使用熟悉的光刻技术图形化栅极绝缘层110和栅极电极112。一般来说，光刻工艺包括以下步骤：沉积光致抗蚀剂材料，接着对光致抗蚀剂材料进行掩模、曝光和显影的工艺。在图形化光致抗蚀剂掩模后，进行蚀刻工艺，移除栅极介电材料和栅极电极材料多余的部分，以形成图1所示的栅极绝缘层110和栅极电极112。在栅极电极材料是多晶硅和栅极介电材料是氧化物的较佳实施例中，蚀刻工艺可以是湿式蚀刻或干式蚀刻、等向性或非等向性蚀刻，但本实施例的蚀刻工艺较佳是干式蚀刻工艺。
请参照图2，于NMOS区107和PMOS区105上方形成第一介电层210和第二介电层212。第一介电层210和第二介电层212的组成材料最好经过选择，以使第一介电层210和第二介电层212的材料有高的蚀刻选择比。依此方式，在后续工艺蚀刻第二介电层212时，第一介电层210可用作蚀刻停止层。
在一个实施例中，第一介电层210为四乙氧基硅烷(TEOS)层，其可采用化学气相沉积技术，使用四乙氧基硅烷TEOS和氧气作为前趋物沉积形成，其厚度可约为20埃～50埃。在此实施例中，第二介电层212可为化学气相沉积技术或等离子体化学气相沉积技术形成的氮化硅，其厚度可约为150埃～300埃，但本发明不限于此，其可采用其它材料。
请参照图3，在蚀刻工艺后，基底100会产生凹槽区310，其中凹槽区位于PMOS区105的栅极电极112的两侧。请注意，光致抗蚀剂材料312或其它适合的掩模形成于NMOS区107上方，在形成凹槽区310时保护NMOS区107。
后续进行选择性和非等向性反应离子蚀刻工艺(RIE)，使用Cl2或CF4为反应气体，定义第一组间隙壁314于栅极电极112和第一掩模114侧壁的部分第一介电层210上，定义第一组间隙壁314的反应离子蚀刻工艺会选择性的终止于第一介电层210的顶部表面。之后，可进行例如浸泡缓冲氟化氢溶液(BHF)的步骤，移除第一介电层210的暴露部分，因此暴露位于邻接第一组间隙壁314的栅极电极112两侧的部分基底100。
本实施例采用例如非等向性蚀刻工艺形成凹槽区310，其中非等向性蚀刻工艺可以为使用氯和溴的等离子体蚀刻工艺。凹槽区的较佳深度约为100埃～1000埃。此外，可进行退火工艺，使硅迁移，以修复蚀刻所造成的损坏，并使基底表面更为平滑，以利后续的外延工艺。
图4揭示本发明一个实施例在于PMOS区105的凹槽区310中外延成长应力导引层410后的基底100。较佳的应力导引层410包括第一半导体材料和第二半导体材料，其中第一半导体材料和第二半导体材料的晶格常数不同，因此可导引应力至沟道区。在基底为硅的实施例中，第一半导体材料可以是硅，第二半导体材料可以是锗，而应力导引层410为硅锗层。本实施例可使用其它材料，例如SiC、SiGe或SiCN，外延工艺可以为化学气相沉积法(CVD)、超高真空化学气相沉积法(UHV-CVD)或分子束外延法。在一个较佳实施例中，应力导引层410的厚度约为100埃～1100埃，且延伸超出基底100表面约100埃～300埃的高度。
后续，如图5所示，移除光致抗蚀剂材料312和剩余的部分第二介电层212。光致抗蚀剂材料312可采用例如氧气等离子体干式工艺移除，或以浓缩硫酸和过氧化氢的混合物移除光致抗蚀剂材料。本实施例另可采用稀释氢氟酸、浓缩硫酸和过氧化氢的混合物或类似的溶液移除光致抗蚀剂材料312。剩余的部分第二介电层212可使用非等向性反应离子蚀刻工艺(使用Cl2或CF4为反应气体)移除。移除光致抗蚀剂材料和剩余的部分第二介电层后的半导体元件剖面如图5所示。
接着请参照图6，其揭示本发明一个实施例于PMOS区105和NMOS区107中分别形成LDD区610、612。本领域技术人员应了解可选择性形成掩模(例如光致抗蚀剂掩模)于PMOS区105和NMOS区107之一的上方，而对其它区域进行离子注入。例如在一个实施例中，在注入N型离子(例如砷或磷离子)时，可使用光致抗蚀剂掩模工艺保护PMOS区105，其中注入N型离子的较佳工艺条件如下：注入能量约为0.5KeV～3KeV，掺杂量约为5e14～2e15atoms/cm2，以于NMOS区107形成N型轻掺杂漏极(LDD)区612。在注入P型离子(例如硼或BF2离子)时，可使用另一光致抗蚀剂掩模工艺保护NMOS区107，其中注入P型离子的较佳工艺条件如下：注入能量约为1KeV～5KeV，掺杂量约为5e 14～2e 15atoms/cm2。此外，可使用退火工艺(例如快速热退火RTA)活化LDD区610、612的掺杂离子。
图7揭示形成本发明一个实施例的第二组间隙壁710。第二组间隙壁710的形成方法和组成材料可类似上述图3所揭示的第一组间隙壁314。据此，在本实施例中，第二组间隙壁710包括低压化学气相沉积法(LPCVD)或等离子体辅助化学气相沉积法(PECVD)沉积的氮化硅，且其可通过反应离子蚀刻工艺RIE(可使用Cl2或CF4作为工艺气体)图形化。第二组间隙壁710的宽度较佳约为300埃～600埃。
图8揭示本发明一个实施例在于PMOS区105和NMOS区107进行凹槽工艺后的基底100。凹槽工艺可例如为进行非等向性蚀刻工艺(如以氯和溴为反应物的等离子体蚀刻工艺)。凹槽区的深度d以约为晶圆主表面下100埃～200埃较佳。
图9揭示本发明一个实施例形成掩模层910和移除栅极电极112上的第一掩模114。掩模层910可由光致抗蚀剂材料或其它可提供足够蚀刻选择的其它材料组成。在一个实施例中，掩模层910的形成方法包括：沉积足够覆盖栅极电极112上方的第一掩模114的光致抗蚀剂材料，之后进行回蚀刻工艺以暴露第一掩模114。回蚀刻工艺可以为干式或湿式蚀刻工艺(例如使用稀释氢氟酸、浓缩硫酸和过氧化氢的混合物或类似溶液的湿式蚀刻工艺)。
本实施例可使用例如非等向性反应离子蚀刻工艺(使用Cl2或CF4为反应气体)或湿蚀刻工艺移除第一掩模114，请注意，此实施例亦可移除部分的第二组间隙壁710。
图10揭示本发明一个实施例于PMOS区105和NMOS区107分别形成源极/漏极区1010和1012。本领域技术人员了解可选择性的形成掩模(例如光致抗蚀剂掩模)于PMOS区105和NMOS区107两者之一上方，而对其它区域进行注入。例如，在一个实施例中，在注入N型离子(例如砷或磷离子)时，可使用光致抗蚀剂掩模工艺保护PMOS区105，其注入能量较佳约为1KeV～20KeV，掺杂量约为1e13～5e15atoms/cm2，以于NMOS区107中形成N型源极/漏极区1012。在注入P型离子(例如硼或BF2离子)时，可使用光致抗蚀剂掩模工艺保护NMOS区107，其注入能量较佳约为1KeV～15KeV，掺杂量约为1e13～5e15atoms/cm2，以形成P型源极/漏极区1010。可使用一例如快速热退火(RTA)的退火工艺，以活化源极/漏极区1010和1012的注入离子。
图10揭示本发明一个实施例形成的硅化区1020的步骤，其可包括以下步骤：以物理气相沉积法沉积一金属层(例如钛、镍、钨或钴)，接着进行退火工艺使金属层与栅极电极112和源极/漏极区反应，以形成金属硅化物，而位于其它区域(例如间隙壁710和绝缘区102)上的金属层并未反应。本实施例可使用湿蚀刻工艺选择性的移除未反应的部分金属层，若需要可进行另一退火工艺改变硅化区1020的相，以降低其阻值。
图11揭示本发明一个实施例在于PMOS区105和NMOS区107分别形成不同的应力层1110和1112后的基底100，此应力层于1110和1112用作后续工艺步骤(例如蚀刻工艺)的阻挡层，以在不产生过度蚀刻的情形下，形成穿过层间介电层(未示出)的接触洞。较佳的蚀刻停止层1110和1112包括介电材料，例如氮化硅、氮氧化硅或类似的物质。应力层1110和1112可作为导电接触的蚀刻停止层，应力层1110和1112亦可以为复合层，例如氮化硅/氧化硅，氮氧化硅/氧化硅，氮氧化硅/氮化硅或类似的物质。在一个实施例中，可以化学气相沉积法(CVD)沉积氮化硅所组成的蚀刻停止层1110和1112，其沉积环境可包括含硅及含氮的气体。蚀刻停止层1110和1112的较佳厚度约为300埃～1000埃，尤以约为500埃～800埃更佳。
在一个实施例中，蚀刻停止层1110和1112施加应力于沟道区。本范例中可选择蚀刻停止层1110的组成材料，以使施加于PMOS区105的沟道的总应力为压缩应力，以增加空穴移动率，且可选择蚀刻停止层1112的组成材料，以使施加于NMOS区107的沟道的总应力为伸张应力，以增加电子移动率。
请注意，本发明实施例于PMOS晶体管和NMOS晶体管使用的掺杂物的种类数量可不同，例如一种类型的晶体管可仅使用两种掺杂物，另一类型的晶体管可使用三种掺杂物。本发明实施例另可使用注入和注入掩模的其它组合，制作特殊应用的PMOS和/或NMOS晶体管。
本发明的实施利用不同属性的应力层接触邻近的电流沟道来增加元件性能。特别是，使源极/漏极区的应力层形成凹槽，使其上的蚀刻停止层邻近沟道区。此步骤亦可减少结漏电流，并且通过使源极/漏极区形成凹槽和增加硅化物形成面积，增加硅化区的接触面积，并降低电阻。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。举例来说，内连接可有不同结构，或根据本发明制作出其它半导体元件；另外，本发明可采用上述不同的材料。因此，本发明的保护范围，当视后附的权利要求所界定者为准。

Claims (20)

1.一种半导体元件，包括：
基底；
第一栅极电极，位于所述基底上；
多个第一间隙壁，位于所述第一栅极电极两侧的基底上；
多个第一源极/漏极区，位于所述第一栅极电极两侧的基底中，所述多个第一间隙壁延伸至少部分的所述多个第一源极/漏极区上方，延伸超出所述多个第一间隙壁的第一源极/漏极区是凹陷，因此定义多个第一凹槽部分。
2.如权利要求1所述的半导体元件，还包括蚀刻停止层，位于所述多个第一源极/漏极区的第一凹槽部分的上方。
3.如权利要求2所述的半导体元件，其中所述蚀刻停止层为应力薄膜。
4.如权利要求1所述的半导体元件，其中至少所述多个第一源极/漏极区的第一凹槽部分包括外延成长材料。
5.如权利要求4所述的半导体元件，其中所述外延成长材料延伸至所述多个第一间隙壁下，且在所述多个第一间隙壁下的部分较所述多个第一凹槽部分中的部分高。
6.如权利要求1所述的半导体元件，其中所述第一栅极电极、所述多个第一间隙壁和所述多个第一源极/漏极区形成PMOS晶体管。
7.如权利要求1所述的半导体元件，其中所述多个第一源极/漏极区的第一凹槽部分为硅化。
8.如权利要求1所述的半导体元件，还包括第二栅极电极，形成于所述基底上，所述第二栅极电极包括多个第二间隙壁和多个第二源极/漏极区，位于所述第二栅极电极两侧的基底上，所述多个第二源极/漏极区具有第二凹槽部分，所述多个第二间隙壁不延伸至所述第二凹槽部分上方，所述多个第二源极/漏极区不是外延成长材料。
9.一种半导体元件，包括：
基底；
第一栅极电极，位于所述基底上；
多个外延成长区，位于所述第一栅极电极两侧，所述多个外延成长区与所述第一栅极电极偏移；
多个第一间隙壁，位于所述第一栅极电极两侧，所述多个第一间隙壁延伸至少部分的所述多个外延成长区上方，延伸超出所述多个第一间隙壁的所述多个外延成长区的表面，具有第一凹槽部分，凹陷低于所述基底的主表面；及
多个第一源极/漏极区，位于所述第一栅极电极的两侧边，至少所述多个第一源极/漏极区的部分形成于所述多个外延成长区中。
10.如权利要求9所述的半导体元件，还包括蚀刻停止层，位于所述多个凹陷的外延成长区上方。
11.如权利要求10所述的半导体元件，其中所述蚀刻停止层为应力薄膜。
12.如权利要求9所述的半导体元件，其中至少部分的外延成长区为硅化。
13.如权利要求9所述的半导体元件，其中所述第一栅极电极、所述多个第一间隙壁和所述多个第一源极/漏极区形成PMOS晶体管。
14.如权利要求9所述的半导体元件，还包括第二栅极电极，形成于所述基底上，所述第二栅极电极包括多个第二间隙壁和多个第二源极/漏极区，位于所述第二栅极电极两侧的基底上，所述多个第二源极/漏极区具有第二凹槽部分，所述多个第二间隙壁不延伸至所述第二凹槽部分上方，所述多个第二源极/漏极区不是外延成长形成。
15.一种半导体元件，包括：
基底；
第一晶体管，形成于所述基底上，所述第一晶体管包括第一栅极电极、多个第一间隙壁和多个第一源极/漏极区；及
第二晶体管，形成于所述基底上，所述第二晶体管包括第二栅极电极、多个第二间隙壁和多个第二源极/漏极区；
其中所述多个第一源极/漏极区和第二源极/漏极区中仅有其中一个包括外延成长区；及
其中所述多个第一源极/漏极区和第二源极/漏极区均包括凹槽区，因此延伸超出所述多个第一间隙壁的所述多个第一源极/漏极区的顶部表面凹陷至低于所述第一间隙壁下的所述多个第一源极/漏极区的顶部表面，且延伸超出所述多个第二间隙壁的所述多个第二源极/漏极区的顶部表面凹陷至低于所述多个第二间隙壁下的所述多个第二源极/漏极区的顶部表面。
16.如权利要求15所述的半导体元件，还包括蚀刻停止层，分别位于延伸超出所述多个第一间隙壁的所述多个第一源极/漏极区上方，和延伸超出所述多个第二间隙壁的所述多个第二源极/漏极区上方。
17.如权利要求16所述的半导体元件，其中所述蚀刻停止层为应力薄膜。
18.如权利要求15所述的半导体元件，其中至少部分的外延成长区为硅化。
19.如权利要求15所述的半导体元件，其中所述第一晶体管是PMOS晶体管，所述第二晶体管是NMOS晶体管。
20.如权利要求15所述的半导体元件，其中部分的位于所述多个第一间隙壁或第二间隙壁下的外延成长区的厚度，比没有被所述多个第一间隙壁或第二间隙壁覆盖的部分所述外延成长区厚。
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