TWI581428B - 半導體元件及其製作方法 - Google Patents
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Description
本發明係有關於一種半導體元件及其製作方法，特別是一種改良的金氧半導體(MOS)電晶體結構及其製作方法。
已知，應力記憶技術(stress memorization technique，SMT)已被應用於半導體製程中，以改善N型金氧半導體(NMOS)元件的電性效能，其作法包括在閘極結構上覆蓋一具有伸張應力(tensile stress)的應力層，再藉由一SMT退火製程，使閘極導電層再結晶，接著移除應力層。在移除應力層之後，應力效應仍能持續影響元件。應力效應能夠增進電荷通過通道的遷移率，藉以改善元件效能。
然而，上述先前技藝的缺點在於需要額外進行應力層(通常是氮化矽層)的沉積以及SMT退火製程之後的應力層去除步驟，因此製程步驟較為複雜。此外，利用熱磷酸溶液去除應力層時，也容易影響到閘極結構的側壁子的完整性。由此可知，目前該技術領域仍需要一種改良的半導體元件結構及製作方法，可以解決上述先前技藝的不足與缺點。
本發明主要目的在提供一種改良的MOS電晶體結構，在閘極結構上設有一應力導向層，其具有高熱膨脹係數，而能夠使通道達到應力記憶的效果。
本發明另一目的在提供一種改良的應力記憶方法，製程步驟上可以省略過去的應力層沉積以及應力記憶(SMT)退火製程後的應力層去除步驟。
根據本發明一實施例，提供一種半導體元件，包含有一基底；一源極摻雜區，設於該基底中；一汲極摻雜區，設於該基底中，並與源極摻雜區相隔一預定距離；一通道區域，介於該源極摻雜區與該汲極摻雜區之間；一閘極結構，設於該通道區域上，該閘極結構包含有一閘極介電層、一閘極導電層，以及一複合應力導向層。該複合應力導向層係在一退火製程中將該閘極導電層內的伸張應力導向該通道區域。
根據本發明一實施例，該複合應力導向層由一具有相對較高熱膨脹係數的第一應力導向層以及一具有相對較低熱膨脹係數的第二應力導向層所構成。
根據本發明另一實施例，提供一種半導體元件的製作方法。先提供一基底，接著在該基底上形成一閘極介電層、一閘極導電層以及一複合應力導向層。進行一微影及蝕刻製程，將形成在該基底上的該閘極介電層、該閘極導電層以及該複合應力導向層蝕刻成一閘極圖案，其具有相對的兩側壁。於該閘極圖案的該相對的兩側壁上形成側壁子，形成一閘極結構。進行一離子佈植製程，於該基底中分別形成一源極摻雜區以及一汲極摻雜區。再進行一應力記憶(SMT)退火製程，使得該閘極導電層進行再結晶。其中該複合應力導向層由一具有相對較高熱膨脹係數的第一應力導向層以及一具有相對較低熱膨脹係數的第二應力導向層所構成。其中該第一應力導向層包含有金屬或金屬合金。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
雖然本發明以實施例揭露如下，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準，且為了簡化說明，部分習知結構與製程步驟的細節將不在此揭露。
同樣地，圖示所表示為實施例中的裝置示意圖但並非用以限定裝置的尺寸，特別是，為使本發明可更清晰地呈現，部分元件的尺寸係可能放大呈現於圖中。再者，多個實施例中所揭示相同的元件者，將標示相同或相似的符號以使說明更容易且清晰。
請參閱第1圖，其為依據本發明一實施例所繪示的一種改良的MOS電晶體結構的剖面示意圖。如第1圖所示，半導體元件1，例如，MOS電晶體結構，包括一基底100，例如，矽基底或其它半導體基底。在基底100中，設有一源極摻雜區102a以及一汲極摻雜區102b，與源極摻雜區102a相隔一預定距離。在基底100中，可以另設有一輕摻雜汲極(lightly doped drain，LDD)區域104a，位在源極摻雜區102a的一側，並與源極摻雜區102a銜接，以及一LDD區域104b，位在汲極摻雜區102b的一側，並與汲極摻雜區102b銜接。在LDD區域104a與LDD區域104b之間，定義有一通道區域110。
根據本發明一實施例，基底100的電性可以是P型，例如，P型摻雜矽基底。源極摻雜區102a、汲極摻雜區102b、LDD區域104a以及LDD區域104b的電性可以是N型，使得半導體元件1為一NMOS電晶體。但應理解，本發明並不限於上述狀態。
根據本發明一實施例，在通道區域110上設有一閘極結構20，包括一閘極介電層210，其直接形成在通道區域110上。根據本發明一實施例，閘極介電層210可以包括二氧化矽或高介電常數(high-k)介電層，但不限於此。在閘極介電層210上，設有一閘極導電層212。根據本發明一實施例，閘極導電層212可以是一多晶矽層或一多晶金屬層。根據本發明一實施例，閘極導電層212係經過一SMT退火製程處理過，而能提供通道區域110一預定的下壓應力。
根據本發明一實施例，在閘極導電層212上設置有一應力導向層(或應力局限層)214，其具有高熱膨脹係數(coefficient of thermal expansion，CTE)，能夠在SMT退火製程過程中將閘極導電層212內的伸張應力導向通道區域110，並且即使移除應力導向層214之後，仍能夠將此伸張應力保持在通道區域110中，達到應力記憶的效果。
根據本發明一實施例，應力導向層214可以是金屬，例如，鎳、鈷等，或者應力導向層214可以是金屬合金，例如，鋅銅合金、鎳銅合金、鎳鋅合金、鋁銅合金等。根據本發明一實施例，應力導向層214由單一材料層所構成。根據本發明一實施例，應力導向層214的熱膨脹係數可以介於10至35 (10
-6/K)之間。
根據本發明一實施例，在閘極結構20的側壁上設置有一側壁子218，例如，氮化矽側壁子。根據本發明一實施例，在側壁子218與閘極結構20的側壁之間，可以設置有一襯墊側壁子216，例如，矽氧襯墊層。
由於應力導向層214具有相對較高的熱膨脹係數，故在SMT退火製程過程中，將可以產生向下的力，配合側壁子218共同將閘極導電層212，例如，多晶矽層或多晶金屬層，再結晶的體積局限住，並將應力導引至通道區域110。此外，本發明可藉由應力導向層214的材料選擇，搭配厚度的控制，達到調整所需要記憶在通道區域110內的應力大小。本發明亦適用於28奈米以下邏輯製程，其採用高介電係數閘極介電層和金屬閘極。
請參閱第2圖，其為依據本發明另一實施例所繪示的一種改良的MOS電晶體結構的剖面示意圖。如第2圖所示，半導體元件2，例如，MOS電晶體結構，同樣包括一基底100，例如，矽基底或其它半導體基底。在基底100中，同樣設有一源極摻雜區102a以及一汲極摻雜區102b，與源極摻雜區102a相隔一預定距離。在基底100中，可以另設有一輕摻雜汲極(LDD)區域104a，位在源極摻雜區102a的一側，並與源極摻雜區102a銜接，以及一LDD區域104b，位在汲極摻雜區102b的一側，並與汲極摻雜區102b銜接。在LDD區域104a與LDD區域104b之間，定義有一通道區域110。
根據本發明另一實施例，基底100的電性可以是P型，例如，P型摻雜矽基底。源極摻雜區102a、汲極摻雜區102b、LDD區域104a以及LDD區域104b的電性可以是N型，使得半導體元件2為一NMOS電晶體。但應理解，本發明並不限於上述狀態。
根據本發明另一實施例，在通道區域110上設有一閘極結構30，包括一閘極介電層310，其直接形成在通道區域110上。根據本發明另一實施例，閘極介電層310可以包括二氧化矽或高介電係數（high-k）介電層，但不限於此。在閘極介電層310，設有一閘極導電層312。根據本發明另一實施例，閘極導電層312係經過一SMT退火製程處理過，而能提供通道區域110一預定的伸張應力。
根據本發明另一實施例，在閘極導電層312上設置有一複合應力導向層320，其由一具有相對較高熱膨脹係數(CTE)的第一應力導向層314以及一具有相對較低熱膨脹係數的第二應力導向層316所構成。複合應力導向層320能夠在SMT退火製程過程中將閘極導電層312內的伸張應力導向通道區域110，並且即使移除複合應力導向層320之後，仍能夠將此伸張應力保持在通道區域 110中，達到應力記憶的效果。
根據本發明另一實施例，在閘極導電層312與第一應力導向層314之間，可以另設置有一緩衝層(圖未示)，例如，二氧化矽層，但不限於此。
根據本發明另一實施例，第一應力導向層314可以是金屬，例如，鎳、鈷等，或者可以是金屬合金，例如，鋅銅合金、鎳鋅合金、鎳銅合金、鋁銅合金等。根據本發明另一實施例，第一應力導向層314的熱膨脹係數可以介於10至35 (10
-6/K)之間。根據本發明另一實施例，第二應力導向層316可以是金屬或絕緣體，其熱膨脹係數小於第一應力導向層314的熱膨脹係數。根據本發明另一實施例，第二應力導向層316熱膨脹係數可以小於10 (10
-6/K)。例如，第二應力導向層316可以是二氧化矽，但不限於此。此外，第二應力導向層316可以包含有氮化矽、氮化硼、碳化矽、氮氧化矽、金屬氮化物，例如氮化鋁(AlN)、金屬氧化物，例如氧化鋁(Al
2O
3)。
根據本發明一實施例，同樣的，在閘極結構30的側壁上設置有一側壁子319，例如，氮化矽側壁子。根據本發明一實施例，在側壁子319與閘極結構30的側壁之間，可以設置有一襯墊側壁子318，例如，矽氧襯墊層。
由於第一應力導向層314具有相對較高的熱膨脹係數，故在SMT退火製程過程中，將可以產生向下的力，配合側壁子319共同將閘極導電層312再結晶的體積局限住，並將應力導引至通道區域110。此外，本發明可藉由應力導向層320的材料選擇，搭配厚度的控制，達到調整所需要記憶在通道區域110內的應力大小。此外，由於第一應力導向層314具有相對較高的熱膨脹係數，第二應力導向層316具有相對較小的熱膨脹係數，故在SMT退火製程後，可能可以觀察到在閘極結構30的上方產生有下凹輪廓320a。需注意的是，是否能觀察到在閘極結構30的上方的輕微下凹輪廓320a，取決於產生之應力大小。
請參閱第3圖至第8圖，其例示製作第2圖中的半導體元件的方法示意圖。首先，如第3圖所示，提供一基底100，例如，矽基底或其它半導體基底。接著，依序在基底100上形成一閘極介電層310、一閘極導電層312，以及一複合應力導向層320。複合應力導向層320由一具有相對較高熱膨脹係數(CTE)的第一應力導向層314以及一具有相對較低熱膨脹係數的第二應力導向層316所構成。
根據本發明另一實施例，在閘極導電層312與第一應力導向層314之間，可以另設置有一緩衝層(圖未示)，例如，二氧化矽層，但不限於此。緩衝層不限於二氧化矽，亦可為氮化矽或其他非金屬層。
根據本發明另一實施例，第一應力導向層314可以是金屬，例如，鎳、鈷等，或者可以是金屬合金，例如，鋅銅合金、鎳鋅合金、鎳銅合金、鋁銅合金等。根據本發明另一實施例，第一應力導向層314的熱膨脹係數可以介於10至35 (10
-6/K)之間。根據本發明另一實施例，第二應力導向層316可以是金屬或絕緣體，其熱膨脹係數小於第一應力導向層314的熱膨脹係數。例如，第二應力導向層316可以是二氧化矽，但不限於此。此外，第二應力導向層316可以包含有氮化矽、氮化硼、碳化矽、氮氧化矽、金屬氮化物，例如氮化鋁(AlN)、金屬氧化物，例如氧化鋁(Al
2O
3)。
如第4圖所示，接著進行一微影及蝕刻製程，將形成在基底100上的閘極介電層310、閘極導電層312以及複合應力導向層320蝕刻成一閘極圖案30’，其具有相對的兩側壁301。
如第5圖所示，隨後於閘極圖案30’相對的兩側壁301上形成襯墊側壁子318，例如，矽氧襯墊層，再進行一LDD離子佈植製程，將摻質植入基底100中，形成LDD區域104a及LDD區域104b。接著，形成側壁子319，例如，氮化矽側壁子，如此形成一閘極結構30。形成襯墊側壁子318以及側壁子319的做法乃週知技藝，故不另贅述。隨後，進行一重摻雜離子佈植製程，自動對準側壁子319，於基底100中分別形成源極摻雜區102a以及汲極摻雜區102b。在LDD區域104a與LDD區域104b之間，定義有一通道區域110。
根據本發明一實施例，基底100的電性可以是P型，例如，P型摻雜矽基底。源極摻雜區102a、汲極摻雜區102b、LDD區域104a以及LDD區域104b的電性可以是N型。但應理解，本發明並不限於上述狀態。
如第6圖所示，接著進行一SMT退火製程，使得閘極導電層312能進行再結晶。舉例來說，若閘極導電層312為多晶矽層，則上述SMT退火製程係在高於620℃的溫度下進行。若閘極導電層312為多晶鋁金屬層，上述SMT退火製程可以在350~420℃的溫度下進行。
由於第一應力導向層314具有相對較高的熱膨脹係數，第二應力導向層316具有相對較小的熱膨脹係數，故在SMT退火製程過程中將，可以產生向下的應力，配合側壁子319共同將閘極導電層312再結晶的體積局限住，並將應力導引至通道區域110。在SMT退火製程後，可能可以觀察到在閘極結構30的上方產生有輕微的下凹輪廓320a。需注意的是，是否能觀察到下凹輪廓320a，取決於產生之應力大小。
如第7圖所示，若閘極導電層312為多晶矽層，可以繼續進行矽化金屬製程。先於閘極結構30以及基底100上形成一矽化金屬抵擋(SAB)遮罩層，例如，矽氧層，然後進行一微影及蝕刻製程，圖案化矽化金屬抵擋層，形成SAB遮罩406，使得欲形成矽化金屬的區域被顯露出來。在蝕刻上述矽化金屬抵擋層時，也可以同時去除第二應力導向層316，或者同時去除第一應力導向層314與第二應力導向層316，顯露出閘極導電層312的上表面。若閘極導電層312為多晶鋁金屬層，上述矽化金屬製程可以省略。
最後，如第8圖所示，於未被SAB遮罩406覆蓋處形成矽化金屬層410，例如，在閘極導電層312上形成矽化金屬層411，在源極摻雜區102a以及汲極摻雜區102b分別形成矽化金屬層412及413。最後，再於閘極結構30上及基底100上形成一接觸蝕刻停止層(contact etch stop layer，CESL)420。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧半導體元件
2‧‧‧半導體元件
20‧‧‧閘極結構
30’‧‧‧閘極圖案
30‧‧‧閘極結構
100‧‧‧基底
102a‧‧‧源極摻雜區
102b‧‧‧汲極摻雜區
104a‧‧‧LDD區域
104b‧‧‧LDD區域
110‧‧‧通道區域
210‧‧‧閘極介電層
212‧‧‧閘極導電層
214‧‧‧應力導向層
216‧‧‧襯墊側壁子
218‧‧‧側壁子
301‧‧‧側壁
310‧‧‧閘極介電層
312‧‧‧閘極導電層
314‧‧‧第一應力導向層
316‧‧‧第二應力導向層
318‧‧‧襯墊側壁子
319‧‧‧側壁子
320‧‧‧複合應力導向層
320a‧‧‧下凹輪廓
406‧‧‧SAB遮罩
410、411、412、413‧‧‧矽化金屬層
420‧‧‧接觸蝕刻停止層
第1圖為依據本發明一實施例所繪示的一種改良的MOS電晶體結構的剖面示意圖。 第2圖為依據本發明另一實施例所繪示的一種改良的MOS電晶體結構的剖面示意圖。 第3圖至第8圖例示製作第2圖中的半導體元件的方法示意圖。
2‧‧‧半導體元件
30‧‧‧閘極結構
100‧‧‧基底
102a‧‧‧源極摻雜區
102b‧‧‧汲極摻雜區
104a‧‧‧LDD區域
104b‧‧‧LDD區域
110‧‧‧通道區域
310‧‧‧閘極介電層
312‧‧‧閘極導電層
314‧‧‧第一應力導向層
316‧‧‧第二應力導向層
318‧‧‧襯墊側壁子
319‧‧‧側壁子
320‧‧‧複合應力導向層
320a‧‧‧下凹輪廓
Claims (29)
- 一種半導體元件，包含有：一基底；一源極摻雜區，設於該基底中；一汲極摻雜區，設於該基底中，並與源極摻雜區相隔一預定距離；一通道區域，介於該源極摻雜區與該汲極摻雜區之間；以及一閘極結構，設於該通道區域上，該閘極結構包含有一閘極介電層、一閘極導電層，以及一複合應力導向層，其中該複合應力導向層由一具有相對較高熱膨脹係數的第一應力導向層以及一具有相對較低熱膨脹係數的第二應力導向層所構成。
- 如申請專利範圍第1項所述的半導體元件，其中該複合應力導向層係在一退火製程中將該閘極導電層內的伸張應力導向該通道區域。
- 如申請專利範圍第1項所述的半導體元件，其中該第一應力導向層包含有金屬或金屬合金。
- 如申請專利範圍第3項所述的半導體元件，其中該金屬包含有鎳、鈷。
- 如申請專利範圍第3項所述的半導體元件，其中該金屬合金包含有鋅銅合金、鎳鋅合金、鎳銅合金、鋁銅合金。
- 如申請專利範圍第1項所述的半導體元件，其中該第二應力導向層包 含有金屬或絕緣體。
- 如申請專利範圍第6項所述的半導體元件，其中該第二應力導向層包含有二氧化矽、氮化矽、氮化硼、碳化矽、氮氧化矽、金屬氮化物、金屬氧化物。
- 如申請專利範圍第1項所述的半導體元件，其中該第一應力導向層的熱膨脹係數介於10至35(10-6/K)之間，該第二應力導向層熱膨脹係數小於10(10-6/K)。
- 如申請專利範圍第1項所述的半導體元件，其中在該閘極結構的側壁上設置有一側壁子。
- 如申請專利範圍第9項所述的半導體元件，其中在該側壁子與該閘極結構的側壁之間，設置有一襯墊側壁子。
- 如申請專利範圍第1項所述的半導體元件，其中在該閘極導電層與該第一應力導向層之間，另設置有一緩衝層。
- 如申請專利範圍第11項所述的半導體元件，其中該緩衝層包含有二氧化矽層、氮化矽層或非金屬層。
- 如申請專利範圍第1項所述的半導體元件，其中該閘極導電層係為一經過應力記憶退火製程處理過的多晶矽層。
- 如申請專利範圍第13項所述的半導體元件，其中該應力記憶退火製程係在高於620℃的溫度下進行。
- 如申請專利範圍第1項所述的半導體元件，其中該閘極導電層係為一經過應力記憶退火製程處理過的多晶鋁金屬層。
- 如申請專利範圍第15項所述的半導體元件，其中該應力記憶退火製程係在350~420℃的溫度下進行。
- 如申請專利範圍第1項所述的半導體元件，其中在該閘極結構上具有一下凹輪廓。
- 一種半導體元件的製作方法，包含有：提供一基底；在該基底上形成一閘極介電層、一閘極導電層以及一複合應力導向層，其中該複合應力導向層由一具有相對較高熱膨脹係數的第一應力導向層以及一具有相對較低熱膨脹係數的第二應力導向層所構成；進行一微影及蝕刻製程，將形成在該基底上的該閘極介電層、該閘極導電層以及該複合應力導向層蝕刻成一閘極圖案，其具有相對的兩側壁；於該閘極圖案的該相對的兩側壁上形成側壁子，形成一閘極結構；進行一離子佈植製程，於該基底中分別形成一源極摻雜區以及一汲極摻雜區；以及進行一應力記憶(SMT)退火製程，使得該閘極導電層進行再結晶。
- 如申請專利範圍第18項所述的半導體元件的製作方法，其中該第一應力導向層包含有金屬或金屬合金。
- 如申請專利範圍第19項所述的半導體元件的製作方法，其中該金屬包含有鎳、鈷。
- 如申請專利範圍第19項所述的半導體元件的製作方法，其中該金屬合金包含有鋅銅合金、鎳鋅合金、鎳銅合金、鋁銅合金。
- 如申請專利範圍第19項所述的半導體元件的製作方法，其中該第二應力導向層包含有金屬或絕緣體。
- 如申請專利範圍第22項所述的半導體元件的製作方法，其中該第二應力導向層包含有二氧化矽、氮化矽、氮化硼、碳化矽、氮氧化矽、金屬氮化物、金屬氧化物。
- 如申請專利範圍第19項所述的半導體元件的製作方法，其中該第一應力導向層的熱膨脹係數介於10至35(10-6/K)之間，該第二應力導向層熱膨脹係數小於10(10-6/K)。
- 如申請專利範圍第18項所述的半導體元件的製作方法，其中另包含有：在該閘極導電層與該第一應力導向層之間，形成一緩衝層。
- 如申請專利範圍第18項所述的半導體元件的製作方法，其中該閘極導電層為多晶矽層，且該SMT退火製程係在高於620℃的溫度下進行。
- 如申請專利範圍第18項所述的半導體元件的製作方法，其中該閘極導電層為多晶鋁金屬層，且該SMT退火製程係在350~420℃的溫度下進行。
- 如申請專利範圍第18項所述的半導體元件的製作方法，其中該閘極導電層為多晶矽層，該方法另包括：進行一矽化金屬製程。
- 如申請專利範圍第18項所述的半導體元件的製作方法，其中另包括：於該閘極結構上及該基底上形成一接觸蝕刻停止層。
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