CN106898645B - 半导体元件及其制作方法 - Google Patents
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Abstract
本发明公开一种半导体元件及其制作方法，该半导体元件包括一基底；一源极掺杂区，设于基底中；一漏极掺杂区，设于基底中，并与源极掺杂区相隔一预定距离；一通道区域，介于源极掺杂区与漏极掺杂区之间；以及一栅极结构，设于通道区域上，其中栅极结构包括一栅极介电层、一栅极导电层，以及一复合应力导向层。
Description
技术领域
本发明涉及一种半导体元件及其制作方法，特别是涉及一种改良的金属氧化物半导体(MOS)晶体管结构及其制作方法。
背景技术
已知，应力记忆技术(stress memorization technique，SMT)已被应用于半导体制作工艺中，以改善N型金属氧化物半导体(NMOS)元件的电性效能，其作法包括在栅极结构上覆盖一具有伸张应力(tensile stress)的应力层，再通过一SMT退火制作工艺，使栅极导电层再结晶，接着移除应力层。在移除应力层之后，应力效应仍能持续影响元件。应力效应能够增进电荷通过通道的迁移率，用于改善元件效能。
然而，上述现有技术的缺点在于需要额外进行应力层(通常是氮化硅层)的沉积以及SMT退火制作工艺之后的应力层去除步骤，因此制作工艺步骤较为复杂。此外，利用热磷酸溶液去除应力层时，也容易影响到栅极结构的间隙壁的完整性。由此可知，目前该技术领域仍需要一种改良的半导体元件结构及制作方法，可以解决上述现有技术的不足与缺点。
发明内容
本发明主要目的在于提供一种改良的MOS晶体管结构，在栅极结构上设有一应力导向层，其具有高热膨胀系数，而能够使通道达到应力记忆的效果。
本发明另一目的在提供一种改良的应力记忆方法，制作工艺步骤上可以省略过去的应力层沉积以及应力记忆(SMT)退火制作工艺后的应力层去除步骤。
根据本发明一实施例，提供一种半导体元件，包括一基底；一源极掺杂区，设于该基底中；一漏极掺杂区，设于该基底中，并与源极掺杂区相隔一预定距离；一通道区域，介于该源极掺杂区与该漏极掺杂区之间；一栅极结构，设于该通道区域上，该栅极结构包括一栅极介电层、一栅极导电层，以及一复合应力导向层。该复合应力导向层在一退火制作工艺中将该栅极导电层内的伸张应力导向该通道区域。
根据本发明一实施例，该复合应力导向层由一具有相对较高热膨胀系数的第一应力导向层以及一具有相对较低热膨胀系数的第二应力导向层所构成。
根据本发明另一实施例，提供一种半导体元件的制作方法。先提供一基底，接着在该基底上形成一栅极介电层、一栅极导电层以及一复合应力导向层。进行一光刻及蚀刻制作工艺，将形成在该基底上的该栅极介电层、该栅极导电层以及该复合应力导向层蚀刻成一栅极图案，其具有相对的两侧壁。在该栅极图案的该相对的两侧壁上形成间隙壁，形成一栅极结构。进行一离子注入制作工艺，在该基底中分别形成一源极掺杂区以及一漏极掺杂区。再进行一应力记忆(SMT)退火制作工艺，使得该栅极导电层进行再结晶。其中该复合应力导向层由一具有相对较高热膨胀系数的第一应力导向层以及一具有相对较低热膨胀系数的第二应力导向层所构成。其中该第一应力导向层包含有金属或金属合金。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1为根据本发明一实施例所绘示的一种改良的MOS晶体管结构的剖面示意图；
图2为根据本发明另一实施例所绘示的一种改良的MOS晶体管结构的剖面示意图；
图3至图8例示制作图2中的半导体元件的方法示意图。
符号说明
1 半导体元件
2 半导体元件
20 栅极结构
30’ 栅极图案
30 栅极结构
100 基底
102a 源极掺杂区
102b 漏极掺杂区
104a LDD区域
104b LDD区域
110 通道区域
210 栅极介电层
212 栅极导电层
214 应力导向层
216 衬垫间隙壁
218 间隙壁
301 侧壁
310 栅极介电层
312 栅极导电层
314 第一应力导向层
316 第二应力导向层
318 衬垫间隙壁
319 间隙壁
320 复合应力导向层
320a 下凹轮廓
406 SAB掩模
410、411、412、413 硅化金属层
420 接触蚀刻停止层
具体实施方式
虽然本发明以实施例揭露如下，然而其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围应当以附上的权利要求所界定的为准，且为了简化说明，部分现有结构与制作工艺步骤的细节将不在此揭露。
同样地，图示所表示为实施例中的装置示意图但并非用以限定装置的尺寸，特别是，为使本发明可更清晰地呈现，部分元件的尺寸可能放大呈现于图中。再者，多个实施例中所揭示相同的元件者，将标示相同或相似的符号以使说明更容易且清晰。
请参阅图1，其为依据本发明一实施例所绘示的一种改良的MOS晶体管结构的剖面示意图。如图1所示，半导体元件1，例如，MOS晶体管结构，包括一基底100，例如，硅基底或其它半导体基底。在基底100中，设有一源极掺杂区102a以及一漏极掺杂区102b，与源极掺杂区102a相隔一预定距离。在基底100中，可以另设有一轻掺杂漏极(lightly doped drain，LDD)区域104a，位于源极掺杂区102a的一侧，并与源极掺杂区102a衔接，以及一LDD区域104b，位于漏极掺杂区102b的一侧，并与漏极掺杂区102b衔接。在LDD区域104a与LDD区域104b之间，定义有一通道区域110。
根据本发明一实施例，基底100的电性可以是P型，例如，P型掺杂硅基底。源极掺杂区102a、漏极掺杂区102b、LDD区域104a以及LDD区域104b的电性可以是N型，使得半导体元件1为一NMOS晶体管。但应理解，本发明并不限于上述状态。
根据本发明一实施例，在通道区域110上设有一栅极结构20，包括一栅极介电层210，其直接形成在通道区域110上。根据本发明一实施例，栅极介电层210可以包括二氧化硅或高介电常数(high-k)介电层，但不限于此。在栅极介电层210上，设有一栅极导电层212。根据本发明一实施例，栅极导电层212可以是一多晶硅层或一多晶金属层。根据本发明一实施例，栅极导电层212经过一SMT退火制作工艺处理过，而能提供通道区域110一预定的下压应力。
根据本发明一实施例，在栅极导电层212上设置有一应力导向层(或应力局限层)214，其具有高热膨胀系数(coefficient of thermal expansion，CTE)，能够在SMT退火制作工艺过程中将栅极导电层212内的伸张应力导向通道区域110，并且即使移除应力导向层214之后，仍能够将此伸张应力保持在通道区域110中，达到应力记忆的效果。
根据本发明一实施例，应力导向层214可以是金属，例如，镍、钴等，或者应力导向层214可以是金属合金，例如，锌铜合金、镍铜合金、镍锌合金、铝铜合金等。根据本发明一实施例，应力导向层214由单一材料层所构成。根据本发明一实施例，应力导向层214的热膨胀系数可以介于10至35(10-6/K)之间。
根据本发明一实施例，在栅极结构20的侧壁上设置有一间隙壁218，例如，氮化硅间隙壁。根据本发明一实施例，在间隙壁218与栅极结构20的侧壁之间，可以设置有一衬垫间隙壁216，例如，硅氧衬垫层。
由于应力导向层214具有相对较高的热膨胀系数，故在SMT退火制作工艺过程中，将可以产生向下的力，配合间隙壁218共同将栅极导电层212，例如，多晶硅层或多晶金属层，再结晶的体积局限住，并将应力导引至通道区域110。此外，本发明可通过应力导向层214的材料选择，搭配厚度的控制，达到调整所需要记忆在通道区域110内的应力大小。本发明也适用于28纳米以下逻辑制作工艺，其采用高介电系数栅极介电层和金属栅极。
请参阅图2，其为依据本发明另一实施例所绘示的一种改良的MOS晶体管结构的剖面示意图。如图2所示，半导体元件2，例如，MOS晶体管结构，同样包括一基底100，例如，硅基底或其它半导体基底。在基底100中，同样设有一源极掺杂区102a以及一漏极掺杂区102b，与源极掺杂区102a相隔一预定距离。在基底100中，可以另设有一轻掺杂漏极(LDD)区域104a，位于源极掺杂区102a的一侧，并与源极掺杂区102a衔接，以及一LDD区域104b，位于漏极掺杂区102b的一侧，并与漏极掺杂区102b衔接。在LDD区域104a与LDD区域104b之间，定义有一通道区域110。
根据本发明另一实施例，基底100的电性可以是P型，例如，P型掺杂硅基底。源极掺杂区102a、漏极掺杂区102b、LDD区域104a以及LDD区域104b的电性可以是N型，使得半导体元件2为一NMOS晶体管。但应理解，本发明并不限于上述状态。
根据本发明另一实施例，在通道区域110上设有一栅极结构30，包括一栅极介电层310，其直接形成在通道区域110上。根据本发明另一实施例，栅极介电层310可以包括二氧化硅或高介电系数(high-k)介电层，但不限于此。在栅极介电层310，设有一栅极导电层312。根据本发明另一实施例，栅极导电层312经过一SMT退火制作工艺处理过，而能提供通道区域110一预定的伸张应力。
根据本发明另一实施例，在栅极导电层312上设置有一复合应力导向层320，其由一具有相对较高热膨胀系数(CTE)的第一应力导向层314以及一具有相对较低热膨胀系数的第二应力导向层316所构成。复合应力导向层320能够在SMT退火制作工艺过程中将栅极导电层312内的伸张应力导向通道区域110，并且即使移除复合应力导向层320之后，仍能够将此伸张应力保持在通道区域110中，达到应力记忆的效果。
根据本发明另一实施例，在栅极导电层312与第一应力导向层314之间，可以另设置有一缓冲层(图未示)，例如，二氧化硅层，但不限于此。
根据本发明另一实施例，第一应力导向层314可以是金属，例如，镍、钴等，或者可以是金属合金，例如，锌铜合金、镍锌合金、镍铜合金、铝铜合金等。根据本发明另一实施例，第一应力导向层314的热膨胀系数可以介于10至35(10-6/K)之间。根据本发明另一实施例，第二应力导向层316可以是金属或绝缘体，其热膨胀系数小于第一应力导向层314的热膨胀系数。根据本发明另一实施例，第二应力导向层316热膨胀系数可以小于10(10-6/K)。例如，第二应力导向层316可以是二氧化硅，但不限于此。此外，第二应力导向层316可以包含有氮化硅、氮化硼、碳化硅、氮氧化硅、金属氮化物，例如氮化铝(AlN)、金属氧化物，例如氧化铝(Al2O3)。
根据本发明一实施例，同样的，在栅极结构30的侧壁上设置有一间隙壁319，例如，氮化硅间隙壁。根据本发明一实施例，在间隙壁319与栅极结构30的侧壁之间，可以设置有一衬垫间隙壁318，例如，硅氧衬垫层。
由于第一应力导向层314具有相对较高的热膨胀系数，故在SMT退火制作工艺过程中，将可以产生向下的力，配合间隙壁319共同将栅极导电层312再结晶的体积局限住，并将应力导引至通道区域110。此外，本发明可通过应力导向层320的材料选择，搭配厚度的控制，达到调整所需要记忆在通道区域110内的应力大小。此外，由于第一应力导向层314具有相对较高的热膨胀系数，第二应力导向层316具有相对较小的热膨胀系数，故在SMT退火制作工艺后，可能可以观察到在栅极结构30的上方产生有下凹轮廓320a。需注意的是，是否能观察到在栅极结构30的上方的轻微下凹轮廓320a，取决于产生的应力大小。
请参阅图3至图8，其例示制作图2中的半导体元件的方法示意图。首先，如图3所示，提供一基底100，例如，硅基底或其它半导体基底。接着，依序在基底100上形成一栅极介电层310、一栅极导电层312，以及一复合应力导向层320。复合应力导向层320由一具有相对较高热膨胀系数(CTE)的第一应力导向层314以及一具有相对较低热膨胀系数的第二应力导向层316所构成。
根据本发明另一实施例，在栅极导电层312与第一应力导向层314之间，可以另设置有一缓冲层(图未示)，例如，二氧化硅层，但不限于此。缓冲层不限于二氧化硅，也可为氮化硅或其他非金属层。
根据本发明另一实施例，第一应力导向层314可以是金属，例如，镍、钴等，或者可以是金属合金，例如，锌铜合金、镍锌合金、镍铜合金、铝铜合金等。根据本发明另一实施例，第一应力导向层314的热膨胀系数可以介于10至35(10-6/K)之间。根据本发明另一实施例，第二应力导向层316可以是金属或绝缘体，其热膨胀系数小于第一应力导向层314的热膨胀系数。例如，第二应力导向层316可以是二氧化硅，但不限于此。此外，第二应力导向层316可以包含有氮化硅、氮化硼、碳化硅、氮氧化硅、金属氮化物，例如氮化铝(AlN)、金属氧化物，例如氧化铝(Al2O3)。
如图4所示，接着进行一光刻及蚀刻制作工艺，将形成在基底100上的栅极介电层310、栅极导电层312以及复合应力导向层320蚀刻成一栅极图案30’，其具有相对的两侧壁301。
如图5所示，随后于栅极图案30’相对的两侧壁301上形成衬垫间隙壁318，例如，硅氧衬垫层，再进行一LDD离子注入制作工艺，将掺质注入基底100中，形成LDD区域104a及LDD区域104b。接着，形成间隙壁319，例如，氮化硅间隙壁，如此形成一栅极结构30。形成衬垫间隙壁318以及间隙壁319的做法是周知技术，故不另赘述。随后，进行一重掺杂离子注入制作工艺，自动对准间隙壁319，在基底100中分别形成源极掺杂区102a以及漏极掺杂区102b。在LDD区域104a与LDD区域104b之间，定义有一通道区域110。
根据本发明一实施例，基底100的电性可以是P型，例如，P型掺杂硅基底。源极掺杂区102a、漏极掺杂区102b、LDD区域104a以及LDD区域104b的电性可以是N型。但应理解，本发明并不限于上述状态。
如图6所示，接着进行一SMT退火制作工艺，使得栅极导电层312能进行再结晶。举例来说，若栅极导电层312为多晶硅层，则上述SMT退火制作工艺在高于620℃的温度下进行。若栅极导电层312为多晶铝金属层，上述SMT退火制作工艺可以在350～420℃的温度下进行。
由于第一应力导向层314具有相对较高的热膨胀系数，第二应力导向层316具有相对较小的热膨胀系数，故在SMT退火制作工艺过程中将，可以产生向下的应力，配合间隙壁319共同将栅极导电层312再结晶的体积局限住，并将应力导引至通道区域110。在SMT退火制作工艺后，可能可以观察到在栅极结构30的上方产生有轻微的下凹轮廓320a。需注意的是，是否能观察到下凹轮廓320a，取决于产生的应力大小。
如图7所示，若栅极导电层312为多晶硅层，可以继续进行硅化金属制作工艺。先于栅极结构30以及基底100上形成一硅化金属阻挡(SAB)掩模层，例如，硅氧层，然后进行一光刻及蚀刻制作工艺，图案化硅化金属阻挡层，形成SAB掩模406，使得欲形成硅化金属的区域被显露出来。在蚀刻上述硅化金属阻挡层时，也可以同时去除第二应力导向层316，或者同时去除第一应力导向层314与第二应力导向层316，显露出栅极导电层312的上表面。若栅极导电层312为多晶铝金属层，上述硅化金属制作工艺可以省略。
最后，如图8所示，在未被SAB掩模406覆盖处形成硅化金属层410，例如，在栅极导电层312上形成硅化金属层411，在源极掺杂区102a以及漏极掺杂区102b分别形成硅化金属层412及413。最后，再于栅极结构30上及基底100上形成一接触蚀刻停止层(contact etchstop layer，CESL)420。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (29)
1.一种半导体元件，包括：
基底；
源极掺杂区，设于该基底中；
漏极掺杂区，设于该基底中，并与源极掺杂区相隔一预定距离；
通道区域，介于该源极掺杂区与该漏极掺杂区之间；以及
栅极结构，设于该通道区域上，该栅极结构包括一栅极介电层、一栅极导电层，以及一复合应力导向层，该复合应力导向层由一具有相对较高热膨胀系数的第一应力导向层以及一具有相对较低热膨胀系数的第二应力导向层所构成。
2.如权利要求1所述的半导体元件，其中该复合应力导向层在一退火制作工艺中将该栅极导电层内的伸张应力导向该通道区域。
3.如权利要求1所述的半导体元件，其中该第一应力导向层包含有金属或金属合金。
4.如权利要求3所述的半导体元件，其中该金属包括镍、钴。
5.如权利要求3所述的半导体元件，其中该金属合金包括锌铜合金、镍锌合金、镍铜合金、铝铜合金。
6.如权利要求1所述的半导体元件，其中该第二应力导向层包含有金属或绝缘体。
7.如权利要求6所述的半导体元件，其中该第二应力导向层包含有二氧化硅、氮化硅、氮化硼、碳化硅、氮氧化硅、金属氮化物、金属氧化物。
8.如权利要求1所述的半导体元件，其中该第一应力导向层的热膨胀系数介于10至35(10-6/K)之间，该第二应力导向层热膨胀系数小于10(10-6/K)。
9.如权利要求1所述的半导体元件，其中在该栅极结构的侧壁上设置有一间隙壁。
10.如权利要求9所述的半导体元件，其中在该间隙壁与该栅极结构的侧壁之间，设置有一衬垫间隙壁。
11.如权利要求1所述的半导体元件，其中在该栅极导电层与该第一应力导向层之间，另设置有一缓冲层。
12.如权利要求11所述的半导体元件，其中该缓冲层包括二氧化硅层、氮化硅层或非金属层。
13.如权利要求1所述的半导体元件，其中该栅极导电层为一经过应力记忆退火制作工艺处理过的多晶硅层。
14.如权利要求13所述的半导体元件，其中该应力记忆退火制作工艺在高于620℃的温度下进行。
15.如权利要求1所述的半导体元件，其中该栅极导电层为一经过应力记忆退火制作工艺处理过的多晶铝金属层。
16.如权利要求15所述的半导体元件，其中该应力记忆退火制作工艺在350～420℃的温度下进行。
17.如权利要求1所述的半导体元件，其中在该栅极结构上具有一下凹轮廓。
18.一种半导体元件的制作方法，包括:
提供一基底；
在该基底上形成一栅极介电层、一栅极导电层以及一复合应力导向层，其中该复合应力导向层由一具有相对较高热膨胀系数的第一应力导向层以及一具有相对较低热膨胀系数的第二应力导向层所构成；
进行一光刻及蚀刻制作工艺，将形成在该基底上的该栅极介电层、该栅极导电层以及该复合应力导向层蚀刻成一栅极图案，其具有相对的两侧壁；
在该栅极图案的该相对的两侧壁上形成间隙壁，形成一栅极结构；
进行一离子注入制作工艺，在该基底中分别形成一源极掺杂区以及一漏极掺杂区；以及
进行一应力记忆(SMT)退火制作工艺，使得该栅极导电层进行再结晶。
19.如权利要求18所述的半导体元件的制作方法，其中该第一应力导向层包含有金属或金属合金。
20.如权利要求19所述的半导体元件的制作方法，其中该金属包括镍、钴。
21.如权利要求19所述的半导体元件的制作方法，其中该金属合金包括锌铜合金、镍锌合金、镍铜合金、铝铜合金。
22.如权利要求19所述的半导体元件的制作方法，其中该第二应力导向层包含有金属或绝缘体。
23.如权利要求22所述的半导体元件的制作方法，其中该第二应力导向层包含有二氧化硅、氮化硅、氮化硼、碳化硅、氮氧化硅、金属氮化物、金属氧化物。
24.如权利要求19所述的半导体元件的制作方法，其中该第一应力导向层的热膨胀系数介于10至35(10-6/K)之间，该第二应力导向层热膨胀系数小于10(10-6/K)。
25.如权利要求18所述的半导体元件的制作方法，其中另包括：在该栅极导电层与该第一应力导向层之间，形成一缓冲层。
26.如权利要求18所述的半导体元件的制作方法，其中该栅极导电层为多晶硅层，且该应力记忆退火制作工艺在高于620℃的温度下进行。
27.如权利要求18所述的半导体元件的制作方法，其中该栅极导电层为多晶铝金属层，且该应力记忆退火制作工艺在350～420℃的温度下进行。
28.如权利要求18所述的半导体元件的制作方法，其中该栅极导电层为多晶硅层，该方法还包括：
进行一硅化金属制作工艺。
29.如权利要求18所述的半导体元件的制作方法，其中还包括：
在该栅极结构上及该基底上形成一接触蚀刻停止层。
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