CN109950314A - 半导体结构及其制造方法 - Google Patents
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Abstract
一种半导体结构及其制造方法，所述制造方法包括：提供衬底和凸出于所述衬底的鳍部；在所述衬底上形成横跨所述鳍部的栅极，所述栅极覆盖所述鳍部的部分顶部和部分侧壁；在所述栅极两侧的所述鳍部内形成凹槽；在所述凹槽内填充第一掺杂层，所述第一掺杂层内掺杂有N型离子或P型离子，且所述第一掺杂层顶部低于所述鳍部顶部；在所述第一掺杂层顶部形成填充满所述凹槽的第二掺杂层，所述第二掺杂层内掺杂有N型离子或P型离子，所述第二掺杂层与所述第一掺杂层的掺杂离子类型相同，且所述第二掺杂层的离子掺杂浓度大于所述第一掺杂层的离子掺杂浓度。本发明能够有效抑制半导体结构的短沟道效应，改善半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其制造方法。
背景技术
随着超大规模集成电路的发展，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，在半导体结构制造中，MOSFET的沟道长度也相应不断缩短。然而，随着MOSFET的沟道长度的缩短，源极与漏极间的距离也随之缩短，导致栅极对沟道的控制能力变差，使得短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体制造工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，例如，鳍式场效应管(FinFET)。在FinFET中，栅极至少可以从两侧对鳍部进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够减少短沟道效应的发生。
但是，现有技术制造的半导体结构的性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其制造方法，以抑制半导体结构的短沟道效应，从而改善半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供衬底和凸出于所述衬底的鳍部；在所述衬底上形成横跨所述鳍部的栅极，所述栅极覆盖所述鳍部的部分顶部和部分侧壁；在所述栅极两侧的所述鳍部内形成凹槽；在所述凹槽内填充第一掺杂层，所述第一掺杂层内掺杂有N型离子或P型离子，且所述第一掺杂层顶部低于所述鳍部顶部；在所述第一掺杂层顶部形成填充满所述凹槽的第二掺杂层，所述第二掺杂层内掺杂有N型离子或P型离子，所述第二掺杂层与所述第一掺杂层的掺杂离子类型相同，且所述第二掺杂层的离子掺杂浓度大于所述第一掺杂层的离子掺杂浓度。
可选的，所述第一掺杂层厚度与所述第二掺杂层厚度的比值为0.33～1。
可选的，所述第一掺杂层的厚度为
可选的，所述第二掺杂层的离子掺杂浓度与所述第一掺杂层的离子掺杂浓度的比值为1.2～2。
可选的，所述第二掺杂层的掺杂离子与所述第一掺杂层的掺杂离子相同。
可选的，所述第一掺杂层及所述第二掺杂层内掺杂有N型离子；所述第一掺杂层的N型离子掺杂浓度为5E20atoms/cm3～1.4E21atoms/cm3，所述第二掺杂层的N型离子掺杂浓度为1.8E21atoms/cm3～2.5E21atoms/cm3。
可选的，形成所述第一掺杂层与第二掺杂层的工艺步骤包括：采用第一选择性外延工艺形成所述第一掺杂层；采用第二选择性外延工艺形成所述第二掺杂层。
可选的，所述第一选择性外延工艺提供第一掺杂源气体，所述第二选择性外延工艺提供第二掺杂源气体；其中，所述第二掺杂源气体与第一掺杂源气体相同，且所述第二掺杂源气体流量大于第一掺杂源气体流量。
可选的，形成所述第一掺杂层的工艺步骤包括：形成填充满所述凹槽的第一掺杂膜；刻蚀去除部分厚度的所述第一掺杂膜，使剩余第一掺杂膜顶部低于所述鳍部顶部，形成所述第一掺杂层。
可选的，采用干法刻蚀工艺去除部分厚度的所述第一掺杂膜。
可选的，所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括氢气、氧气、氟甲烷及氦气，其中，氢气的气体流量为20sccm至500sccm，氢气的气体温度为70℃，通入时间为5s至50s；氧气的气体流量为5sccm至2005sccm，氟甲烷的气体流量为60sccm至800sccm；氦气的气体流量为60sccm至200sccm，氦气的气体温度为35℃至50℃，通入时间为5s至100s。
可选的，采用选择性外延生长工艺形成所述第一掺杂膜。
可选的，所述第一掺杂层的材料为硅、锗、锗化硅或碳化硅；所述第二掺杂层的材料为硅、锗、锗化硅或碳化硅。
可选的，在平行于所述鳍部延伸方向上，所述鳍部底部宽度尺寸大于所述鳍部顶部宽度尺寸。
相应的，本发明还提供一种半导体结构，包括：衬底和凸出于所述衬底的鳍部；横跨所述鳍部的栅极，所述栅极覆盖所述鳍部的部分顶部和部分侧壁；所述栅极两侧的所述鳍部内具有凹槽；填充于所述凹槽内的第一掺杂层，所述第一掺杂层内掺杂有N型离子或P型离子，且所述第一掺杂层顶部低于所述鳍部顶部；位于所述第一掺杂层顶部且填充满所述凹槽的第二掺杂层，所述第二掺杂层内掺杂有N型离子或P型离子，所述第二掺杂层的掺杂离子类型与所述第一掺杂层的掺杂离子类型相同，且所述第二掺杂层的离子掺杂浓度大于所述第一掺杂层的离子掺杂浓度。
可选的，所述第一掺杂层厚度与所述第二掺杂层厚度的比值为0.33～1。
可选的，所述第二掺杂层的离子掺杂浓度与所述第一掺杂层的离子掺杂浓度的比值为1.2～2。
可选的，所述第一掺杂层及所述第二掺杂层内掺杂有N型离子，且所述第二掺杂层的掺杂离子与所述第一掺杂层的掺杂离子相同；所述第一掺杂层的N型离子掺杂浓度为5E20atoms/cm3～1.4E21atoms/cm3，所述第二掺杂层的N型离子掺杂浓度为1.8E21atoms/cm3～2.5E21atoms/cm3。
可选的，所述第一掺杂层的材料为硅、锗、锗化硅或碳化硅；所述第二掺杂层的材料为硅、锗、锗化硅或碳化硅。
可选的，在平行于所述鳍部延伸方向上，所述鳍部底部宽度尺寸大于所述鳍部顶部宽度尺寸。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供一种半导体结构的制造方法，包括：在栅极两侧的鳍部内形成凹槽后，在凹槽内填充第一掺杂层，且所述第一掺杂层顶部低于所述鳍部顶部；在所述第一掺杂层顶部形成填充满所述凹槽的第二掺杂层，并且所述第二掺杂层的离子掺杂浓度大于所述第一掺杂层的离子掺杂浓度。所述第一掺杂层的离子掺杂浓度低，因而所述第一掺杂层的掺杂离子不容易扩散，从而可防止栅极两侧的所述第一掺杂层的掺杂离子朝相向方向扩散形成通路，进而可抑制半导体结构的短沟道效应，改善半导体结构的性能。另外，所述第一掺杂层与所述第二掺杂层构成源漏掺杂区，所述第二掺杂层的离子掺杂浓度较高，有利于降低所述源漏掺杂区表面的接触电阻。
可选方案中，所述第一掺杂层厚度与所述第二掺杂层厚度的比值为0.33～1。所述第一掺杂层与所述第二掺杂层厚度比值适当，一方面，有利于降低所述源漏掺杂区表面的接触电阻；另一方面，有利于发挥所述第一掺杂层对短沟道效应的抑制作用，从而提高半导体结构的性能。
可选方案中，所述第一掺杂层的N型离子掺杂浓度为5E20atoms/cm3～1.4E21atoms/cm3；所述第二掺杂层的N型离子掺杂浓度为1.8E21atoms/cm3～2.5E21atoms/cm3。所述第一掺杂层与所述第二掺杂层的离子掺杂浓度适当，一方面，所述第一掺杂层的掺杂离子难以扩散，有利于抑制半导体结构的短沟道效应；另一方面，有利于降低所述第一掺杂层与所述第二掺杂层构成的源漏掺杂区表面的接触电阻。
本发明提供一种半导体结构，栅极两侧的鳍部内具有凹槽；填充于所述凹槽内的第一掺杂层，所述第一掺杂层顶部低于所述鳍部顶部；位于所述第一掺杂层顶部且填充满所述凹槽的第二掺杂层，所述第二掺杂层的掺杂离子类型与所述第一掺杂层的掺杂离子类型相同，且所述第二掺杂层的离子掺杂浓度大于所述第一掺杂层的离子掺杂浓度。一方面，所述第一掺杂层的离子掺杂浓度较低，因此所述第一掺杂层的掺杂离子难以扩散，有利于抑制半导体结构的短沟道效应，提高半导体结构的性能；另一方面，所述第二掺杂层的离子掺杂浓度较高，以降低所述第一掺杂层与所述第二掺杂层构成的所述源漏掺杂区表面的接触电阻。
附图说明
图1至图3是一种半导体结构制造方法中各步骤对应的结构示意图；
图4至图9为本发明半导体结构制造方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有半导体结构的性能仍有待提高。
现结合一种半导体结构的制造方法进行分析，图1至图3是一种半导体结构的制造方法中各步骤对应的结构示意图，形成半导体结构的工艺步骤主要包括：
参考图1，提供衬底100和凸出于所述衬底100的鳍部200，所述衬底100上还具有横跨所述鳍部200的伪栅310，所述伪栅310覆盖所述鳍部200的部分顶部和部分侧壁。
参考图2，在所述伪栅310两侧的所述鳍部200内形成凹槽400。
参考图3，在所述凹槽400(参考图2)内填充掺杂层500，所述掺杂层500内掺杂有N型离子或P型离子。
上述方法制造的半导体结构的性能差，分析其原因在于：
掺杂层500为半导体结构的源漏掺杂区，为了降低源漏掺杂区表面的接触电阻，所述掺杂层500内的掺杂离子浓度高，其中，掺杂离子为N型离子或P型离子。但是由于所述掺杂层500的离子掺杂浓度高，相邻掺杂层500的掺杂离子容易朝相向方向扩散形成通路，使得半导体结构的短沟道效应严重，致使半导体结构的性能差。
另外，在平行于所述鳍部200延伸方向上，所述鳍部200底部宽度尺寸大于所述鳍部200顶部宽度尺寸。相较于所述鳍部200顶部，所述鳍部200底部更容易发生短沟道效应。
为了解决上述问题，本发明提供一种半导体结构制造方法，在栅极两侧的鳍部内形成凹槽；在所述凹槽内填充第一掺杂层，所述第一掺杂层顶部低于所述鳍部顶部；在所述第一掺杂层顶部形成填充满所述凹槽的第二掺杂层，所述第二掺杂层与所述第一掺杂层的掺杂离子类型相同，且所述第二掺杂层的离子掺杂浓度大于所述第一掺杂层的离子掺杂浓度。
相较于所述第二掺杂层，所述第一掺杂层更靠近所述鳍部底部。所述第二掺杂层的离子掺杂浓度大于所述第一掺杂层的离子掺杂浓度，所述第一掺杂层的离子掺杂浓度较低，因此所述第一掺杂层的掺杂离子不容易扩散，有利于避免所述鳍部底部的短沟道效应的发生，从而可抑制半导体结构的短沟道效应；另外，所述第二掺杂层的离子掺杂浓度高，有助于降低所述第一掺杂层与所述第二掺杂层构成的所述源漏掺杂区表面的接触电阻。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图9为本发明半导体结构制造方法一实施例中各步骤对应的结构示意图。
参考图4，提供衬底10和凸出于所述衬底10的鳍部20。
本实施例中，所述衬底10为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，此外，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部20的材料与所述衬底10的材料相同。本实施例中，所述鳍部20的材料为硅。在其他实施例中，所述鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，在平行于所述鳍部20延伸方向上，所述鳍部20底部宽度尺寸大于所述鳍部20顶部宽度尺寸。
本实施例中，所述鳍部20露出的所述衬底10上还具有隔离结构11，所述隔离结构11覆盖所述鳍部20的部分侧壁。所述隔离结构11可对相邻鳍部20起到隔离作用。
本实施例中，所述隔离结构11的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
参考图5，在所述衬底10上形成横跨所述鳍部20的栅极31，所述栅极31覆盖所述鳍部20的部分顶部和部分侧壁。
本实施例中，所述栅极31的材料为多晶硅。在其他实施例中，所述栅极的材料还可以为非晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，另外，所述栅极的材料还可以为金属材料，例如为钨、银、铝或铜。
具体地，形成所述栅极31的工艺步骤包括：在所述隔离结构11上形成栅极膜(未示出)，所述栅极膜横跨所述鳍部20，且覆盖所述鳍部20的顶部表面和侧壁表面；在所述栅极膜表面形成栅极掩膜32；以所述栅极掩膜32为掩膜，图形化所述栅极膜，形成所述栅极31。
形成所述栅极31后，保留位于所述栅极31顶部上的栅极掩膜32。所述栅极掩膜32在后续工艺过程中可对所述栅极31顶部起到保护作用。
所述栅极掩膜32的材料为氮化硅。在其他实施例中，所述栅极掩膜的材料还可以为氮氧化硅、碳化硅或氮化硼。
需要说明的是，本实施例中，采用后栅工艺形成所述半导体结构，也就是说，所述栅极31为伪栅，后续在形成源漏掺杂区之后去除所述栅极31，在所述栅极31所在位置形成实际栅极。
参考图6，在所述栅极31的侧壁上形成侧墙33。
所述侧墙33用于在后续工艺中定义源漏掺杂区的位置，并且所述侧墙33在后续工艺过程中可对所述栅极31侧壁起到保护作用。
所述侧墙33的材料为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述侧墙33的材料为氮化硅。
具体地，形成所述侧墙33的步骤包括：在所述隔离结构11上形成覆盖所述栅极31的侧墙膜(未示出)，且所述侧墙膜还覆盖所述鳍部20顶部和侧壁；去除所述鳍部20顶部和侧壁、所述隔离结构11表面以及所述栅极31顶部的所述侧墙膜，保留位于所述栅极31侧壁上的侧墙膜，形成所述侧墙33。
参考图7，在所述栅极31两侧的所述鳍部20内形成凹槽40。
所述凹槽40为后续形成掺杂层提供空间位置，所述掺杂层包括第一掺杂层和第二掺杂层，所述掺杂层作为所述半导体结构的源漏掺杂区。
若所述凹槽40的深度过小，为后续形成第一掺杂层及第二掺杂层提供的空间不足，则难以形成厚度符合要求的所述第一掺杂层和第二掺杂层；若所述凹槽40的深度过大，则形成所述凹槽40的工艺操作时间较长，在操作成本方面造成不必要的支出。本实施例中，所述凹槽40的深度为
本实施例中，在垂直于所述衬底10表面且平行于鳍部20延伸方向的平面上，所述凹槽40的剖面形状为矩形。在其他实施例中，所述凹槽的截面形状还可以为梯形或多边形。
本实施例中，所述凹槽40的形成工艺包括光刻和刻蚀工艺，具体工艺步骤包括：在所述隔离结构11上形成覆盖部分鳍部20的光刻胶层(未示出)，所述光刻胶层还覆盖所述侧墙33以及所述栅极31；以所述光刻胶层为掩膜，刻蚀去除位于所述栅极31两侧的部分所述鳍部20，形成所述凹槽40；去除所述光刻胶层。
参考图8，在所述凹槽40(参考图7)内填充第一掺杂层51，所述第一掺杂层51内掺杂有N型离子或P型离子，且所述第一掺杂层51顶部低于所述鳍部20顶部。
本实施例中，所述第一掺杂层51的材料为硅。在其他实施例中，所述第一掺杂层的材料还可以为锗、锗化硅或碳化硅。
后续在所述第一掺杂层51顶部形成填充满所述凹槽40(参考图7)的第二掺杂层，相较于所述第二掺杂层，所述第一掺杂层51更靠近所述鳍部20底部。后续形成的所述第二掺杂层52的离子掺杂浓度大于所述第一掺杂层51的离子掺杂浓度，所述第一掺杂层51的离子掺杂浓度低，因此所述栅极31两侧的所述第一掺杂层51的掺杂离子难以扩散形成通路，从而可缓解所述鳍部底部的短沟道效应，因此所述第一掺杂层51可对半导体结构的短沟道效应产生抑制作用。
本实施例中，所述第一掺杂层51的掺杂离子为N型离子，具体的，所述N型离子为磷离子。
若所述第一掺杂层51的离子掺杂浓度过低，后续在所述第一掺杂层51顶部形成的第二掺杂层的掺杂离子容易向所述第一掺杂层51内扩散；若所述第一掺杂层51的离子掺杂浓度过高，难以发挥所述第一掺杂层51对短沟道效应的抑制作用。本实施例中，所述第一掺杂层51的N型离子掺杂浓度为5E20atoms/cm3～1.4E21atoms/cm3。
若所述第一掺杂层51的厚度过小，所述第一掺杂层51对短沟道效应的抑制作用有限；若所述第一掺杂层51的厚度过大，所述凹槽40剩余空间不足，后续在所述第一掺杂层51顶部形成的填充满所述凹槽40的第二掺杂层，将导致所述第二掺杂层过薄，因此所述第一掺杂层51与所述第二掺杂层构成源漏掺杂区表面的接触电阻大。本实施例中，所述第一掺杂层51的厚度为
本实施例中，形成所述第一掺杂层51的工艺步骤包括：形成填充满所述凹槽40(参考图7)的第一掺杂膜(未示出)；刻蚀去除部分厚度的所述第一掺杂膜，使剩余第一掺杂膜顶部低于所述鳍部20顶部，形成所述第一掺杂层51。
本实施例中，采用选择性外延生长工艺形成所述第一掺杂膜。所述选择性外延生长工艺的工艺参数包括：工艺温度为650℃至850℃，腔室压强为10Torr至600Torr，工艺气体包括氢气、氯化氢、二氯硅烷及磷化氢，其中，氢气的气体流量为2000sccm至20000sccm，氯化氢的气体流量为30sccm至150sccm，二氯硅烷的气体流量为50sccm至1000sccm，磷化氢的气体流量为10sccm至2000sccm。
本实施例中，采用干法刻蚀工艺去除部分厚度的所述第一掺杂膜。所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括氢气、氧气、氟甲烷及氦气，其中，氢气的气体流量为20sccm至500sccm，氢气的气体温度为70℃，通入时间为5s至50s；氧气的气体流量为5sccm至2005sccm，氟甲烷的气体流量为60sccm至800sccm；氦气的气体流量为60sccm至200sccm，氦气的气体温度为35℃至50℃，通入时间为5s至100s。
参考图9，在所述第一掺杂层51顶部形成填充满所述凹槽40的第二掺杂层52，所述第二掺杂层52内掺杂有N型离子或P型离子，所述第二掺杂层52与所述第一掺杂层51的掺杂离子类型相同，且所述第二掺杂层52的离子掺杂浓度大于所述第一掺杂层51的离子掺杂浓度。
本实施例中，所述第二掺杂层52的材料与所述第一掺杂层51的材料相同，为硅。在其他实施例中，所述第二掺杂层的材料也可与所述第一掺杂层的材料不相同，例如为锗、锗化硅或碳化硅。
所述第一掺杂层51与所述第二掺杂层52构成源漏掺杂区，所述第二掺杂层52的离子掺杂浓度高，有利于降低所述源漏掺杂区表面的接触电阻。
本实施例中，所述第二掺杂层52的掺杂离子与所述第一掺杂层51的掺杂离子相同，均为N型离子，所述N型离子为磷离子。
若所述第二掺杂层52的离子掺杂浓度过低，源漏掺杂区表面的接触电阻高；若所述第二掺杂层52的离子掺杂浓度过高，所述第二掺杂层52的掺杂离子容易向所述第一掺杂层51内扩散，导致所述第一掺杂层51的离子掺杂浓度升高，影响所述第一掺杂层51对短沟道效应的抑制作用。本实施例中，所述第二掺杂层52的N型离子掺杂浓度为1.8E21atoms/cm3～2.5E21atoms/cm3。
若所述第一掺杂层51厚度与所述第二掺杂层52厚度的比值过大，所述源漏掺杂区表面的接触电阻大；若所述第一掺杂层51厚度与所述第二掺杂层52厚度的比值过小，则所述第一掺杂层51对短沟道效应的抑制作用弱。本实施例中，所述第一掺杂层51厚度与所述第二掺杂层52厚度的比值为0.33～1。
若所述第二掺杂层52的离子掺杂浓度与所述第一掺杂层51的离子掺杂浓度的比值过大，所述第二掺杂层52的掺杂离子容易向所述第一掺杂层51内扩散，使所述第一掺杂层51的离子掺杂浓度增加，导致所述第一掺杂层51对短沟道效应的抑制作用减弱。若所述第二掺杂层52的离子掺杂浓度与所述第一掺杂层51的离子掺杂浓度的比值过小，则所述第二掺杂层52与所述第一掺杂层51构成的源漏掺杂区表面的接触电阻高。本实施例中，所述第二掺杂层52的离子掺杂浓度与所述第一掺杂层51的离子掺杂浓度的比值为1.2～2。
本实施例中，采用选择性外延工艺形成所述第二掺杂层。所述选择性外延工艺的工艺参数包括：工艺温度为650℃至850℃，腔室压强为10Torr至800Torr，工艺气体包括氢气、氯化氢、二氯硅烷及磷化氢，其中，氢气的气体流量为2000sccm至25000sccm，氯化氢的气体流量为30sccm至550sccm，二氯硅烷的气体流量为50sccm至1000sccm，磷化氢的气体流量为200sccm至5000sccm。
需要说明的是，本实施例中，形成所述第一掺杂层51的工艺步骤包括选择性外延工艺步骤以及刻蚀工艺步骤；在其他实施例中，还可以在所述凹槽内直接形成所述第一掺杂层，即形成所述第一掺杂层与第二掺杂层的工艺步骤包括：采用第一选择性外延工艺形成所述第一掺杂层；采用第二选择性外延工艺形成所述第二掺杂层。
其中，所述第一选择性外延工艺提供第一掺杂源气体，所述第二选择性外延工艺提供第二掺杂源气体；所述第二掺杂源气体与第一掺杂源气体相同，且所述第二掺杂源气体流量大于第一掺杂源气体流量。
采用第一选择性外延工艺形成所述第一掺杂层，并采用第二选择性外延工艺形成所述第二掺杂层，在形成所述第一掺杂层的过程中可免去刻蚀工艺步骤，因而简化了工艺步骤，且避免刻蚀工艺步骤对形成的第一掺杂层造成不良影响，使得形成的第一掺杂层质量优良。
后续的工艺步骤还包括：形成覆盖所述第二掺杂层以及栅极31的层间介质层，且所述层间介质层暴露出所述栅极31顶部；去除所述栅极31，形成开口；形成填充满所述开口的金属栅。
综上，所述第二掺杂层52的离子掺杂浓度大于所述第一掺杂层51的离子掺杂浓度，一方面，所述第一掺杂层51的离子掺杂浓度较低，因此相邻所述第一掺杂层51的掺杂离子难以扩散形成通路，从而可抑制半导体结构的短沟道效应；另一方面，所述第二掺杂层52的离子掺杂浓度较高，有利于降低所述第一掺杂层51与所述第二掺杂层52构成的所述源漏掺杂区表面的接触电阻。
参照图9，本发明还提供一种采用上述制造方法获得的半导体结构，所述半导体结构包括：衬底10和凸出于所述衬底10的鳍部20；横跨所述鳍部20的栅极31，所述栅极31覆盖所述鳍部20的部分顶部和部分侧壁；所述栅极31两侧的所述鳍部20内具有凹槽40；填充于所述凹槽40内的第一掺杂层51，所述第一掺杂层51内掺杂有N型离子或P型离子，且所述第一掺杂层51顶部低于所述鳍部20顶部；位于所述第一掺杂层51顶部且填充满所述凹槽40的第二掺杂层52，所述第二掺杂层52内掺杂有N型离子或P型离子，所述第二掺杂层52的掺杂离子类型与所述第一掺杂层51的掺杂离子类型相同，且所述第二掺杂层52的离子掺杂浓度大于所述第一掺杂层51的离子掺杂浓度。
本实施例中，在平行于所述鳍部20延伸方向上，所述鳍部20底部宽度尺寸大于所述鳍部20顶部宽度尺寸。
与所述第二掺杂层52相比较，所述第一掺杂层51更靠近所述鳍部20底部。所述第一掺杂层51的离子掺杂浓度较低，因而所述第一掺杂层51的掺杂离子不容易扩散，从而可抑制半导体结构的短沟道效应。
本实施例中，所述第一掺杂层51的材料为硅。在其他实施例中，所述第一掺杂层的材料还可以为锗、锗化硅或碳化硅。
若所述第一掺杂层51的厚度过小，所述第一掺杂层51对短沟道效应的抑制作用有限；若所述第一掺杂层51的厚度过大，则所述第一掺杂层51与所述第二掺杂层52构成源漏掺杂区表面的接触电阻大。本实施例中，所述第一掺杂层51的厚度为
所述第二掺杂层52的作用为降低所述第一掺杂层51与所述第二掺杂层52构成源漏掺杂区表面的接触电阻。
本实施例中，所述第二掺杂层52的材料与所述第一掺杂层51的材料相同，为硅。在其他实施例中，所述第二掺杂层的材料也可与所述第一掺杂层的材料不相同，例如为锗、锗化硅或碳化硅。
所述第一掺杂层51厚度与所述第二掺杂层52厚度的比值适当，一方面，有利于降低所述第一掺杂层51与所述第二掺杂层52构成的源漏掺杂区表面的接触电阻；另一方面，有利于抑制半导体结构的短沟道效应。本实施例中，所述第一掺杂层51厚度与所述第二掺杂层52厚度的比值为0.33～1。
所述第二掺杂层52的离子掺杂浓度与所述第一掺杂层51的离子掺杂浓度的比值适当，一方面，可避免所述第二掺杂层52的掺杂离子向所述第一掺杂层51内扩散，从而保证所述第一掺杂层51对短沟道效应的抑制作用。另一方面，有助于降低所述第二掺杂层52与所述第一掺杂层51构成的源漏掺杂区表面的接触电阻。本实施例中，所述第二掺杂层52的离子掺杂浓度与所述第一掺杂层51的离子掺杂浓度的比值为1.2～2。
本实施例中，所述第二掺杂层52的掺杂离子与所述第一掺杂层51的掺杂离子相同，均为N型离子，所述N型离子为磷离子。所述第一掺杂层51的N型离子掺杂浓度为5E20atoms/cm3～1.4E21atoms/cm3，所述第二掺杂层52的N型离子掺杂浓度为1.8E21atoms/cm3～2.5E21atoms/cm3。
一方面，所述第一掺杂层51的离子掺杂浓度较低，因此所述第一掺杂层51的掺杂离子难以扩散，有利于抑制半导体结构的短沟道效应；另一方面，所述第二掺杂层52的离子掺杂浓度较高，以降低第一掺杂层51与第二掺杂层52构成的源漏掺杂区表面的接触电阻。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的制造方法，其特征在于，包括：
提供衬底和凸出于所述衬底的鳍部；
在所述衬底上形成横跨所述鳍部的栅极，所述栅极覆盖所述鳍部的部分顶部和部分侧壁；
在所述栅极两侧的所述鳍部内形成凹槽；
在所述凹槽内填充第一掺杂层，所述第一掺杂层内掺杂有N型离子或P型离子，且所述第一掺杂层顶部低于所述鳍部顶部；
在所述第一掺杂层顶部形成填充满所述凹槽的第二掺杂层，所述第二掺杂层内掺杂有N型离子或P型离子，所述第二掺杂层与所述第一掺杂层的掺杂离子类型相同，且所述第二掺杂层的离子掺杂浓度大于所述第一掺杂层的离子掺杂浓度。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一掺杂层厚度与所述第二掺杂层厚度的比值为0.33～1。
3.如权利要求1或2所述的半导体结构的制造方法，其特征在于，所述第一掺杂层的厚度为
4.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第二掺杂层的离子掺杂浓度与所述第一掺杂层的离子掺杂浓度的比值为1.2～2。
5.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第二掺杂层的掺杂离子与所述第一掺杂层的掺杂离子相同。
6.如权利要求5所述的半导体结构的制造方法，其特征在于，所述第一掺杂层及所述第二掺杂层内掺杂有N型离子；所述第一掺杂层的N型离子掺杂浓度为5E20atoms/cm3～1.4E21atoms/cm3，所述第二掺杂层的N型离子掺杂浓度为1.8E21atoms/cm3～2.5E21atoms/cm3。
7.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第一掺杂层与第二掺杂层的工艺步骤包括：采用第一选择性外延工艺形成所述第一掺杂层；采用第二选择性外延工艺形成所述第二掺杂层。
8.如权利要求7所述的半导体结构的制造方法，其特征在于，所述第一选择性外延工艺提供第一掺杂源气体，所述第二选择性外延工艺提供第二掺杂源气体；其中，所述第二掺杂源气体与第一掺杂源气体相同，且所述第二掺杂源气体流量大于第一掺杂源气体流量。
9.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第一掺杂层的工艺步骤包括：形成填充满所述凹槽的第一掺杂膜；刻蚀去除部分厚度的所述第一掺杂膜，使剩余第一掺杂膜顶部低于所述鳍部顶部，形成所述第一掺杂层。
10.如权利要求9所述的半导体结构的制造方法，其特征在于，采用干法刻蚀工艺去除部分厚度的所述第一掺杂膜。
11.如权利要求10所述的半导体结构的制造方法，其特征在于，所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括氢气、氧气、氟甲烷及氦气，其中，氢气的气体流量为20sccm至500sccm，氢气的气体温度为70℃，通入时间为5s至50s；氧气的气体流量为5sccm至2005sccm，氟甲烷的气体流量为60sccm至800sccm；氦气的气体流量为60sccm至200sccm，氦气的气体温度为35℃至50℃，通入时间为5s至100s。
12.如权利要求9所述的半导体结构的制造方法，其特征在于，采用选择性外延生长工艺形成所述第一掺杂膜。
13.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一掺杂层的材料为硅、锗、锗化硅或碳化硅；所述第二掺杂层的材料为硅、锗、锗化硅或碳化硅。
14.如权利要求1所述的半导体结构的制造方法，其特征在于，在平行于所述鳍部延伸方向上，所述鳍部底部宽度尺寸大于所述鳍部顶部宽度尺寸。
15.一种半导体结构，其特征在于，包括：
衬底和凸出于所述衬底的鳍部；
横跨所述鳍部的栅极，所述栅极覆盖所述鳍部的部分顶部和部分侧壁；
所述栅极两侧的所述鳍部内具有凹槽；
填充于所述凹槽内的第一掺杂层，所述第一掺杂层内掺杂有N型离子或P型离子，且所述第一掺杂层顶部低于所述鳍部顶部；
位于所述第一掺杂层顶部且填充满所述凹槽的第二掺杂层，所述第二掺杂层内掺杂有N型离子或P型离子，所述第二掺杂层的掺杂离子类型与所述第一掺杂层的掺杂离子类型相同，且所述第二掺杂层的离子掺杂浓度大于所述第一掺杂层的离子掺杂浓度。
16.如权利要求15所述的半导体结构，其特征在于，所述第一掺杂层厚度与所述第二掺杂层厚度的比值为0.33～1。
17.如权利要求15所述的半导体结构，其特征在于，所述第二掺杂层的离子掺杂浓度与所述第一掺杂层的离子掺杂浓度的比值为1.2～2。
18.如权利要求15所述的半导体结构，其特征在于，所述第一掺杂层及所述第二掺杂层内掺杂有N型离子，且所述第二掺杂层的掺杂离子与所述第一掺杂层的掺杂离子相同；所述第一掺杂层的N型离子掺杂浓度为5E20atoms/cm3～1.4E21atoms/cm3，所述第二掺杂层的N型离子掺杂浓度为1.8E21atoms/cm3～2.5E21atoms/cm3。
19.如权利要求15所述的半导体结构，其特征在于，所述第一掺杂层的材料为硅、锗、锗化硅或碳化硅；所述第二掺杂层的材料为硅、锗、锗化硅或碳化硅。
20.如权利要求15所述的半导体结构，其特征在于，在平行于所述鳍部延伸方向上，所述鳍部底部宽度尺寸大于所述鳍部顶部宽度尺寸。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN (1) | CN109950314B (zh) |
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