CN105990140A - 晶体管的形成方法 - Google Patents

Abstract

一种晶体管的形成方法，包括：提供衬底；在衬底表面形成伪栅膜；对所述伪栅膜的表面进行离子掺杂，使所述伪栅极表面的部分区域形成改性层；在形成改性层之后，刻蚀所述伪栅膜直至暴露出衬底表面为止，在衬底表面形成伪栅层，所述伪栅层表面具有改性层；在所述伪栅层和改性层的侧壁表面形成第一侧墙；在所述第一侧墙和伪栅层两侧的衬底内形成源区和漏区；在形成源区和漏区之后，在所述衬底、源区、漏区和伪栅层表面形成介质膜；对所述介质膜进行平坦化工艺，直至暴露出所述伪栅层，形成介质层，所述平坦化工艺对介质膜的平坦化速率低于对改性层的平坦化速率，所述介质层的表面高于所述伪栅层的表面。所形成的晶体管形貌良好、尺寸精确、性能稳定。

Description

晶体管的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。

背景技术

随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS(Metal Oxide Semiconductor，金属-氧化物-半导体)器件的尺寸不断地缩小，以此满足集成电路发展的微型化和集成化的要求，而晶体管器件是MOS器件中的重要组成部分之一。

对于晶体管器件来说，随着晶体管的尺寸持续缩小，现有技术以氧化硅或氮氧化硅材料形成的栅介质层时，已无法满足晶体管对于性能的要求。尤其是以氧化硅或氮氧化硅作为栅介质层所形成的晶体管容易产漏电流以及杂质扩散等一系列问题，从而影响晶体管的阈值电压，造成晶体管的可靠性和稳定性下降。

为解决以上问题，提出了一种以高K栅介质层和金属栅构成的晶体管，即高K金属栅(HKMG，High K Metal Gate)晶体管。所述高K金属栅晶体管采用高K(介电常数)材料代替常用的氧化硅或氮氧化硅作为栅介质材料，以金属材料或金属化合物材料替代传统的多晶硅栅极材料，形成金属栅。所述高K金属栅晶体管能够在缩小尺寸的情况下，能够减小漏电流，降低工作电压和功耗，以此提高晶体管的性能。

然而，采用后栅工艺形成的高K栅金属栅晶体管形貌不佳、性能不良。

发明内容

本发明解决的问题是提供一种晶体管的形成方法，所形成的晶体管形貌良好、尺寸精确、性能稳定。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底；在所述衬底表面形成伪栅膜；对所述伪栅膜的表面进行离子掺杂，使所述伪栅极表面的部分区域形成改性层；在形成改性层之后，刻蚀所述伪栅膜直至暴露出衬底表面为止，在衬底表面形成伪栅层，所述伪栅层表面具有改性层；在所述伪栅层和改性层的侧壁表面形成第一侧墙；在所述第一侧墙和伪栅层两侧的衬底内形成源区和漏区；在形成源区和漏区之后，在所述衬底、源区、漏区和伪栅层表面形成介质膜；对所述介质膜进行平坦化工艺，直至暴露出所述伪栅层，形成介质层，所述平坦化工艺对介质膜的平坦化速率低于对改性层的平坦化速率，所述介质层的表面高于所述伪栅层的表面。

可选的，对所述伪栅膜的表面进行离子掺杂的工艺为离子注入工艺或等离子体掺杂工艺。

可选的，所述离子注入工艺或等离子体掺杂工艺的参数包括：掺杂气体包括B、BF₂、P、Ge、As、N₂、C中的一种或多种组合；掺杂深度为10埃～200埃；掺杂浓度大于10¹⁵原子/cm³；当掺杂气体包括B、BF₂、P、As、N₂或C时，所述掺杂离子的能量小于或等于5keV；当所掺杂气体包括Ge时，所述掺杂离子的能量小于40keV。

可选的，所述伪栅层的形成步骤包括：在所述改性层的部分表面形成掩膜层；以所述掩膜层为掩膜，刻蚀所述改性层和伪栅膜，直至暴露出衬底表面为止；在平坦化所述介质膜的过程中，去除所述掩膜层。

可选的，还包括：在形成介质层之后，去除所述伪栅层，在所述介质层内形成第一开口；在所述第一开口内形成填充满所述第一开口的栅极层。

可选的，还包括：在形成伪栅膜之前，在衬底表面形成伪栅介质膜；在所述伪栅介质膜表面形成所述伪栅膜；在刻蚀所述伪栅膜并形成伪栅层之后，刻蚀所述伪栅介质膜直至暴露出衬底表面为止，形成伪栅介质层。

可选的，所述伪栅层与衬底之间具有伪栅介质层，在去除伪栅层之后，去除所述伪栅介质层，并暴露出第一开口底部的衬底表面；在所述第一开口底部表面形成栅介质层；在所述栅介质层表面形成栅极层。

可选的，还包括：在形成栅介质层之前，在第一开口底部的衬底表面形成屏蔽介质层，所述栅介质层形成于所述屏蔽介质层表面。

可选的，所述伪栅层与衬底之间具有位于衬底表面的屏蔽介质层、以及位于屏蔽介质层表面的栅介质层；在去除所述伪栅层之后，暴露出所述栅介质层；在所述栅介质层表面形成填充满所述开口的栅极层。

可选的，所述栅介质层的材料为高k介质材料，所述高k介质材料的介电系数大于或等于4。

可选的，所述栅极层的材料为金属，所述金属包括铜或铝。

可选的，还包括：在形成所述源区和漏区之前，在所述第一侧墙和伪栅层两侧的衬底内形成第二开口；在所述第二开口内形成应力层；在所述第一侧墙和伪栅层两侧的应力层内掺杂P型离子或N型离子，形成源区和漏区。

可选的，所述应力层的材料包括硅锗或碳化硅；所述应力层的形成工艺为选择性外延沉积工艺。

可选的，所述应力层的材料为硅锗，在所述应力层内掺杂P型离子；所述应力层的材料为碳化硅，在所述应力层内掺杂N型离子。

可选的，在形成应力层之后，去除所述第一侧墙；在去除所述第一侧墙之后，在所述伪栅层和改性层的侧壁表面形成第二侧墙。

可选的，所述第一侧墙的材料为SiN、SiON、SiOBN、SiOCN、SiO₂中的一种或多种组合；所述第一侧墙的厚度为10埃～30埃；所述第一侧墙的形成工艺包括：热氧化工艺、原子层沉积工艺、化学气相沉积工艺中的一种或多种。

可选的，还包括：在形成所述介质膜之前，在所述衬底、源区、漏区和伪栅层表面形成停止层，所述介质膜形成于所述停止层表面；所述平坦化工艺去除位于伪栅层顶部的部分停止层。

可选的，所述介质膜的材料为氧化硅；所述介质膜的形成工艺为化学气相沉积工艺、原子层沉积工艺或流体化学气相沉积工艺。

可选的，所述衬底为平面基底，所述伪栅层位于所述平面基底表面。

可选的，所述衬底包括：基底、位于基底表面的鳍部以及位于基底表面的隔离层，所述隔离层覆盖部分鳍部的侧壁表面，且所述隔离层的表面低于所述鳍部的顶部表面；所述伪栅层横跨于所述鳍部上，且所述伪栅层位于部分隔离层表面、以及鳍部的侧壁和顶部表面。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，在衬底表面形成用于形成伪栅层的伪栅极膜之后，先对所述伪栅膜的表面进行离子掺杂，使所述伪栅极表面的部分区域形成改性层；当后续在所述衬底和伪栅层表面形成介质膜之后，所进行的平坦化工艺对所述改性层的平坦化速率大于对介质膜的平坦化速率；从而能够使平坦化之后的介质层表面高于伪栅层表面，所述介质层的厚度相对于伪栅层和改性层的总厚度不会被过度减薄；避免了所述介质层相对于伪栅层凹陷，继而避免了后续形成金属材料的栅极层时，因在介质层表面残留金属材料而造成器件之间的短接。而且，由于所述介质层的厚度相对于伪栅层和改性层的总厚度不会被过度减薄，能够保证在后续去除伪栅层之后，在介质层内形成的栅介质层和栅极层的厚度尺寸精确易控。因此，所形成的晶体管的形貌良好、性能稳定均一、可靠性提高。

进一步，对所述伪栅膜的表面进行离子掺杂的工艺为离子注入工艺或等离子体掺杂工艺；通过对伪栅膜表面进行离子注入或掺杂，能够使伪栅膜的表面晶格状态被破坏，且使得所形成的改性层的晶格状态与伪栅膜的晶格状态存在差异；而且，在形成源区和漏区之后，形成所述源区和漏区过程中的热处理过程能够使掺杂离子在改性层内均匀扩散，则所述改性层的晶格状态依旧较伪栅膜存在差异，而且掺杂离子在改性层内的分布更为均匀。由于所形成的改性层的晶格结构胶伪栅膜更为疏松，则后续对介质膜进行的平坦化工艺对改性层的平坦化速率能够高于对介质膜的平坦化速率。

进一步，所述离子注入工艺或等离子体掺杂工艺的参数包括：掺杂气体包括B、BF₂、P、Ge、As、N₂、C中的一种或多种组合；以所述掺杂气体进行离子注入或等离子体掺杂工艺时，所产生的离子或等离子体质量较高时，尤其是所述掺杂气体包括As或Ge时，能够有效地破坏伪栅膜表面的固有晶格结构和分布状态，使得所形成的改性层的晶格晶格结构较为疏松，以此提高后续的平坦化工艺对改性层的平坦化速率，能够保证后续平坦化工艺之后，伪栅层的表面低于介质层表面。

附图说明

图1至图3是一种高金属栅结构的形成过程实施例的剖面结构示意图；

图4至图13是本发明实施例的晶体管的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，采用后栅工艺形成的高K栅金属栅晶体管形貌不佳、性能不良。

具体请参考图1至图3，图1至图3是一种高金属栅结构的形成过程实施例的剖面结构示意图。

请参考图1，提供衬底100，所述衬底100表面具有伪栅极结构，所述伪栅极结构包括伪栅极层101以及位于伪栅极层101侧壁表面的侧墙102，所述伪栅极结构两侧的衬底100内具有源漏区103。

请参考图2，在衬底100和伪栅极结构表面形成介质膜104。

请参考图3，对所述介质膜104进行化学机械抛光，直至暴露出伪栅极结构的顶部表面为止，形成介质层104a。

之后，通过去除伪栅极层101，能够在介质层104a内形成开口，在所述开口内能够形成高k栅介质层以及位于高k栅介质层表面的金属栅。

对所述介质膜104进行的化学机械抛光工艺以所述伪栅极层的顶部作为停止位置；然而，由于所述伪栅极层101的材料通常为多晶硅，所述介质膜104的材料通常为氧化硅，使所述伪栅极层101和介质膜104之间具有较大的抛光选择速率比；而且，对所述伪栅极层101的抛光速率远小于对介质膜104的抛光速率，因此，当所述化学机械抛光工艺停止于所述伪栅极层101顶部表面时，容易对所述介质层104的表面造成更多的抛光，进而导致所述介质层104的表面相对于伪栅极层101的表面凹陷。当后续形成的金属栅时，需要以所述介质层104的表面作为化学机械抛光工艺的停止位置，则容易使得所形成的高k栅介质层和金属栅的厚度小于伪栅极层101的厚度，则所述金属栅的尺寸难以精确控制；而且，由于所述介质层104的表面相对于伪栅层101凹陷，则后续在介质层104表面和形成金属栅的开口内填充金属材料并进行化学机械抛光工艺之后，容易在介质层104表面的凹陷处残留金属材料，继而造成相邻晶体管的金属栅之间发生短接。因此，所形成的晶体管的性能不稳定、可靠性较差。

而且，由于衬底100表面的伪栅极结构或半导体器件的密度存在差异，即相邻伪栅极结构或半导体器件之间的距离存在差异，从而在所述介质膜104进行的化学机械抛光之后，所形成的介质层104a表面低于伪栅极层101底部表面的距离存在差异；具体的，当器件密度较大时，即相邻伪栅极结构或半导体器件之间的距离较小，则介质层104a表面低于伪栅极层101底部表面的距离较小；当器件密度较小时，即相邻伪栅极结构或半导体器件之间的距离较大，则介质层104a表面低于伪栅极层101底部表面的距离较大。介质层104a表面低于伪栅极层101底部表面的距离存在差异，容易造成后续形成于介质层104a内的不同开口内的高k栅介质层和金属栅的厚度尺寸存在差异。因此，所形成的晶体管的性能不稳定、可靠性较差。

为了解决上述问题，本发明提供一种晶体管的形成方法。其中，在衬底表面形成用于形成伪栅层的伪栅极膜之后，先对所述伪栅膜的表面进行离子掺杂，使所述伪栅极表面的部分区域形成改性层；当后续在所述衬底和伪栅层表面形成介质膜之后，所进行的平坦化工艺对所述改性层的平坦化速率大于对介质膜的平坦化速率；从而能够使平坦化之后的介质层表面高于伪栅层表面，所述介质层的厚度相对于伪栅层和改性层的总厚度不会被过度减薄，从而保证了后续去除伪栅层之后，在介质层内形成的栅介质层和栅极层的厚度尺寸精确易控，从而使所形成的晶体管的形貌良好、性能稳定均一、可靠性提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图13是本发明实施例的晶体管的形成过程的剖面结构示意图。

请参考图4，提供衬底200。

本实施例中，所述衬底200具有第一区域I和第二区域II；所述第一区域I和第二区域II能够相邻或不相邻。本实施例中，所述第一区域I和第二区域II相邻，且所述第一区域I和第二区域II之间的衬底200内具有隔离层(未标示)进行隔离，所述隔离层的材料为氧化硅、氮氧化硅或低K介质材料。

在本实施例中，所述衬底200的第一区域I用于形成PMOS晶体管，所述衬底200的第二区域II用于形成NMOS晶体管。在另一实施例中，所述衬底200的第一区域I用于形成核心器件，所述衬底200的第二区域II用于形成外围器件，例如输入输出(I/O)器件；所述第二区域II的器件密度低于所述第一区域I的器件密度。

在一实施例中，所述衬底200为平面基底；所述衬底200硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)；所述衬底200内的隔离层形成浅沟槽隔离结构(Shallow Trench Isolation，简称STI)。

在另一实施例中，所述衬底200包括：基底、位于基底表面的鳍部以及位于基底表面的隔离层，所述隔离层覆盖部分鳍部的侧壁表面，且所述隔离层的表面低于所述鳍部的顶部表面。后续形成的伪栅极层横跨于所述鳍部上，而且，所述伪栅极层还覆盖部分所述鳍部顶部和侧壁表面，则后续以栅极层替代所述伪栅极层之后，所述栅极层也能够横跨于所述鳍部表面、且覆盖部分所述鳍部顶部和侧壁表面。

在一实施例中，所述基底和鳍部能够由半导体衬底刻蚀形成；所述半导体衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底；通过刻蚀部分所述半导体衬底，能够在所述半导体衬底内形成若干沟槽，相邻沟槽之间的半导体衬底形成鳍部，而且位于鳍部底部的半导体衬底形成基底。

在另一实施例中，所述鳍部还能够通过外延工艺形成于基底表面；所述基底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底；所述鳍部的材料为硅、硅锗、锗或碳化硅。

请参考图5，在所述衬底200表面形成伪栅膜201。

所述伪栅膜201用于形成伪栅层，所述伪栅层用于为后续形成的栅极层和栅介质层占据空间和位置，后续需要以高k介质材料的栅介质层、以及金属材料的栅极层替代所述伪栅层。

所述伪栅膜201的材料为多晶硅、无定形硅、无定形碳或氮化硅；所述伪栅膜201的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述伪栅膜201的厚度为500埃～1500埃，所述伪栅膜201的厚度决定了后续所形成的栅极层的厚度。

在本实施例中，在形成伪栅膜201之前，在衬底200表面形成伪栅介质膜202；在所述伪栅介质膜202表面形成所述伪栅膜201。所述伪栅介质膜202的材料为氧化硅；所述伪栅介质膜202的形成工艺为热氧化工艺、ISSG(原位蒸汽生成，In-Situ Steam Generation)氧化工艺或化学气相沉积工艺。所述伪栅介质膜202用于形成伪栅介质层，当后续形成介质层之后，去除伪栅层时，所述伪栅介质层能够用于保护层衬底表面，避免去除伪栅层的刻蚀工艺对衬底造成过度损伤，从而保证了所形成的晶体管的性能稳定。

请参考图6，对所述伪栅膜201的表面进行离子掺杂，使所述伪栅极201表面的部分区域形成改性层203。

通过对所述伪栅膜201的表面进行离子掺杂，能够破坏所述伪栅膜201位于表面部分的晶格状态，使所述位于表面部分的伪栅膜201晶格结构疏松，从而能够使后续平坦化介质膜的工艺对所述伪栅膜201的平坦化速率提高，则能够使所形成的介质层表面高于伪栅层的表面，有利于避免后续去除伪栅层之后，形成栅极层时，在介质层表面残留金属材料，以此避免相邻晶体管的栅极层之间发生短接，保证了所形成的晶体管性能稳定。

对所述伪栅膜201的表面进行离子掺杂的工艺为离子注入工艺或等离子体掺杂工艺。所述离子注入工艺或等离子体掺杂工艺的参数包括：掺杂气体包括B、BF₂、P、Ge、As、N₂、C中的一种或多种组合；掺杂深度为10埃～200埃；掺杂浓度大于10¹⁵原子/cm³；此外，离子注入工艺的能量或者等离子体的功率能够根据不同的掺杂离子而确定；当掺杂气体为B、BF₂、P、As、N₂或C时，所述掺杂离子的能量小于或等于5keV；当所掺杂离子为Ge时，所述掺杂离子的能量小于40keV。

所述掺杂离子的能量大小决定了掺杂深度；具体的，所述掺杂离子的能量越大，掺杂深度越深；然而，如果掺杂深度过深，则后续平坦化介质层时，所述改性层203无法完全被去除，从而使后续去除伪栅层的刻蚀工艺速率受一定的影响，因此，本实施例中，所述掺杂深度为50埃～200埃，即所形成的改性层203厚度为50埃～200埃，以保证后续的平坦化工艺能够完全去除所述改性层203，并暴露出为掺杂离子的伪栅层表面。

在离子注入工艺或等离子体掺杂工艺中，所掺杂的离子的掺杂浓度越高，能够使所形成的改性层203在后续平坦化介质层的过程中平坦化速率越快，则更有利于保证所形成的介质层表面高于伪栅层表面。其次，所掺杂的离子能量越低，越有利于使掺杂离子集中于伪栅膜201的表面区域，使形成的改性层203厚度较薄。此外，需要选取质量较大的掺杂离子，有利于充分破坏所述改性层203的晶格状态，以提高改性层203在后续平坦化介质层的过程中具有较快的平坦化速率；例如选取具有较大质量的As离子或Ge离子；而质量较大的离子所携带的能量较高。在本实施例中，所述掺杂气体包括As。另一方面，当所选用的离子质量较小时，例如以B离子、P离子、F离子或C离子进行掺杂时，掺杂离子所携带的能量较小。

请参考图7，在形成改性层203之后，刻蚀所述伪栅膜201(如图6所示)直至暴露出衬底200表面为止，在衬底200表面形成伪栅层201a，所述伪栅层201a表面具有改性层203。

所述伪栅层201a的形成步骤包括：在所述改性层203的部分表面形成掩膜层204；以所述掩膜层204为掩膜，刻蚀所述改性层203和伪栅膜201，直至暴露出衬底200表面为止。

所述掩膜层204覆盖的区域即需要形成栅极层的对应区域。所述掩膜层204的材料为氮化硅、氮氧化硅、掺碳的氮氧化硅、掺硼的氮氧化硅中的一种或多种；所述掩膜层204的厚度为10埃～200埃。所述掩膜层204的形成工艺包括：在所述改性层203表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化层，所述图形化层覆盖需要形成伪栅层201a的对应区域；以所述图形化层为掩膜，刻蚀所述掩膜材料膜，直至暴露出改性层203表面为止，形成掩膜层204。

其中，所述掩膜材料膜的形成工艺为原子层沉积工艺或化学气相沉积工艺；所述图形化层能够为图形化的光刻胶层，也能够为采用多重图形掩膜工艺形成的掩膜，例如自对准双重图形(Self-Aligned Double Patterning，简称SADP)掩膜。

刻蚀所述改性层203和伪栅膜201的工艺为各向异性的干法刻蚀工艺；所述各向异性的干法刻蚀工艺的参数包括：刻蚀气体包括碳氟气体、O₂、Ar、He、N₂中的一种或几种，刻蚀气体的流量为50sccm～1000sccm，气体压力为1mtorr～50mtorr，偏置电压为10V～800V，功率为100W～800W，温度为40℃～200℃；所述碳氟气体包括CF₄、C₃F₈、C₄F₈、CH₂F₂、CH₃F、CHF₃中的一种或多种。

本实施例中，所述衬底200包括基底、鳍部和绝缘层，所形成的伪栅层201a横跨于所述鳍部上，且所述伪栅层201a位于部分隔离层表面、以及鳍部的侧壁和顶部表面；以所述伪栅层201a形成的晶体管为鳍式场效应管晶体管。在另一实施例中，所述衬底为平面基底，所述伪栅层位于所述平面基底表面。

本实施例中，所述伪栅膜201与衬底200之间具有伪栅介质膜202；在刻蚀所述伪栅膜201并形成伪栅层201a之后，刻蚀所述伪栅介质膜202(如图6所示)直至暴露出衬底200表面为止，形成伪栅介质层202a。所述伪栅介质层202a能够在后续去除伪栅层201a时，保护衬底200表面免受损伤。

在另一实施例中，伪栅膜与衬底之间形成有屏蔽介质膜、以及位于屏蔽介质膜表面的栅介质膜；所述栅介质膜的材料为高k介质材料，即介电常数大于4的介质材料；所述屏蔽介质膜的材料为氧化硅。在刻蚀所述伪栅膜并暴露出栅介质膜之后，刻蚀所述栅介质膜和屏蔽介质膜，直至暴露出衬底表面为止，形成栅介质层和屏蔽介质层。由于所述伪栅层与衬底之间具有屏蔽介质层和栅介质层，在去除所述伪栅层之后，暴露出所述栅介质层，后续仅需在所述栅介质层表面形成填充满所述开口的栅极层。

请参考图8，在所述伪栅层201a和改性层203的侧壁表面形成第一侧墙205。

所述第一侧墙205用于定义源区和漏区相对于伪栅层201a的距离和位置。所述第一侧墙205的材料为SiN、SiON、SiOBN、SiOCN、SiO₂中的一种或多种组合；所述第一侧墙205的厚度为10埃～30埃。

所述第一侧墙205的形成步骤包括：在衬底200、伪栅层201a、改性层203和掩膜层204表面形成第一侧墙膜；回刻蚀所述第一侧墙膜直至暴露出掩膜层204和衬底200表面为止，形成第一侧墙205。其中，所述第一侧墙膜的形成工艺为热氧化工艺、原子层沉积工艺、化学气相沉积工艺中的一种或多种；所述回刻蚀工艺为各向异性的过刻蚀工艺。

请参考图9，在所述第一侧墙205和伪栅层201a两侧的衬底200内形成源区和漏区。

在本实施例中，在所述伪栅层201a两侧的衬底200内形成应力层206，在所述应力层206内形成源区和漏区。

所述应力层206的形成步骤包括：在衬底200表面形成图形化层暴露出掩膜层204、第一侧墙205以及伪栅层201a两侧的部分衬底200表面；以所述图形化层为掩膜，刻蚀所述衬底200，在所述衬底200内形成第二开口；在所述第二开口内形成应力层206。

其中，所述应力层206的材料包括硅锗或碳化硅；所述应力层206的形成工艺为选择性外延沉积工艺；而且，当所形成的晶体管为PMOS晶体管时，所述应力层206的材料为硅锗，当所形成的晶体管为NMOS晶体管时，所形成的应力层206的材料为碳化硅。

在本实施例中，所述第一区域I用于形成PMOS晶体管，因此，第一区域I形成的应力层206材料为硅锗，且所述应力层内需要掺杂P型离子可以形成源区和漏区。

在本实施例中，所述第一区域I的第二开口的侧壁与鳍部的顶部表面呈“Σ”(Sigma，西格玛)形，所述第一区域I的第二开口侧壁具有顶角，所述顶角向栅极层201底部的鳍部内延伸。

在本实施例中，所述衬底200表面的晶向为<100>或<110>，所述第一区域I的第二开口形成工艺包括：形成覆盖第二区域II的图形化层，所述图形化层暴露出第一区域I的掩膜层204、第一侧墙205以及伪栅层201a两侧的部分衬底200表面；以所述图形化层为掩膜，采用各向异性的干法刻蚀工艺在栅极层201和侧墙205a两侧的鳍部211内形成开口，所述开口侧壁相对于鳍部211的顶部表面垂直；在所述各向异性的干法刻蚀工艺之后，采用各向异性的湿法刻蚀工艺刻蚀所述开口的侧壁和底部，形成第二开口，使形成的第二开口侧壁与鳍部211的顶部表面呈“Σ”形。

其中，所述各向异性的干法刻蚀工艺为：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。

所述各向异性的湿法刻蚀工艺为：刻蚀液包括碱性溶液，所述碱性溶液为氢氧化钾(KOH)、氢氧化钠(NaOH)、氢氧化锂(LiOH)、氨水(NH₄OH)或四甲基氢氧化铵(TMAH)中的一种或多种组合。

在第一区域I的应力层206材料为硅锗，所述应力层206的形成工艺为选择性外延沉积工艺，所述选择性外延沉积工艺包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH₄或SiH₂Cl₂)和锗源气体(GeH₄)，所述硅源气体或锗源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H₂，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H₂的流量为0.1标准升/分钟～50标准升/分钟。

在一实施例中，在采用所述选择性外延沉积工艺形成应力层206时，还能够以原位掺杂工艺在应力层206内掺杂P型离子。在另一实施例中，在形成应力层206之后，采用离子注入工艺在所述伪栅层201a两侧的应力层206和部分衬底200内形成源区和漏区，所注入的掺杂离子为P型离子。

本实施例中，所述第二区域II用于形成NMOS晶体管，因此，第二区域IE形成的应力层206材料为碳化硅，且所述应力层206内需要掺杂N型离子以形成源区和漏区。

所述第二区域II的第二开口侧壁垂直于鳍部211的顶部表面；在所述第二区域II的第一开口形成工艺包括为各向异性的干法刻蚀工艺；所述各向异性的干法刻蚀工艺为：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。

在第二区域II的应力层206材料为碳化硅，所述应力层206的形成工艺为选择性外延沉积工艺，所述选择性外延沉积工艺包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH₄或SiH₂Cl₂)和碳源气体(CH₄、CH₃Cl或CH₂Cl₂)，所述硅源气体和碳源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H₂，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H₂的流量为0.1标准升/分钟～50标准升/分钟。

在一实施例中，在采用所述选择性外延沉积工艺形成应力层206时，以原位掺杂工艺在应力层206内掺杂N型离子。在另一实施例中，在形成应力层206之后，采用离子注入工艺在所述栅极层201两侧的应力层206和部分鳍部211内形成源区和漏区，所注入的掺杂离子为N型离子。

当所述源区和漏区采用离子注入工艺形成时，还能够在形成应力层206之后，去除所述第一侧墙205；在去除所述第一侧墙205之后，在所述伪栅层201a和改性层203的侧壁表面形成第二侧墙；以所述第二侧墙和掩膜层204为掩膜，在伪栅层201两侧的应力层206和部分衬底200内掺杂离子，以形成源区和漏区。

由于在形成第二开口和应力层206的过程中，暴露出的第一侧墙205容易因受到损伤而减薄，继而会造成所形成的源区和漏区到伪栅层的距离过近，容易产生短沟道效应，因此，需要去除所述第一侧墙205，并形成厚度尺寸更为精确的第二侧墙，以精确控制源区和漏区到伪栅层的距离。

此外，在形成所述应力层206和源区和漏区的过程中，具有高温制程；在所述高温制程中，能够激活所述改性层203内的掺杂离子，刻蚀所述掺杂离子的分布均匀，则后续的平坦化工艺对所述改性层203的平坦化速率均匀；同时，经过所述高温制程，所述改性层203的晶格结构依旧与伪栅层201a之间存在差异以，且所述改性层203的晶格排布较为疏松，因此依旧能够保证后续的平坦化工艺对所述改性层203的平坦化速率较快。

请参考图10，在形成源区和漏区之后，在所述衬底200、源区、漏区和伪栅层201a表面形成介质膜207。

所述介质层204的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数为2.5～3.9)或超低K介质材料(介电常数小于2.5)；形成所述介质膜207的工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所形成的介质膜207的厚度大于或等于所述伪栅层201a的厚度。

在本实施例中，为了使所述介质膜207的材料能够充分填充于相邻伪栅层201a之间的沟槽内，形成所述介质膜207的工艺为流体化学气相沉积工艺(FCVD)，所形成的介质膜207的材料为氧化硅。在其它实施例中，形成所述介质膜的工艺还能够为高密度等离子体沉积工艺(HDP)或高深宽比沉积工艺(HARP)。

所述流体化学气相沉积工艺包括：在衬底200、第一侧墙205和伪栅层201a表面涂布前驱体，所述前驱体能够为含硅材料，例如硅烷或正硅酸乙酯(TEOS)，且所述前驱体为流体，因此所述前驱体具有流动性，容易进入相邻伪栅层201a之间的沟槽内；采用含氧气体对所述前驱体进行处理，使所述前驱体氧化形成固态的氧化硅材料，形成所述介质膜207。

在一实施例中，在形成所述介质膜207之前，在所述衬底200、源区、漏区和伪栅层201a表面形成停止层，所述介质膜形成于所述停止层表面；所述停止层的材料与所述介质膜207的材料不同，所述停止层用于在后续形成栅极层之后，在源区和漏区表面形成导电结构时，作为刻蚀工艺的停止层。

所述停止层的材料为SiN、SiON、SiOCN、SiOBN中的一种或多种组合；所述停止层的厚度为10埃～200埃；所述停止层的形成工艺包括原子层沉积工艺或化学气相沉积工艺。

请参考图11，对所述介质膜207(如图10所示)进行平坦化工艺，直至暴露出所述伪栅层201a，形成介质层207a，所述平坦化工艺对介质膜207a的平坦化速率低于对改性层203的平坦化速率，所述介质层207a的表面高于所述伪栅层201a的表面。

对所述介质膜207进行的平坦化工艺为化学机械抛光工艺。在本实施例中，所述伪栅层201a表面具有掩膜层204，所述化学机械抛光还对所述掩膜层204进行抛光，直至暴露出伪栅层201a顶部表面为止。在一实施例中，所述掩膜层204的顶部表面具有停止层，则所述平坦化工艺还需要去除位于掩膜层204顶部的部分停止层。

在本实施例中，由于所述伪栅层201a的顶部表面具有改性层203，所述改性层203内具有掺杂离子，所述掺杂离子改变了所述伪栅层201a位于顶部的部分区域的晶格状态，使得所述改性层203的晶格结构较为疏松，则所述化学机械抛光工艺对所述改性层203的抛光速率高于对介质膜207的抛光速率，从而能够在所述抛光工艺之后，使所形成的介质层207a的表面高于伪栅层201a的表面，则所形成的介质层207a的表面不易产生凹陷，则所述介质层207a的表面在后续去除伪栅层201a并填充栅极层时，不易残留栅极层的材料，从而保证了相邻晶体管的栅极层之间不会发生短接，保证了所形成的晶体管性能稳定。

而且，由于所述介质层207a的表面不易产生凹陷，则所述介质层207a的厚度更为均匀可控，则后续去除伪栅层并形成栅极层时，能够使所形成的栅极层的厚度尺寸更为精确均一，则能够使所形成的晶体管形貌更为精确易控，且晶体管的性能更均一稳定。

具体的，在所述化学键抛光工艺中，当抛光工艺进行至在抛光液(slurry)中检测到含有伪栅层201a的化学成分之后，进行一定的过抛光工艺以便完全暴露出伪栅层201a的顶部表面；而在所述过抛光工艺对所述改性层203的抛光速率高于介质层207a的抛光速率，因此，经过所述过抛光工艺之后，所述介质层207a被减薄的厚度小于所述改性层203被减薄的厚度，从而使介质层207a的表面高于伪栅层201a的表面；而且，还能够保证介质层207a的厚度不会被过度减薄，则后续形成的栅极层的厚度能够得到保证；而所述伪栅层201a需要被去除，因此即使所述伪栅层201a的表面相对于介质层207a表面凹陷，也不影响后续形成的栅极层尺寸。

请参考图12，在形成介质层207a之后，去除所述伪栅层201a(如图11所示)，在所述介质层207a内形成第一开口208。

所述第一开口208用于形成栅极层。去除所述伪栅层201a的工艺为湿法刻蚀工艺或干刻蚀工艺，所述干法刻蚀工艺为各向同性的干法刻蚀或各向异性的干法刻蚀，所述湿法刻蚀为各向同性的湿法刻蚀。

本实施例中，所述伪栅层201a的材料为多晶硅，所述干法刻蚀的刻蚀气体包括氯气和溴化氢气体中的一种或两种混合；所述湿法刻蚀的刻蚀液包括硝酸溶液和氢氟酸溶液中的一种或两种混合。

在本实施例中，所述伪栅层201a与衬底200之间具有伪栅介质层202a(如图11所示)，在去除伪栅层201a之后，去除所述伪栅介质层202a，并暴露出第一开口208底部的衬底200表面。

在本实施例中，所述伪栅层201a和衬底200之间还形成有伪栅介质层202a，所述伪栅介质层202a能够在去除所述伪栅极层201的过程中，保护所述衬底200表面免受损伤；由于所述伪栅介质层202a与衬底200之间的刻蚀选择比较大，在去除所述伪栅介质层202a时，对所述衬底200表面的损伤较小。在一实施例中，去除所述伪栅介质层202的工艺为湿法刻蚀工艺，所述湿法刻蚀的刻蚀液为氢氟酸溶液，所述湿法刻蚀工艺对衬底200表面的损伤较小。

在另一实施例中，所述伪栅层与衬底之间具有屏蔽介质层和栅介质层，则仅需去除所述伪栅层，并暴露出所述栅介质层表面，在介质层内形成第一开口。

请参考图13，在所述第一开口208(如图12所示)内形成填充满所述第一开口208的栅极层220。

所述伪栅层201a与衬底200之间具有伪栅介质层202a(如图11所示)，在去除伪栅层201a之后，去除所述伪栅介质层202a，并暴露出第一开口208底部的衬底200表面；在所述第一开口208底部表面形成栅介质层221；在所述栅介质层221表面形成栅极层220。

在本实施例中，在形成栅介质层221之前，在第一开口208底部的衬底200表面形成屏蔽介质层，所述栅介质层221形成于所述屏蔽介质层表面；所述屏蔽介质层的材料为氧化硅，形成工艺为化学气相沉积工艺或原子层沉积工艺。

所述栅介质层221的材料为高k介质材料，所述高k介质材料的介电系数大于或等于4；所述高k介质材料包括Hf基介质材料，所述Hf基介质材料包括HfO₂或HfSiO₄。所述栅极层220的材料为金属，所述金属包括铜、钨、铝、钛、氮化钛、钽、氮化钽中的一种或多种组合。

所述栅介质层221和栅极层220的形成步骤包括：在所述介质层207a表面、以及第一开口208的侧壁和底部表面沉积栅介质膜；在所述栅介质膜表面沉积栅极膜；平坦化所述栅极膜和栅介质膜，直至暴露出介质层207a表面为止，在第一开口208内形成栅介质层221和栅极层220。

在所述栅极层220和栅介质层221之间还能够形成功函数层，所述功函数层用于调节所形成的鳍式场效应晶体管的阈值电压。具体的，所述功函数层的形成工艺包括：在沉积栅介质膜之后，在所述栅介质膜表面沉积功函数膜；在所述功函数膜表面沉积栅极膜；在上述平坦化工艺中，平坦化所述功函数膜，以形成功函数层。

在本实施例中，所述第一区域I用于形成PMOS晶体管，所述第二区域II用于形成NMOS晶体管，则形成于第一区域I和第二区域II的功函数层的材料能够不同，以适应不同类型晶体管对功函数的不同需求。

综上，本实施例中，在衬底表面形成用于形成伪栅层的伪栅极膜之后，先对所述伪栅膜的表面进行离子掺杂，使所述伪栅极表面的部分区域形成改性层；当后续在所述衬底和伪栅层表面形成介质膜之后，所进行的平坦化工艺对所述改性层的平坦化速率大于对介质膜的平坦化速率；从而能够使平坦化之后的介质层表面高于伪栅层表面，所述介质层的厚度相对于伪栅层和改性层的总厚度不会被过度减薄；避免了所述介质层相对于伪栅层凹陷，继而避免了后续形成金属材料的栅极层时，因在介质层表面残留金属材料而造成器件之间的短接。而且，由于所述介质层的厚度相对于伪栅层和改性层的总厚度不会被过度减薄，能够保证在后续去除伪栅层之后，在介质层内形成的栅介质层和栅极层的厚度尺寸精确易控。因此，所形成的晶体管的形貌良好、性能稳定均一、可靠性提高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种晶体管的形成方法，其特征在于，包括：

提供衬底；

在所述衬底表面形成伪栅膜；

对所述伪栅膜的表面进行离子掺杂，使所述伪栅极表面的部分区域形成改性层；

在形成改性层之后，刻蚀所述伪栅膜直至暴露出衬底表面为止，在衬底表面形成伪栅层，所述伪栅层表面具有改性层；

在所述伪栅层和改性层的侧壁表面形成第一侧墙；

在所述第一侧墙和伪栅层两侧的衬底内形成源区和漏区；

在形成源区和漏区之后，在所述衬底、源区、漏区和伪栅层表面形成介质膜；

对所述介质膜进行平坦化工艺，直至暴露出所述伪栅层，形成介质层，所述平坦化工艺对介质膜的平坦化速率低于对改性层的平坦化速率，所述介质层的表面高于所述伪栅层的表面。

2.如权利要求1所述的晶体管的形成方法，其特征在于，对所述伪栅膜的表面进行离子掺杂的工艺为离子注入工艺或等离子体掺杂工艺。

3.如权利要求2所述的晶体管的形成方法，其特征在于，所述离子注入工艺或等离子体掺杂工艺的参数包括：掺杂气体包括B、BF₂、P、Ge、As、N₂、C中的一种或多种组合；掺杂深度为10埃～200埃；掺杂浓度大于10¹⁵原子/cm³；当掺杂气体包括B、BF₂、P、As、N₂或C时，所述掺杂离子的能量小于或等于5keV；当掺杂气体包括Ge时，所述掺杂离子的能量小于40keV。

4.如权利要求1所述的晶体管的形成方法，其特征在于，所述伪栅层的形成步骤包括：在所述改性层的部分表面形成掩膜层；以所述掩膜层为掩膜，刻蚀所述改性层和伪栅膜，直至暴露出衬底表面为止；在平坦化所述介质膜的过程中，去除所述掩膜层。

5.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：在形成介质层之后，去除所述伪栅层，在所述介质层内形成第一开口；在所述第一开口内形成填充满所述第一开口的栅极层。

6.如权利要求1或5所述的晶体管的形成方法，其特征在于，还包括：在形成伪栅膜之前，在衬底表面形成伪栅介质膜；在所述伪栅介质膜表面形成所述伪栅膜；在刻蚀所述伪栅膜并形成伪栅层之后，刻蚀所述伪栅介质膜直至暴露出衬底表面为止，形成伪栅介质层。

7.如权利要求6所述的晶体管的形成方法，其特征在于，所述伪栅层与衬底之间具有伪栅介质层，在去除伪栅层之后，去除所述伪栅介质层，并暴露出第一开口底部的衬底表面；在所述第一开口底部表面形成栅介质层；在所述栅介质层表面形成栅极层。

8.如权利要求7所述的晶体管的形成方法，其特征在于，还包括：在形成栅介质层之前，在第一开口底部的衬底表面形成屏蔽介质层，所述栅介质层形成于所述屏蔽介质层表面。

9.如权利要求5所述的晶体管的形成方法，其特征在于，所述伪栅层与衬底之间具有位于衬底表面的屏蔽介质层、以及位于屏蔽介质层表面的栅介质层；在去除所述伪栅层之后，暴露出所述栅介质层；在所述栅介质层表面形成填充满所述开口的栅极层。

10.如权利要求7或9所述的晶体管的形成方法，其特征在于，所述栅介质层的材料为高k介质材料，所述高k介质材料的介电系数大于或等于4。

11.如权利要求5所述的晶体管的形成方法，其特征在于，所述栅极层的材料为金属，所述金属包括铜或铝。

12.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：在形成所述源区和漏区之前，在所述第一侧墙和伪栅层两侧的衬底内形成第二开口；在所述第二开口内形成应力层；在所述第一侧墙和伪栅层两侧的应力层内掺杂P型离子或N型离子，形成源区和漏区。

13.如权利要求12所述的晶体管的形成方法，其特征在于，所述应力层的材料包括硅锗或碳化硅；所述应力层的形成工艺为选择性外延沉积工艺。

14.如权利要求13所述的晶体管的形成方法，其特征在于，所述应力层的材料为硅锗，在所述应力层内掺杂P型离子；所述应力层的材料为碳化硅，在所述应力层内掺杂N型离子。

15.如权利要求12所述的晶体管的形成方法，其特征在于，在形成应力层之后，去除所述第一侧墙；在去除所述第一侧墙之后，在所述伪栅层和改性层的侧壁表面形成第二侧墙。

16.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一侧墙的材料为SiN、SiON、SiOBN、SiOCN、SiO₂中的一种或多种组合；所述第一侧墙的厚度为10埃～30埃；所述第一侧墙的形成工艺包括：热氧化工艺、原子层沉积工艺、化学气相沉积工艺中的一种或多种。

17.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：在形成所述介质膜之前，在所述衬底、源区、漏区和伪栅层表面形成停止层，所述介质膜形成于所述停止层表面；所述平坦化工艺去除位于伪栅层顶部的部分停止层。

18.如权利要求1所述的晶体管的形成方法，其特征在于，所述介质膜的材料为氧化硅；所述介质膜的形成工艺为化学气相沉积工艺、原子层沉积工艺或流体化学气相沉积工艺。

19.如权利要求1所述的晶体管的形成方法，其特征在于，所述衬底为平面基底，所述伪栅层位于所述平面基底表面。

20.如权利要求1所述的晶体管的形成方法，其特征在于，所述衬底包括：基底、位于基底表面的鳍部以及位于基底表面的隔离层，所述隔离层覆盖部分鳍部的侧壁表面，且所述隔离层的表面低于所述鳍部的顶部表面；所述伪栅层横跨于所述鳍部上，且所述伪栅层位于部分隔离层表面、以及鳍部的侧壁和顶部表面。