CN101093805A - 半导体器件的制造方法以及半导体器件 - Google Patents

半导体器件的制造方法以及半导体器件 Download PDF

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Abstract

一种半导体器件，包括：其中形成有沟道区的第一导电类型的第一半导体区；在该沟道区上形成的栅绝缘膜；在沟道区两侧的SixGe1－x(0＜x＜1)层；在SixGe1－x层上形成的第二导电类型的具有从1021～1022原子/cm3范围的受控杂质浓度的一对第二半导体区；和在第二半导体区上形成的含镍的硅化物层。还公开了该半导体器件的制造方法。

Description

半导体器件的制造方法以及半导体器件
相关申请的交叉参考
本申请基于2006年6月22日提出的日本专利申请(JPA)No.2006-173062，并要求其优先权，在此引用其全部内容。
技术领域
本发明涉及一种半导体器件，更具体地涉及一种包含具有改善了的源/漏(S/D)结构的金属绝缘体半导体场效应晶体管(MISFET)的半导体器件。本发明还涉及一种制造该半导体器件的方法。
背景技术
在不久的将来，基于硅的超大规模集成电路(ULSI)是支持高度发达的密集信息社会的关键技术之一。对硅ULSI器件功能的进一步发展，必须改善作为ULSI芯片上的主电路元件的MISFET的性能。至今，器件性能增强已经基于称为“比例缩放”的比例缩小规则而获得。但是，在最近几年，不只在通过芯片上器件的微型小型化制造获得更高的性能上存在挑战，而且在保持这些器件本身的驱动能力的芯片设计，也面临困难的情况。这很大程度上是由于现有技术在物理特性上的各种限制。
这些物理限制中的一个是源/漏(S/D)区中的寄生电阻成分的问题。图64示出现有MISFET器件的典型的晶体管结构。如图所示，在S/D电极处形成硅化物膜110，在硅化物膜110和包围硅化物膜110的重掺杂杂质区107以及与其相结合的延伸扩散层105之间形成有肖特基结。S/D电极的寄生电阻通常由三个电阻成份构成：硅化物膜自身的电阻Rs，杂质区的电阻Rd，和结的界面电阻Rc。
在P.Ranade et al.，“High performance 35nm Lgate CMOSTransistors Featuring NiSi Metal Gate(FUSI)，Uniaxial StrainedSilicon Channels and 1.2nm Gate Oxide”，International ElectronDevices Meeting(IEDM)，2005，Technical Digest中公开了一种减小硅化物膜电阻Rs的方法，其教导了具有比传统的TiSi2和CoSi2膜更低的电阻的NiSi膜的应用。该NiSi膜是期望的材料，因为其具有下述优点：除了低电阻外，该材料在低温制造能力上是优秀的；在硅化形成期间，该材料的硅(Si)消耗量上较少，使其能够制造浅的硅化物层；其功函数接近Si的中间带隙，因此可以同时用于n沟道型和p沟道型的FET的硅化物材料。
众所周知，为了减小结界面电阻Rc，重要的是提高硅化物膜110与重掺杂杂质层107之间的界面部分的杂质浓度。
图65示出在硅化物膜110与重掺杂杂质区(Si膜)107之间形成的肖特基结的能带图。电子通过隧穿等价于肖特基势垒的高度的峰值能量来在这些膜之间的移动或迁移。电子的隧穿行为通常称为隧穿几率。结界面的隧穿几率越高，界面电阻越低。另外还知道，隧穿几率关于肖特基势垒高度和隧道距离的乘积成指数减小；因此，有效地减小肖特基势垒高度和沟道距离可以减小导致界面电阻。如图66所示，提高硅化物膜110和重掺杂杂质区107的界面处的杂质浓度可以产生增强Si层能带的弯曲的效应。另外，根据图66的能带图以及有关的镜像效应的计算可以看出，肖特基势垒本身的高度被减小了。因此，肖特基势垒高度和隧穿距离的乘积的值减小，从而获得界面电阻Rc的减小。
现有技术的NiSi层形成工艺如图67所示。该工艺包括以下步骤：在半导体层中形成源/漏(S/D)扩散区；通过溅射在这些区域上淀积镍(Ni)膜；然后进行硅化。然而，利用该工艺，难以提高硅化物膜110与重掺杂区107之间的界面的杂质浓度，尤其在使用p型硅(Si)时。图68A和68B表示了对由图67的工艺形成的NiSi层与重掺杂杂质层的界面进行的背面次级离子质谱法(SIMS)的观测结果。如图68A所示，在作为典型的n型Si杂质的砷(As)的情况下，在界面的两侧都可观察到浓度分布。相反，如图68B所示，在作为典型的p型Si杂质的硼(B)的情况下，其浓度在Si侧极低。这是因为，B杂质在硅化过程中被容纳到NiSi膜中，因此，B大多分布在NiSi膜中。从上述可知，现有NiSi层形成工艺难以减小结界面电阻Rc。
还可知，由于Ni原子容易在硅中扩散，因此，将NiSi膜用于S/D电极会导致不希望的结泄漏电流的增加。
发明内容
本发明是鉴于上述背景而提出的，其目的在于，提供一种具有高性能的MISFET的半导体器件以及制造该半导体器件的方法，该器件结构具有低电阻的结界面同时减小了结泄漏。
为了获得上述目的，本发明的一个方面的半导体器件的制造方法(或制造方法或制作方法)包括以下步骤：在第一导电类型的第一半导体区上隔着栅绝缘膜形成栅电极；在栅电极的两个侧表面上形成侧壁电介质膜；在第一半导体区中或在第一半导体区上形成第二导电类型的第二半导体区，该第二半导体区的杂质浓度大于等于1021原子每立方厘米(原子/cm3)而小于等于1022原子/cm3；在第二半导体区上形成硅(Si)层，并使硅层与含镍(Ni)的金属相反应以进行硅化。
根据本发明的另一个方面，半导体器件的制造方法包括以下步骤：在第一导电类型的第一半导体区上隔着栅绝缘膜形成栅电极；在栅电极的两个侧表面上形成侧壁电介质膜；以侧壁电介质膜为掩模，刻蚀第一半导体区；在第一半导体区的刻蚀区中形成SixGe1-x(0＜x＜1)层；在SixGe1-x(0＜x＜1)层上形成具有大于等于1021原子/cm3并小于等于1022原子/cm3的杂质浓度的第二导电类型的第二半导体区；在第二半导体区上形成Si层，并使硅层与含镍(Ni)的金属相反应以进行硅化。
根据本发明的再一个方面，半导体器件的制造方法包括以下步骤：在第一导电类型的第一半导体区上隔着栅绝缘膜形成栅电极；在栅电极的两个侧表面上形成侧壁电介质膜；以侧壁电介质膜为掩模，刻蚀第一半导体区；在第一半导体区的刻蚀区中形成SixGe1-x(0＜x＜1)层；在SixGe1-x(0＜x＜1)层上形成具有大于等于1021原子/cm3并小于等于1022原子/cm3的杂质浓度的第二导电类型的第二半导体区；使栅电极与含Ni金属反应至与侧壁电介质膜的界面相对应的水平以进行硅化；在第二半导体区上形成Si层，并使Si层与不含镍的金属反应以将该硅层硅化。
根据本发明的又一个方面，半导体器件的制造方法包括以下步骤：在第一导电类型的第一半导体区上隔着栅绝缘膜形成栅电极；在栅电极的两个侧表面上形成侧壁电介质膜；以侧壁电介质膜为掩模，刻蚀第一半导体区；在第一半导体区的刻蚀区中形成SixGe1-x(0＜x＜1)层；在SixGe1-x(0＜x＜1)层上形成硅层；在硅层上形成具有大于等于1021原子/cm3并小于等于1022原子/cm3的杂质浓度的第二导电类型的第二半导体区；使栅电极与含Ni金属反应至与侧壁电介质膜的界面相对应的水平以将栅电极硅化；使第二半导体区和硅层与不含镍的金属反应以进行硅化。
根据本发明的另一个方面，半导体器件包括：第一导电类型的第一半导体区，其中形成有沟道区；与沟道区相重叠的栅电极，栅电极与沟道区之间夹着栅绝缘膜；在沟道区两侧的SixGe1-x(0＜x＜1)层；形成在SixGe1-x(0＜x＜1)层上或上方的第二导电类型的第二半导体区，其浓度大于等于1021原子/cm3而小于等于1022原子/cm3；和在第二半导体区上形成的含镍的硅化物层。
根据本发明另一个方面，半导体器件包括半导体衬底和在衬底上的具有相反导电类型的一对场效应晶体管(FET)。这些FET中的一个为p沟道型，而另一个为n沟道型。p沟道型FET(pFET)包括：n型导电类型的第三半导体区，其中形成有第一沟道区；隔着栅绝缘膜与第一沟道区相重叠的栅电极；在第一沟道区两侧上的SixGe1-x(0＜x＜1)层；在SixGe1-x(0＜x＜1)上形成的p型导电类型的第四半导体区，其杂质浓度大于等于1021原子/cm3而小于等于1022原子/cm3；和形成在第四半导体区上的含Ni的第一硅化物层。n沟道型FET或“nFET”包括：p型导电类型的第五半导体区，其中形成有第二沟道区；隔着栅绝缘膜与第二沟道区相重叠的栅电极；和在第二沟道区两侧的第二硅化物层。
根据本发明，能够提供一种具有高性能MISFET的半导体器件，其具有低电阻结界面，并防止或至少最大地抑制结泄漏的产生；并且提供一种该半导体器件的制造方法。
附图说明
图1是本发明的第一实施方式的半导体器件的主要部分的剖面结构图。
图2是表示在NiSi层中的硼(B)的浓度分布与肖特基势垒高度的关系的示意图(EV-EF＝B)。
图3是图1所示的半导体器件的变更例的剖面结构。
图4～13表示了制造图1的半导体器件的一些主要步骤。
图14表示本发明的第二实施方式的半导体器件的主要部分的剖面结构。
图15表示本发明的第三实施方式的半导体器件的主要部分的剖面结构。
图16～23表示了制造图15的半导体器件的一些主要步骤。
图24表示本发明的第四实施方式的半导体器件的剖面结构。
图25～29表示了制造图24中的半导体器件的工艺的主要步骤。
图30～34表示了制造图25中的半导体器件的另一工艺的主要步骤。
图35表示本发明的第五实施方式的半导体器件的剖面结构。
图36～39表示了制造图35中的半导体器件的一些主要步骤。
图40表示本发明的第六实施方式的半导体器件的剖面结构。
图41～50表示了制造图40中的半导体器件的一些主要步骤。
图51表示本发明的第七实施方式的半导体器件的主要部分的剖面结构。
图52～56表示了制造图51的半导体器件的主要步骤。
图57表示本发明的第八实施方式的半导体器件的主要部分的剖面结构。
图58～63表示了制造图57中的半导体器件的主要步骤。
图64表示现有的MISFET器件的典型结构。
图65表示在硅膜与硅(Si)膜的重掺杂的杂质区之间的肖特基结的能带图。
图66是用于解释界面电阻减小效应的能量曲线图。
图67是现有技术的NiSi膜形成工序的流程图，同时表示了一些杂质分布状态的指示。
图68A～68B分别表示在现有的NiSi膜形成工序中，掺杂杂质的浓度分布图。
具体实施方式
本发明的发明者发现，具有1021原子每立方厘米(/cm3)或更高的杂质浓度的半导体层表现出其作为防止镍(Ni)原子扩散的壁垒的优越的可操作性。本发明的主要特征在于，对半导体器件提供作为Ni扩散壁垒的重掺杂区，及其制造方法。
首先，对重掺杂的杂质区的的这种Ni扩散壁垒特性或“壁垒能力”的原理进行说明。
为了检验重掺杂杂质区的Ni扩散壁垒能力，已经尝试计算当Ni或B原子进行从真空渡越到Si的晶格间位置或Si取代位置时获得的能量增益(即，产生能量(generation energy))。用于这种计算的方法使用考虑了自旋极化的自旋极化广义梯度近似(SP-GGA)，它优于局部密度函数近似。该计算对包含六十四(64)个硅原子的单元晶格执行。该计算假设晶格的一侧为1.086纳米(nm)。在Ni或B的杂质存在于Si晶格内的情况下，产生能量Ef由下述公式定义。如果杂质原子在晶格间的位置，则 E f Int = - E a + E b + E c , 其中Ea是含有单个杂质的由64个Si原子组成的晶胞结构的能量，Eb是64个Si原子的晶胞结构的能量，Ec是在真空中的单个杂质的能量。另外，如果杂质原子在Si取代位置，则 E f Si = - E p - E q + E b + E c , 其中，Ep是由63个Si原子和所含的单个杂质组成的晶胞结构的能量，Eq是在体中的Si原子的能量。需要注意的是，当杂质原子进入到Si取代位置时，该计算是在从晶格点脱离的Si原子返回体Si层的假设下进行的。作为产生能量的计算结果如表1所示。
表1
晶格间位置(eV) Si取代位置(eV)
    B     2.61     5.19
    Ni     4.10     3.62
通常，认为实际的系统容易建立这样的状态，在此状态下，产生能量变得更大。因此，从上述表的计算结果可知，B原子很可能进入Si中的Si取代位置，而Ni原子进入晶格间位置。当两种原子都存在于Si中时，希望B原子进入Si取代位置，而Ni原子进入晶格间位置。但是，当B杂质浓度显著高于预先指定的浓度水平时，例如在Si衬底上的MISFET的重B掺杂源/漏(S/D)区中，B原子的一些位于Si取代位置，同时在晶格间位置上有明显数量的剩余B原子。可以预知，当这种Ni原子扩散到重B掺杂的S/D区时，Ni原子不仅不能存在于Si取代位置，也不能存在于晶格间位置。这导致在晶格间位置处具有提高的杂质量的重掺杂的区域具有壁垒功能，即它可以作为防止Ni原子扩散的壁垒。
包含在单位晶格中的单个B原子的浓度等价于7.8×1020原子/cm3的杂质浓度。因此，相信将B浓度设置为1020原子/cm3或更高可以增加晶格间位置被B原子占据的可能性，导致对Ni原子的扩散壁垒能力变得显著。如此的B浓度值的上限为1022原子/cm3。这是由于在硅晶体中，B杂质的浓度几乎不可能变得高于Si原子的浓度。
该单元晶格的一侧的边长为1.086nm。从B位置在单元晶格内的随机性出发，相对于具有约为晶格侧边长度的2倍的小于等于2nm厚度的特定膜而言，Ni扩散壁垒能力变得更加显著。注意，重掺杂杂质区域越薄，容纳扩散的Ni原子的晶格间位置处的稳定点的量越少；因此，能够更有效地抑制Ni原子的扩散。实际上，由于让这些区域比Si单晶的晶格常数(＝0.543nm)薄是不切实际的，因此，这样的杂质区域的厚度的下限为0.55nm。
虽然在表1中，为了证实如上所述效果，计算导致了B和Ni原子包含在Si单元晶格中的情况，但容易假设可以在与该单元晶格的晶体结构相似的硅锗(SiGe)单元晶格中获得相似的结果。另外注意，不仅对于作为形成p型杂质区的B原子，而且对于为了获得1021/cm3或更高的杂质浓度而以1∶1的混合率与碳(C)一起、用于形成n型杂质区的砷(As)也可以获得相似的Ni扩散壁垒能力，其中As原子存在于Si取代位置，而C原子在Si晶格间位置。对其他类型的杂质，如磷(P)、锑(Sb)、或铋(Bi)，在理论上也可以期望相似的效果。
第1实施方式
图1所示为本发明的实施方式的具有金属绝缘体半导体场效应晶体管(MISFET)的半导体器件的剖面图。MISFET示意性地为p导电类型MISFET(pMISFET)，具有：在沟道区两侧的、SiGe层的一对被横向隔开了的部分；和隔着重掺杂杂质区形成在SiGe层上的硅化镍(NiSi)层。在本说明书中，第一导电类型指n型和p型中的一个，而第二导电类型指另一个。第一和第二导电类型互不相同。
更具体地，n型导电类型的硅(Si)衬底(也称为第一半导体区)100具有(100)表面晶向的上表面，并以所选择的杂质、例如磷(P)掺杂至浓度约1015原子/cm3。在该Si衬底100中，形成有由氧化硅构成的一对间隔浅沟槽隔离(STI)区120。栅电极结构隔着栅绝缘膜101形成在硅衬底100上。该栅电极结构具有多晶硅或“多晶”栅电极102和形成于该栅电极102上的栅硅化物膜103。
该2个层积层102-103的栅极结构具有相对的侧表面，在该侧表面上形成栅侧壁绝缘膜104。沟道区被限定在Si衬底100内的栅电极102下面的表面部分，在沟道区的两侧分别形成一对p型延伸扩散层105和与该p型延伸扩散层相连接的一对SiGe层106。每个SiGe层的表面上形成有p型重掺杂杂质区(称为第二半导体区)108。该区域108在Si或SiGe中含有作为杂质的硼(B)，杂质掺杂浓度为1021原子/cm3或更高，优选为1022原子/cm3。在重掺杂p型或“p+”型杂质区108上，形成由硅化镍(NiSi)构成的硅化物层101，作为源/漏(S/D)电极。形成这种SiGe层106是为了通过将SiGe层埋入到S/D区内来对沟道硅造成晶格畸变，以改善载流子的迁移率。
在如图1所示的MISFET器件中，NiSi硅化物层110具有杂质浓度大于等于1021/cm3的界面。因此，肖特基势垒高度和隧道距离的乘积的数值充分减小，从而获得满意的界面电阻的减小。
注意，位于NiSi硅化物层110下面的p+型杂质区(第二半导体区)108用作如先前所述Ni原子的扩散壁垒。因此，有效抑制了由于组成硅化物层110的Ni原子向Si衬底100一侧的扩散所引起的在结泄漏的不希望的增加。
作为Ni原子扩散壁垒的p+型杂质区108的功能性也避免了由于结界面电阻Rc的增加的问题，该问题是由于NiSi硅化物层100所含的Ni原子与下层的SiGe层或p+型杂质区108中SiGe发生反应而形成了NiSiGe高阻层而引起的。这防止了由于NiSi硅化物层110的界面电阻的增加而引起的寄生电阻增加的发生。因此，可以因SiGe层而提高沟道畸变的迁移率，而没有寄生电阻增加的风险。
如此，根据示意性的实施方式，可以提供一种预期的具有高性能pMISFET的半导体器件，具有由于结界面电阻减小而获得的高驱动能力和载流子迁移率增加效果，同时抑制了结泄漏，可以提供高速性能和低功耗。
优选地，设置p+型杂质区108使其具有大于等于0.55nm且小于等于2nm的厚度。设置该厚度的一个原因为：如上所述，考虑到在单元晶格内的B原子随机位置，如果厚度不超过相当于单元晶格一侧长度的2倍的2nm，则Ni扩散壁垒效应将更加显著。另一个原因是，将杂质区域变薄到小于Si单晶晶格常数(＝0.543nm)是不切实际的。
关于在NiSi层中的B杂质浓度，优选地，设定为小于等于1018原子/cm3。由于减小在NiSi层中的B浓度使得肖特基势垒高度减小，导致NiSi与Si层的界面电阻的减小。参见图2，示意地表示了在NiSi层内的硼(B)浓度分布与肖特基势垒高度(EV＝EF＝B)的关系。在该图的上侧，绘制了NiSi与Si层的B浓度分布，而在下侧，表示了各个分布中的肖特基势垒高度的曲线。
通常，已知在没有掺杂B时的对于空穴的肖特基势垒高度约为0.45电子伏特(eV)。当在NiSi侧存在B时，肖特基势垒下降为约0.3eV。这是由于所谓的肖特基势垒高度调制效应造成的。具体地，在形成NiSi/Si界面地情况下，Si层侧的一或两层中的Si原子产生大量的悬垂键，因此，通过替换这种Si原子，B原子变得更稳定。由于在界面处产生偶极，B原子替换引起界面的费米能级向价带的端部移动，如图2的虚线所示，导致肖特基势垒高度被大大降低。因此，界面电阻也减小。但是，当B杂质分布在夹着界面的两层中时，电荷迁移效应相互抵抵消，导致如图2的实线所示的肖特基势垒高度减小效应的减弱。
此外，现有技术的NiSi膜制造方法的难点在于，由于B杂质在NiSi形成过程中进入硅化物中，导致了如图2上部的实线所示的、B在NiSi一侧广泛分布，因此难以充分获得上述肖特基势垒高度的减小效果。相反地，使用本发明实施方式后述的制造方法，能够在NiSi层中保持更低的B杂质浓度。
另外还优选地，NiSi层中包含约10％的铂(Pt)。其一个原因在于：Pt的含量降低了S/D硅化物层的电阻，从而提高MISFET的驱动能力。另一个原因在于：衬底一侧的硅化物层的界面在原子水平下被平坦化，因此能够抑制在其他情况下因硅化物的存在产生所发生的S/D与衬底之间的结泄漏电流。
在图1的MISFET器件结构中，必要时，可以省略延伸扩散层105。使用该方法的典型的结构如图3所示，即没有延伸扩散的结构。这也称为肖特基源/漏p型FET结构。利用该结构，能够抑制短沟道效应，同时获得如图1所示的器件的性能和优点。
参照图4～13说明本发明的制造FET器件的方法。
首先，如图4所示，制备n型导电类型的Si衬底(第一半导体区)100，它具有以磷(P)杂质掺杂至浓度约1015原子/cm3的(100)平面的上表面。然后，在选定的表面部分，形成由氧化硅构成的STI元件隔离区120。之后，形成等价氧化物厚度(EOT)约为1nm的氧栅绝缘膜101，随后低压化学汽相淀积(LPCVD)厚度为100～150nm的多晶硅膜。该膜之后用作图1的栅电极102。
接下来，如图5所示，使用刻蚀技术，如光刻法和反应离子刻蚀(RIE)工艺，以形成栅绝缘膜101和栅电极102的图案，使栅长约为30nm。如果需要可以进行深度为1～2nm的后氧化。
然后，如图6所示，选择性地离子注入到Si衬底100中，以形成以浓度约为1020原子/cm3的硼(B)掺杂的延伸扩散层105，之后、在1050℃的温度下进行也称为尖峰退火的激活退火。
接下来，如图7所示，利用LPCVD法淀积氮化硅(SiN)膜至8nm的厚度。之后，利用RIE技术进行回蚀(etch-back)，从而只使所选择的SiN膜的部分保留在栅极侧壁102上。据此，形成栅侧壁绝缘膜104。
虽然此处使用单层SiN侧壁，但是，也可用多层侧壁绝缘体来代替，每个绝缘体具有约3nm的四乙烷基-邻硅酸盐(TEOS)氧化物膜与约5nm的SiN膜的层积结构。通过使用如此的多层结构，抑制了对于侧壁绝缘体的下表面的载流子陷阱，从而提高了可靠性。
然后，如图8所示，以栅电极102和侧壁绝缘层104作为阻挡掩模，对延伸扩散层105和Si衬底100进行约30nm的刻蚀和“挖掘”。此时，为了避免对多晶硅栅极102的不必要的刻蚀，掩模材料可以附加地设置在栅电极102上。
然后，如图9所示，相对于衬底侧晶体层选择性地生长SiGe外延膜106，以填充在衬底表面的刻蚀凹陷。然后，如图10所示，加入B原料气体，以继续选择性外延层生长，从而在每个SiGe层上形成浓度大于等于1021原子/cm3的p+型杂质区(第二半导体区)，其厚度约为1.5nm。之后，如图11所示，通过选择外延生长技术，改变原料气体，以形成Si层130的图案。
注意，虽然从简化工艺出发，优选通过选择外延生长SiGe层106来连续形成p+型杂质区108和Si层130，但也可以通过B离子注入形成p+型区域。
然后，如图12所示，通过溅射在所得到的结构的上表面形成厚度约10nm的Ni膜150。然后，在所选择的化学液体的帮助下，在400℃下进行30秒的退火，以去除或剥去Ni膜150的选定部分(未反应的部分)。在退火期间，Ni膜150和Si层130加上多晶硅栅极102一起化学反应，从而如图13所示，形成一对横向空间分离NiSi层部分110，稍后用作S/D电极和栅硅化物103。
与现有技术的NiSi层形成方法不同，使用该制造方法，重掺杂杂质区108用作防止不必要的Ni扩散的壁垒，而B几乎不进入NiSi层；因此，可以在NiSi层的衬底侧界面将B杂质浓度维持在高水平。因此，能够减小或最小化NiSi层的衬底侧界面的电阻。
防止B杂质进入NiSi层的特性使得能够避免因上述的NiSi层中的B分布而造成的不必要的肖特基势垒高度减小的抑制。因而，在此观点下，也能够减小NiSi层的衬底侧界面的电阻。
本实施方式的另一个优点如下所述。由于p+型杂质区108作为Ni扩散壁垒，因此能够减少在其他情况下因Ni原子扩散到延伸扩散层105和Si衬底100中而引起的结泄漏。
此外，p+型杂质区108的Ni扩散壁垒能力能够防止在其他情况下因Ni原子与用于改善p型FET(pFET)的驱动能力的SiGe层反应所引起的高电阻NiSiGe层的产生。这保证了即使在SiGe层与NiSi组合使用时FET的寄生电阻也不再增加；其中，前者优选用于引起沟道畸变的填充层，后者适于用作S/D电极。
从上述说明可知，通过包括本发明原理的制造方法，能够制造具有抑制了结泄漏的高性能的pMISFET的半导体器件，具有由于结界面电阻减小而获得的高驱动能力和载流子迁移率增加的效果。
此外，并不总是将SiGe层配置为Si和Ge是一比一的组成率，也可以设计使这些元素为任意给定组合率：即，在本实施方式中可以使用由SixGe1-x(其中0＜x＜1)表达的任意可用的SiGe层。
关于S/D硅化物层，并不仅限于在说明的实施方式中的NiSi层。相似的效果和优点可以通过使用含Ni的硅化物层替代而获得。
上述由Ni原子壁垒能力得到的优点，不仅对所说明的pFET，对nFET也是可得到的。当使用nFET时，由于上述原因，优选地使用As和C作为重掺杂区的杂质。
可以用于重掺杂区中的B或As与C的杂质组合并不应被解释为对本发明的限制，必要时，也可以使用P、Sb或Bi杂质。显然，重掺杂区的半导体材料不仅限于Si和SiGe，也可以用其他材料诸如GaAs、InP等代替。
第2实施方式
图14表示了本发明的另一个实施方式的具有MISFET结构的半导体器件的剖面图。除了具有其栅极仅由NiSi栅硅化层103构成的完全硅化(FUSI)结构之外，该器件与图1所示的pFET相似。
图2的半导体器件具有上述的功能和优点，并由于使用了FUSI结构，能够在晶体管驱动时在直到比栅电压高的大范围内抑制栅极一侧的耗尽，据此能够提高晶体管驱动能力。
图14的器件的制造方法与图4～13中所示的方法相似，只是将图12的用于溅射Ni膜150的步骤和利用退火形成硅化物变更为在加长的时间期间进行退火直到将多晶硅栅电极102完全硅化。
利用已知的硅化技术，当在每次硅化栅电极的多晶硅和Si衬底以在膜厚上相互区分栅极硅化物与S/D电极硅化物时是困难的。因此，FUSI结构的制造可能导致S/D电极硅化物非故意地变厚，导致源极与漏极之间的穿通的发生和因结穿透造成的泄漏电流的增加。
为了避免上述问题，需要强制栅极硅化物与S/D电极硅化物在厚度上相互不同，因此需要使用具有单独形成它们的额外工序的复杂的制造方法。
根据图14所示的器件的制造方法，由于在NiSi层之下的作为Ni扩散壁垒的重B掺杂区108的形成抑制了硅化反应，所以用作S/D电极的NiSi硅化物层110的膜厚度由选择外延生长Si膜130所限定(图12)。因此，一旦薄膜厚度达到预定水平之后，即使对完全硅化的多晶硅栅电极102进行热处理时(图12)，用作S/D电极的NiSi层也不再显示进一步的生长。因此，能够容易地在一个步骤中，进行完全的栅电极硅化和与栅极硅化物厚度不同的NiSi S/D电极薄膜的形成。
第3实施方式
在图15中表示了利用本发明的另一个实施方式的制造方法形成的具有MISFET的半导体器件的剖面图。该器件具有FUSI结构的nFET，其栅电极仅由NiSi的硅化物单层103构成和一对NiSi的S/D电极110。该器件在衬底表面的选定部分处还具有一对重掺杂n(n+)型杂质区208，其中每个用As和C杂质掺杂为大于等于1021原子/cm3而小于等于1022原子/cm3的浓度。这些n+型S/D区208是本实施方式独特的结构特征。
该nFET的特征在于：由于n+型S/D区208的存在，NiSi层在其衬底界面处的杂质浓度高，因此界面电阻低。另一个特征在于：n+型区208作为防止Ni原子不必要的扩散的壁垒，因此几乎不会发生由于Ni扩散所导致的结泄漏。另外，通过使用FUSI结构，使得当在更高栅电压的大范围内驱动晶体管时，能够抑制栅电极一侧的耗尽，从而能够提高晶体管的驱动能力。
参照图16～23说明图15的器件的制造方法。
首先，如图16所示，制备p型Si衬底(第一半导体区)200，它具有(100)平面，并以约1015原子/cm3的浓度掺杂了硼(B)。然后，形成用于元件分离的浅沟槽状凹槽，并以氧化硅填充，即STI区120。之后，形成厚度为1nm的栅绝缘膜101，并以该厚度为EOT；接着利用LP-CVD技术淀积用作栅电极102的多晶硅膜，其厚度约为100～150nm。
然后，如图17所示，利用光刻和RIE技术进行选择性的刻蚀，以使栅长大于等于或小于等于30nm的方式来图案化栅绝缘膜101和栅电极102。这里，如果需要，可以进行后氧化。
接下来，如图18所示，进行离子注入以形成以约1020原子/cm3浓度掺杂了As杂质的n型延伸扩散层205。然后，在约1050℃下进行用于激活的退火，该退火也称为尖峰退火。
接下来，如图19所示，在利用LPCVD淀积了约8nm厚的SiN之后，进行RIE回蚀，以仅使SiN膜的选定部分保留在栅电极102的侧壁上。据此，形成栅极侧壁绝缘膜104。
接下来，如图20所示，使用形成图案化了的栅电极102和侧壁绝缘膜104作为掩模，利用离子注入，在1∶1的混合率下将1021原子/cm3浓度的As和C杂质导入到Si衬底(第一半导体区)200中，以形成厚度约为1.5nm的n+型杂质区(第二半导体区)208。然后，在1050℃下进行称为尖峰退火的激活退火。之后如图21所示，通过选择外延生长形成Si层130。
接下来，如图22所示，进行溅射以形成大约10nm厚的Ni膜150，然后，在400℃下进行90秒的退火，之后使用选定的化学溶液进行选择性的剥落或剥去，从而强制Ni膜150和Si层130一起反应以进行硅化，如图23所示。同时，使多晶硅栅电极102完全反应直至与栅极绝缘体101的界面相当的点，据此形成栅极硅化物103。
根据本发明的晶体管的制造方法，用作S/D电极的NiSi硅化物层110的厚度受到选择外延生长Si膜130(图21)的限制，这是由于其反应被作为在NiSi层110下的Ni扩散壁垒的As/C高杂质区域(第二半导体区)的形成所抑制。因此，即使进行用于多晶硅栅电极102的完全硅化的热处理时(图21)，用作S/D电极的NiSi层一旦其膜厚达到预定的水平之后就不再进一步生长了。因此，能够容易地在一个步骤中进行在完全栅电极硅化和与栅极硅化物厚度不同的NiSi S/D电极膜101的形成。这样，由于寄生电阻的减小和栅电极耗尽的抑制，并同时减小了结泄漏，所以能够制造具有增强的驱动能力的高性能的nFET。
虽然在本实施方式中，多晶Si栅电极102完全反应直到栅绝缘膜101的界面，从而形成栅极硅化物103，但是，多晶Si栅极也可以被处理为将其部分保留。即使使用该制造方法，也能够得到具有栅电极电阻减小效果的晶体管结构。因此，本发明不能被解释为不包括该方法。
本实施方式使用nFET进行了说明，但相似的效果和优点可以用pFET代替其而得到。
第4实施方式
图24表示了利用本发明的另一个实施方式的制造方法形成的具有MISFET的半导体器件的剖面图。该器件与图14中的器件结构相似，其中作为pFET的S/D电极的硅化物区被硅化铂(PtSi)层112代替，而重B掺杂杂质区(第二半导体区)被硅化了。
除了可减小栅电极耗尽外，这种结构的pFET还因使用了电阻比作为S/D电极的NiSi的电阻更低的PtSi而可以获得更低的寄生电阻，因此能够进一步实现增强的驱动能力。此外，由于PtSi的功函数比NiSi更接近Si的价带的能量，因此，硅化物/衬底肖特基势垒比NiSi的更低。由此，减小了界面电阻，从而减小了寄生电阻，并因此能够获得更高的驱动能力。另外，PtSi层的硅化物界面在原子水平变得平坦。这使得由于结泄漏减小效果而使FET在功耗上变得更小。
参照下面的图25～29说明图24的晶体管器件的第一典型的制造方法。注意，直到在SiGe层106上形成重B掺杂的杂质区108的步骤为止的工序，都与第1实施方式中的类似(图4～10)，因此，这些工序的说明此处省略。
在通过选择外延生长在SiGe层上形成B掺杂的p型杂质区108之后，利用溅射形成厚度约10nm的Ni膜150。之后，如图25所示，在400℃下进行90秒的退火，并使用选定的化学液体进行选择性的剥离，以使Ni膜150和多晶硅栅电极102一起完全反应，直到如图26所示的相当于栅绝缘膜101的界面的水平。此时，Ni膜的与p+型杂质区108相重叠的部分因其Ni扩散壁垒能力而难以与这些区域108反应。因此，在p+型杂质区108上没有形成NiSi层。
然后，如图27所示，利用选择外延生长，在p+型B杂质区(第二半导体区)108上形成Si层130。接下来，如图28所示，在溅射了厚约10nm的Pt膜152之后，在350℃下进行退火后选择性地化学剥去以使其硅化，从而形成具有由PtSi层112构成的S/D电极的pFET。此时，p+型杂质区108不会作为对Pt原子的扩散壁垒。因此，区域108部分或完全硅化。
通常，为了使栅极硅化物和S/D电极在硅化物材料上相互不同，要求在硅化过程中添加许多为了遮挡不希望被硅化的区域的复杂的工序。
通过使用如图25～29所示的半导体器件的制造方法，使栅极硅化物和S/D电极在硅化材料上彼此不同变得容易了。因此能够促进pFET的S/D区域的寄生电阻的减小，同时减小pFET和nFET的阈值电压。
参照图30～34说明本实施方式的半导体器件制造方法的第二个实施例。注意，其制造工序直到利用选择外延生长而形成SiGe层106的步骤与第1实施方式是相似的(图4～9)，因此，其相应的说明此处省略。
如图30所示，在利用选择外延生长形成SiGe层106之后，利用选择外延生长连续地形成Si层130和B掺杂的p+型杂质区108。然后，如图31所示，进行约10nm厚的Ni膜150的溅射；之后，在400℃下进行90秒的退火并使用化学药品进行选择性的剥去，从而使Ni膜150和多晶硅栅极102一起完全反应直到相当于栅绝缘膜101的界面；据此，形成如图32所示的栅极硅化物103。此时，Ni膜150的与B掺杂的p+型杂质区108相重叠的部分因其Ni扩散壁垒能力而难以与这些区域108反应。因此，在型杂质区108上没有形成NiSi层；此外，在区域108之下的Si层130不会被硅化。
接下来，如图33所示，在溅射了约10nm厚的Pt膜152之后，在350℃下进行退火以执行硅化，然后使用化学物对其进行有选择的剥去从而形成具有以如图34所示的图案化了的PtSi层112作为S/D电极的pFET。此时，p+型杂质区108不会成为Pt原子的扩散壁垒，因此这些区域108和Si层130被硅化为PtSi层112。
图30～34中示出的第二典型的半导体器件制造方法在栅极硅化物和S/D硅化物在材料上相互不同的器件结构的可制造性方面比图25～29中所示的方法更好，这是由于前者在相同工序中连续制造SiGe层106和p+型杂质区108的缘故。因此，能够更容易地获得在pFET S/D区的寄生电阻的减小和pFET和nFET的阈值电压的减小。
在本实施方式中，S/D电极的硅化材料不特别限制为PtSi，也可以考虑到FET性能的优化而用其他类似的硅化物代替，如Pd2Si等。
第5实施方式
图35表示了利用本发明的另一个实施方式的制造方法构成具有MISFET的半导体器件的剖面图。该器件的结构与图15的结构相似，具有由稀有金属元素铒(Er)构成的硅化物层所构成的S/D电极，即ErSi1.7层114。
该nFET使用电阻比NiSi更低的ErSi1.7层作为其S/D电极，因此除了如图15所示的nFET的功能和效果以外，提供了进一步减小寄生电阻的能力。因此，能够进一步提高FET的驱动能力。此外，ErSi1.7层的功函数比NiSi更接近Si的导带的能量，因此，硅化物/衬底肖特基势垒变得比NiSi的更低。从这点上看，界面电阻减小，导致在寄生电阻上的相应减小，因而能够获得高的驱动能力。另外，由于稀有金属元素的硅化物界面在原子水平变得平坦，结泄漏减小效果进一步提高，从而降低了功耗。
参照图36～39说明图35的半导体器件的制造方法。注意，该方法直到利用As和C杂质的离子注入形成n+型杂质区(第二半导体区)208的步骤为止与图16～20所示的方法相似，因此，此处省略其说明。
如图36所示，在1050℃下进行了n+型杂质区208的激活退火(尖峰退火)之后，利用溅射形成厚度约为10nm的Ni膜150。之后，在400℃下进行90秒的退火，并使用选定的化学溶液进行选择的剥去，以使Ni膜150和Si层130一起反应来进行硅化，如图37所示。同时，让多晶硅栅电极102完全反应直到栅绝缘膜101的界面为止，从而形成栅极103。此时，Ni膜的与n+型杂质区208相重叠的部分因其Ni扩散壁垒能力而难以与这些区域208反应。因此，在杂质区208上没有形成NiSi层。
接下来，如图38所示，在溅射了约10nm厚的Er膜156之后，利用在350℃下的退火并使用化学物进行选择性的剥去来进行硅化，从而形成如图39所示的具有由ErSi1.7层114构成的S/D电极的nFET。此时，n+型杂质区208不成为防止Er原子扩散的壁垒，因而区域208被硅化。
在现有技术中，为了使栅极硅化物和S/D电极硅化物在材料上各自不同，需要在这种硅化过程中附加非常复杂的、用于遮挡这些不希望被硅化的区域的工序。
使用上述半导体器件制造方法，使得容易造成栅极硅化物和S/D电极硅化物在材料上不同。这可以促进S/D区的寄生电阻减小，并减小pFET和nFET的阈值电压。
在本实施方式中的S/D电极的硅化物材料不仅限于ErSi1.7，还可以是基于其他的稀有金属元素的材料，如钇(Y)、镱(Yb)等。
第6实施方式
图40是本发明的另一个实施方式的具有MISFET半导体器件的剖面结构。本实施方式的器件特征在于：在p型硅衬底200上、一起形成图14所示的pFET和图15所示的nFET，以提供互补金属绝缘体半导体(CMIS)器件结构，这里是互补金属氧化物半导体(CMOS)器件。
CMOS器件具有上述第一和第三实施方式的功能和优点。因此，pFET和nFET都因栅电极耗尽的可抑制性而具有低的界面电阻和高驱动能力，并因Ni扩散可减小性而具有低的结泄漏。因此，本实施方式的使用，使其能够获得具有低功耗的高速CMOS器件。
参照图41～50说明CMOS器件的制造方法。
首先，如图41所示，制备具有p型Si衬底200，该p型Si衬底200具有(100)平面的表面晶向，并用硼(B)掺杂为约1015/cm3的浓度。然后，形成由氧化硅膜构成的STI元件隔离区120。之后，利用离子注入形成n型半导体区(用作n型阱的第三半导体区)180，和p型半导体区(用作p型阱的第五半导体区)280。然后，形成EOT厚度约为1nm的栅绝缘膜101，接着利用LPCVD淀积约100～150nm厚的多晶硅膜，该多晶硅膜随后将成为栅电极102。
接着，如图42所示，利用已知的光刻法和RIE技术选择性地刻蚀栅绝缘膜101和栅电极102来图案化，以使栅长约为30nm。如果需要，可以进行后氧化。
然后，如图43所示，利用离子注入，使用不同的抗蚀剂掩模，分别逐个地在n型阱区180中形成p型延伸扩散层105和在p型阱区280中形成n型延伸扩散区205，其中p型延伸扩散层105中掺杂有浓度约1020原子/cm3的B，n型延伸扩散区205中掺杂有浓度为约1020原子/cm3的As。然后，在大约1050℃下进行激活退火(尖峰退火)。
然后，如图44所示，在利用LPCVD淀积了厚度约8nm的SiN膜之后，利用RIE技术进行回蚀，并使p阱区280由抗蚀剂掩模(未图示)覆盖，从而在n阱区180内形成栅极侧壁绝缘膜104。接下来，如图45所示，以栅电极102和侧壁绝缘膜104作为掩模，刻蚀p型延伸扩散层105和Si衬底100并使之凹陷至约30nm的深度。
在去除抗蚀剂掩模之后，关于在刻蚀凹陷区中的衬底一侧上的晶体层进行SiGe膜106和p+杂质区(第四半导体区)108的选择外延生长，使其如图46所示填充刻蚀凹陷区。
然后，如图47所示，以抗蚀剂掩模(未图示)覆盖n阱区180，并利用RIE回蚀在p阱区280上的SiN膜，以在p阱280上形成栅极侧壁绝缘膜104。然后，利用离子注入将As和C杂质导入衬底200上的p阱280内，从而形成约1.5nm厚的n+型杂质区(第六半导体区)208。然后，进行称为尖峰退火的激活退火。然后，如图48所示，在p阱108和n阱208上，利用选择外延生长技术形成图案化了的Si层130。
然后，如图49所示，在溅射了厚约10nm的Ni膜150之后，在400℃下进行90秒的退火和利用化学物进行选择性的剥去，如图50所示使Ni膜150和Si层130一起反应，以进行硅化。同时，使多晶硅栅电极102完全反应直到栅绝缘膜101的界面为止，从而形成栅电极103。
使用本实施方式的制造方法，能够制造具有低功耗和降低了复杂性的高速CMOS器件。
第7实施方式
图51示出了利用本发明的另一个实施方式的制造方法形成的具有MISFET的半导体器件结构的剖面图。该器件的特征在于：在p型硅衬底200上形成有一对pFET和nFET，以提供CMOS器件结构，其中pFET与图1所示的具有PtSi源/漏(S/D)电极的器件类似，而nFET具有现有的NiSi栅电极和S/D电极。
如图51所示的器件的pFET具有图1的器件的功能和效果，还具有通过对其S/D电极使用PtSi而获得的优点。因此，对于pFET，可以获得因界面电阻的减小和沟道畸变所获得的高驱动能力，和因PtSi界面的平面化所获得的结泄漏的减小。因此，通过使用本实施方式，能够实现希望的低功耗的高速CMOS器件。
参照图52～56说明如图51所示的CMOS器件的制造方法。该方法直到如图41～46所示在n阱区180中选择外延生长SiGe层106和1.5nm厚的p+型杂质扩散区108为止与第6实施方式相同，因此，对其说明省略。
如图52所示，在利用选择外延生长在n阱区180中形成SiGe层106和1.5nm厚的p+杂质区108之后，利用RIE回蚀在p阱280上的SiN膜的部分，并使n阱180由抗蚀剂掩模(未图示)所覆盖，从而在p阱280上形成栅极侧壁绝缘膜104。接下来，向p阱280中离子注入浓度约3×1020原子/cm3的As杂质，以形成n+扩散区206。然后，进行激活退火，即尖峰退火。
接下来，如图53所示，利用溅射形成厚约10nm的Ni膜150。然后，在400℃下进行30秒的退火，并使用化学药品进行有选择的去除，使Ni膜150和在p阱280的n型扩散区206和多晶硅栅极102一起反应，从而形成如图54所示的NiSi S/D电极110和栅电极103。此时，这些在p+型B杂质区108上的Ni膜部分因其Ni壁垒能力而难以与这些区域108反应。因此，在p+型区域108上没有形成NiSi层。
接下来，如图55所示，在p+型杂质区108上选择性地形成外延生长Si层130。然后，在溅射了厚约10nm的Pt膜152之后，利用在约350℃下的退火进行硅化，并使用化学药品选择性地剥去，从而形成如图56所示的使用由PtSi层112构成的S/D电极的pFET。
使用本实施方法，能够制造希望的低功耗高速CMOS。
第8实施方式
图57表示了本发明的另一个实施方式的互补MISFET(CMISFET)器件结构的剖面图。本实施方式的器件的特征在于：在p型Si衬底200上形成了如图14所示的第二实施方式的pFET和如图35所示的第5实施方式的nFET，以提供CMOS结构。
该CMOSFET器件具有上述第二和第五实施方式的功能和优点。因此，pFET和nFET都提供了因界面电阻的减小和栅极耗尽的抑制而获得的高驱动能力。此外，pFET具有因沟道畸变而获得的高驱动能力，并提供因Ni扩散的抑制而获得的低结泄漏；而nFET因ErSi1.7层的使用而获得降低了的电极电阻，并因硅化界面的平坦化而获得了低结泄漏，因此获得了高驱动能力。因此，使用本实施方式，能够获得低功耗的高速CMOS器件。
参照图58～63说明图57所示的器件的制造方法。该方法直到在n阱108上形成SiGe层106和1.5nm厚的p+型杂质区域108的选择外延生长为止的工序与第6实施方式相似；因此，其说明此处省略。
在完成p+型杂质区(第四半导体区)108的选择性外延生长之后，连续进行选择性外延生长以在p+型区108上形成Si层130，如图58所示。
接下来，如图59所示，利用RIE对在p阱280上的SiN膜的特定部分进行回蚀，而使n阱180以抗蚀剂掩模(未图示)所覆盖，从而在p阱280上形成栅极侧壁绝缘体104。然后，利用离子注入将As和C杂质导入p阱280中，以形成厚约1.5nm的n+型扩散区208，然后进行激活退火(尖峰退火)。
然后，如图60所示，在溅射了厚10nm的Ni膜150之后，在400℃下进行90秒的退火，并使用化学药品进行选择性的剥去，如图61所示，以使Ni膜150和n阱180的Si层130反应以进行硅化。同时，让多晶硅栅电极102完全反应直到栅绝缘膜101的界面为止，从而形成栅硅化物103。此时，Ni膜150在n+型杂质区(第六半导体区)208上的部分因其Ni壁垒能力而难以与区域208反应。这确保了在p+型区域208上不形成NiSi层。
接下来，如图62所示，在溅射了厚度约10nm的Er膜156之后，利用在大约350℃下的退火进行硅化，并使用化学药品的选择性的剥去，从而形成具有如图63所示的由ErSi1.7层114构成的S/D电极的nFET。此时，n+型杂质区208不成为对Er原子扩散的壁垒，因此区域208被硅化。
使用本制造方法，能够制造低功耗的高速CMOS器件。
虽然本发明已经参照具体的实施方式进行了说明，但这些说明仅为描述性说明，并不作为对本发明的限制。在实施方式中，半导体衬底由硅(Si)构成，但该材料对于本发明并非是限定性的，也可以使用其它类似的适合的材料，包括但不限于硅锗(SiGe)、锗(Ge)、碳化硅(SiC)、砷化镓(GaAs)和氮化铝(AlN)。
此外，衬底材料的表面晶向不仅限于(100)平面，也可以根据情况使用(110)或(100)平面。本发明的主要概念适用于任何包含三维(3D)结构的可用的MISFET和CMISFET器件，如有鳍状结构和双栅极结构。所涉及的原理可以用于其他大量的实施例、变更例以及替代例，这对于本领域的技术人员是显然的。因此，本发明仅由所附的权利要求所表明的范围所限定。

Claims (20)

1.一种半导体器件的制造方法，包括：
隔着栅绝缘膜在第一导电类型的第一半导体区上形成栅电极；
在所述栅电极的两个侧表面上形成侧壁电介质膜；
在所述第一半导体区之内或之上形成杂质浓度大于等于1021原子每立方厘米(原子/cm3)并小于等于1022原子/cm3的第二导电类型的第二半导体区；
在所述第二半导体区上形成硅(Si)层；以及
通过使所述硅层与含镍(Ni)的金属反应来硅化所述硅层。
2.根据权利要求1所述的方法，其中，所述栅极由硅构成；
当通过与含镍的金属反应来硅化所述硅层时，使所述栅电极与金属反应，直到对应于栅绝缘膜的界面的水平，以进行硅化。
3.根据权利要求1所述的方法，其中，所述第二半导体区具有大于等于0.55纳米(nm)并小于等于2nm的厚度。
4.根据权利要求1所述的方法，其中，所述杂质为硼(B)。
5.根据权利要求1所述的方法，其中，所述杂质为砷(As)和碳(C)的混合物。
6.一种半导体器件的制造方法，包括：
隔着栅绝缘膜在第一导电类型的第一半导体区上形成栅电极；
在所述栅电极的两个侧表面上形成侧壁电介质膜；
用所述侧壁电介质膜作为掩模刻蚀所述第一半导体区；
在所述第一半导体区的被刻蚀的区域中形成SixGe1-x(0＜x＜1)层；
在所述SixGe1-x层上，形成杂质浓度大于等于1021原子/cm3并小于等于1022原子/cm3的第二导电类型的第二半导体区；
在所述第二半导体区上形成硅(Si)层；
通过使所述硅层与含镍(Ni)金属反应来硅化所述硅层。
7.根据权利要求6所述的方法，其中，所述栅电极由硅构成；
当通过与含镍金属反应来硅化所述硅层时，使所述栅电极与金属反应，直到对应于栅绝缘膜界面的水平，以进行硅化。
8.根据权利要求6所述的方法，其中，所述第二半导体区具有大于等于0.55nm并小于等于2nm的厚度。
9.根据权利要求6所述的方法，其中，所述杂质为硼(B)。
10.一种半导体器件的制造方法，包括：
隔着栅绝缘膜在第一导电类型的第一半导体区上形成栅电极；
在所述栅电极的两个侧表面上形成侧壁电介质膜；
用所述侧壁电介质膜作为掩模刻蚀所述第一半导体区；
在所述第一半导体区的被刻蚀的区域中形成SixGe1-x(0＜x＜1)层；
在所述SixGe1-x层上形成杂质浓度大于等于1021原子/cm3并小于等于1022原子/cm3的第二导电类型的第二半导体区；
通过使该电极与含镍(Ni)的金属反应而硅化所述栅电极，直到对应于所述侧壁电介质膜的界面的水平；
在所述第二半导体区上形成硅(Si)层；
通过使所述硅层与不合镍的金属反应来硅化所述硅层。
11.一种半导体器件的制造方法，包括：
隔着栅绝缘膜在第一导电类型的第一半导体区上形成由硅(Si)构成的栅电极；
在所述栅电极的两个侧表面上形成侧壁电介质膜；
用所述侧壁电介质膜作为掩模刻蚀所述第一半导体区，从而限定被刻蚀区；
在所述第一半导体区的被刻蚀区中形成SixGe1-x(0＜x＜1)层；
在所述SixGe1-x层上形成硅层；
在所述硅层上形成杂质浓度大于等于1021原子/cm3并小于等于1022原子/cm3的第二导电类型的第二半导体区；
通过使该栅电极与含镍(Ni)金属反应来硅化所述栅电极，直到对应于所述侧壁电介质膜的界面的水平；
通过使所述所述第二半导体区和硅层与不含镍的金属反应来硅化所述第二半导体区和所述硅层。
12.一种半导体器件，包括：
第一导电类型的第一半导体区，其中形成有沟道区；
隔着栅绝缘膜与所述沟道区相重叠的栅电极；
在所述沟道区两侧的SixGe1-x(0＜x＜1)层；
在所述SixGe1-x层之上或上方形成的、杂质浓度大于等于1021原子/cm3并小于等于1022原子/cm3的第二导电类型的第二半导体区；
在所述第二半导体区上形成的含镍(Ni)的硅化物层。
13.根据权利要求12所述的器件，其中，所述第二半导体区具有大于等于0.55nm并小于等于2nm的厚度。
14.根据权利要求12所述的器件，其中，所述杂质为硼(B)。
15.根据权利要求12所述的器件，其中，所述硅化物层包含铂(Pt)。
16.根据权利要求12所述的器件，其中，所述栅极为硅化物的单层。
17.一种半导体器件，包括：
半导体衬底；
在所述衬底上、具有相反导电类型的一对场效应晶体管(FET)，FET中的一个为p型FET，另一个为n型FET；
所述p型FET包括：其中形成有第一沟道区的n型导电类型的第三半导体区；隔着栅绝缘膜与所述第一沟道区相重叠的栅电极；在所述第一沟道区两侧的SixGe1-x(0＜x＜1)层；在所述SixGe1-x层上形成的p型导电类型的第四半导体区，其杂质浓度大于等于1021原子/cm3并小于等于1022原子/cm3；和在所述第四半导体区上形成的含镍(Ni)第一硅化物层；
所述n型FET包括：其中形成有第二沟道区的p型导电类型的第五半导体区；隔着栅绝缘膜与所述第二沟道区相重叠的栅电极；和在所述第二沟道区两侧的第二硅化物层。
18.根据权利要求17所述的器件，其中，所述第二硅化层包含镍(Ni)，并形成于杂质浓度大于等于1021原子/cm3并小于等于1022原子/cm3的n型导电类型的第六半导体区之上或上方。
19.根据权利要求18所述的器件，其中，所述杂质为砷(As)和碳(C)的混合物。
20.根据权利要求17所述的器件，其中，所述第二硅化物层由铒(Er)、钇(Y)和镱(Yb)中的任何一个的硅化物构成。
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