CN102473642B - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置的制造方法，该半导体装置在MISFET的沟道区域使用高迁移率沟道材料，该制造方法包括：在表面部具有与表面垂直的方向的结晶方位为[110]方向的Si1-xGex(x＜0.5)的支撑基板的表面部上，以使栅极长度方向的端部的面方位成为与上述[110]方向正交的{111}面的方式形成伪栅极的工序；将伪栅极用作掩模，在基板的表面部形成源极/漏极区域的工序；在伪栅极的侧部埋入形成绝缘膜的工序；将绝缘膜用作掩模，去除伪栅极，进而去除基板的源极/漏极区域间的工序；在源极/漏极区域间生长III-V族半导体或Ge构成的沟道区域的工序；以及在沟道区域上隔着栅极绝缘膜形成栅极电极的工序。

Description

半导体装置及其制造方法
技术领域
本发明涉及在MIS(Metal Insulator Semiconductor)FET的沟道区使用高迁移率沟道材料的半导体装置及其制造方法。
背景技术
由于伴随使用Si的半导体装置的微细化，具有驱动能力的提高率由于微细化而迟缓的倾向，因此，探讨了将具有比Si更高的载流子迁移率的III-V族材料或IV族的Ge等用作沟道材料的、高迁移率沟道材料MISFET的问题。为了将此实用化，需要确定将高迁移率沟道材料MISFET高密度地形成在以Si为主要成分的基板上的方法。
作为能够用于确立上述方法的方法，有将Si基板上形成的SiO2层的开口区域用作晶体生长时的籽晶部，使III-V族半导体在从该籽晶部到SiO2层所覆盖的区域横向生长的方法(参见例如非专利文献1)。但是，此方法中，籽晶部成为面积禁区，存在使高迁移率沟道材料MISFET的集成度降低的问题。
另外，提出了在沟道区采用III-V族材料而在源/漏区采用SiGe的构造(参见例如专利文献1)。但是，该文献没有公开任何用于在Si基板上高密度地形成高迁移率沟道材料MISFET的构造及方法。
另外，提出了源/漏区由含杂质的硅构成，沟道区由具有比Si更宽的能带隙的半导体材料构成的MISFET(参见例如专利文献2)。但是，该文献对于在Si基板上以高结晶性、高结晶方向性及高平坦性形成异种半导体材料的方法未作任何公开。
现有技术文献
专利文献
专利文献1：日本特开2008-160131号公报
专利文献2：日本特开2000-012838号公报
非专利文献
非专利文献1：T.Hoshii，et al.，Extended Abstracts of the2007 International Conference on Solid State Devices and Materials，Tsukuba，2007，pp.132-133
发明内容
(发明要解决的问题)
本发明的目的在于提供一种半导体装置及其制造方法，其中，就含有高迁移率沟道材料的MISFET而言，能够维持沟道材料的结晶性且在以Si为主要成分的基板上高密度地形成。
(解决问题所采用的方案)
与本发明的一个实施例有关的半导体装置的制造方法的特征在于，包含：在表面部具有与表面垂直的方向的结晶方位为[110]方向的Si1-x Gex(0≤x＜0.5)的支撑基板的表面部上，以使栅极长度方向成为与上述[110]方向正交的[111]方向的方式形成伪栅极的工序；将上述伪栅极用作掩模，在上述基板的表面部形成源极/漏极区域的工序；在形成上述源极/漏极区域后，在上述伪栅极的侧部埋入形成绝缘膜的工序；将上述绝缘膜用作掩模，蚀刻上述伪栅极，且蚀刻上述源极/漏极区域间的上述基板的表面部的工序；将通过上述基板的表面部的蚀刻而露出的上述源极/漏极区域的端部用作籽晶，在上述源极/漏极区域间生长III-V族半导体或Ge构成的沟道区域的工序；以及在上述沟道区域上隔着栅极绝缘膜形成栅极电极的工序。
另外，与本发明的另一个实施例有关的半导体装置的特征在于，在支撑基板的表面部，具备：源极/漏极区域，由与表面垂直的方向的结晶方位为[110]方向的Si1-x Gex(x＜0.5)构成，在与上述[110]方向正交的[111]方向隔开地设置，且在沟道长度方向的侧面的面方位与上述[110]方向正交的{111}面形成；沟道区域，在上述源极/漏极区域间设置，由III-V族半导体或Ge构成；以及栅极电极，在上述沟道区域上隔着栅极绝缘膜设置。
(发明效果)
根据本发明，就含有高迁移率沟道材料的MISFET而言，能够维持沟道材料的结晶性，并且在以Si为主要成分的基板上高密度地形成。
附图说明
图1为本发明的第1基本技术的说明图。
图2为本发明的第2基本技术的说明图。
图3示出与(110)面等价的指数面和与其垂直的{111}面之间的关系。
图4为示出与第1实施例有关的MISFET的元件构造的剖面图。
图5为示出与第1实施例有关的MISFET的制造工序的剖面图。
图6为与图4的MISFET中的沟道区的沟道长度方向垂直的剖面图。
图7为示出第1实施例的变形例的避开偏移区的例子的剖面图。
图8为示出在III-V族材料生长之前挖入BOX层的例子的剖面图。
图9示出Si(110)面内中的沟道长度方向和传导率之间的关系。
图10为示出与第3实施例有关的MISFET的元件构造的剖面图。
图11为示出与第3实施例有关的MISFET的制造工序的剖面图。
图12为示出与第4实施例有关的MISFET的元件构造的立体图。
图13为示出与第4实施例有关的MISFET的制造工序的立体图。
图14为示出第4实施例的变形例中的沟道区的剖面图。
具体实施方式
在说明本发明的实施例之前，先就成为各实施例的背景的基本技术进行说明。
(基本技术1)
III-V族半导体可在由绝缘膜覆盖的Si(111)面的绝缘膜开口部(换言之Si露出部)选择性地以<111>方向为优先方向生长。图1(a)(b)示意性地表示了该例。如图1(a)，在被作为绝缘膜的SiO2膜1覆盖的Si(111)表面的期望的场所，形成SiO2开口区域2。对图1(a)的构造气相生长III-V族半导体的场合，如图1(b)，可在SiO2开口区域2上选择性地形成顶面为(111)面，侧面为(0-11)、(01-1)、(1-10)、(-110)、(-101)、(10-1)面的六角柱形状的III-V族半导体3构成的构造。
这是因为，包含III-V族半导体的闪锌矿型晶体、包含Ge的钻石型晶体具有容易以[111]方向为优先方向生长的特征以及{110}面为表面能比较低的稳定面的特征。该实例已在例如文献(M.Deura，et.al.，Journal of Crystal Growth 310，p4768(2008))中报告。
(基本技术2)
本说明书中，某特定的结晶方向用<hkl>表示，将与其等价的结晶方向统一地用[hkl]表示。同样，某特定的结晶面用(hkl)表示，将与其等价的面统一地用{hkl}表示。(hkl)面和<hkl>方向具有(hkl)面的垂直方向为<hkl>方向的关系。
(110)面和(-111)面及(1-1-1)面形成垂直关系。从而，在(110)基板的场合，可形成由与表面垂直地切开的(-111)面及(1-1-1)面构成的凹部。图2(a)(b)示意地表示了该情况。另外，图2(a)(b)中，5是源极区域，6是漏极区域，Lg是沟道长(栅极长)，W是沟道宽度(栅极宽度)。
如图2(a)所示，在(110)基板上配置MISFET，使得沟道长度方向(连接源极区域5和漏极区域6的方向)成为<-111>方向。然后，若垂直地蚀刻沟道部，则如图2(b)所示，露出的源极区域5和漏极区域6的侧面分别成为(-111)面和(1-1-1)面。另一方面，作为其它主要低指数面的(001)基板、(111)基板的场合，表面和{111}面不是垂直关系。
图2(b)中，说明了顶面为(110)面，侧面为(-111)面及(1-1-1)面的情况，但是本发明的范围不限于该特定的指数面，也包含与其等价的结晶面的组合的情况。如图3所示，与(110)面等价的指数面含(110)面，共计12个。另外，其一为表面的场合，与表面垂直相向的{111}面的对为2组。从而，作为基板顶面的面方位选择{110}面的之一的场合，使源极/漏极区域的侧面的面方位成为与上述选择的[110]面正交的{111}面即可。另外，本说明书，以下，在等价的结晶面的组合中，作为代表，记述了顶面(110)面、侧面(-111)面及(1-1-1)面的情况。
以下，通过图示的实施例说明本发明的详细情况。
(第1实施例)
图4是本发明第1实施例的MISFET的元件构造的截面图，特别表示了沿沟道长度方向的截面。
本实施例中，作为支撑基板，采用在Si基板11上形成埋入绝缘层(BOX：Buried OXide layer)12，其上形成Si层(SOI层)13的SOI基板。然后，在该SOI基板10上，形成具有源极区域21、漏极区域22、沟道区域23、栅极绝缘膜24及栅极电极25的MISFET。
源极/漏极区域21、22由Si层13形成，与这些基板表面垂直的方向的结晶方位为<110>。由源极/漏极区域21、22夹持的沟道区域23由III-V族半导体材料形成。与源极区域21和沟道区域23的界面垂直的方向为<-111>，与漏极区域22和沟道区域23的界面垂直的方向为<1-1-1>。在将栅极绝缘膜24和栅极电极25组合的栅极堆栈的侧面，形成侧壁绝缘膜26。另外，形成了这些各部分的基板表面上被层间绝缘膜27覆盖，层间绝缘膜27的表面被平坦化。层间绝缘膜27的表面形成与栅极电极25的表面相同高度。
接着，本实施例的MISFET的制造方法参照图5(a)～(f)说明。
首先，如图5(a)所示，准备具有顶面为(110)面的Si层13的SOI基板(支撑基板)10。
然后，如图5(b)所示，在沟道长度方向成为<-111>的方位，用通常的所谓先栅极(gate-first)工艺形成MISFET。
具体地说，通过对Si层13实施台面型的元件分离工序，最终仅仅剩余成为源极/漏极区域及沟道区域的激活区域，而其它区域被蚀刻。接着，在Si层13上堆积伪栅极绝缘膜31和伪栅极电极32后，通过光刻胶图形化规定栅极图形。接着，用干蚀刻转印光刻胶图形，进行栅极电极图形化。然后，采用伪栅极电极32作为掩模，向Si层13高浓度地注入杂质，通过实施热激活工序，形成源极区域21和漏极区域22。然后，通过绝缘膜的堆积和干蚀刻，以自对准方式形成侧壁绝缘膜26，最后堆积层叠间绝缘膜27，使表面平坦化。
该阶段中，沟道区域由Si形成。其称为伪沟道区域。另外，在伪沟道区域的上部，形成伪栅极绝缘膜31和伪栅极电极32。源极区域21和漏极区域22由高浓度地掺杂的Si形成。
另外，在伪栅极绝缘膜31形成前，也可以在Si层13上外延生长Si1-xGex(x＜0.5)层，将其用作沟道区域。通过在沟道区域设置Si1-xGex层，也可以获得如下效果。
(1)SiGe的空穴迁移率比Si高约2倍，作为pMOS的高迁移率沟道材料是有效的。在伪栅极绝缘膜形成前使SiGe层生长，仅仅在nMOS中，将沟道区域由本实施例的沟道后制作工艺置换为III-V族后，nMOS成为III-V沟道，pMOS成为SiGe沟道。从而，无需针对pMOS进行后制作流程，可以降低制造成本。该场合，nMOS和pMOS中，源极/漏极区域都为SiGe层。
(2)Si1-xGex中的Ge的组成比x优选为0以上0.5以下，例如可以为0.25到0.35。随着Si1-xGex的x增加，空穴迁移率增加，但是有SiGe的耐热性降低的倾向。当x超过0.5时，对源极/漏极区域的活性退火工序中的约1000℃的高温热负载的耐性消失。本实施例中，不能通过先栅极工艺形成伪栅极堆栈。
x＝0.25相当于Si的4个结合种中3个与Si结合，剩余一个成为Ge的比例。若为该状态，则可抑制耐热性劣化的同时，享有Ge添加导致的空穴迁移率提高的优点。但是，当还考虑到高温退火时向基板深部热扩散的Ge量时，特别优选x＝0.25～0.35左右的x。
(3)使用SiGe作为沟道的场合，其厚度d优选在5nm以上15nm以下，例如7nm。这是因为，MISFET为ON的状态下在沟道区域形成的反相层的厚度依赖于栅极偏置，为从15nm到5nm的程度。另一方面，太厚的SiGe层难以外延生长。
(4)与Si相比，SiGe的晶格常数大，因此，以源极区域端及漏极区域端为籽晶部生长III-V族时，籽晶部和沟道区域的晶格失配小，也可形成更高品质的沟道。
然后，如图5(c)所示，通过以绝缘膜26、27为掩模除去伪栅极电极32、伪栅极绝缘膜31及伪沟道区域，形成沟部33。其结果，在源极区域端部和漏极区域端部分别露出(-111)面和(1-1-1)面。
然后，也可以实施使源极区域端部和漏极区域端部的{111}面平滑化的工序。该{111}面在次工序的III-V族气相生长中成为结晶生长的籽晶部。为了形成更高品质的III-V族沟道，优选由源极区域端部和漏极区域端部形成无粗糙度的、原子等级上平坦的{111}面。
作为平滑化工序，可以实施接下来列举的其一或两者。
(i)其一是{111}面的蚀刻速率比其它面慢的各向异性湿蚀刻处理。基于四甲基氢氧化铵水溶液(TMAH)、水合肼溶液(H2NNH2·H2O)的Si湿蚀刻是{111}面的蚀刻速率慢的各向异性蚀刻，在除去粗糙度，形成原子等级上平坦的{111}面方面是有效的。
(ii)另一个是H2气氛中的高温热处理。该热处理中，通过由H2的还原作用而除去Si表面的氧化物以使Si的表面扩散容易、形成高温使Si的表面扩散活跃这两个作用，具有使Si表面平坦的效果。例如，40Torr的减压的H2气氛中，以1000℃m、3min的处理，除去粗糙度，获得原子等级上平坦的Si表面[例如，参照R.Hiruta，AppliedSurface，Science Vo1.237，p63-67(2004)]。
然后，如图5(d)(e)所示，在源极/漏极区域21、22间形成III-V族半导体构成的沟道区域23。具体地说，如图5(d)所示，在(-111)面构成的源极区域端部和(1-1-1)面构成的漏极区域端部，分别选择性地生长III-V族材料构成的生长层23a。然后，如图5(e)所示，通过连接左右的生长层23a，形成沟道区域23。这里，通过选择III-V族以[111]方向为优先方向生长的气相生长条件，可横向生长。
这样形成的沟道区域23的与沟道长度方向垂直的截面形状如图6(a)～(c)所示，有成为{110}结晶面构成的4角以上的多角形的倾向。无论哪种形状都是沟道长度方向为<-111>的情况。另外，图6(a)～(c)中，纸面表里方向为沟道长度方向。
图6(a)中，形成截面为(110)、(101)、(0-11)、(-1-10)、(-10-1)、(01-1)面构成的6角形。图6(b)中，形成除了图6(a)以外、还具有(0-11)、(-10-1)面构成的沟部的8角形。图6(c)中，形成(110)、(01-1)、(-1-10)、(101)的四角形(梯形)。
如(基本技术1)所说明，这是因为{110}面为表面能低的稳定结晶面，但是，由于表面能低，侧面的{110}面有成为原子等级上平坦的倾向。其结果，最终沟道部和栅极绝缘膜的界面成为原子等级上平坦的。沟道与栅极绝缘膜的界面的平坦性越高，在表面反相层沿着沟道长度方向行走的载流子因粗糙度而使得散射的频度越减少，因此电流驱动力增大。从而，图6(a)所示那样的沟道形状有利于装置性能提高。
另外，如图6(b)所示，即使形成(0-11)面和(-10-1)面构成的沟部D时，由于沟部D沿沟道长度方向形成，因此，也不会成为阻碍沿着沟道长度方向流动的电流的要因。因而，即使形成图6(b)所示那样的沟部D也几乎不会有问题。
另外，作为III-V族材料，可以从GaP、AlP、GaAs、AlAs、InP、InAs、GaSb、AlSb、InSb、InGaAs及InGaNAs构成的组选择。
然后，如图5(f)所示，通过形成栅极绝缘膜24和栅极电极25，完成上述图4所示的构造。
栅极绝缘膜24可以从Al2O3，HfO2、La2O3、Ta2O5、LaAlO、LaAlSiO、HfSiO、HfSiON、HfLaSiON、HfAlSiON、HfTaSiON及HfLaAlSiON构成的组选择。栅极绝缘膜24的堆积方法可以从MOCVD、ALD、溅射及它们的组合选择。也可以在栅极绝缘膜24成膜后通过等离子氮化导入氮。
栅极电极25可以从TiN、Al、TiAl、TiAlN、HfSi、HfC、HfCN、TaC、TaN、W、WN、Mo、MoN构成的组选择。栅极电极25的堆积方法可以从MOCVD、ALD、溅射及它们的组合选择。另外，通过堆积后适当温度热处理，可提高凹部的金属填充率。
以上述图5(f)的工序堆积栅极绝缘膜24时，沟部的侧面也堆积栅极绝缘膜24。因而，如图7(a)所示，有时会在沟道区域23的两端产生栅极电极25无法控制的偏移区域。
为了避免该情况，在图5(d)(e)的III-V族材料的气相生长工序之前，使原位掺杂的Si、原位掺杂的III-V族以栅极绝缘膜24的厚度程度生长是有效的。这些原位掺杂的Si、原位掺杂的III-V族起到源极或漏极的一部分的功能。该情形如图7(b)所示。图中的29是原位掺杂的Si层。
作为其它方法，在图5(d)(e)的III-V族材料的气相生长工序之前，将栅极的侧壁通过湿蚀刻等以栅极绝缘膜24的厚度程度回蚀刻(etchback)也是有效的。该情形如图7(c)所示。侧壁绝缘膜26被回蚀刻，因此即使在侧壁绝缘膜26的侧面形成栅极绝缘膜24，也可以避免偏移。
以图5(d)(e)的工序生长III-V族材料时，生长的III-V族构造的底面与BOX层相接，而其顶面并非如此。该原因可能是III-V族的上部和下部的生长速度不同，均质性劣化。为了避免该情况，在III-V族的生长之前，以适当程度挖入BOX层是有效的。该情形如图8(a)(b)所示。
如图8(a)所示，通过上述图5(c)的工序将露出的埋入绝缘层12蚀刻一定量，形成BOX挖入区域34。然后，如图8(b)所示，使III-V族半导体构成的沟道区域23选择生长。该场合，III-V族的生长的过程中，III-V族构造的顶面和底面处于更接近的状况，可期待均质性的提高。
这样，本实施例中，具有与基板表面垂直的方向的结晶方位为<110>的Si构成的源极·漏极区域和沟道长度方向为<-111>的III-V族构成的沟道区域的MISFET，经除去伪沟道区域的工序，将在源极端和漏极端分别出现的(-111)面和(1-1-1)面作为籽晶部使III-V族横向生长而形成。作为该构造和方法的效果，在沟道区域采用III-V族半导体的高迁移率沟道材料MISFET可以在Si基板上高密度且高品质形成。接着，该效果通过与公知例的对比而更具体地说明。
专利文献1公开了在沟道区域采用III-V族材料，在源极/漏极区域采用SiGe的构造，专利文献2公开了在沟道区域采用具有比Si广的能带隙的半导体材料，在源极/漏极区域采用含有杂质的Si的构造，但是它们没有提及源极/漏极区域的结晶方位的规定。与此相对地，本实施例的构造(图4)中，确定了与源极区域和漏极区域的基板表面垂直的方向的结晶方位为<110>，与源极区域和沟道区域的界面垂直的方向为<-111>，与漏极区域和沟道区域的界面垂直的方向为<1-1-1>这样的结晶面方位规定。
该结晶面方位规定在形成高品质III-V族沟道部时有重要作用。即，仅仅在设定该结晶面方位规定的场合，相当于将伪栅极除去后的凹部的两端的相向的源极区域及漏极区域的端部都成为{111}面。本实施例中，以该源极/漏极区域的端部的Si{111}作为籽晶部，使III-V族从两端选择性地外延生长，最终用III-V族填充凹部，将其作为沟道区域。这样形成的III-V的沟道部可具有高结晶性、高结晶方向性、高平坦性及与源极或漏极的界面极为陡峭这样的装置特性上优良的特征。
选择除此以外的结晶面方位的场合，III-V的优先生长方向即[111]方向和沟道长度方向不一致，III-V族在不同于沟道长度方向的方向上优先生长。因而，难以形成具有高结晶方向性及高平坦性的沟道部。另外，使III-V族高品质地外延生长时，{111}面作为籽晶部，是最佳面。选择本实施例的结晶面方位规定以外的场合，源极区域及漏极区域的端部不成为{111}面，因此无法实现高结晶性。另外，不进行面方位控制的场合，从源极区域端结晶生长III-V族时，在界面形成大量的微平面(micro-facet)，界面的陡峭性劣化，短沟道效果劣化。
而且，通过设定本实施例的结晶面方位规定，由于(1)从源极区域向沟道区域的载流子注入速度的增大以及(2)源极区域、漏极区域及源极区域/沟道区域的界面电阻的降低这两个要因，可增大电流驱动力。这是因为，如图9所示，在Si(110)面内，[111]方向的电子的传导质量比其它方位小。为高迁移率沟道材料MISFET的场合，沟道部本身的电阻小，控制驱动电流的比例低，因此从源极注入的注入速度的提高尤其重要。
另外，一般，栅极长(Lg)越微细则沟道部的电阻越低，因此，驱动电流受到寄生电阻、来自源极的载流子的注入速度的影响。这些影响在Lg为150nm以下明显，在50nm以下尤其显著。因此，本实施例的结晶面方位规定的设定对Lg为150nm以下的高迁移率沟道材料MISFET尤其有效，在Lg为50nm以下的场合，该效果更大。
另外，由MISFET将相应部分用FIB(Focused Ion Beem)的拾取法切出，用高分辨率透射电子显微镜(HRTEM)拍摄截面或由透过电子衍射法(Transmission Electron Diffraction：TED)分析，可明白源极区域、漏极区域及与这些沟道区域的界面的结晶方位。
非专利文献1和本实施例的形成方法中，都包含以Si{111}面作为籽晶部的III-V族的结晶生长。这里，非专利文献1利用以SiO2开口部的Si(111)面作为籽晶部的横向生长，因此，与籽晶部相当面积的禁区不可避免。与此相对地，本实施例的形成方法中，(-111)面构成的源极区域端部和(1-1-1)面构成的漏极区域端部起到籽晶部的功能，因此附加的面积的禁区不存在。其结果，可进行没有面积禁区的、以Si{111}作为籽晶部的高迁移率沟道材料的高品质结晶生长。
本实施例的形成方法(图5(a)～(f))中，在源极和漏极的高温激活退火后，形成沟道区域、栅极绝缘膜、栅极电极的层叠构造。其称为后沟道(Channel-last)工艺。栅极层叠部的高温热负载使高迁移率材料沟道/栅极绝缘膜、栅极绝缘膜/栅极电极这两界面的特性显著劣化。但是，通过采用后沟道工艺可以避免该情况。
另一方面，非专利文献1的形成方法是先沟道(Channel-first)工艺，无法避免对栅极层叠部的高温热负载。另外，专利文献2虽然是与第1实施例的形成方法相同的后沟道工艺，但是没有结晶面方位规定，Si{111}面无法作为籽晶部使用，因此不可能进行高迁移率沟道材料的高品质结晶生长。
即，本实施例的形成方法通过采用设定了限定的结晶面方位规定的构造，可以用能够避免高温热负载的后沟道工艺，无面积禁区地以Si{111}作为籽晶部的高品质结晶生长，从而形成高迁移率材料的沟道区域。
(第2实施例)
本发明的第2实施例中，通过除了Ge沟道区域的形成方法以外与第1实施例相同的形成方法形成除沟道区域23由Ge构成以外与第1实施例相同构造的MISFET。即，具有与基板面垂直的方向的结晶方位为<110>的Si构成的源极/漏极区域21、22和沟道长度方向为<-111>的Ge构成的沟道区域23的MISFET，经由除去伪沟道区域的工序，以在源极端和漏极端分别出现的(-111)面和(1-1-1)面为籽晶部使Ge横向生长而形成。
Ge的空穴迁移率是Si的约4倍，尤其有望作为p型MISFET的高迁移率沟道材料。但是，Ge沟道区域和源极/漏极区域的界面及Ge沟道区域和栅极绝缘膜界面存在对于高温热负载弱的问题。
与此相对地，本实施例中，由于是后沟道工艺，可以避免高温热负载。而且，可实施无面积禁区、以Si{111}为籽晶部的Ge的高品质结晶生长。从而，根据本实施例，可在Si基板上高密度、高品质地形成Ge沟道MISFET。
(第3实施例)
图10是本发明的第3实施例的MISFET的元件构造的截面图，特别表示了沿沟道长度方向的截面。另外，图10中的41、51～57与图4中的11、21～27对应。
本实施例与先前说明的第1实施例的不同点是采用体(bulk)基板取代SOI基板。
Si基板41上，由STI(Shallow trench isolation：浅沟道隔离)45使元件分离，形成MISFET。源极区域51和漏极区域52由Si形成，与这些基板表面垂直的方向的结晶方位为<110>。由源极/漏极区域51、52夹着的沟道区域53由III-V族材料形成。源极区域51和沟道区域53的界面的垂直方向为<-111>，漏极区域52和沟道区域53的界面的垂直方向为<1-1-1>。在将栅极绝缘膜54和栅极电极55组合的栅极堆栈的侧面形成侧壁绝缘膜56。另外，MISFET被层间绝缘膜57覆盖。
图11是图10的MISFET的制造工序的截面图。除了基板不同，基本上以第1实施例中说明的图5(a)～(f)同样的工序制作。
首先，如图11(a)所示，准备顶面为(110)面的Si基板41。
然后，如图11(b)所示，由STI45实施元件分离后，以沟道长度方向为<-111>的方位，由通常的先栅极工艺形成MISFET。具体地说，与第1实施例同样，将伪栅极绝缘膜61和伪栅极电极62形成栅极图形后，高浓度地注入杂质，形成源极区域51和漏极区域52，进而堆积侧壁绝缘膜56及层间绝缘膜57。
该阶段中，伪沟道区域由Si形成。另外，在伪沟道区域的上部，形成伪栅极绝缘膜61和伪栅极电极62。源极区域51和漏极区域52由高浓度地掺杂的Si形成。
然后，如图11(c)所示，将伪栅极电极62、伪栅极绝缘膜61除去后，适当量地挖入沟道部的Si。其结果，在源极区域端部和漏极区域端部，分别露出(-111)面和(1-1-1)面。另一方面，挖入Si的部分的底面由(110)面构成。
然后，如图11(d)(e)所示，与第1实施例同样，在(-111)面构成的源极区域端部和(1-1-1)面构成的漏极区域端部选择性地生长III-V族材料，形成沟道区域53。通过选择III-V族以[111]优先方向生长的气相生长条件，可横向生长。
然后，如图11(f)所示，与第1实施例同样，形成栅极绝缘膜54和栅极电极55。
这样，本实施例中，用体基板与第1实施例同样，可在Si基板上高密度地形成高迁移率沟道材料MISFET。而且，与使用SOI基板的场合相比，可使用低成本的通常的体Si基板，因此可降低制造成本。
(第4实施例)
图12是本发明的第4实施例的鳍型MISFET的元件构造的立体图。另外，图12中的71～73、81～87与图4中的11～13、21～27对应。
本实施例中，作为支撑基板，采用在Si基板71上形成埋入绝缘层(BOX)72，其上形成Si层(SOI层)73的SOI基板。然后，形成具有通过将该SOI基板的Si层73加工成薄壁状而形成的源极区域81及漏极区域82、沟道区域83、栅极绝缘膜84及栅极电极85的鳍型MISFET。
源极区域81和漏极区域82由Si形成，与这些基板表面垂直的方向的结晶方位为<110>。由源极区域81、82夹着的沟道区域83由III-V族材料形成。与源极区域81和沟道区域83的界面垂直的方向为<-111>，与漏极区域82和沟道区域83的界面垂直的方向为<1-1-1>。在沟道区域83的周围，覆盖栅极绝缘膜84，其外周由栅极电极85覆盖。在将栅极绝缘膜84和栅极电极85组合的栅极堆栈的侧面形成侧壁绝缘膜86。鳍型MISFET被层间绝缘膜87覆盖。
接着，本实施例的鳍型FET的制造方法参照图13(a)～(c)说明。
首先，如图13(a)所示，准备具有顶面为(110)面的SOI层的基板，以沟道长度方向为<-111>的方位，由通常的先栅极工艺形成鳍型MISFET。该阶段中，沟道区域由Si形成。将其称为伪沟道区域。另外，在伪沟道区域的上部，形成伪栅极绝缘膜91和伪栅极电极92。源极区域81和漏极区域82由高浓度地掺杂的Si形成。
然后，如图13(b)所示，在形成侧壁绝缘膜86和层间绝缘膜87(未图示)后，用这些绝缘膜作为掩模，除去伪栅极电极92、伪栅极绝缘膜91及伪沟道区域。其结果，在源极区域81的端部和漏极区域82的端部，分别露出(-111)面和(1-1-1)面。
然后，如图13(c)所示，在(-111)面构成的源极区域端部和(1-1-1)面构成的漏极区域端部选择性地生长III-V族材料，形成沟道区域83。通过选择III-V族在[111]优先方向生长的气相生长条件，可横向生长。然后，通过形成栅极绝缘膜84和栅极电极85，可获得上述图12所示构造。
图13(c)中，III-V族沟道区域采用直方体形状，有时也可以与图1同样地形成六角柱形状。本发明的范围也包含该情况。
另外，本实施例进而可制作环栅型MISFET。
在图13(b)的伪沟道区域的除去工序后，实施将BOX-SiO2层72以一定量挖入的工序。例如，以20～30nm程度挖入埋入绝缘层72。然后，紧接图13(c)的III-V族结晶生长，由MOCVD、ALD法形成high-k绝缘膜和金属栅极。例如，由MOCVD形成HfSiO，接着由等离子氮化导入N，从而形成3nm的HfSiON。然后，通过CVD法形成7nm程度的TiN或HfC、TaC。最后，在栅极电极部堆积Al、TiAl，实施550℃程度的热处理。通过实施热处理使Al、TiAl熔融，可提高空间填充率。
通过以上的工序，如图14所示，可形成与沟道长度方向垂直的截面为六角形、且在沟道区域83的周围全面地隔着栅极绝缘膜84形成了栅极电极85的环栅型MISFET。
环栅型MISFET的特征为，由于具有细线型沟道的表面全部被栅极绝缘膜和栅极电极覆盖的构造，因此，栅极电极控制沟道的电子状态的控制力极强，短沟道效果强。
这样，可形成提高了短沟道效果耐性的环栅型的高迁移率沟道材料MISFET，具有(1)沟道部的结晶性及结晶方向性高以及(2)沟道/绝缘膜界面的平坦性高这样的装置特性良好的特征。从而，根据本实施例，可使提高了短沟道效果耐性的鳍型的高迁移率沟道材料MISFET，或短沟道效果耐性更高的环栅型的高迁移率沟道材料MISFET以高密度形成及在Si基板上形成。
另外，本实施例中采用SOI基板，但是也可以在体Si基板上形成鳍型MISFET或环栅型MISFET。
(变形例)
以上，参照具体例说明了本发明的实施例。但是，本发明不限于这些具体例。即，即使这些具体例由本领域技术人员适宜地进行了设计变更，只要具备本发明的特征，也是本发明的范围所包含的。例如，前述各具体例具备的各要素及其配置、材料、条件、形状、尺寸等不限于例示，可以适宜变更。
另外，前述各具体例可以在技术上进行组合，这些组合物只要包含本发明的特征，则也是本发明的范围包含的。
符号的说明
1...SiO2膜
2...SiO2开口区域
3...III-V族半导体
10...SOI基板(支撑基板)
11，41，71...Si基板
12，72...埋入绝缘膜(BOX)
13，73...Si层(SOI层)
5，21，51，81...源极区域
6，22，52，82...漏极区域
23，53，83...沟道区域
24，54，84...栅极绝缘膜
25，55，85...栅极电极
26，56，86...侧壁绝缘膜
27，57，87...层间绝缘膜
29...原位掺杂的Si层
31，61，91...伪栅极绝缘膜
32，62，92...伪栅极电极
33...沟部
34...BOX挖入区域

Claims (7)

1.一种半导体装置的制造方法，其特征在于，包含：
在表面部具有与表面垂直的方向的结晶方位为[110]方向的Si1-xGex的支撑基板的表面部上，以使栅极长度方向成为与上述[110]方向正交的[111]方向的方式形成伪栅极的工序；
将上述伪栅极用作掩模，在上述基板的表面部形成源极/漏极区域的工序；
在形成上述源极/漏极区域后，在上述伪栅极的侧部埋入形成绝缘膜的工序；
将上述绝缘膜用作掩模，蚀刻上述伪栅极，进而蚀刻上述源极/漏极区域间的上述基板的表面部的工序；
将通过上述基板的表面部的蚀刻而露出的上述源极/漏极区域的端部用作籽晶，在上述源极/漏极区域间生长由III-V族半导体或Ge构成的沟道区域的工序；以及
在上述沟道区域上隔着栅极绝缘膜形成栅极电极的工序，
其中，0≤x＜0.5。
2.如权利要求1所述的半导体装置的制造方法，其特征在于，
在使上述沟道区域生长前，对上述露出的上述源极/漏极区域的端部，使用{111}面的蚀刻速率比其它面慢的各向异性湿蚀刻或H2气氛中的高温热处理，使{111}面平滑化。
3.如权利要求1所述的半导体装置的制造方法，其特征在于，
上述支撑基板是在埋入绝缘膜上形成了由上述Si1-xGex构成的半导体层的SOI基板，在蚀刻上述基板的表面部时，不仅蚀刻上述半导体层，还蚀刻上述埋入绝缘膜的一部分。
4.如权利要求3所述的半导体装置的制造方法，其特征在于，
在上述沟道区域的周围整面，隔着上述栅极绝缘膜形成上述栅极电极。
5.一种半导体装置，其特征在于，具备：
源极/漏极区域，在支撑基板的表面部，由与表面垂直的方向的结晶方位为[110]方向的Si1-xGex构成，在与上述[110]方向正交的[111]方向隔开地设置，且在沟道长度方向的侧面的面方位成为与上述[110]方向正交的[111]方向；
沟道区域，在上述源极/漏极区域间设置，由III-V族半导体或Ge构成；以及
栅极电极，在上述沟道区域上隔着栅极绝缘膜设置，
其中，x＜0.5。
6.如权利要求5所述的半导体装置，其特征在于，
上述沟道区域的与沟道长度方向垂直的截面的形状为由{110}面构成的多角形。
7.如权利要求5所述的半导体装置，其特征在于，
上述沟道区域的沟道长度方向的长度为150nm以下。
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