CN1624932A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN1624932A
CN1624932A CNA2004100983502A CN200410098350A CN1624932A CN 1624932 A CN1624932 A CN 1624932A CN A2004100983502 A CNA2004100983502 A CN A2004100983502A CN 200410098350 A CN200410098350 A CN 200410098350A CN 1624932 A CN1624932 A CN 1624932A
Authority
CN
China
Prior art keywords
type
grid
sige
semiconductor
channel region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100983502A
Other languages
English (en)
Other versions
CN100397657C (zh
Inventor
土屋义规
入沢寿史
木下敦宽
古贺淳二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1624932A publication Critical patent/CN1624932A/zh
Application granted granted Critical
Publication of CN100397657C publication Critical patent/CN100397657C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66643—Lateral single gate silicon transistors with source or drain regions formed by a Schottky barrier or a conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

一种半导体器件，包括：硅衬底、形成在所述硅衬底的表面上的n型沟道区、与所述n型沟道区的表面相对形成的n型源区和n型漏区、形成在所述n型源区和所述n型漏区之间的所述n型沟道区的所述表面上的第一栅绝缘膜、形成在所述第一栅绝缘膜上的具有金属元素M和第一IV族半导体元素 Si1－aGea (0≤a≤1)的化合物的第一栅极、形成在所述硅衬底的所述表面上的p型沟道区、与所述p型沟道区的表面相对形成的p型源区以及p型漏区、形成在所述p型源区以及所述p型漏区之间的所述p型沟道区的所述表面上的第二栅绝缘膜、形成在所述第二栅绝缘膜上的具有所述金属元素M和第二IV族半导体元素Si1－cGec (0≤c≤1，a≠c)的化合物的第二栅极。

Description

半导体器件
技术领域
本发明涉及具有场效应晶体管的半导体器件。
背景技术
要提高集成电路的性能，就有必要提高其构成要素，即MISFET(金属氧化物半导体场效应晶体管)、CMISFET(互补金属绝缘物半导体场效应晶体管)等元件的性能。提高元件的性能基本上是通过比例收缩原理(scaling law)进行，但是近年由于物理特性的界限，产生了各种问题。其一是关于MISFET的阈值电压调整的问题。
在现状下，阈值电压通过沟道区的杂质浓度来进行调整。可是，如果使用该方法，则MISFET的ON/OFF特性伴随着载流子的移动度下降而恶化。此外，作为微细化以外的提高MISFET性能的方法，有完全耗尽型的MISFET，但是这时，在只基于杂质浓度的调整方法中，无法控制MISFET的阈值。
因此，现在尝试使用栅极材料的功函数进行阈值调整。在现在制造的技术代以后，现在同样对n型MISFET和p型MISFET的栅极要求不同的功函数，为了降低栅极的电阻，有必要使用金属电极代替其他结晶Si栅极来实现它。可是，如果使用完全不同的栅极材料，可以预想到制造方法的复杂和高成本。因此，正在摸索通过对n型MISFET和p型MISFET的栅极材料使用组成或浓度变化了的同种化合物来对功函数进行控制的方法。
例如，报告有：用RuTa合金中Ru和Ta的组分比对功函数进行控制的方法(参照Jaehoon Lee et al.，IEDM Tech.Dig.，2002p.359-362)；使用(NiCo)Si中的NiSi和CoSi的组分比的方法或使用NiSi中的B、P、As等杂质浓度的方法(都参照J.Kedzierski et al.，IEDM Tech.Dig.，2002 p.247-250)；使用SiGe中的Si和Ge的组分比的方法(参照特开2002-43566公报)。
可是，对栅极材料要求栅极材料的组成或添加物浓度的变动和功函数之间存在稳定的相关关系。据此，能提高要求的功函数对阈值的控制性。此外，在同一衬底上具有n型和p型双方的MISFET的器件中，希望功函数的变化范围包含n型和p型双方的MISFET中要求的范围。据此，能抑制制造方法的复杂化和高成本化。可是，上面所述的方法不具有这些要件。
在RuTa合金的金属组分比和功函数之间发现有相关关系。可是，耐热性低，通过至少约500℃或500℃以上的热处理，功函数不规则变动。因此，可以说该相关关系对热是不稳定的。此外，存在由于进行热处理，栅极的Ru或Ta扩散到沟道区，MISFET的ON/OFF特性下降的问题。
关于(NiCo)Si，在Ni和Co的组分比与功函数未发现一定的相关关系，此外功函数的变化范围窄，只有约0.2eV的宽度。
在NiSi中的B、P、As等杂质和功函数之间发现有相关关系，但是该功函数的变化范围对于完全耗尽型元件是充分的调制宽度，但是在不是完全耗尽型元件的体效应器件(bulk device)中，对于取得充分低的阈值电压是不充分的。
当使用SiGe作为栅极材料时，在Si和Ge的组分比与功函数之间存在相关关系。可是，变化范围是约4.7eV到约5.2eV，在以后的技术代中，只能应用于p型MISFET。
因此，在栅极材料的变动和功函数之间存在稳定的相关关系、且在同一衬底上具有n型和p型的MISFET的器件中，希望实现栅极的功函数的变化范围包含n型和p型双方的MISFET所要求的范围的半导体器件。
发明内容
本发明的第一方面的半导体器件包括硅衬底和形成在所述硅衬底上的n型半导体器件和p型半导体器件；
所述n型半导体器件包括：
形成在所述硅衬底的表面上的n型沟道区；
与所述n型沟道区的表面相对形成的n型源区以及n型漏区；
形成在所述n型源区以及所述n型漏区之间的所述n型沟道区的所述表面上的第一栅绝缘膜；
形成在所述第一栅绝缘膜上的具有金属元素M和第一IV族半导体元素Si1-aGea(0≤a≤1)的化合物的第一栅极；
所述p型半导体器件包括：
形成在所述硅衬底的所述表面上的p型沟道区；
与所述p型沟道区的表面相对形成的p型源区以及p型漏区；
形成在所述p型源区以及所述p型漏区之间的所述p型沟道区的所述表面上的第二栅绝缘膜；
形成在所述第二栅绝缘膜上的具有所述金属元素M和第二IV族半导体元件Si1-cGec(0≤c≤1，a≠c)的化合物的第二栅极。
本发明的第二方面的半导体器件包括：硅衬底和形成在所述硅衬底上的n型半导体器件和p型半导体器件；
所述n型半导体器件包括：
形成在所述硅衬底的表面上的n型沟道区；
与所述n型沟道区的表面相对形成的n型源区以及n型漏区；
形成在所述n型源区以及所述n型漏区之间的所述n型沟道区的所述表面上的第一栅绝缘膜；
形成在所述第一栅绝缘膜上的、具有金属元素M和第一IV族半导体元素Si1-a-bGeaCb(0≤a≤1，0≤b≤0.02，0≤a+b≤1)的化合物的第一栅极；
所述p型半导体器件包括：
在所述硅衬底的所述表面，形成在与所述p型区不同的区域中的p型沟道区；
与所述p型沟道区的表面相对形成的p型源区以及p型漏区；
形成在所述p型源区以及所述p型漏区之间的所述p型沟道区的所述表面上的第二栅绝缘膜；
形成在所述第二栅绝缘膜上的、具有所述金属元素M和第二IV族半导体元素Si1-c-dGecCd(0≤c≤1，0≤d≤0.02，0≤c+d≤1，a≠c，并且b、d的任意一方≠0)的化合物的第二栅极。
附图说明
下面简要说明附图。
图1是表示本发明实施例1的CMOSFET的模式的剖视图。
图2是表示实施例1的变形例1的CMOSFET的模式的剖视图。
图3是表示实施例1的变形例2的CMOSFET的模式的剖视图。
图4A～4C与实施例4有关，是表示功函数相对于NiGe的比以及各种杂质的注入量的关系图。
图5A和5B是分别表示在实施例4中，关于含Ge、不含Ge的在栅极8以及栅极15中添加了B时形成的界面电偶极子(surfaceelectric dipole)的示意图。
图6是实施例4的添加了B的NiGe的比例为0％和3％时的Ni(SiGe)的功函数值和栅绝缘膜的膜厚的关系的图。
图7是表示实施例5的CMOSFET的示意剖面图。
图8是表示实施例5的CMOSFET中，阈值电压和功函数的相关的示意图。
图9是表示实施例5的CMOSFET的栅极中，功函数和MGe的比例的相关性的示意图。
图10是表示实施例5的CMOSFET的栅极中，功函数和MGe的比例的相关性的示意图。
图11是表示实施例5的CMOSFET的栅极中使用的M(SiGe)的实验中取得的功函数和MGe的比例的相关性的图。
图12A～12D是阶段性表示实施例5的CMOSFET的第一种制造方法的示意剖面图。
图13A～13D是阶段性表示实施例5的CMOSFET的第二种制造方法的示意剖面图。
图14A～14D是阶段性表示实施例5的CMOSFET的第三种制造方法的示意剖面图。
图15是表示实施例5的变形例的CMOSFET的立体示意图。
图16A～16D是阶段性表示实施例5的CMOSFET的制造方法的立体图。
具体实施方式
下面参照附图说明本发明各实施例。须指出的是，在实施例1中，对公共的结构付与相同的符号，省略重复的说明。此外，各图是用于促进对发明的说明和理解的示意图，形状或尺寸、比例等与实际装置有不同的地方。在实施发明时，参照以下的说明和公开的技术，能适当设计变更它们。
在各实施例中，以sub-30nm技术代中要求的阈值电压约0.2V的CMOSFET为例进行说明。可是，本发明并不局限于此，因为把n型MOSFET和p型MOSFET设置在同一衬底上，并使两者要求的阈值电压接近，所以能应用于n型MOSFET和p型MOSFET要求不同的功函数的装置。例如，在存储器和逻辑电路混合搭载在同一芯片上的系统LSI等中，要求上述的条件。此外，代替氧化物，关于使用其它的栅绝缘膜(栅介质膜)的MISFET，也同样能应用各实施例。
(实施例1)
参照图1说明实施例1的CMOSFET。如图1所示，在p型硅衬底1上由隔离区隔离形成n型MOSFET2和p型MOSFET3。
首先，说明n型MOSFET2。在p型硅衬底1上形成p型阱5(p型杂质区)，p型阱5的上面的中部是n型沟道区6。n型沟道区是在外加栅电压时形成n型沟道的区域。在该n型沟道区6上有第一栅绝缘膜7，在第一栅绝缘膜7之上形成第一栅极8。第一栅极8由第一栅侧壁绝缘膜9夹着。在p型阱5上部夹着p型沟道区6的位置上形成一对n型源、漏区10(n型高浓度杂质区)。在n型源、漏区10的上部形成一对第一接触电极11。如此，在p型阱5上形成n型MOSFET2。
而在p型MOSFET3中除了导电类型不同外，同样形成有n型阱(n型杂质区)、p型沟道区13、第二栅绝缘膜14、第二栅极15、第二栅侧壁16、p型源、漏区17(p型高浓度杂质区)、第二接触电极18。
第一接触电极11中的一个和第二接触电极18中的一个由布线连接。据此，n型MOSFET2和p型MOSFET3具有同一阈值电压，构成互补操作的CMOSFET。
第一栅极8和第二栅极15的材料使用金属元素M和IV族半导体元件SiGe的化合物M(SiGe)。该M(SiGe)表示金属硅化物MSi和金属锗化物MGe的混晶化合物。M(SiGe)中的MGe与Msi的比在第一栅极8和第二栅极15的材料中都能具有0～100％的任意值，但是在第一栅极8和第二栅极15中不取相同的比。即，第一栅极8材料是MSi1-aGea(0≤a≤1)，第二栅极15材料是MSi1-cGec(0≤c≤1)，两者的MGe的比例(MGe在M(SiGe)中的比例)a和c不同(a≠c)。
根据实施例1，MSi和MGe的功函数是材料固有的值，在两者的功函数的范围内，MGe的比例与功函数具有一定的相关关系。因此，通过至少在一个栅极中添加Ge，能把各栅极的功函数任意控制为某个值。栅极材料M(SiGe)的耐热性高，如果小于等于后面描述的温度，则通过热处理，功函数不会变动。此外，对功函数带来影响的是从界面到数nm深度的栅极材料M(SiGe)，不只是在与栅绝缘膜的界面上偏析出的杂质的一部分，所以与只基于杂质的功函数控制相比，与所需的功函数的离散偏移更小。根据这些特征，MGe的比例和功函数的相关关系可以说是稳定的。据此，栅极材料M(SiGe)能使用MGe的比例来控制功函数，能与所需的阈值对应。此外，细节在实施例4中描述，但是通过只使栅极之一的MGe组分(a或c)为0，特别是在包含B时，能在更宽的范围中控制功函数。
此外，根据实施例1，使用M(SiGe)的栅极材料中，功函数的变化范围包含由n型和p型双方的MOSFET所要求的范围。据此，本实施例的CMOSFET的n型MOSFET2和p型MOSFET3的栅极材料，能使用同种类的化合物。因此，本实施例的CMOSFET能抑制制造方法的复杂化和高成本化。
在实施例1中，在MGe组分中，如果a≠c≠0，则用低温的热处理能从SiGe形成M(SiGe)。从器件设计和制造方法的观点出发，这一点与制造方法温度的低温化有关，因此是所希望的。
根据实施例1，未看到M(SiGe)的构成元件通过热处理扩散到沟道区的现象，所以没有MOSFET的ON/OFF特性下降的问题。
M是表现出金属的导电特性的元素，可以从v、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Pt、Pd、Zr、Gd、Dy、Ho、Er等中选择。能够根据各技术代所必要的阈值电压、制造步骤的温度条件等，适当选择金属元素M。
例如假定sub-30nm技术代要求的阈值电压为约0.2V左右时，优选金属硅化物的功函数是位于Si的禁带(带隙)中央附近的金属即Ni、Pd、Pt、Ti、Zr、Co、W、V、Mo和Ir。其中，作为形成具有高耐热性和低电阻率的M(SiGe)的金属元素M，可以列举的有Ni、Pd、Pt、Ti、Zr、Er和Ta。
下面说明Ni(SiGe)、Pd(SiGe)、Pt(SiGe)、Ti(SiGe)2、Zr(SiGe)2的耐热性。关于Ni(SiGe)，通过在NiSi中混合NiGe，抑制在约750℃形成的电阻率高的NiSi2相的形成。因此，Ni(SiGe)至少具有约750℃的耐热性。关于Pd(SiGe)，MGe的比例越低，耐热性越提高，具有约600℃～约750℃的耐热性。由于PtSi具有在大于等于约750℃的热处理中偏析出Ge的特征，所以Pt(SiGe)具有约700℃的耐热性。Ti(SiGe)2、Zr(SiGe)2具有约750℃的耐热性。此外，关于Er和Ta，Ge组分＞Er组分的ErGex、Ta3Ge5的熔点和共晶点(共融点)分别是1387℃和1100℃，耐热性优异，通过添加Si，能进一步改善耐热性。
各种性能根据金属元素M的种类而不同，但是一般当满足a≤0.3并且c≤0.3时，希望与现在使用的材料以及制造方法的匹配性优异。
例如，如果把Ni(SiGe)用于栅极，则由于NiSi比NiGe的功函数更小，所以NiGe的比例变得越大，功函数就越大。因此，n型MOSFET2的第一栅极8的NiGe比a比p型MOSFET3上的c小，即c＞a。如后所述，至少在约4.6eV～约5.1eV的范围中，Ni(SiGe)的NiGe比与功函数表现出稳定的相关关系。
P型沟道区6以及n型沟道区13使用Si、SiGe、Ge、应变Si(strained Si)或其他沟道区材料等。须指出的是，可以适当添加杂质。据此，基于沟道的杂质浓度的阈值的辅助控制成为可能。
作为第一接触电极11和第二接触电极18的材料，除了金属，还列举出金属硅化物。从制造方法的观点出发，希望使用基于与第一栅极8以及第二栅极15的材料中使用的M(SiGe)相同的金属元素M的金属硅化物MSi。
第一栅绝缘膜7和第二栅绝缘膜14能列举氧化硅膜、铁电绝缘膜(与氧化硅膜相比，为介电常数高的绝缘膜材料)、或它们的混合材料等。作为铁电绝缘膜，除了Zr硅化物、Hf硅化物等金属硅化物(在氧化硅中添加金属离子的材料)，还可列举出Si3N4、Al2O3、Ta2O5、TiO2、La2O5、CeO2、ZrO2、HfO2、SrTiO3、Pr2O3等。按照各技术代的MOSFET，适当选择必要的材料。在sub-30nm技术代中，希望膜厚为2nm以下。
隔离区4是用于隔离MOSFET等元件用的，使用SiO2等绝缘材料形成。
下面，描述实施例1的变形例。
变形例1是把实施例1的CMOSFET应用于肖特基/源/漏CMOSFET。参照图2，就变形例1的CMOSFET说明与实施例1不同之处。
如图2所示，图1的n型源、漏区10以及第一接触电极11的地方和功能置换为第一源、漏电极19。同样，p型源、漏区17和第二接触电极18的地方和功能置换为第二源、漏电极20。
第一源、漏电极19和第二源、漏电极20的材料使用金属硅化物。从制造方法的观点出发，优选使用与第一栅极8以及第二栅极15的材料中使用的M(SiGe)相同的金属元素M的MSi。从CMOSFET性能的观点出发，优选分别对n型MOSFET2、p型MOSFET3适当选择肖特基势垒低的金属硅化物。例如，n型MOSFET2的第一源、漏电极19的材料希望使用对于电子的肖特基势垒低的GdSi2、DySi2、HoSi2、ErSi2等稀土类金属，p型MOSFET3的第二源、漏电极20的材料优选使用对于空穴的肖特基势垒低的PdSi、PtSi等贵金属的硅化物。
根据变形例1，与实施例1同样，可以通过栅极M(SiGe)中MGe的比例来控制CMOSFET的阈值。变形例1的肖特基/源/漏CMOSFET能作为冲击传导元件(ballistic transport device)使用，由于冲击传导元件要采用低的衬底杂质浓度，所以希望基于栅极的阈值控制。因此，使用变形例1的栅极的效果特别大。
变形例2是把实施例1的p型MOSFET3的第二栅极15做成M(SiGe)层15a和杂质浓度高的多晶SiGe层15b层叠。参照图3说明变形例2的CMOSFET与实施例1的不同之处。
如图3所示，图1所示的p型MOSFET3的第二栅极15被置换为上层是M(SiGe)层15a和下层是高B浓度多晶SiGe层15b的多层构造。
根据变形例2，p型MOSFET3的第二栅极15的功函数由下层的B浓度高的多晶SiGe层15b决定。因此，关于n型MOSFET2的第一栅极8的材料，最好能选择M(SiGe)的M，增加M(SiGe)的选择自由度。须指出的是，高B浓度多晶SiGe伴随着其Ge比(SiGe中的Ge的比例)，在适合于p型MOSFET的功函数的范围，即约4.7eV～约5.2eV内变化。多晶SiGe比多晶Si的B的溶解度高。因此，与其它杂质相比，能添加更高浓度的B，所以能抑制栅极的耗尽。此外，SiGe中的B不是仅仅在界面上偏析，而是均匀地分布在晶体内，所以杂质浓度不均匀引起的对功函数的影响小。
此外，根据变形例2，通过在第二栅极15的上层设置M(SiGe)15a，与重掺杂的多晶SiGe单层的栅极相比，能降低比电阻。从降低比电阻的观点出发，希望重掺杂的多晶SiGe层15b薄一些，从制造成本的观点出发，希望M(SiGe)层15a的厚度与栅极8的高度相等。
如后面描述的制造方法的例子所示，通过对多晶SiGe蒸镀Ni，形成Ni(SiGe)。这时，在预先向成为重掺杂的多晶SiGe层15b的部位添加杂质、形成Ni(SiGe)的步骤中，调整Ni膜厚，从而形成比p型MOSFET3的第二栅极15的厚度还薄的Ni(SiGe)层，形成重掺杂的多晶SiGe层15b。
(实施例2)
下面就实施例2的CMOSFET，说明与实施例1不同的地方。实施例2的CMOSFET是基于与实施例1的CMOSFET相同的技术思想，但是与实施例1的不同之处在于对栅极添加C。因此，实施例2的CMOSFET的截面构造与实施例1同样，所以参照图1进行说明。
第一栅极8和第二栅极15的材料使用金属元素M和IV族半导体元素SiGeC的化合物M(SiGeC)，组成中的IV族半导体元素Ge和C至少固溶在其中一个栅极上。即，第一栅极8的材料是M(Si1-a-bGeaCb)(0≤a≤1，0≤b≤0.02，0≤a+b≤1)，第二栅极15的材料为M(Si1-c-dGecCd)(0≤c≤1，0≤d≤0.02，0≤c+d≤1)，只是两者的MGe的比例(a和c)不同，并且MC比(b和d)的任意一方取有限的值(a≠c，并且b、d的任意一方≠0)。
根据实施例2，栅极材料M(SiGeC)与M(SiGe)相比，耐热性提高。因此，在实施例2的CMOSFET中，当在任意的栅极中包含C时，能应用于要求高温热处理的制造方法。
此外，根据实施例2，M(SiGeC)中的C能补偿由于Ge比Si的原子半径大所引起的应变，所以金属和IV族半导体元素的化合物更稳定。须指出的是，约1％的C约能补偿10％的Ge的应变。
根据实施例2，M(SiGeC)中的C具有抑制杂质B的扩散的效果，所以当添加B时，金属和IV族半导体元素的化合物在高温热处理后也能维持重掺杂的。
此外，根据实施例2，通过控制MC比(M(SiGeC)中的MC的比例)，能够对功函数进行辅助控制。通过使MC比在上述的范围，C以良好的结晶性固溶在栅极中。
须指出的是，当在栅极材料中使用金属元素M和IV半导体元素SiC的化合物Si1-bCb(0≤b≤0.02)时，也能期待抑制杂质B扩散的效果和对功函数的辅助控制。
实施例2还能与刚才描述的实施例1或后面描述的实施例3～5组合起来实施。
(实施例3)
下面说明实施例3的CMOSFET与实施例1的不同之处。实施例3的CMOSFET的特征在于：对实施例1的CMOSFET的栅极材料M(SiGe)的M使用多种金属元素，并且M(SiGe)具有单一的结晶构造。因此，实施例3的CMOSFET的截面构造能与实施例1同样，所以参照图1进行说明。
第一电极8和第二电极15的材料与实施例1相同，使用金属和IV族半导体元素的化合物(SiGe)。只是，M是从Ni、Pd以及Pt中选择的2种或2种以上的金属元素，或是Ti和Zr。
以Ni、Pd以及Pt为例进行说明。根据实施例3，通过调整上述的混晶化合物的NiSiGe比、PdSiGe比或PtSiGe比，具有补偿应变的效果，所以能谋求金属和IV族半导体元素的化合物的更加稳定化。Ni、Pd、Pt的原子半径具有Ni＜Pd＜Pt的关系。例如在NiPt(SiGe)中，通过使NiSiGe的比例大，PtSiGe的比例小，补偿由于Ge比Si的原子半径大引起的应变。
此外，根据实施例3，NiSiGe、PdSiGe或PtSiGe的功函数是材料固有的值，所以在这些功函数的范围中，NiSiGe比、PdSiGe比或PtSiGe比与功函数具有一定的相关关系。因此，能够通过NiSiGe比、PdSiGe比或PtSiGe比对功函数进行辅助控制。例如，NiSi的功函数约为4.6eV，PtSi的功函数约为4.8eV。因此，当需要比Ni(SiGe)的功函数的变化范围还大的功函数时，就提高PtSiGe比。
须指出的是，Ni(SiGe)、Pd(SiGe)和Pt(SiGe)都具有斜方晶系MnP型的结晶构造，所以伴随着M组分比即NiSiGe比(NiSiGe在M(SiGe)中的比例)、PdSiGe比(PdSiGe在M(SiGe)中的比例)或PtSiGe比(PtSiGe在M(SiGe)中的比例)的变化，结晶构造不变化。因此，Ni(SiGe)、Pd(SiGe)和Pt(SiGe)的混晶化合物可以说是稳定的。
同样，Ti(SiGe)2和Zr(SiGe)2具有应变补偿效果，并且Ti(SiGe)2比和Zr(SiGe)2比与功函数之间具有稳定的相关关系。须指出的是，Ti(SiGe)2比和Zr(SiGe)2具有斜方晶系的Si2Zr型的结晶构造。此外，它们的原子半径具有Ti＜Zr的关系。
(实施例4)
下面说明实施例4的CMOSFET与实施例1的不同之处。实施例4的CMOSFET是在实施例1的CMOSFET的栅极中添加了As、P或B构成的。因此，实施例4的CMOSFET的截面构造可以与实施例1一样，所以参照图1进行说明。
根据实施例4，第一栅极8以及第二栅极15的材料使用添加了As、P或B的M(SiGe)。图4A～4C表示在Ni(SiGe)中，NiGe比为0％、10％、15％时功函数与各种杂质的注入量(掺杂)的依赖关系。通过添加Ge，了解到由杂质引起的功函数调制区域扩展到NiSi(即Ge＝0％)时不可能的值。特别是添加B时，根据Ge的有无，最多能实现0.4eV的调制宽度。这是因为通过Ge的添加，调制形成在界面上的电偶极子(electric dipole)。
图5A和5B表示在第一栅极8以及第二栅极15中添加B时形成的界面电偶极子。图5A表示没添加Ge的情况，图5B表示添加Ge的情况。在图5A的界面上，Si-B结为主，但是通过添加Ge，如图5B所示，变成Ni-B为主。这一点从结能量的大小关系能容易理解。即界面电偶极子的方向颠倒，界面上偏析出的B引起的功函数调制效果根据Ge的有无而颠倒。该颠倒与MGe组成为0％时相比，能扩大功函数调制宽度。通过添加Ge使由B引起的界面电偶极子颠倒时，Ge浓度要比B浓度大，对于一般使用的B注入浓度，至少对于MSi，需要大于等于5％的MGe的比例。
图6表示添加B的NiGe比为0％以及30％时的Ni(SiGe)的功函数。它是由MOS电容器的平带电压的栅绝缘膜依赖关系求出的。在NiGe比小于等于30％的低组成区域中，完全耗尽型器件所必要的4.65eV附近为中心，满足约±0.2eV以上的调制宽度。该调制宽度在使用同一杂质元素的调制效果中是最大的。此外，通过进一步提高Ge的组分和控制B的添加量，能在4.2eV～5.1eV之间调制功函数，所以对于完全耗尽型器件以外的元件，也能容易实现必要的调制宽度。
须指出的是，如实施例2所述，C的固溶界限比B的高，具有抑制扩散的效果，所以最好在M(SiGeC)中添加B。
(实施例5)
下面参照图7～11说明实施例5的CMOSFET，与实施例1的不同部分。
实施例5的CMOSFET是把实施例1的CMOSFET应用于完全耗尽型SOI(Silicon On Insulator)器件中的CMOSFET。因此，图7所示的实施例5的CMOSFET的截面构造的一部分与实施例1相同，所以适当参照图1进行说明。
如图7所示，在p型硅衬底1上形成氧化硅膜21，氧化硅膜21上的n型源、漏区10、p型沟道区6、p型源、漏区17以及n型沟道区13由单晶硅层形成，形成为SOI构造。通过氧化硅膜21中央的隔离区4，隔离n型MOSFET2和p型MOSFET3，它们采用与图1同样的截面构造。这样就形成了完全耗尽型SOI-CMOSFET。
须指出的是，由n型源、漏区10和p型沟道区6、p型源、漏区17和n型沟道区13构成的单晶硅层是完全耗尽型SOI-CMOSFET的有源区，层厚优选为大于等于5nm，小于等于10nm。此外，把n型源、漏区10、p型沟道区6合并起来的区域相当于实施例1的p型阱5的区域，p型源、漏区17和n型沟道区13合并起来的区域相当于实施例1的n型阱12的区域。
在完全耗尽型SOI-CMOSFET的栅极处于OFF时，该沟道区完全耗尽。如上所述，这样的完全耗尽型SOI-CMOSFET只通过沟道区的杂质浓度无法控制对其阈值电压的调整，所以，目前尝试着使用栅极材料的功函数来进行阈值调整。
图8是实施例5的完全耗尽型SOI-CMOSFET中优选的衬底杂质浓度低时的阈值电压和栅极的功函数的相互关系图。如图8所示，如果把在Si禁带中的禁带中央(midgap)(功函数约为4.64V)中具有费米能级(Fermi level)的金属材料用作栅极材料，则在完全耗尽型MOSFET中，阈值电压变为约0.4V。可是，当以sub-30nm技术代为对象时，完全耗尽型SOI-CMOSFET需要0.2V的阈值电压。因此，为了取得约0.2V的阈值电压，需要n型MOSFET2的功函数为约4.4eV、p型MOSFET3的为约4.8eV栅电极材料。
接着说明MSi的功函数比MGe大的金属M的M(SiGe)的MGe的比例和功函数的相关关系。图9是表示实施例5的MSi的功函数比MGe大的金属M的M(SiGe)的MGe的比例和功函数的相互关系的示意图。如图9所示，进行调整，使得需要约4.4eV的功函数的n型MOSFET2的第一栅极8材料采用MGe的比例为X，需要约4.8eV的功函数的p型MOSFET3的第二栅极15材料采用MGe的比例为Y。
图10是表示实施例5的MSi的功函数比MGe小的金属M的M(SiGe)的MGe的比例和功函数的相关关系的示意图。关于图10所示的MSi的功函数比MGe还小的金属M，也能与上面所述的一样考虑。
预先查出M(SiGe)的MGe的比例和功函数的相关关系，如果n型MOSFET2和p型MOSFET3的栅极材料分别采用能取得所需功函数的MGe的比例，就能简单地制造功函数不同的栅极。
下面参照图11说明M(SiGe)的MGe的比例(MGe在M(SiGe)中比例)和功函数的相关关系。
在栅极材料中生成具有把Ni、Pt、Ta以及Er作为金属的MSi以及MGe的栅极的MOSFET，从电容-电压特性求出功函数。关于Ni，通过使MSi和MGe的组成变化，仔细研究功函数相对于M(SiGe)中的Ge组成变化的变化结果表示，这里些材料中，都是MSi一方具有比MGe更低的功函数。此外，如图11所示，在Ni(SiGe)中，功函数在约4.6eV～约5.1eV的范围内，Ni(SiGe)的NiGe比与功函数表现出稳定的相关关系。从该结果能类推MSI和MGe对于与Ni具有同样的结晶构造的其他M，能取得与Ni同样的功函数和MGe的比例的相关关系。
参照图11和图4，表示制造CMOSFET的例子。例如在栅氧化膜的膜厚约1nm、衬底杂质浓度约5×1016m-3的n型以及p型的完全耗尽型SOI-CMOSFET中，为了取得阈值电压约为0.2V、分别具有约4.4eV以及4.75eV的功函数的栅极是必要的。
在制造这样的CMOSFET时，可以对n型MOSFET2的第一栅极8使用NiGe比为10％的Ni(SiGe)，对p型MOSFET3的第二栅极1 5使用NiGe比为60％的Ni(SiGe)。这时经过对第一栅极8添加杂质到1×1016m-2左右的步骤，进行制造。例如，使用P作为杂质。
下面参照图12A～12D到图14A～14D，说明实施例5的CMOSFET的第一、第二、第三制造方法。须指出的是，为了方便起见，对栅极材料使用Ni(SiGe)、对栅绝缘膜使用硅的热氧化膜来说明制造方法。须指出的是，以下表示的膜厚等数值是假定为sub-30nm技术代。
参照图12A～12D说明图7所示的完全耗尽型SOI-CMOSFET的第一制造方法。第一制造方法的特征在于：通过淀积Ge比不同的多晶SiGe，调整n型MOSFET2和p型MOSFET3的NiGe比。
如图12A所示，首先作为以往的SOI衬底生成法和元件隔离法，使用STI(浅沟道隔离)法形成p型硅衬底1，然后形成硅氧化膜21，再形成由隔离区4隔离的单晶硅层。
接着，通过离子注入法形成深度约14nm的p型阱5(p型杂质区)和n型阱12(n型杂质区)后，在p型阱5表面和n型阱12的表面上分别形成约1nm的第一栅绝缘膜7以及第二栅绝缘膜13。
然后，组合使用CVD(化学汽相淀积)和光刻，淀积约20nm的多晶SiGe22。p型阱5上的多晶SiGe22的Ge比采取与在n型MOSFET2中能取得所需阈值电压的NiGe比同一比例的值。
SOI衬底生成法使用接合法(bonding method)、SIMOX(通过注入氧隔离)、ELT(外延层转移)等。元件隔离法除了STI，还使用局部氧化法、台面型元件隔离(mesa isolation)。
接着，如图12B所示，组合使用CVD和光刻，在n型阱12上淀积约30nm的多晶SiGe23，这时，n型阱12上的多晶SiGe23的Ge比也采取与在p型MOSFET3中能取得所需阈值电压的NiGe比同一比率的值。
随后，如图12C所示，通过光刻和各向异性蚀刻，在p型阱5上的多晶SiGe22以及n型阱12上形成多晶SiGe23。接着，通过离子注入分别添加As和B，形成n型源、漏区10和p型源、漏区17，之后，形成第一栅侧壁9和第二栅侧壁16。然后，蒸镀膜厚约10nm的Ni膜24。
最后如图12D所示，通过进行约350℃的热处理，p型阱5上的多晶SiGe22以及n型阱12上的多晶SiGe23金属锗硅化，形成厚度约30nm的第一栅极8以及第二栅极15。此外，同时n型源、漏区10和p型源、漏区的上部金属硅化，形成厚度约23nm的第一接触电极11(NiSi)和第二接触电极18(NiSi)。
须指出的是，在图12D中，从多晶SiGe22以及多晶SiGe23形成的第一栅极8Ni(SiGe)以及第二栅极15Ni(SiGe)比从单晶Si形成的第一接触电极NiSi以及第二接触电极NiSi厚。这是因为多晶Si与单晶Si相比，金属锗硅化或金属硅化时消耗的硅的膜厚多。
经过以上的步骤，制造图7所示的完全耗尽型CMOSFET。须指出的是，通过按上述那样调整膜厚，第一接触电极11以及第二接触电极18正下方的n型源、漏区10以及p型源、漏区变得极浅。这有助于减少断路泄漏电流。
此外，通过离子注入添加B时，在图12A的步骤后，或在图12B的步骤后，对各多晶SiGe进行。关于第二以及第三制造方法，也是同样的。
下面参照图13A～13D说明图7所示的完全耗尽型CMOSFET的第二制造方法与第一制造方法的不同之处。
第二制造方法的特征在于：与另一个栅极相比具有低Ge比的栅极，在淀积多晶SiGe时调整Ge的比例，对于具有高Ge比的栅极，除了在淀积多晶SiGe时之外，还通过Ge的离子注入来调整Ge比。为了方便起见，说明的是n型MOSFET2的第一栅极8材料比p型MOSFET3的第二栅极材料15的MGe的比例大的情形。
如图13A所示，首先准备SOI衬底。接着在通过离子注入形成层厚约14nm的p型阱5和n型阱12后，在p型阱5表面和n型阱12表面分别形成约1nm的第一栅绝缘膜7以及第二栅绝缘膜14。然后使用CVD在SOI衬底上淀积约20nm的多晶SiGe23。SOI衬底上的多晶SiGe23的Ge比采取与在p型MOSFET3中能取得所需阈值电压的MGe的比例同一比例的值。
接着如图13B所示，使用光刻，以n型阱12上的多晶SiGe23作为掩模25，注入Ge。这时调整注入Ge离子后的p型阱5上的多晶SiGe22的Ge比，使之采用从与n型MOSFET2中能取得所需阈值电压的MGe的比例中减去SOI衬底上的多晶SiGe23的Ge比的值。
然后，在图13C以及图13D的步骤中进行与图12C以及图12D同样的处理。
下面参照图14A～14D说明图7所示的完全耗尽型CMOSFET的第三制造方法与第一制造方法的不同之处。第三制造方法的特征在于：通过在不同的步骤中进行Ge离子的注入，调整n型MOSFET2、p型MOSFET3的NiGe比。
如图14A所示，首先形成SOI衬底。接着在通过离子注入形成深约14nm的p型阱5和n型阱12后，在p型阱5表面和n型阱12表面分别形成约1nm的第一栅绝缘膜7以及第二栅绝缘膜14。接着，使用CVD在SOI衬底上淀积约20nm的多晶硅29。然后，使用光刻只使p型阱5上的多晶硅29表面露出后，离子注入Ge。这时，Ge离子注入后的p型阱5上的多晶SiGe的Ge比采取与在n型MOSFET2中能取得所需阈值电压的NiGe比同一比例的值。
如图14B所示，使用光刻只使图14A的n型阱12上的多晶硅29表面露出后，注入Ge离子。这时Ge离子注入后的n型阱12上的多晶SiGe23的Ge比采取与在n型MOSFET2中能取得所需阈值电压的NiGe比同一比例的值。
然后，图14C以及图14D的步骤中进行与图14C以及图14D同样的处理。
第一制造方法和第三制造方法与第二制造方法相比，优选没有所谓的先调整Ge比的阱上的多晶SiGe的Ge比低的制约。这在进行RTA(快速热处理)或B添加时特别有效。
下面，描述实施例5的变形例。本变形例把实施例5的平面结构的完全耗尽型SOI-CMOSFET应用于Fin构造。参照图15、图16A～16D说明变形例的CMOSFET与实施例5的不同之处。
如图15所示，在p型硅衬底1上形成氧化硅膜21，在氧化硅膜21上形成n型MOSFET2和p型MOSFET3。n型MOSFET2和p型MOSFET3只是导电类型不同，立体构造相同。因此，为了方便，只说明n型MOSFET2。参考符号8是栅极，与它正交，在向纸面里面的方向形成长方体的Fin单元26。Fin单元26由形成在栅极8的两侧的由Si层构成的n型源、漏区10、由两个n型源、漏区10夹着的p型沟道区6构成，包含形成在n型源、漏区10的Si层上的绝缘层27。绝缘层27使用SiN。在Fin单元26中，与第一栅极正交的正中部分是p型沟道区6，夹着p型沟道区6的部位是n型源、漏区10。因此，该Fin单元26相当于实施例1的p型阱区5。覆盖并且与Fin单元26的正中间部分正交，形成第一栅极8，在它们的接触界面上形成第一栅极7。
图15所示的是双栅极CMOSFET，在Fin单元26的相对的两个主面上具有沟道部分。可是，当然也能应用其他3维构造的CMOSFET中。例如当Fin构造试验栅极CMOSFET时，对Fin单元26使用单层Si，除了Fin单元26的两主面，上表面也变为栅极。此外，能使用平面型双栅极CMOSFET、立式双栅极CMOSFET。须指出的是，在本变形例的3维构造的CMOSFET中，对于高度方向，极难使杂质浓度均一。因此，与实施例1的变形例1同样，可以采用肖特基/源/漏的构造。
下面参照图16A～16D，以图15所示的Fin构造CMOSFET为例，说明本变形例所示的半导体的制造方法。如图16A所示，使用以往的手法生成Fin构造。生成SOI衬底后，通过适当使用离子注入、CMP以及光刻，形成氧化硅膜21、n型源、漏区10和p型源、漏区17、绝缘层27、第一栅绝缘膜7和第二栅绝缘膜14、Ge比不同的多晶SiGe22和23。
接着，如图16B所示，在淀积氧化硅膜28后，通过进行CMP，只使多晶SiGe22以及23的上表面露出。然后，如图16C所示，以多晶SiGe22以及23高度的约一半厚度蒸镀Ni膜24。
接着如图16D所示，之后，通过进行约350℃的热处理，对多晶SiGe22以及23金属锗硅化，形成第一栅极8Ni(SiGe)和第二栅极15Ni(SiGe)。然后，通过蚀刻未反应的Ni以及氧化硅膜28，制造图15所示的Fin构造CMOSFET。
根据上述的实施例，由于在栅极材料的变化和功函数之间具有稳定的相关关系，从而能提高功函数对所需的阈值的控制性，并且在同一衬底上具有n型和p型两种MISFET的装置中，通过功函数的变化范围包含n型和p型MISFET双方的要求范围，能提供抑制制造成本的复杂化和高成本化的半导体器件。

Claims (11)

1.一种半导体器件，包括：硅衬底和形成在所述硅衬底上的n型半导体器件和p型半导体器件；
所述n型半导体器件包括：
形成在所述硅衬底的表面上的n型沟道区；
与所述n型沟道区的表面相对形成的n型源区以及n型漏区；
形成在所述n型源区以及所述n型漏区之间的所述n型沟道区的所述表面上的第一栅绝缘膜；
形成在所述第一栅绝缘膜上的具有金属元素M和第一IV族半导体元素Si1-aGea的化合物的第一栅极，其中，0≤a≤1；
所述p型半导体器件包括：
形成在所述硅衬底的所述表面上的p型沟道区；
与所述p型沟道区的表面相对形成的p型源区以及p型漏区；
形成在所述p型源区以及所述p型漏区之间的所述p型沟道区的所述表面上的第二栅绝缘膜；
形成在所述第二栅绝缘膜上的具有所述金属元素M和第二IV族半导体元件Si1-cGec的化合物的第二栅极，其中，0≤c≤1，a≠c。
2.一种半导体器件，包括：硅衬底和形成在所述硅衬底上的n型半导体器件和p型半导体器件；
所述n型半导体器件包括：
形成在所述硅衬底的表面上的n型沟道区；
与所述n型沟道区的表面相对形成的n型源区以及n型漏区；
形成在所述n型源区以及所述n型漏区之间的所述n型沟道区的所述表面上的第一栅绝缘膜；
形成在所述第一栅绝缘膜上的、具有金属元素M和第一IV族半导体元件Si1-a-bGeaCb的化合物的第一栅极，其中，0≤a≤1，0≤b≤0.02，0≤a+b≤1；
所述p型半导体器件包括：
在所述硅衬底的所述表面，形成在与所述p型区不同的区域中的p型沟道区；
与所述p型沟道区的表面相对形成的p型源区以及p型漏区；
形成在所述p型源区以及所述p型漏区之间的所述p型沟道区的所述表面上的第二栅绝缘膜；
形成在所述第二栅绝缘膜上的具有所述金属元素M和第二IV族半导体元件Si1-c-dGecCd的化合物的第二栅极，其中，0≤c≤1，0≤d≤0.02，0≤c+d≤1，a≠c，并且b、d的任意一方≠0。
3.根据权利要求1或2所述的半导体器件，其中：
所述金属元素M是从由Ni、Pd、Pt、Ta、Er、Ti以及Zr构成的组中选择的一种金属元素。
4.根据权利要求1或2所述的半导体器件，其中：
满足a≤0.3并且c≤0.3。
5.根据权利要求1或2所述的半导体器件，其中：
所述金属元素M是Ni，并且满足c＞a。
6.根据权利要求1或2所述的半导体器件，其中：
所述金属元素M包含从Ni、Pd、Pt的组中选择出的2种或2种以上的金属，或Ti和Zr。
7.根据权利要求1或2所述的半导体器件，其中：
所述第一栅极和所述第二栅极的至少一个添加有从As、P以及B的组中选择出的1种。
8.根据权利要求1或2所述的半导体器件，其中：
所述n型半导体器件和所述p型半导体器件的结构为完全耗尽。
9.根据权利要求1或2所述的半导体器件，其中：
所述n型半导体器件和所述p型半导体器件形成互补型半导体器件。
10.根据权利要求1或2所述的半导体器件，其中：
所述第一栅极以及所述第二栅极都添加有B，在所述第一栅极中，a＝1或a+b＝1，在所述第二栅极中，c＝0。
11.根据权利要求1或2所述的半导体器件，其中：
所述第一栅极的Ge的组分相对于Si为大于等于5％。
CNB2004100983502A 2003-12-05 2004-12-03 半导体器件 Expired - Fee Related CN100397657C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2003407658 2003-12-05
JP2003407658 2003-12-05
JP2004334711A JP4473710B2 (ja) 2003-12-05 2004-11-18 半導体装置
JP2004334711 2004-11-18

Publications (2)

Publication Number Publication Date
CN1624932A true CN1624932A (zh) 2005-06-08
CN100397657C CN100397657C (zh) 2008-06-25

Family

ID=34467863

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100983502A Expired - Fee Related CN100397657C (zh) 2003-12-05 2004-12-03 半导体器件

Country Status (4)

Country Link
US (3) US20050127451A1 (zh)
EP (1) EP1538674A3 (zh)
JP (1) JP4473710B2 (zh)
CN (1) CN100397657C (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101728406A (zh) * 2008-10-30 2010-06-09 索尼株式会社 固态成像装置及其制造方法和成像设备
CN102117887A (zh) * 2009-12-31 2011-07-06 中国科学院微电子研究所 一种低电压有机薄膜晶体管及其制备方法
CN102473642A (zh) * 2009-07-08 2012-05-23 株式会社东芝 半导体装置及其制造方法
CN102891177A (zh) * 2011-07-19 2013-01-23 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN103579111A (zh) * 2012-07-26 2014-02-12 中芯国际集成电路制造(上海)有限公司 一种金属栅半导体器件的制造方法
US9263566B2 (en) 2011-07-19 2016-02-16 Semiconductor Manufacturing International (Beijing) Corporation Semiconductor device and manufacturing method thereof

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7405112B2 (en) * 2000-08-25 2008-07-29 Advanced Micro Devices, Inc. Low contact resistance CMOS circuits and methods for their fabrication
JP3998665B2 (ja) 2004-06-16 2007-10-31 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US8178902B2 (en) 2004-06-17 2012-05-15 Infineon Technologies Ag CMOS transistor with dual high-k gate dielectric and method of manufacture thereof
US8399934B2 (en) 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US20060172480A1 (en) * 2005-02-03 2006-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Single metal gate CMOS device design
JP2006261235A (ja) * 2005-03-15 2006-09-28 Toshiba Corp 半導体装置
JP2006269814A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US20060255405A1 (en) * 2005-05-12 2006-11-16 National Chiao Tung University Fully-depleted SOI MOSFET device and process for fabricating the same
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
EP1744352A3 (en) * 2005-07-11 2009-08-19 Imec Method for forming a fully germano-silicided gate mosfet and devices obtained thereof
US20070194353A1 (en) * 2005-08-31 2007-08-23 Snyder John P Metal source/drain Schottky barrier silicon-on-nothing MOSFET device and method thereof
US7723176B2 (en) 2005-09-01 2010-05-25 Nec Corporation Method for manufacturing semiconductor device
US8188551B2 (en) 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP4864498B2 (ja) * 2006-03-15 2012-02-01 株式会社東芝 半導体装置およびその製造方法
WO2007112066A2 (en) 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
US7365401B2 (en) * 2006-03-28 2008-04-29 International Business Machines Corporation Dual-plane complementary metal oxide semiconductor
US8173551B2 (en) 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
WO2008039534A2 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures
WO2008039495A1 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
US8502263B2 (en) 2006-10-19 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Light-emitter-based devices with lattice-mismatched semiconductor structures
US9508890B2 (en) 2007-04-09 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photovoltaics on silicon
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
CN101884117B (zh) 2007-09-07 2013-10-02 台湾积体电路制造股份有限公司 多结太阳能电池
US7749847B2 (en) * 2008-02-14 2010-07-06 International Business Machines Corporation CMOS integration scheme employing a silicide electrode and a silicide-germanide alloy electrode
US8361879B2 (en) 2008-05-19 2013-01-29 Infineon Technologies Ag Stress-inducing structures, methods, and materials
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US8120072B2 (en) * 2008-07-24 2012-02-21 Micron Technology, Inc. JFET devices with increased barrier height and methods of making same
JP4837011B2 (ja) * 2008-09-18 2011-12-14 株式会社東芝 半導体装置、及び半導体装置の製造方法
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
CN102160145B (zh) 2008-09-19 2013-08-21 台湾积体电路制造股份有限公司 通过外延层过成长的元件形成
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
JP5705207B2 (ja) 2009-04-02 2015-04-22 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． 結晶物質の非極性面から形成される装置とその製作方法
KR101850703B1 (ko) * 2011-05-17 2018-04-23 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR20140108960A (ko) 2013-03-04 2014-09-15 삼성전자주식회사 듀얼 금속 실리사이드층을 갖는 반도체 장치의 제조 방법
US20160035727A1 (en) * 2014-07-30 2016-02-04 Globalfoundries Inc. Cmos structure with beneficial nmos and pmos band offsets
US9960284B2 (en) * 2015-10-30 2018-05-01 Globalfoundries Inc. Semiconductor structure including a varactor
US10998241B2 (en) * 2018-09-19 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Selective dual silicide formation using a maskless fabrication process flow
KR20210033102A (ko) 2019-09-17 2021-03-26 삼성전자주식회사 반도체 소자

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6362055B2 (en) * 1998-08-31 2002-03-26 Advanced Micro Devices, Inc. Method of gate doping by ion implantation
US6127216A (en) * 1998-11-06 2000-10-03 Advanced Micro Devices, Inc. Heavily-doped polysilicon/germanium thin film formed by laser annealing
US6262456B1 (en) * 1998-11-06 2001-07-17 Advanced Micro Devices, Inc. Integrated circuit having transistors with different threshold voltages
JP2000183313A (ja) * 1998-12-21 2000-06-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000252462A (ja) * 1999-03-01 2000-09-14 Toshiba Corp Ｍｉｓ型半導体装置及びその製造方法
JP4237332B2 (ja) * 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
US6265293B1 (en) * 1999-08-27 2001-07-24 Advanced Micro Devices, Inc. CMOS transistors fabricated in optimized RTA scheme
US6861304B2 (en) * 1999-11-01 2005-03-01 Hitachi, Ltd. Semiconductor integrated circuit device and method of manufacturing thereof
US6627591B2 (en) * 1999-12-17 2003-09-30 Unilever Home & Personal Care Usa Division Of Conopco, Inc. Dye fixing composition
TW497120B (en) * 2000-03-06 2002-08-01 Toshiba Corp Transistor, semiconductor device and manufacturing method of semiconductor device
JP2002043566A (ja) * 2000-07-27 2002-02-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002134741A (ja) * 2000-10-20 2002-05-10 Seiko Epson Corp 半導体装置とその製造方法
KR100354438B1 (ko) * 2000-12-12 2002-09-28 삼성전자 주식회사 모스 트랜지스터의 실리콘 게르마늄 게이트 폴리 형성방법 및 이를 이용한 씨모스 트랜지스터 형성 방법
KR100402381B1 (ko) * 2001-02-09 2003-10-17 삼성전자주식회사 게르마늄 함유 폴리실리콘 게이트를 가지는 씨모스형반도체 장치 및 그 형성방법
JP3547419B2 (ja) * 2001-03-13 2004-07-28 株式会社東芝 半導体装置及びその製造方法
JP2003100903A (ja) * 2001-09-25 2003-04-04 Toshiba Corp 半導体装置の製造方法
US6794252B2 (en) * 2001-09-28 2004-09-21 Texas Instruments Incorporated Method and system for forming dual work function gate electrodes in a semiconductor device
US6770521B2 (en) * 2001-11-30 2004-08-03 Texas Instruments Incorporated Method of making multiple work function gates by implanting metals with metallic alloying additives
JP3948290B2 (ja) * 2002-01-25 2007-07-25 ソニー株式会社 半導体装置の製造方法
US6709912B1 (en) * 2002-10-08 2004-03-23 Chartered Semiconductor Manufacturing Ltd. Dual Si-Ge polysilicon gate with different Ge concentrations for CMOS device optimization
US7109077B2 (en) * 2002-11-21 2006-09-19 Texas Instruments Incorporated Dual work function gate electrodes using doped polysilicon and a metal silicon germanium compound
JP2004247460A (ja) * 2003-02-13 2004-09-02 Renesas Technology Corp 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101728406A (zh) * 2008-10-30 2010-06-09 索尼株式会社 固态成像装置及其制造方法和成像设备
CN102473642A (zh) * 2009-07-08 2012-05-23 株式会社东芝 半导体装置及其制造方法
CN102473642B (zh) * 2009-07-08 2014-11-12 株式会社东芝 半导体装置及其制造方法
CN102117887A (zh) * 2009-12-31 2011-07-06 中国科学院微电子研究所 一种低电压有机薄膜晶体管及其制备方法
CN102891177A (zh) * 2011-07-19 2013-01-23 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US9263566B2 (en) 2011-07-19 2016-02-16 Semiconductor Manufacturing International (Beijing) Corporation Semiconductor device and manufacturing method thereof
CN102891177B (zh) * 2011-07-19 2016-03-02 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN103579111A (zh) * 2012-07-26 2014-02-12 中芯国际集成电路制造(上海)有限公司 一种金属栅半导体器件的制造方法

Also Published As

Publication number Publication date
CN100397657C (zh) 2008-06-25
US20070228485A1 (en) 2007-10-04
EP1538674A2 (en) 2005-06-08
US20050127451A1 (en) 2005-06-16
JP2005191545A (ja) 2005-07-14
US20070228486A1 (en) 2007-10-04
JP4473710B2 (ja) 2010-06-02
US7514753B2 (en) 2009-04-07
EP1538674A3 (en) 2007-11-21

Similar Documents

Publication Publication Date Title
CN1624932A (zh) 半导体器件
TWI275126B (en) Fully depleted SOI multiple threshold voltage application
CN2731718Y (zh) 具有多样的金属硅化物的半导体元件
TWI255041B (en) MOSFET threshold voltage tuning with metal gate stack control
JP4151976B2 (ja) 半導体装置
US7564061B2 (en) Field effect transistor and production method thereof
US9099337B2 (en) Integrated circuits having negative channel metal oxide semiconductor and positive channel metal oxide semiconductor
US20150318212A1 (en) Asymmetric Cyclic Deposition and Etch Process for Epitaxial Formation Mechanisms of Source and Drain Regions
US20070187767A1 (en) Semiconductor device including misfet
CN1929139A (zh) 半导体装置、cmos装置及p型半导体装置
CN1819200A (zh) 半导体器件和用于制造半导体器件的方法
US8217440B2 (en) Semiconductor device and method of fabricating the same
CN101034717A (zh) 半导体器件及其制造方法
JP2010272782A (ja) 半導体装置及びその製造方法
CN1738060A (zh) 半导体器件
KR20090019693A (ko) 스트레인된 반도체 장치 및 이의 제조 방법
CN1738050A (zh) 半导体器件及其制造方法
JP2011009712A (ja) 半導体装置及びその製造方法
CN1853266A (zh) 制造cmos场效应晶体管的方法和设备
CN1941376A (zh) 半导体装置及其制造方法
US20230387329A1 (en) Method of making decoupling capacitor
US20200388504A1 (en) Metal Contacts on Metal Gates and Methods Thereof
JP2006344713A (ja) 半導体装置およびその製造方法
KR100729367B1 (ko) 반도체 장치 및 그 제조 방법
JP5023425B2 (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080625

Termination date: 20131203