JP2003100903A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯ
ＳＦＥＴの各ゲート電極における不純物濃度を最適化
し、かつ、ゲート絶縁膜中の欠陥を低減することが可能
な半導体装置の製造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
ゲート絶縁膜上に形成したマスク材を利用して、第一及
び第二のゲート電極をそれぞれ独立して順次形成し、か
つ、第一及び第二のゲート電極への不純物注入もそれぞ
れ独立して順次行うものである。また、ゲート絶縁膜と
マスク材との間に多結晶シリコン膜を予め形成してお
く。
ＳＦＥＴの各ゲート電極における不純物濃度を最適化
し、かつ、ゲート絶縁膜中の欠陥を低減することが可能
な半導体装置の製造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
ゲート絶縁膜上に形成したマスク材を利用して、第一及
び第二のゲート電極をそれぞれ独立して順次形成し、か
つ、第一及び第二のゲート電極への不純物注入もそれぞ
れ独立して順次行うものである。また、ゲート絶縁膜と
マスク材との間に多結晶シリコン膜を予め形成してお
く。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に、ｐチャネルＭＯＳＦＥＴ及びｎチャネ
ルＭＯＳＦＥＴを備え、かつ、ゲート電極として多結晶
シリコン・ゲルマニウム膜を用いた半導体装置の製造方
法に関する。
法に係り、特に、ｐチャネルＭＯＳＦＥＴ及びｎチャネ
ルＭＯＳＦＥＴを備え、かつ、ゲート電極として多結晶
シリコン・ゲルマニウム膜を用いた半導体装置の製造方
法に関する。
【０００２】
【従来の技術】半導体装置においては、集積回路を構成
するために種々の能動素子が用いられているが、最も代
表的な能動素子の一つとしてＭＯＳ電界効果型トランジ
スタ（ＭＯＳＦＥＴ）が挙げられる。ＭＯＳＦＥＴは、
半導体基板上に絶縁膜を介して形成されたゲート電極へ
の印加電圧により、ソース・ドレイン間の導通及び非導
通が制御される半導体装置である。
するために種々の能動素子が用いられているが、最も代
表的な能動素子の一つとしてＭＯＳ電界効果型トランジ
スタ（ＭＯＳＦＥＴ）が挙げられる。ＭＯＳＦＥＴは、
半導体基板上に絶縁膜を介して形成されたゲート電極へ
の印加電圧により、ソース・ドレイン間の導通及び非導
通が制御される半導体装置である。
【０００３】
【発明が解決しようとする課題】以下、従来のＭＯＳＦ
ＥＴのゲート電極に関する二つの問題点について説明す
る。
ＥＴのゲート電極に関する二つの問題点について説明す
る。
【０００４】第一の問題点は、ゲート電極の空乏化に関
するものである。
するものである。
【０００５】ＭＯＳＦＥＴを用いた集積回路において
は、スケーリング則に従ってゲート絶縁膜の薄膜化が進
んでいる。ゲート絶縁膜が薄くなるほど、実効的なゲー
ト容量に対するシリコン基板容量及びゲート電極容量の
影響が大きくなる。その結果、ゲート絶縁膜を薄くした
分だけのゲート容量増加が見込めなくなる。
は、スケーリング則に従ってゲート絶縁膜の薄膜化が進
んでいる。ゲート絶縁膜が薄くなるほど、実効的なゲー
ト容量に対するシリコン基板容量及びゲート電極容量の
影響が大きくなる。その結果、ゲート絶縁膜を薄くした
分だけのゲート容量増加が見込めなくなる。
【０００６】ゲート電極材として多結晶シリコン（ｐｏ
ｌｙ−Ｓｉ）を用いた場合におけるゲートの寄生容量
は、ゲート電極の空乏化により発生するものである。こ
れは多結晶シリコン中の活性不純物濃度に大きく依存す
る。活性不純物濃度が低いほどゲートの空乏化が促進さ
れ、ゲートの寄生容量の実効的なゲート容量に対する影
響は大きくなる。
ｌｙ−Ｓｉ）を用いた場合におけるゲートの寄生容量
は、ゲート電極の空乏化により発生するものである。こ
れは多結晶シリコン中の活性不純物濃度に大きく依存す
る。活性不純物濃度が低いほどゲートの空乏化が促進さ
れ、ゲートの寄生容量の実効的なゲート容量に対する影
響は大きくなる。
【０００７】一方、ゲート絶縁膜の薄膜化に伴い、浅い
拡散層を形成することが必要となっている。拡散層の不
純物活性化の熱処理は、低温化及び短時間化してきてい
る。このことが多結晶シリコンゲートの活性不純物濃度
を制限している主な要因である。というのも、従来のＭ
ＯＳＦＥＴの製造工程では、多結晶シリコンゲート及び
拡散層のドーピングと不純物活性化の熱処理とを同時に
行うからである。
拡散層を形成することが必要となっている。拡散層の不
純物活性化の熱処理は、低温化及び短時間化してきてい
る。このことが多結晶シリコンゲートの活性不純物濃度
を制限している主な要因である。というのも、従来のＭ
ＯＳＦＥＴの製造工程では、多結晶シリコンゲート及び
拡散層のドーピングと不純物活性化の熱処理とを同時に
行うからである。
【０００８】多結晶シリコンゲート電極中の活性不純物
濃度を改善するための方法として、主に次の二通りの方
法が考えられている。
濃度を改善するための方法として、主に次の二通りの方
法が考えられている。
【０００９】一つ目の方法は、ゲート電極に従来の多結
晶シリコンより不純物活性化率の高い材料を用いるとい
う方法である。現在、多結晶シリコンより不純物活性化
率の高い多結晶シリコンゲルマニウム（ｐｏｌｙ−Ｓｉ
Ｇｅ）を用いてゲート電極を形成することが提案されて
いる。
晶シリコンより不純物活性化率の高い材料を用いるとい
う方法である。現在、多結晶シリコンより不純物活性化
率の高い多結晶シリコンゲルマニウム（ｐｏｌｙ−Ｓｉ
Ｇｅ）を用いてゲート電極を形成することが提案されて
いる。
【００１０】しかし、ゲート電極材のみを多結晶シリコ
ンゲルマニウムに置き換え、従来の製造工程でＭＯＳＦ
ＥＴを作製しただけでは、多結晶シリコンゲルマニウム
膜の利点を十分に活かすことができない。というのは、
多結晶シリコンゲルマニウムにおいては、ｐ型の不純物
活性化率はゲルマニウム濃度の上昇に伴い増加するのに
対して、ｎ型の不純物活性化率はゲルマニウム濃度が約
２０atom％を超えると低下するという性質があるからで
ある。
ンゲルマニウムに置き換え、従来の製造工程でＭＯＳＦ
ＥＴを作製しただけでは、多結晶シリコンゲルマニウム
膜の利点を十分に活かすことができない。というのは、
多結晶シリコンゲルマニウムにおいては、ｐ型の不純物
活性化率はゲルマニウム濃度の上昇に伴い増加するのに
対して、ｎ型の不純物活性化率はゲルマニウム濃度が約
２０atom％を超えると低下するという性質があるからで
ある。
【００１１】二つ目の方法は、ゲート電極の加工前にゲ
ートのドーピングを行うという方法である。従来の製造
方法に比較して、ゲートのドーピング回数が１回増加す
ることになり、ゲート中の活性不純物濃度の増加が期待
できる。
ートのドーピングを行うという方法である。従来の製造
方法に比較して、ゲートのドーピング回数が１回増加す
ることになり、ゲート中の活性不純物濃度の増加が期待
できる。
【００１２】しかし、ｎ型多結晶シリコンとｐ型多結晶
シリコンとではエッチングレートが異なるため、ゲート
のドーピング後にｎチャネルＭＯＳＦＥＴ及びｐチャネ
ルＭＯＳＦＥＴのゲート加工を同時に行うことは非常に
困難である。
シリコンとではエッチングレートが異なるため、ゲート
のドーピング後にｎチャネルＭＯＳＦＥＴ及びｐチャネ
ルＭＯＳＦＥＴのゲート加工を同時に行うことは非常に
困難である。
【００１３】ゲート電極に関する第二の問題点は、ゲー
ト端でのリーク電流に関するものである。この第二の問
題点に関連して、従来のＭＯＳＦＥＴのゲートの製造方
法について説明する。
ト端でのリーク電流に関するものである。この第二の問
題点に関連して、従来のＭＯＳＦＥＴのゲートの製造方
法について説明する。
【００１４】図１７は、従来のＭＯＳＦＥＴのゲートの
主要な製造工程における断面構造を示した断面図であ
る。
主要な製造工程における断面構造を示した断面図であ
る。
【００１５】先ず、図１７（ａ）に示すように、シリコ
ン基板１００上に形成されたゲート絶縁膜１０２上に、
ゲート電極材である多結晶シリコン膜１０１を堆積す
る。
ン基板１００上に形成されたゲート絶縁膜１０２上に、
ゲート電極材である多結晶シリコン膜１０１を堆積す
る。
【００１６】次に、図１７（ｂ）に示すように、リソグ
ラフィー法及びＲＩＥにより多結晶シリコン膜１０１を
パターニングする。このとき、エッチングはゲート絶縁
膜１０２が露出するまで行われる。ＲＩＥによるエッチ
ングの過程においては、ゲート絶縁膜１０２は直接プラ
ズマにさらされるため、膜中に多数の欠陥が導入され
る。このパターニング後に残存している多結晶シリコン
膜１０１が、ゲート電極となる。
ラフィー法及びＲＩＥにより多結晶シリコン膜１０１を
パターニングする。このとき、エッチングはゲート絶縁
膜１０２が露出するまで行われる。ＲＩＥによるエッチ
ングの過程においては、ゲート絶縁膜１０２は直接プラ
ズマにさらされるため、膜中に多数の欠陥が導入され
る。このパターニング後に残存している多結晶シリコン
膜１０１が、ゲート電極となる。
【００１７】その後、図１７（ｃ）に示すように、それ
らの欠陥を除去するため、ウェットエッチング及び熱酸
化が順次行われる。この熱酸化によりゲート電極表面に
は、熱酸化膜１０３が形成される。
らの欠陥を除去するため、ウェットエッチング及び熱酸
化が順次行われる。この熱酸化によりゲート電極表面に
は、熱酸化膜１０３が形成される。
【００１８】図１８は、従来のＭＯＳＦＥＴの製造方法
により作製されたゲートの端部近傍の拡大断面図であ
る。
により作製されたゲートの端部近傍の拡大断面図であ
る。
【００１９】ゲート端部は電界が集中するので、ゲート
直下よりも電流がリークしやすい。特に、ゲート絶縁膜
中の欠陥が残存していると、それらの欠陥を介してリー
ク電流が流れ易くなる。
直下よりも電流がリークしやすい。特に、ゲート絶縁膜
中の欠陥が残存していると、それらの欠陥を介してリー
ク電流が流れ易くなる。
【００２０】従来の製造方法により作製されたＭＯＳＦ
ＥＴにおいては、ＲＩＥを用いてゲート電極材である多
結晶シリコンをエッチングする際に、ゲート絶縁膜１０
２中にプラズマダメージ１０４が導入される。従来の製
造方法を用いる限り、それらの欠陥を完全に除去するこ
とはできず、従って、ゲート端部におけるリーク電流を
低減することも非常に困難である。
ＥＴにおいては、ＲＩＥを用いてゲート電極材である多
結晶シリコンをエッチングする際に、ゲート絶縁膜１０
２中にプラズマダメージ１０４が導入される。従来の製
造方法を用いる限り、それらの欠陥を完全に除去するこ
とはできず、従って、ゲート端部におけるリーク電流を
低減することも非常に困難である。
【００２１】本発明は、上記問題点に鑑みてなされたも
のであり、その目的は、ｎチャネルＭＯＳＦＥＴ及びｐ
チャネルＭＯＳＦＥＴの各ゲート電極における不純物濃
度を最適化して空乏化を抑制し、かつ、ゲート絶縁膜中
の欠陥を低減してゲート端部近傍におけるリーク電流を
低減することが可能な半導体装置の製造方法を提供する
ことである。
のであり、その目的は、ｎチャネルＭＯＳＦＥＴ及びｐ
チャネルＭＯＳＦＥＴの各ゲート電極における不純物濃
度を最適化して空乏化を抑制し、かつ、ゲート絶縁膜中
の欠陥を低減してゲート端部近傍におけるリーク電流を
低減することが可能な半導体装置の製造方法を提供する
ことである。
【００２２】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法によれば、半導体基板上にゲート絶縁膜を形
成する工程と、上記ゲート絶縁膜上にマスク材を形成す
る工程と、上記マスク材の第一の所定部分を除去して、
第一のゲート電極材により上記第一の所定部分を埋め込
み、第一のゲート電極を形成する工程と、上記マスク材
の第二の所定部分を除去して、第二のゲート電極材によ
り上記第二の所定部分を埋め込み、第二のゲート電極を
形成する工程と、上記第二のゲート電極を第一のマスク
で覆って、上記第一のゲート電極に第一の不純物注入を
行った後、上記第一のマスクを剥離する工程と、上記第
一のゲート電極を第二のマスクで覆って、上記第二のゲ
ート電極に第二の不純物注入を行った後、上記第二のマ
スクを剥離する工程と、上記マスク材を除去する工程
と、を備えたことを特徴とし、この構成により、ｎチャ
ネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの各ゲー
ト電極における不純物濃度を最適化して空乏化を抑制す
ることができる。
の製造方法によれば、半導体基板上にゲート絶縁膜を形
成する工程と、上記ゲート絶縁膜上にマスク材を形成す
る工程と、上記マスク材の第一の所定部分を除去して、
第一のゲート電極材により上記第一の所定部分を埋め込
み、第一のゲート電極を形成する工程と、上記マスク材
の第二の所定部分を除去して、第二のゲート電極材によ
り上記第二の所定部分を埋め込み、第二のゲート電極を
形成する工程と、上記第二のゲート電極を第一のマスク
で覆って、上記第一のゲート電極に第一の不純物注入を
行った後、上記第一のマスクを剥離する工程と、上記第
一のゲート電極を第二のマスクで覆って、上記第二のゲ
ート電極に第二の不純物注入を行った後、上記第二のマ
スクを剥離する工程と、上記マスク材を除去する工程
と、を備えたことを特徴とし、この構成により、ｎチャ
ネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの各ゲー
ト電極における不純物濃度を最適化して空乏化を抑制す
ることができる。
【００２３】上記第一及び第二のゲート電極材は、相互
に異なるゲルマニウム濃度を有する多結晶シリコンゲル
マニウム膜であるものとするとよい。具体的には、上記
第一のゲート電極材は、ゲルマニウム濃度が約２０atom
％の多結晶シリコンゲルマニウム膜であり、上記第二の
ゲート電極材は、ゲルマニウム濃度が約５０atom％の多
結晶シリコンゲルマニウム膜であるものとするとよい。
に異なるゲルマニウム濃度を有する多結晶シリコンゲル
マニウム膜であるものとするとよい。具体的には、上記
第一のゲート電極材は、ゲルマニウム濃度が約２０atom
％の多結晶シリコンゲルマニウム膜であり、上記第二の
ゲート電極材は、ゲルマニウム濃度が約５０atom％の多
結晶シリコンゲルマニウム膜であるものとするとよい。
【００２４】上記ゲート絶縁膜上に上記マスク材を形成
する工程は、上記ゲート絶縁膜上に多結晶シリコン膜を
形成する工程と、上記多結晶シリコン膜上に上記マスク
材を形成する工程と、を含むものとすると、ゲート電極
のエッチング加工の際に、ゲート絶縁膜が多結晶シリコ
ン膜により保護されるので、ゲート絶縁膜に導入される
欠陥を低減することができ、ゲート端部におけるリーク
電流を抑制することができる。
する工程は、上記ゲート絶縁膜上に多結晶シリコン膜を
形成する工程と、上記多結晶シリコン膜上に上記マスク
材を形成する工程と、を含むものとすると、ゲート電極
のエッチング加工の際に、ゲート絶縁膜が多結晶シリコ
ン膜により保護されるので、ゲート絶縁膜に導入される
欠陥を低減することができ、ゲート端部におけるリーク
電流を抑制することができる。
【００２５】
【発明の実施の形態】本発明に係る半導体装置の製造方
法は、以下のような特徴を有するものである。即ち、Ｍ
ＯＳＦＥＴの製造工程において、拡散層形成前にゲート
電極の不純物ドーピングを行うことにより、ゲート電極
の空乏化を抑制する。また、ｎチャネルＭＯＳＦＥＴ及
びｐチャネルＭＯＳＦＥＴにそれぞれ最適なゲルマニウ
ム濃度を有する多結晶シリコンゲルマニウム膜をゲート
電極に用いることにより、多結晶シリコン膜を用いたと
きよりも高い不純物濃度のゲート電極を実現する。さら
に、ＲＩＥエッチングによるゲート電極加工の際、ゲー
ト絶縁膜がプラズマに直接さらされることを防止してゲ
ート絶縁膜中のプラズマダメージを低減し、ゲート端部
近傍におけるリーク電流を低減する。
法は、以下のような特徴を有するものである。即ち、Ｍ
ＯＳＦＥＴの製造工程において、拡散層形成前にゲート
電極の不純物ドーピングを行うことにより、ゲート電極
の空乏化を抑制する。また、ｎチャネルＭＯＳＦＥＴ及
びｐチャネルＭＯＳＦＥＴにそれぞれ最適なゲルマニウ
ム濃度を有する多結晶シリコンゲルマニウム膜をゲート
電極に用いることにより、多結晶シリコン膜を用いたと
きよりも高い不純物濃度のゲート電極を実現する。さら
に、ＲＩＥエッチングによるゲート電極加工の際、ゲー
ト絶縁膜がプラズマに直接さらされることを防止してゲ
ート絶縁膜中のプラズマダメージを低減し、ゲート端部
近傍におけるリーク電流を低減する。
【００２６】以下、本発明に係る半導体装置の製造方法
の実施の一形態について、図面を参照しながら説明す
る。
の実施の一形態について、図面を参照しながら説明す
る。
【００２７】図１乃至図１５は、それぞれ、本発明に係
る半導体装置の製造方法の一工程における断面構造を示
した断面図である。
る半導体装置の製造方法の一工程における断面構造を示
した断面図である。
【００２８】最初に、図１に示すように、シリコン基板
２０１にＳＴＩ（Shallow Trench Isolation）法によ
り、素子分離絶縁膜２０２を形成する。この後、素子領
域を覆うように酸化膜（図示せず）を形成し、さらにレ
ジスト（図示せず）を形成して、ｐチャネルＭＯＳＦＥ
Ｔ領域にはｎ型の不純物を、ｎチャネルＭＯＳＦＥＴ領
域にはｐ型の不純物をイオン注入し、ｎ型ウェル２０
３，ｐ型ウェル２０４を順次形成する。イオン注入前に
形成したレジストの下に酸化膜を形成しているのは、レ
ジストがシリコン基板表面に直接接触しないようにする
ためである。
２０１にＳＴＩ（Shallow Trench Isolation）法によ
り、素子分離絶縁膜２０２を形成する。この後、素子領
域を覆うように酸化膜（図示せず）を形成し、さらにレ
ジスト（図示せず）を形成して、ｐチャネルＭＯＳＦＥ
Ｔ領域にはｎ型の不純物を、ｎチャネルＭＯＳＦＥＴ領
域にはｐ型の不純物をイオン注入し、ｎ型ウェル２０
３，ｐ型ウェル２０４を順次形成する。イオン注入前に
形成したレジストの下に酸化膜を形成しているのは、レ
ジストがシリコン基板表面に直接接触しないようにする
ためである。
【００２９】ｎ型ウェル２０３及びｐ型ウェル２０４を
形成後、図２に示すように、上記酸化膜を剥離し、ゲー
ト絶縁膜３０１を形成する。ゲート絶縁膜３０１として
は、通常の熱酸化により得られるシリコン酸化膜の他
に、熱酸化膜を一酸化窒素（ＮＯ）ガスによりアニール
して得られるオキシナイトライド膜、ジルコニウム（Ｚ
ｒ）、ハフニウム（Ｈｆ）等の金属の酸化物膜やシリケ
ート膜を用いることができる。
形成後、図２に示すように、上記酸化膜を剥離し、ゲー
ト絶縁膜３０１を形成する。ゲート絶縁膜３０１として
は、通常の熱酸化により得られるシリコン酸化膜の他
に、熱酸化膜を一酸化窒素（ＮＯ）ガスによりアニール
して得られるオキシナイトライド膜、ジルコニウム（Ｚ
ｒ）、ハフニウム（Ｈｆ）等の金属の酸化物膜やシリケ
ート膜を用いることができる。
【００３０】ゲート絶縁膜３０１を形成後、さらに図２
に示すように、厚さ３ｎｍ程度の薄い多結晶シリコン膜
３０２を堆積する。この薄い多結晶シリコン膜３０２
は、後のシリコン窒化膜３０３のパターニングの際、ゲ
ート絶縁膜３０１を保護する役割を果たすが、後の多結
晶シリコンゲルマニウム膜を堆積する際に、多結晶シリ
コンゲルマニウム膜の平坦性を向上させることもでき
る。但し、多結晶シリコンゲルマニウム膜の堆積は、多
結晶シリコン膜３０２が無くても可能である。さらにＬ
ＰＣＶＤ法を用いて、多結晶シリコン膜３０２上にシリ
コン窒化膜３０３を堆積する。このシリコン窒化膜３０
３は、後にｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯ
ＳＦＥＴのゲート電極を形成する際には、ゲート電極の
型として利用され、さらに、それらのゲート電極に不純
物注入を行う際には、各拡散領域への不純物注入を防止
するマスク材としても機能する。
に示すように、厚さ３ｎｍ程度の薄い多結晶シリコン膜
３０２を堆積する。この薄い多結晶シリコン膜３０２
は、後のシリコン窒化膜３０３のパターニングの際、ゲ
ート絶縁膜３０１を保護する役割を果たすが、後の多結
晶シリコンゲルマニウム膜を堆積する際に、多結晶シリ
コンゲルマニウム膜の平坦性を向上させることもでき
る。但し、多結晶シリコンゲルマニウム膜の堆積は、多
結晶シリコン膜３０２が無くても可能である。さらにＬ
ＰＣＶＤ法を用いて、多結晶シリコン膜３０２上にシリ
コン窒化膜３０３を堆積する。このシリコン窒化膜３０
３は、後にｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯ
ＳＦＥＴのゲート電極を形成する際には、ゲート電極の
型として利用され、さらに、それらのゲート電極に不純
物注入を行う際には、各拡散領域への不純物注入を防止
するマスク材としても機能する。
【００３１】シリコン窒化膜３０３を堆積後、図３に示
すように、シリコン窒化膜３０３の表面上にフォトレジ
スト膜４０１を塗布し、リソグラフィー法を用いてｎチ
ャネルＭＯＳＦＥＴ領域のゲート形成部分のフォトレジ
スト膜を開口する。そして、図４に示すように、フォト
レジスト膜４０１をマスクとして、ＲＩＥによりシリコ
ン窒化膜３０３をエッチングする。このエッチングは、
シリコン窒化膜３０３の下にある多結晶シリコン膜３０
２が露出するまで行われる。
すように、シリコン窒化膜３０３の表面上にフォトレジ
スト膜４０１を塗布し、リソグラフィー法を用いてｎチ
ャネルＭＯＳＦＥＴ領域のゲート形成部分のフォトレジ
スト膜を開口する。そして、図４に示すように、フォト
レジスト膜４０１をマスクとして、ＲＩＥによりシリコ
ン窒化膜３０３をエッチングする。このエッチングは、
シリコン窒化膜３０３の下にある多結晶シリコン膜３０
２が露出するまで行われる。
【００３２】シリコン窒化膜３０３をエッチング後、フ
ォトレジスト膜４０１を剥離し、図５に示すように、ｎ
チャネルＭＯＳＦＥＴのゲート電極に最適なゲルマニウ
ム濃度を有する多結晶シリコンゲルマニウム膜６０１を
ＬＰＣＶＤ法を用いて全面に堆積する。ｎチャネルＭＯ
ＳＦＥＴのゲート電極に最適なゲルマニウム濃度は、通
常、２０atom％程度である。
ォトレジスト膜４０１を剥離し、図５に示すように、ｎ
チャネルＭＯＳＦＥＴのゲート電極に最適なゲルマニウ
ム濃度を有する多結晶シリコンゲルマニウム膜６０１を
ＬＰＣＶＤ法を用いて全面に堆積する。ｎチャネルＭＯ
ＳＦＥＴのゲート電極に最適なゲルマニウム濃度は、通
常、２０atom％程度である。
【００３３】多結晶シリコンゲルマニウム膜６０１を堆
積後、図６に示すように、多結晶シリコンゲルマニウム
膜６０１を全面エッチバックして、ｎチャネルＭＯＳＦ
ＥＴのゲート領域にのみ多結晶シリコンゲルマニウム膜
６０１が残存するようにする。
積後、図６に示すように、多結晶シリコンゲルマニウム
膜６０１を全面エッチバックして、ｎチャネルＭＯＳＦ
ＥＴのゲート領域にのみ多結晶シリコンゲルマニウム膜
６０１が残存するようにする。
【００３４】その後、ｐチャネルＭＯＳＦＥＴ領域につ
いても同様の工程を行う。先ず、図７に示すように、シ
リコン窒化膜３０３の表面上にフォトレジスト膜４０２
を塗布し、リソグラフィー法を用いてｐチャネルＭＯＳ
ＦＥＴ領域のゲート形成部分のフォトレジスト膜を開口
する。そして、図８に示すように、フォトレジスト膜４
０２をマスクとして、ＲＩＥによりシリコン窒化膜３０
３をエッチングする。このエッチングは、シリコン窒化
膜３０３の下にある多結晶シリコン膜３０２が露出する
まで行われる。
いても同様の工程を行う。先ず、図７に示すように、シ
リコン窒化膜３０３の表面上にフォトレジスト膜４０２
を塗布し、リソグラフィー法を用いてｐチャネルＭＯＳ
ＦＥＴ領域のゲート形成部分のフォトレジスト膜を開口
する。そして、図８に示すように、フォトレジスト膜４
０２をマスクとして、ＲＩＥによりシリコン窒化膜３０
３をエッチングする。このエッチングは、シリコン窒化
膜３０３の下にある多結晶シリコン膜３０２が露出する
まで行われる。
【００３５】シリコン窒化膜３０３をエッチング後、フ
ォトレジスト膜４０２を剥離し、図９に示すように、ｐ
チャネルＭＯＳＦＥＴのゲート電極に最適なゲルマニウ
ム濃度を有する多結晶シリコンゲルマニウム膜１００１
をＬＰＣＶＤ法を用いて全面に堆積する。ｐチャネルＭ
ＯＳＦＥＴのゲート電極に最適なゲルマニウム濃度は、
通常、５０atom％程度である。
ォトレジスト膜４０２を剥離し、図９に示すように、ｐ
チャネルＭＯＳＦＥＴのゲート電極に最適なゲルマニウ
ム濃度を有する多結晶シリコンゲルマニウム膜１００１
をＬＰＣＶＤ法を用いて全面に堆積する。ｐチャネルＭ
ＯＳＦＥＴのゲート電極に最適なゲルマニウム濃度は、
通常、５０atom％程度である。
【００３６】多結晶シリコンゲルマニウム膜１００１を
堆積後、図１０に示すように、多結晶シリコンゲルマニ
ウム膜１００１を全面エッチバックして、ｐチャネルＭ
ＯＳＦＥＴのゲート領域にのみ多結晶シリコンゲルマニ
ウム膜１００１が残存するようにする。
堆積後、図１０に示すように、多結晶シリコンゲルマニ
ウム膜１００１を全面エッチバックして、ｐチャネルＭ
ＯＳＦＥＴのゲート領域にのみ多結晶シリコンゲルマニ
ウム膜１００１が残存するようにする。
【００３７】次に、図１１に示すように、全面に塗布し
たフォトレジスト膜１１０１を、ｎチャネルＭＯＳＦＥ
Ｔ領域のみが露出するように、リソグラフィー法を用い
てパターニングする。その後、フォトレジスト膜１１０
１をマスクとしてｎチャネルＭＯＳＦＥＴ領域にのみヒ
素（Ａｓ）やリン（Ｐ）をイオン注入する。このとき、
ｎチャネルＭＯＳＦＥＴの拡散層となる部分の上には、
シリコン窒化膜３０３が存在するため、ヒ素やリンは打
ちこまれない。
たフォトレジスト膜１１０１を、ｎチャネルＭＯＳＦＥ
Ｔ領域のみが露出するように、リソグラフィー法を用い
てパターニングする。その後、フォトレジスト膜１１０
１をマスクとしてｎチャネルＭＯＳＦＥＴ領域にのみヒ
素（Ａｓ）やリン（Ｐ）をイオン注入する。このとき、
ｎチャネルＭＯＳＦＥＴの拡散層となる部分の上には、
シリコン窒化膜３０３が存在するため、ヒ素やリンは打
ちこまれない。
【００３８】ｎチャネルＭＯＳＦＥＴ領域と同様にｐチ
ャネルＭＯＳＦＥＴ領域についても、図１２に示すよう
に、全面に塗布したフォトレジスト膜１２０１を、ｐチ
ャネルＭＯＳＦＥＴ領域のみが露出するように、リソグ
ラフィー法を用いてパターニングする。その後、フォト
レジスト膜１２０１をマスクとしてｐチャネルＭＯＳＦ
ＥＴ領域にのみホウ素（Ｂ）をイオン注入する。このと
き、ｐチャネルＭＯＳＦＥＴの拡散層となる部分の上に
は、シリコン窒化膜３０３が存在するため、ホウ素は打
ちこまれない。
ャネルＭＯＳＦＥＴ領域についても、図１２に示すよう
に、全面に塗布したフォトレジスト膜１２０１を、ｐチ
ャネルＭＯＳＦＥＴ領域のみが露出するように、リソグ
ラフィー法を用いてパターニングする。その後、フォト
レジスト膜１２０１をマスクとしてｐチャネルＭＯＳＦ
ＥＴ領域にのみホウ素（Ｂ）をイオン注入する。このと
き、ｐチャネルＭＯＳＦＥＴの拡散層となる部分の上に
は、シリコン窒化膜３０３が存在するため、ホウ素は打
ちこまれない。
【００３９】ｎチャネルＭＯＳＦＥＴ領域及びｐチャネ
ルＭＯＳＦＥＴ領域へのイオン注入後、図１３に示すよ
うに、シリコン窒化膜３０３を除去する。シリコン窒化
膜３０３の除去には、例えば、熱燐酸（Ｈ３ＰＯ４）に
よるウェットエッチングを用いるとよい。
ルＭＯＳＦＥＴ領域へのイオン注入後、図１３に示すよ
うに、シリコン窒化膜３０３を除去する。シリコン窒化
膜３０３の除去には、例えば、熱燐酸（Ｈ３ＰＯ４）に
よるウェットエッチングを用いるとよい。
【００４０】シリコン窒化膜３０３を除去後、図１４に
示すように、熱酸化を行い、全面に熱酸化膜１５０１を
形成する。この熱酸化は、ｎチャネルＭＯＳＦＥＴ及び
ｐチャネルＭＯＳＦＥＴの拡散層となる部分の上にある
多結晶シリコン膜３０２が総て酸化されるまで行う。
示すように、熱酸化を行い、全面に熱酸化膜１５０１を
形成する。この熱酸化は、ｎチャネルＭＯＳＦＥＴ及び
ｐチャネルＭＯＳＦＥＴの拡散層となる部分の上にある
多結晶シリコン膜３０２が総て酸化されるまで行う。
【００４１】熱酸化膜１５０１を形成後、図１５に示す
ように、従来の製造工程を用いて、第一の浅い拡散層１
６０１をｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦ
ＥＴに対し順次形成する。その後、ゲート側壁絶縁膜を
堆積し、ＲＩＥによりエッチバックして、図１５に示す
ようなゲート側壁１６０２を形成する。ゲート側壁１６
０２を形成後、ゲート及び側壁をマスクとして、イオン
注入、熱処理を行い、第一の拡散層１６０１より深い第
二の拡散層１６０３をｎチャネルＭＯＳＦＥＴ、ｐチャ
ネルＭＯＳＦＥＴに対し順次形成する。その後、例え
ば、コバルト（Ｃｏ）膜をスパッタにより成膜し熱処理
を行う。その結果、ゲート電極及びソース・ドレインの
拡散層上にのみコバルトシリサイド膜１６０４が形成さ
れる。
ように、従来の製造工程を用いて、第一の浅い拡散層１
６０１をｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦ
ＥＴに対し順次形成する。その後、ゲート側壁絶縁膜を
堆積し、ＲＩＥによりエッチバックして、図１５に示す
ようなゲート側壁１６０２を形成する。ゲート側壁１６
０２を形成後、ゲート及び側壁をマスクとして、イオン
注入、熱処理を行い、第一の拡散層１６０１より深い第
二の拡散層１６０３をｎチャネルＭＯＳＦＥＴ、ｐチャ
ネルＭＯＳＦＥＴに対し順次形成する。その後、例え
ば、コバルト（Ｃｏ）膜をスパッタにより成膜し熱処理
を行う。その結果、ゲート電極及びソース・ドレインの
拡散層上にのみコバルトシリサイド膜１６０４が形成さ
れる。
【００４２】この後の工程は図示しないが、従来技術を
用いて層間絶縁膜を堆積し、金属配線を形成する。
用いて層間絶縁膜を堆積し、金属配線を形成する。
【００４３】上記実施の形態においては、ゲート電極に
多結晶シリコンゲルマニウム膜を用いているが、本発明
はゲート電極材を多結晶シリコンゲルマニウムに限定す
るものではない。ゲート電極材としては、例えば、多結
晶シリコン膜を用いてもよいし、あるいは、ｎチャネル
ＭＯＳＦＥＴのゲートには多結晶シリコンを用い、ｐチ
ャネルＭＯＳＦＥＴのゲートには多結晶シリコンゲルマ
ニウムを用いるというように、両者を混在して用いるこ
とも可能である。尚、多結晶シリコンを用いる場合は、
成膜時に不純物を導入することが可能であるため、多結
晶シリコンへの不純物のイオン注入の工程を削減するこ
とができる。
多結晶シリコンゲルマニウム膜を用いているが、本発明
はゲート電極材を多結晶シリコンゲルマニウムに限定す
るものではない。ゲート電極材としては、例えば、多結
晶シリコン膜を用いてもよいし、あるいは、ｎチャネル
ＭＯＳＦＥＴのゲートには多結晶シリコンを用い、ｐチ
ャネルＭＯＳＦＥＴのゲートには多結晶シリコンゲルマ
ニウムを用いるというように、両者を混在して用いるこ
とも可能である。尚、多結晶シリコンを用いる場合は、
成膜時に不純物を導入することが可能であるため、多結
晶シリコンへの不純物のイオン注入の工程を削減するこ
とができる。
【００４４】また、上記実施の形態では、並列して形成
するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥ
Ｔに対してゲルマニウム濃度の異なる二種類の多結晶シ
リコンゲルマニウム膜を用いる場合について説明してい
るが、より多くのＭＯＳＦＥＴを形成する場合には、ゲ
ルマニウム濃度の異なる三種類以上の多結晶シリコンゲ
ルマニウム膜を用いることができる。その場合は、図３
から図６に示す工程を多結晶シリコンゲルマニウム膜の
種類の数と同じ回数だけ繰り返せばよい。
するｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥ
Ｔに対してゲルマニウム濃度の異なる二種類の多結晶シ
リコンゲルマニウム膜を用いる場合について説明してい
るが、より多くのＭＯＳＦＥＴを形成する場合には、ゲ
ルマニウム濃度の異なる三種類以上の多結晶シリコンゲ
ルマニウム膜を用いることができる。その場合は、図３
から図６に示す工程を多結晶シリコンゲルマニウム膜の
種類の数と同じ回数だけ繰り返せばよい。
【００４５】上述した本発明に係る半導体装置の製造方
法により作製されたＭＯＳＦＥＴにおいては、ゲート端
部でのリーク電流を低減することができる。
法により作製されたＭＯＳＦＥＴにおいては、ゲート端
部でのリーク電流を低減することができる。
【００４６】図１６（ａ）、（ｂ）は、それぞれ、従来
の半導体装置の製造方法、本発明に係る半導体装置の製
造方法により作製されたＭＯＳＦＥＴのゲート端部の構
造を示した拡大断面図である。
の半導体装置の製造方法、本発明に係る半導体装置の製
造方法により作製されたＭＯＳＦＥＴのゲート端部の構
造を示した拡大断面図である。
【００４７】前述のように、従来の半導体装置の製造方
法においては、ＲＩＥを用いてゲート電極材である多結
晶シリコンをエッチングする際に、ゲート絶縁膜１７０
２中にプラズマダメージが導入され、それらの欠陥を完
全に除去することは困難である。
法においては、ＲＩＥを用いてゲート電極材である多結
晶シリコンをエッチングする際に、ゲート絶縁膜１７０
２中にプラズマダメージが導入され、それらの欠陥を完
全に除去することは困難である。
【００４８】ゲート端部は電界が集中するので、ゲート
直下よりも電流がリークしやすく、特に、従来の半導体
装置の製造方法により作製されたＭＯＳＦＥＴのよう
に、ゲート絶縁膜中の欠陥が残存していると、それらの
欠陥を介してリーク電流が流れ易くなる。
直下よりも電流がリークしやすく、特に、従来の半導体
装置の製造方法により作製されたＭＯＳＦＥＴのよう
に、ゲート絶縁膜中の欠陥が残存していると、それらの
欠陥を介してリーク電流が流れ易くなる。
【００４９】一方、本発明に係る半導体装置の製造方法
においては、上述したように、ゲート絶縁膜１７０２が
ＲＩＥによるプラズマにさらされることはないので、ゲ
ート端部近傍におけるゲート絶縁膜中の欠陥は、従来と
比較して大幅に低減される。その結果、本発明に係る半
導体装置の製造方法により作製されたＭＯＳＦＥＴにお
いては、ゲート端部でのリーク電流が低減される。
においては、上述したように、ゲート絶縁膜１７０２が
ＲＩＥによるプラズマにさらされることはないので、ゲ
ート端部近傍におけるゲート絶縁膜中の欠陥は、従来と
比較して大幅に低減される。その結果、本発明に係る半
導体装置の製造方法により作製されたＭＯＳＦＥＴにお
いては、ゲート端部でのリーク電流が低減される。
【００５０】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、ゲート絶縁膜上に形成したマスク材を利用して、
第一及び第二のゲート電極をそれぞれ独立して順次形成
し、かつ、第一及び第二のゲート電極への不純物注入も
それぞれ独立して順次行うこととしたので、ｎチャネル
ＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの各ゲート電
極における不純物濃度を最適化して空乏化を抑制するこ
とができる。
れば、ゲート絶縁膜上に形成したマスク材を利用して、
第一及び第二のゲート電極をそれぞれ独立して順次形成
し、かつ、第一及び第二のゲート電極への不純物注入も
それぞれ独立して順次行うこととしたので、ｎチャネル
ＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの各ゲート電
極における不純物濃度を最適化して空乏化を抑制するこ
とができる。
【００５１】また、ゲート絶縁膜とマスク材との間に多
結晶シリコン膜を予め形成しておくこととしたので、ゲ
ート電極のエッチング加工の際に、ゲート絶縁膜が多結
晶シリコン膜により保護されて、ゲート絶縁膜に導入さ
れる欠陥を低減することができ、ゲート端部におけるリ
ーク電流を抑制することができる。
結晶シリコン膜を予め形成しておくこととしたので、ゲ
ート電極のエッチング加工の際に、ゲート絶縁膜が多結
晶シリコン膜により保護されて、ゲート絶縁膜に導入さ
れる欠陥を低減することができ、ゲート端部におけるリ
ーク電流を抑制することができる。
【図１】本発明に係る半導体装置の製造方法における素
子分離工程及びウェル形成工程を示す断面図。
子分離工程及びウェル形成工程を示す断面図。
【図２】本発明に係る半導体装置の製造方法におけるゲ
ート絶縁膜形成工程及び多結晶シリコン膜堆積工程を示
す断面図。
ート絶縁膜形成工程及び多結晶シリコン膜堆積工程を示
す断面図。
【図３】本発明に係る半導体装置の製造方法におけるｎ
チャネルＭＯＳＦＥＴのゲート電極形成のためにシリコ
ン窒化膜を加工するリソグラフィー工程を示す断面図。
チャネルＭＯＳＦＥＴのゲート電極形成のためにシリコ
ン窒化膜を加工するリソグラフィー工程を示す断面図。
【図４】本発明に係る半導体装置の製造方法におけるｎ
チャネルＭＯＳＦＥＴのゲート電極形成のためにシリコ
ン窒化膜を加工するエッチング工程を示す断面図。
チャネルＭＯＳＦＥＴのゲート電極形成のためにシリコ
ン窒化膜を加工するエッチング工程を示す断面図。
【図５】本発明に係る半導体装置の製造方法におけるｎ
チャネルＭＯＳＦＥＴのゲート電極形成のための多結晶
シリコンゲルマニウム膜の堆積工程を示す断面図。
チャネルＭＯＳＦＥＴのゲート電極形成のための多結晶
シリコンゲルマニウム膜の堆積工程を示す断面図。
【図６】本発明に係る半導体装置の製造方法におけるｎ
チャネルＭＯＳＦＥＴのゲート電極形成のための多結晶
シリコンゲルマニウム膜のエッチング工程を示す断面
図。
チャネルＭＯＳＦＥＴのゲート電極形成のための多結晶
シリコンゲルマニウム膜のエッチング工程を示す断面
図。
【図７】本発明に係る半導体装置の製造方法におけるｐ
チャネルＭＯＳＦＥＴのゲート電極形成のためにシリコ
ン窒化膜を加工するリソグラフィー工程を示す断面図。
チャネルＭＯＳＦＥＴのゲート電極形成のためにシリコ
ン窒化膜を加工するリソグラフィー工程を示す断面図。
【図８】本発明に係る半導体装置の製造方法におけるｐ
チャネルＭＯＳＦＥＴのゲート電極形成のためにシリコ
ン窒化膜を加工するエッチング工程を示す断面図。
チャネルＭＯＳＦＥＴのゲート電極形成のためにシリコ
ン窒化膜を加工するエッチング工程を示す断面図。
【図９】本発明に係る半導体装置の製造方法におけるｐ
チャネルＭＯＳＦＥＴのゲート電極形成のための多結晶
シリコンゲルマニウム膜の堆積工程を示す断面図。
チャネルＭＯＳＦＥＴのゲート電極形成のための多結晶
シリコンゲルマニウム膜の堆積工程を示す断面図。
【図１０】本発明に係る半導体装置の製造方法における
ｐチャネルＭＯＳＦＥＴのゲート電極形成のための多結
晶シリコンゲルマニウム膜のエッチング工程を示す断面
図。
ｐチャネルＭＯＳＦＥＴのゲート電極形成のための多結
晶シリコンゲルマニウム膜のエッチング工程を示す断面
図。
【図１１】本発明に係る半導体装置の製造方法における
ｎチャネルＭＯＳＦＥＴのゲート電極へのイオン注入工
程を示す断面図。
ｎチャネルＭＯＳＦＥＴのゲート電極へのイオン注入工
程を示す断面図。
【図１２】本発明に係る半導体装置の製造方法における
ｐチャネルＭＯＳＦＥＴのゲート電極へのイオン注入工
程を示す断面図。
ｐチャネルＭＯＳＦＥＴのゲート電極へのイオン注入工
程を示す断面図。
【図１３】本発明に係る半導体装置の製造方法における
シリコン窒化膜の剥離工程を示す断面図。
シリコン窒化膜の剥離工程を示す断面図。
【図１４】本発明に係る半導体装置の製造方法における
拡散層上の多結晶シリコン膜とゲート電極の熱酸化工程
を示す断面図。
拡散層上の多結晶シリコン膜とゲート電極の熱酸化工程
を示す断面図。
【図１５】本発明に係る半導体装置の製造方法における
ゲート側壁、第一の拡散層、第二の拡散層を形成する工
程を示す断面図。
ゲート側壁、第一の拡散層、第二の拡散層を形成する工
程を示す断面図。
【図１６】従来の半導体装置の製造方法（図１６
（ａ））、本発明に係る半導体装置の製造方法（図１６
（ｂ））により作製されたＭＯＳＦＥＴのゲート端部の
構造を示した拡大断面図。
（ａ））、本発明に係る半導体装置の製造方法（図１６
（ｂ））により作製されたＭＯＳＦＥＴのゲート端部の
構造を示した拡大断面図。
【図１７】従来のＭＯＳＦＥＴのゲートの主要な製造工
程における断面構造を示した断面図。
程における断面構造を示した断面図。
【図１８】従来のＭＯＳＦＥＴの製造方法により作製さ
れたゲートの端部近傍の拡大断面図。
れたゲートの端部近傍の拡大断面図。
１００ シリコン基板
１０１ 多結晶シリコン膜
１０２ ゲート絶縁膜
１０３ 熱酸化膜
１０４ プラズマダメージ
２０１ シリコン基板
２０２ 素子分離絶縁膜
２０３ ｎ型ウェル
２０４ ｐ型ウェル
３０１ ゲート絶縁膜
３０２ 多結晶シリコン膜
３０３ シリコン窒化膜
４０１ フォトレジスト膜
４０２ フォトレジスト膜
６０１ 多結晶シリコンゲルマニウム膜
１００１ 多結晶シリコンゲルマニウム膜
１１０１ フォトレジスト膜
１２０１ フォトレジスト膜
１５０１ シリコン酸化膜
１６０１ 第一の拡散層
１６０２ 側壁
１６０３ 第二の拡散層
１６０４ コバルトシリサイド膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78
Ｆターム(参考） 4M104 AA01 BB01 BB20 BB36 BB38
CC05 DD04 DD26 DD37 DD43
DD78 DD84 EE03 EE09 EE14
FF13 GG09 GG10
5F048 AC03 BA01 BB04 BB06 BB07
BB08 BB11 BB13 BC06 BE03
BF06 DA25 DA30
5F140 AA00 AA24 AB03 BA01 BD04
BD09 BD11 BF04 BF11 BF14
BF21 BF28 BG09 BG12 BG28
BG34 BG36 BG37 BG43 BG50
BG51 BG53 BJ01 BJ08 BK02
BK13 BK20 BK29 BK34 CB04
CF04
Claims (9)
- 【請求項１】半導体基板上にゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜上にマスク材を形成する工程と、 前記マスク材の第一の所定部分を除去して、第一のゲー
ト電極材により前記第一の所定部分を埋め込み、第一の
ゲート電極を形成する工程と、 前記マスク材の第二の所定部分を除去して、第二のゲー
ト電極材により前記第二の所定部分を埋め込み、第二の
ゲート電極を形成する工程と、 前記第二のゲート電極を第一のマスクで覆って、前記第
一のゲート電極に第一の不純物注入を行った後、前記第
一のマスクを剥離する工程と、 前記第一のゲート電極を第二のマスクで覆って、前記第
二のゲート電極に第二の不純物注入を行った後、前記第
二のマスクを剥離する工程と、前記マスク材を除去する
工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】前記第一及び第二のゲート電極材は、相互
に異なるゲルマニウム濃度を有する多結晶シリコンゲル
マニウム膜であることを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項３】前記第一のゲート電極材は、ゲルマニウム
濃度が約２０atom％の多結晶シリコンゲルマニウム膜で
あり、前記第二のゲート電極材は、ゲルマニウム濃度が
約５０atom％の多結晶シリコンゲルマニウム膜であるこ
とを特徴とする請求項２に記載の半導体装置の製造方
法。 - 【請求項４】半導体基板上にゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜上にマスク材を形成する工程と、 前記マスク材の第一の所定部分を除去して、第一の不純
物注入を導入しながら第一のゲート電極材により前記第
一の所定部分を埋め込み、第一のゲート電極を形成する
工程と、 前記マスク材の第二の所定部分を除去して、第二の不純
物注入を導入しながら第二のゲート電極材により前記第
二の所定部分を埋め込み、第二のゲート電極を形成する
工程と、 前記マスク材を除去する工程と、を備えたことを特徴と
する半導体装置の製造方法。 - 【請求項５】前記第一及び第二のゲート電極材は、多結
晶シリコン膜であることを特徴とする請求項４に記載の
半導体装置の製造方法。 - 【請求項６】前記ゲート絶縁膜上に前記マスク材を形成
する工程は、 前記ゲート絶縁膜上に多結晶シリコン膜を形成する工程
と、 前記多結晶シリコン膜上に前記マスク材を形成する工程
と、を含むことを特徴とする請求項１乃至５のいずれか
に記載の半導体装置の製造方法。 - 【請求項７】前記マスク材を除去する工程の後、 前記多結晶シリコン膜を熱酸化してシリコン酸化膜を形
成する工程をさらに備えたことを特徴とする請求項６に
記載の半導体装置の製造方法。 - 【請求項８】前記第一の不純物注入はヒ素（Ａｓ）又は
リン（Ｐ）であり、前記第二の不純物注入はホウ素
（Ｂ）であることを特徴とする請求項１乃至７のいずれ
かに記載の半導体装置の製造方法。 - 【請求項９】前記マスク材は、シリコン窒化膜であるこ
とを特徴とする請求項１乃至８のいずれかに記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001291971A JP2003100903A (ja) | 2001-09-25 | 2001-09-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001291971A JP2003100903A (ja) | 2001-09-25 | 2001-09-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100903A true JP2003100903A (ja) | 2003-04-04 |
Family
ID=19114020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001291971A Pending JP2003100903A (ja) | 2001-09-25 | 2001-09-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003100903A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191545A (ja) * | 2003-12-05 | 2005-07-14 | Toshiba Corp | 半導体装置 |
| US7913211B2 (en) | 2005-11-01 | 2011-03-22 | Fujitsu Limited | Logic cell configuration processing method and program |
-
2001
- 2001-09-25 JP JP2001291971A patent/JP2003100903A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191545A (ja) * | 2003-12-05 | 2005-07-14 | Toshiba Corp | 半導体装置 |
| US7913211B2 (en) | 2005-11-01 | 2011-03-22 | Fujitsu Limited | Logic cell configuration processing method and program |
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