JP2002134741A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2002134741A JP2002134741A JP2000321206A JP2000321206A JP2002134741A JP 2002134741 A JP2002134741 A JP 2002134741A JP 2000321206 A JP2000321206 A JP 2000321206A JP 2000321206 A JP2000321206 A JP 2000321206A JP 2002134741 A JP2002134741 A JP 2002134741A
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Abstract
(57)【要約】
【課題】 ｎ+ＳｉＧｅの仕事関数を制御できるように
する。 【解決手段】 高濃度に不純物をドープしたシリコンゲ
ルマニウムカーバイド半導体膜をトランジスタのゲート
電極２に用いることにより、Ｐ型及びＮ型のいずれのＭ
ＯＳＦＥＴに於いても、閾値電圧を制御できる。
する。 【解決手段】 高濃度に不純物をドープしたシリコンゲ
ルマニウムカーバイド半導体膜をトランジスタのゲート
電極２に用いることにより、Ｐ型及びＮ型のいずれのＭ
ＯＳＦＥＴに於いても、閾値電圧を制御できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に絶縁ゲート電界効果トランジスタ
を含む半導体装置及びその製造方法に関する。
製造方法に関し、特に絶縁ゲート電界効果トランジスタ
を含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】絶縁ゲート電界効果トランジスタ（ＭＯ
ＳＦＥＴ）の閾値電圧は、解析的に次式（１）〜（３）
で表される。
ＳＦＥＴ）の閾値電圧は、解析的に次式（１）〜（３）
で表される。
【０００３】 Ｖｔｈ＝ΦMS＋（ｑＮAＷ／Ｃi）＋２ψB …（１） ΦMS＝ΦM−ΦS …（２） ψB＝Ｅi−ＥF …（３） ここで、ΦM、ΦS、ΦMSは、それぞれゲート電極の仕事
関数、半導体の仕事関数及びゲート電極と半導体の仕事
関数差である。また、ｑは電荷素量，ＮAはＭＯＳＦＥ
Ｔチャネル中の不純物濃度、Ｗは最大空乏層幅、Ｃiは
ゲート絶縁膜の静電容量を示している。さらにＥi、
ＥF、ψBはそれぞれ半導体のミッドギャップエネルギ
ー、半導体中のフェルミエネルギー、及び両者の差分で
ある。
関数、半導体の仕事関数及びゲート電極と半導体の仕事
関数差である。また、ｑは電荷素量，ＮAはＭＯＳＦＥ
Ｔチャネル中の不純物濃度、Ｗは最大空乏層幅、Ｃiは
ゲート絶縁膜の静電容量を示している。さらにＥi、
ＥF、ψBはそれぞれ半導体のミッドギャップエネルギ
ー、半導体中のフェルミエネルギー、及び両者の差分で
ある。
【０００４】現在、一般的なＭＯＳＦＥＴではゲート電
極として多結晶シリコンに高濃度の不純物をドープした
高導電膜を用い、閾値制御としてはＭＯＳＦＥＴチャネ
ル中の不純物濃度ＮAを変化させる事で制御を行ってい
る。
極として多結晶シリコンに高濃度の不純物をドープした
高導電膜を用い、閾値制御としてはＭＯＳＦＥＴチャネ
ル中の不純物濃度ＮAを変化させる事で制御を行ってい
る。
【０００５】しかし、この様な方法ではスケーリング則
によってＭＯＳＦＥＴの微細化を行っていくと、前記不
純物濃度ＮAをより高濃度化していかねばならず、ＭＯ
ＳＦＥＴチャネル内の移動度の低下、引いてはオン電流
の低下をもたらす。これを防ぐ手段としてゲート電極の
仕事関数ΦMによる閾値制御の様々な研究が為されてい
る。例えば、ゲート電極にＳｉＧｅ膜を用いたものがＴ
ｓｕ−Ｊａｅ Ｋｉｎｇ等によって文献ＩＥＤＭ Ｔｅ
ｃｈ Ｄｉｇ．１９９０（ｐｐ２５３）に報告されてい
る。ここでは、ゲート電極をＳｉＧｅ膜で形成し、Ｓｉ
Ｇｅ膜中のＧｅ濃度を変化させる事でゲート電極と半導
体の仕事関数差ΦMSを制御する事を提案している。従っ
て、前記不純物濃度ＮAを変化させることなく閾値Ｖｔ
ｈを制御出来る。
によってＭＯＳＦＥＴの微細化を行っていくと、前記不
純物濃度ＮAをより高濃度化していかねばならず、ＭＯ
ＳＦＥＴチャネル内の移動度の低下、引いてはオン電流
の低下をもたらす。これを防ぐ手段としてゲート電極の
仕事関数ΦMによる閾値制御の様々な研究が為されてい
る。例えば、ゲート電極にＳｉＧｅ膜を用いたものがＴ
ｓｕ−Ｊａｅ Ｋｉｎｇ等によって文献ＩＥＤＭ Ｔｅ
ｃｈ Ｄｉｇ．１９９０（ｐｐ２５３）に報告されてい
る。ここでは、ゲート電極をＳｉＧｅ膜で形成し、Ｓｉ
Ｇｅ膜中のＧｅ濃度を変化させる事でゲート電極と半導
体の仕事関数差ΦMSを制御する事を提案している。従っ
て、前記不純物濃度ＮAを変化させることなく閾値Ｖｔ
ｈを制御出来る。
【０００６】但し、前記文献中のＦｉｇｕｒｅ９からも
明らかな様にｎ+型多結晶ＳｉＧｅ膜ではｐ+型多結晶Ｓ
ｉＧｅ膜程の効果が得られていない。これは、ＳｉＧｅ
混晶に於いてバンド構造に大きな変化が見られるのは主
に価電子バンドであり、伝導バンドではＧｅ混入による
影響は少ない為である。近年の微細化が進んだＭＯＳＦ
ＥＴには製造上の整合性からＮチャネルにはｎ型多結晶
シリコンゲート、ｐチャネルにはｐ型多結晶シリコンゲ
ートを用いたデュアルゲート構造が主流になって来てい
るが、ゲート電極にＳｉＧｅ膜を用いた場合、前記理由
からＮチャネルではＰチャネル以上の効果が得られない
という問題があった。
明らかな様にｎ+型多結晶ＳｉＧｅ膜ではｐ+型多結晶Ｓ
ｉＧｅ膜程の効果が得られていない。これは、ＳｉＧｅ
混晶に於いてバンド構造に大きな変化が見られるのは主
に価電子バンドであり、伝導バンドではＧｅ混入による
影響は少ない為である。近年の微細化が進んだＭＯＳＦ
ＥＴには製造上の整合性からＮチャネルにはｎ型多結晶
シリコンゲート、ｐチャネルにはｐ型多結晶シリコンゲ
ートを用いたデュアルゲート構造が主流になって来てい
るが、ゲート電極にＳｉＧｅ膜を用いた場合、前記理由
からＮチャネルではＰチャネル以上の効果が得られない
という問題があった。
【０００７】一方、最近の研究により、ＳｉＧｅ混晶に
Ｃ原子を導入することにより、バンドギャップの減少が
引き起こされる事が報告されている（Ａ．Ａ．Ｄｅｍｋ
ｏｖ、ｅｔ．ａｌ，ｐｈｙｓ．Ｒｅｖ．Ｂ４８，２２０
７（１９９３）やＨ．Ｋｕｒａｔａ ｅｔ．ａｌ，Ａｐ
ｐｌ．ｐｈｙ．ｌｅｔｔ． ７５，１５６８（１９９
９））。これらの報告によれば、ＳｉＧｅ膜中にＣ原子
を導入した場合、伝導バンド側においても大きな構造変
化が起こるとされている。この現象を利用してＳｉＧｅ
Ｃ混晶をソース・ドレイン材料に適用し、ｐ+／ｎダイ
オードのリーク電流を抑える半導体装置が提案されてい
る。
Ｃ原子を導入することにより、バンドギャップの減少が
引き起こされる事が報告されている（Ａ．Ａ．Ｄｅｍｋ
ｏｖ、ｅｔ．ａｌ，ｐｈｙｓ．Ｒｅｖ．Ｂ４８，２２０
７（１９９３）やＨ．Ｋｕｒａｔａ ｅｔ．ａｌ，Ａｐ
ｐｌ．ｐｈｙ．ｌｅｔｔ． ７５，１５６８（１９９
９））。これらの報告によれば、ＳｉＧｅ膜中にＣ原子
を導入した場合、伝導バンド側においても大きな構造変
化が起こるとされている。この現象を利用してＳｉＧｅ
Ｃ混晶をソース・ドレイン材料に適用し、ｐ+／ｎダイ
オードのリーク電流を抑える半導体装置が提案されてい
る。
【０００８】
【発明が解決しようとする課題】上述した様にゲート電
極の仕事関数を変化させる事でＭＯＳＦＥＴの閾値制御
を行う試みが為されている。中でもゲート電極材料とし
て多結晶ＳｉＧｅ膜を適用した半導体装置が提案されて
いるが、Ｇｅを混入することによって制御できるのは、
ｐ+ＳｉＧｅの仕事関数（ｗｏｒｋ ｆｕｎｃｔｉｏ
ｎ）であり、ｎ+ＳｉＧｅの仕事関数を制御することは
できない。このため、ｎ+ＳｉＧｅの仕事関数を制御す
る方法の実現が望まれていた。
極の仕事関数を変化させる事でＭＯＳＦＥＴの閾値制御
を行う試みが為されている。中でもゲート電極材料とし
て多結晶ＳｉＧｅ膜を適用した半導体装置が提案されて
いるが、Ｇｅを混入することによって制御できるのは、
ｐ+ＳｉＧｅの仕事関数（ｗｏｒｋ ｆｕｎｃｔｉｏ
ｎ）であり、ｎ+ＳｉＧｅの仕事関数を制御することは
できない。このため、ｎ+ＳｉＧｅの仕事関数を制御す
る方法の実現が望まれていた。
【０００９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はｎ+ＳｉＧｅ
の仕事関数を制御することのできる半導体装置及びその
製造方法を提供することである。
るためになされたものであり、その目的はｎ+ＳｉＧｅ
の仕事関数を制御することのできる半導体装置及びその
製造方法を提供することである。
【００１０】
【課題を解決するための手段】本発明の請求項１による
半導体装置は、半導体基板に形成する絶縁ゲート電界効
果トランジスタ（ＭＯＳＦＥＴ）を含む半導体装置であ
って、ゲート電極としてシリコンゲルマニウムカーバイ
ド（ＳｉＧｅＣ）膜を用いることを特徴とする。
半導体装置は、半導体基板に形成する絶縁ゲート電界効
果トランジスタ（ＭＯＳＦＥＴ）を含む半導体装置であ
って、ゲート電極としてシリコンゲルマニウムカーバイ
ド（ＳｉＧｅＣ）膜を用いることを特徴とする。
【００１１】本発明の請求項２による半導体装置は、請
求項１記載のシリコンゲルマニウムカーバイド膜は、単
結晶膜或いは多結晶膜或いは非晶質（アモルファス）膜
の何れかであることを特徴とする。
求項１記載のシリコンゲルマニウムカーバイド膜は、単
結晶膜或いは多結晶膜或いは非晶質（アモルファス）膜
の何れかであることを特徴とする。
【００１２】本発明の請求項３による半導体装置は、請
求項１または２記載のシリコンゲルマニウムカーバイド
膜に於いて、Ｐ型或いはＮ型の何れかの不純物が当該シ
リコンゲルマニウムカーバイド膜中に導入されているこ
とを特徴とする。
求項１または２記載のシリコンゲルマニウムカーバイド
膜に於いて、Ｐ型或いはＮ型の何れかの不純物が当該シ
リコンゲルマニウムカーバイド膜中に導入されているこ
とを特徴とする。
【００１３】本発明の請求項４による半導体装置は、請
求項１記載のゲート電極が、請求項１乃至３記載のシリ
コンゲルマニウムカーバイド膜と低抵抗導電膜とを含む
２層以上の多層構造となっていることを特徴とする。
求項１記載のゲート電極が、請求項１乃至３記載のシリ
コンゲルマニウムカーバイド膜と低抵抗導電膜とを含む
２層以上の多層構造となっていることを特徴とする。
【００１４】本発明の請求項５による半導体装置は、請
求項４記載の低抵抗導電膜は、遷移金属或いは遷移金属
シリサイド或いは遷移金属窒化膜、またはそれらの組み
合わせであることを特徴とする。
求項４記載の低抵抗導電膜は、遷移金属或いは遷移金属
シリサイド或いは遷移金属窒化膜、またはそれらの組み
合わせであることを特徴とする。
【００１５】本発明の請求項６による半導体装置は、請
求項１記載の半導体基板は、当該半導体基板中に埋め込
み絶縁膜を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）構造となっていることを特徴とする。
求項１記載の半導体基板は、当該半導体基板中に埋め込
み絶縁膜を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）構造となっていることを特徴とする。
【００１６】本発明の請求項７による半導体装置の製造
方法は、請求項１乃至６の何れかに記載の半導体装置の
製造方法において、半導体基板上にゲート絶縁膜を形成
する工程の後、シリコンゲルマニウム膜を形成する工程
と、当該シリコンゲルマニウム膜に於いて所望の仕事関
数値を得るために必要量のカーボン（Ｃ）を打ち込む工
程、とを含むことを特徴とする。
方法は、請求項１乃至６の何れかに記載の半導体装置の
製造方法において、半導体基板上にゲート絶縁膜を形成
する工程の後、シリコンゲルマニウム膜を形成する工程
と、当該シリコンゲルマニウム膜に於いて所望の仕事関
数値を得るために必要量のカーボン（Ｃ）を打ち込む工
程、とを含むことを特徴とする。
【００１７】本発明の請求項８による半導体装置の製造
方法は、請求項１乃至６の何れかに記載の半導体装置の
製造方法において、半導体基板上にゲート絶縁膜を形成
する工程の後、当該ゲート絶縁膜上に直接シリコンゲル
マニウムカーバイド膜を堆積する工程、を含むことを特
徴とする。
方法は、請求項１乃至６の何れかに記載の半導体装置の
製造方法において、半導体基板上にゲート絶縁膜を形成
する工程の後、当該ゲート絶縁膜上に直接シリコンゲル
マニウムカーバイド膜を堆積する工程、を含むことを特
徴とする。
【００１８】要するに、ＭＯＳＦＥＴのゲート電極を、
シリコンゲルマニウムカーバイド（ＳｉＧｅＣ）膜を含
む材質で構成することにより、ｐＭＯＳＦＥＴのみなら
ず、ｎＭＯＳＦＥＴについて閾値電圧を制御するのであ
る。
シリコンゲルマニウムカーバイド（ＳｉＧｅＣ）膜を含
む材質で構成することにより、ｐＭＯＳＦＥＴのみなら
ず、ｎＭＯＳＦＥＴについて閾値電圧を制御するのであ
る。
【００１９】
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態について説明する。なお、以下の説明において
参照する各図では、他の図と同等部分は同一符号によっ
て示されている。
施の形態について説明する。なお、以下の説明において
参照する各図では、他の図と同等部分は同一符号によっ
て示されている。
【００２０】図１は本発明による半導体装置の実施の一
形態を示す構成図である。同図に示されているように、
本実施形態による半導体装置１は、素子分離層１４の間
に形成されたＭＯＳＦＥＴ１を含んで構成されている。
このＭＯＳＦＥＴ１は、ソース及びドレイン領域１５の
上に形成されたゲート電極２を有している。なお、図中
の１６は低濃度不純物拡散領域、１１は低抵抗導電膜で
ある。
形態を示す構成図である。同図に示されているように、
本実施形態による半導体装置１は、素子分離層１４の間
に形成されたＭＯＳＦＥＴ１を含んで構成されている。
このＭＯＳＦＥＴ１は、ソース及びドレイン領域１５の
上に形成されたゲート電極２を有している。なお、図中
の１６は低濃度不純物拡散領域、１１は低抵抗導電膜で
ある。
【００２１】そして、ゲート電極２はシリコンゲルマニ
ウムカーバイド（ＳｉＧｅＣ）領域１３を含んで構成さ
れている。また、ゲート電極２は、シリコンゲルマニウ
ムカーバイド領域１３他に、シリコン領域１２及びシリ
サイド等による低抵抗導電膜１１をも含み、多層構造に
なっている。なお、本明細書の請求項１と請求項４との
関係から分かるように、請求項１において、「ゲート電
極」は必ずしもシリコンゲルマニウムカーバイド膜のみ
からなることを意味していない。また、シリコンゲルマ
ニウム領域１２及びシリコンゲルマニウムカーバイド領
域１３については、ｎチャネルＭＯＳＦＥＴではｎ型の
不純物、ｐチャネルＭＯＳＦＥＴではｐ型の不純物にて
深くドープされている。
ウムカーバイド（ＳｉＧｅＣ）領域１３を含んで構成さ
れている。また、ゲート電極２は、シリコンゲルマニウ
ムカーバイド領域１３他に、シリコン領域１２及びシリ
サイド等による低抵抗導電膜１１をも含み、多層構造に
なっている。なお、本明細書の請求項１と請求項４との
関係から分かるように、請求項１において、「ゲート電
極」は必ずしもシリコンゲルマニウムカーバイド膜のみ
からなることを意味していない。また、シリコンゲルマ
ニウム領域１２及びシリコンゲルマニウムカーバイド領
域１３については、ｎチャネルＭＯＳＦＥＴではｎ型の
不純物、ｐチャネルＭＯＳＦＥＴではｐ型の不純物にて
深くドープされている。
【００２２】ここで、ＳｉＧｅＣは、Ｃ原子の混入によ
り、伝導バンド側の構造が変化する可能性が指摘されて
いる。このことは文献ｐｈｙｓ．Ｒｅｖ．Ｂ６０，１３
５４７（１９９９）等に記載されている。したがって、
ゲート電極材料としてＳｉＧｅＣを用いることで、ｎ+
電極の仕事関数を制御できると考えられる。
り、伝導バンド側の構造が変化する可能性が指摘されて
いる。このことは文献ｐｈｙｓ．Ｒｅｖ．Ｂ６０，１３
５４７（１９９９）等に記載されている。したがって、
ゲート電極材料としてＳｉＧｅＣを用いることで、ｎ+
電極の仕事関数を制御できると考えられる。
【００２３】図２には、ゲート電極材料のバンドダイア
グラムが示されている。同図においては、ゲート電極の
材料にシリコン（Ｓｉ）を採用した場合、シリコンにゲ
ルマニウム（Ｇｅ）を混入した場合、さらにカーバイド
（Ｃ）を混入した場合、における仕事関数の推移が示さ
れている。同図を参照すると、バンド幅が１．１２ｅＶ
であるシリコンに、ゲルマニウムを混入したことでバン
ド幅が狭くなり、さらにカーバイドを混入することによ
ってバンド幅をより狭くすることができる。なお、Ｓｉ
（１−ｘ−ｙ）Ｇｅ（ｘ）Ｃ（ｙ）とした場合、ｙ＝０
〜０．１０程度が望ましい。
グラムが示されている。同図においては、ゲート電極の
材料にシリコン（Ｓｉ）を採用した場合、シリコンにゲ
ルマニウム（Ｇｅ）を混入した場合、さらにカーバイド
（Ｃ）を混入した場合、における仕事関数の推移が示さ
れている。同図を参照すると、バンド幅が１．１２ｅＶ
であるシリコンに、ゲルマニウムを混入したことでバン
ド幅が狭くなり、さらにカーバイドを混入することによ
ってバンド幅をより狭くすることができる。なお、Ｓｉ
（１−ｘ−ｙ）Ｇｅ（ｘ）Ｃ（ｙ）とした場合、ｙ＝０
〜０．１０程度が望ましい。
【００２４】次に、図１に示されている半導体装置の製
造方法の一例について図３を参照して説明する。同図
（ａ）〜（ｆ）には、図１に示されている半導体装置の
製造方法の一例を示す工程が示されている。同図に示さ
れている製造方法では、まず、同図（ａ）に示されてい
るように、素子分離層１４を設けた後、イオン打込みに
よってＰ+領域を形成し、ゲート絶縁膜３１を形成す
る。次に、同図（ｂ）に示されているように、ＳｉＧｅ
合金を堆積させ、イオン打込み法によってカーボン（Ｃ
+）を打込む。これにより、ＳｉＧｅＣの領域１３が形
成される。この状態の断面が同図（ｂ’）に示されてい
る。なお、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄ
ｅｐｏｓｉｔｉｏｎ）法によってＳｉＧｅＣ多結晶を堆
積し、ＳｉＧｅＣ領域１３を形成しても良い。
造方法の一例について図３を参照して説明する。同図
（ａ）〜（ｆ）には、図１に示されている半導体装置の
製造方法の一例を示す工程が示されている。同図に示さ
れている製造方法では、まず、同図（ａ）に示されてい
るように、素子分離層１４を設けた後、イオン打込みに
よってＰ+領域を形成し、ゲート絶縁膜３１を形成す
る。次に、同図（ｂ）に示されているように、ＳｉＧｅ
合金を堆積させ、イオン打込み法によってカーボン（Ｃ
+）を打込む。これにより、ＳｉＧｅＣの領域１３が形
成される。この状態の断面が同図（ｂ’）に示されてい
る。なお、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄ
ｅｐｏｓｉｔｉｏｎ）法によってＳｉＧｅＣ多結晶を堆
積し、ＳｉＧｅＣ領域１３を形成しても良い。
【００２５】さらに、同図（ｃ）に示されているよう
に、ｐ−Ｓｉの領域１２を堆積させた後、ゲート電極の
パターニングを行う。そして、同図（ｄ）に示されてい
るように、低濃度不純物拡散領域（ｅｘｔｅｎｔｉｏ
ｎ）１６、側壁酸化膜（ｓｉｄｅｗａｌｌ）、ソース及
びドレイン領域１５を形成する。
に、ｐ−Ｓｉの領域１２を堆積させた後、ゲート電極の
パターニングを行う。そして、同図（ｄ）に示されてい
るように、低濃度不純物拡散領域（ｅｘｔｅｎｔｉｏ
ｎ）１６、側壁酸化膜（ｓｉｄｅｗａｌｌ）、ソース及
びドレイン領域１５を形成する。
【００２６】同図（ｅ）に示されているように、セルフ
・アラインド・シリサイド（ｓｅｌｆ−ａｌｉｇｎｅｄ
ｓｉｌｉｃｉｄｅ）すなわちサリサイド３２を形成す
る。最後に、同図（ｆ）に示されているように、層間絶
縁膜１７、金属配線１８を形成する。
・アラインド・シリサイド（ｓｅｌｆ−ａｌｉｇｎｅｄ
ｓｉｌｉｃｉｄｅ）すなわちサリサイド３２を形成す
る。最後に、同図（ｆ）に示されているように、層間絶
縁膜１７、金属配線１８を形成する。
【００２７】つまり、本実施形態においては、ゲート絶
縁膜を形成し、この後に多結晶シリコンゲルマニウム膜
を形成し、さらに所望の仕事関数を得るために必要な量
のカーボンを打込むことにより、上記のゲート電極を形
成しているのである。
縁膜を形成し、この後に多結晶シリコンゲルマニウム膜
を形成し、さらに所望の仕事関数を得るために必要な量
のカーボンを打込むことにより、上記のゲート電極を形
成しているのである。
【００２８】このように、ゲート電極にＳｉＧｅＣを採
用した半導体装置においては、ｐＭＯＳＦＥＴ及びｎＭ
ＯＳＦＥＴのいずれについても、閾値電圧を制御するこ
とができる。このことについて図４を参照して説明す
る。
用した半導体装置においては、ｐＭＯＳＦＥＴ及びｎＭ
ＯＳＦＥＴのいずれについても、閾値電圧を制御するこ
とができる。このことについて図４を参照して説明す
る。
【００２９】同図を参照すると、ＭＯＳトランジスタの
ゲート電極にＳｉＧｅを用いた場合、ｐチャンネルＭＯ
Ｓトランジスタ（ｐＭＯＳＦＥＴ）の閾値電圧Ｖｔｈは
実線Ｊ１で示されているようにＧｅの割合に応じて変化
する。一方、同じくゲート電極にＳｉＧｅを用いた場
合、ｎチャンネルＭＯＳトランジスタ（ｎＭＯＳＦＥ
Ｔ）の閾値電圧Ｖｔｈは破線Ｈ１で示されているように
Ｇｅの割合が変化しても変化しない。
ゲート電極にＳｉＧｅを用いた場合、ｐチャンネルＭＯ
Ｓトランジスタ（ｐＭＯＳＦＥＴ）の閾値電圧Ｖｔｈは
実線Ｊ１で示されているようにＧｅの割合に応じて変化
する。一方、同じくゲート電極にＳｉＧｅを用いた場
合、ｎチャンネルＭＯＳトランジスタ（ｎＭＯＳＦＥ
Ｔ）の閾値電圧Ｖｔｈは破線Ｈ１で示されているように
Ｇｅの割合が変化しても変化しない。
【００３０】そこで、本発明においては、イオン打込み
法によって、所望の仕事関数を得るのに必要なカーボン
を打込むことにより、ゲート電極を形成する。ゲート電
極に微量なＣ（０〜１０％程度）を混入したＳｉＧｅＣ
を用いた場合は、ｎＭＯＳＦＥＴの閾値電圧Ｖｔｈも実
線Ｊ２で示されているようにＧｅの割合に応じて変化す
る。
法によって、所望の仕事関数を得るのに必要なカーボン
を打込むことにより、ゲート電極を形成する。ゲート電
極に微量なＣ（０〜１０％程度）を混入したＳｉＧｅＣ
を用いた場合は、ｎＭＯＳＦＥＴの閾値電圧Ｖｔｈも実
線Ｊ２で示されているようにＧｅの割合に応じて変化す
る。
【００３１】つまり、ＳｉＧｅ電極を用いた場合はｐＭ
ＯＳＦＥＴの閾値電圧を制御できたが、ｎＭＯＳＦＥＴ
の閾値電圧を制御することはできなかった。これに対
し、ＳｉＧｅＣ電極を用いることで、ｐＭＯＳＦＥＴの
みならず、ｎＭＯＳＦＥＴについても閾値電圧を制御す
ることができる。
ＯＳＦＥＴの閾値電圧を制御できたが、ｎＭＯＳＦＥＴ
の閾値電圧を制御することはできなかった。これに対
し、ＳｉＧｅＣ電極を用いることで、ｐＭＯＳＦＥＴの
みならず、ｎＭＯＳＦＥＴについても閾値電圧を制御す
ることができる。
【００３２】以上のように、ゲート電極の仕事関数を用
いて閾値電圧Ｖｔｈを制御できるので、ＭＯＳＦＥＴチ
ャネルの不純物濃度を低減することができる。これによ
り、ＭＯＳＦＥＴチャネル内の移動度、及びオン電流を
向上させることができる。特に、ＳＯＩ（ｓｉｌｉｃｏ
ｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造のＭＯＳＦＥＴに
おいてメリットが大きい。
いて閾値電圧Ｖｔｈを制御できるので、ＭＯＳＦＥＴチ
ャネルの不純物濃度を低減することができる。これによ
り、ＭＯＳＦＥＴチャネル内の移動度、及びオン電流を
向上させることができる。特に、ＳＯＩ（ｓｉｌｉｃｏ
ｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造のＭＯＳＦＥＴに
おいてメリットが大きい。
【００３３】
【発明の効果】以上説明したように本発明は、高濃度に
不純物をドープしたシリコンゲルマニウムカーバイド半
導体膜をトランジスタのゲート電極に用いることによ
り、閾値電圧を制御でき、ＭＯＳＦＥＴチャネル内の不
純物を低減することができるという効果がある。また、
シリコンゲルマニウムカーバイドを用いることにより、
Ｐ型及びＮ型のいずれのＭＯＳＦＥＴに於いても、閾値
電圧を制御できるという効果がある。
不純物をドープしたシリコンゲルマニウムカーバイド半
導体膜をトランジスタのゲート電極に用いることによ
り、閾値電圧を制御でき、ＭＯＳＦＥＴチャネル内の不
純物を低減することができるという効果がある。また、
シリコンゲルマニウムカーバイドを用いることにより、
Ｐ型及びＮ型のいずれのＭＯＳＦＥＴに於いても、閾値
電圧を制御できるという効果がある。
【図１】本発明による半導体装置の実施の一形態を示す
構成図である。
構成図である。
【図２】ゲート電極材料のバンドダイアグラムである。
【図３】図１に示されている半導体装置の製造方法の一
例を示す工程図である。
例を示す工程図である。
【図４】ゲルマニウムの割合に対する閾値電圧の変化を
示す図である。
示す図である。
１ 半導体装置 ２ ゲート電極 １１ 低抵抗導電膜 １２ シリコン領域 １３ シリコンゲルマニウムカーバイド領域 １４ 素子分離層 １５ ソース及びドレイン領域 １６ 低濃度不純物拡散領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１７Ｌ Ｆターム(参考） 4M104 AA09 BB01 BB39 CC01 DD02 DD43 DD55 DD82 DD84 FF14 GG09 GG10 GG14 5F040 DC01 EB12 EC02 EC04 EF02 EH02 EH07 EK05 FA05 FB02 FC11 FC15 5F048 AC03 BA01 BA16 BB04 BB06 BB07 BB08 BB13 BB15 BC06 BF06 BG14 DA25 5F110 AA08 CC02 DD05 EE01 EE02 EE05 EE08 EE12 EE14 EE32 EE48 GG02 GG12 HK05 HK40 HM15 NN02
Claims (8)
- 【請求項１】 半導体基板に形成する絶縁ゲート電界効
果トランジスタ（ＭＯＳＦＥＴ）を含む半導体装置であ
って、ゲート電極としてシリコンゲルマニウムカーバイ
ド（ＳｉＧｅＣ）膜を用いることを特徴とする半導体装
置。 - 【請求項２】 請求項１記載のシリコンゲルマニウムカ
ーバイド膜は、単結晶膜或いは多結晶膜或いは非晶質
（アモルファス）膜の何れかであることを特徴とする半
導体装置。 - 【請求項３】 請求項１または２記載のシリコンゲルマ
ニウムカーバイド膜に於いて、Ｐ型或いはＮ型の何れか
の不純物が当該シリコンゲルマニウムカーバイド膜中に
導入されていることを特徴とする半導体装置。 - 【請求項４】 請求項１記載のゲート電極が、請求項１
乃至３記載のシリコンゲルマニウムカーバイド膜と低抵
抗導電膜とを含む２層以上の多層構造となっていること
を特徴とする半導体装置。 - 【請求項５】 請求項４記載の低抵抗導電膜は、遷移金
属或いは遷移金属シリサイド或いは遷移金属窒化膜、ま
たはそれらの組み合わせであることを特徴とする半導体
装置。 - 【請求項６】 請求項１記載の半導体基板は、当該半導
体基板中に埋め込み絶縁膜を有するＳＯＩ（Ｓｉｌｉｃ
ｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造となっているこ
とを特徴とする半導体装置。 - 【請求項７】 請求項１乃至６の何れかに記載の半導体
装置の製造方法において、半導体基板上にゲート絶縁膜
を形成する工程の後、シリコンゲルマニウム膜を形成す
る工程と、当該シリコンゲルマニウム膜に於いて所望の
仕事関数値を得るために必要量のカーボン（Ｃ）を打ち
込む工程、とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項８】 請求項１乃至６の何れかに記載の半導体
装置の製造方法において、半導体基板上にゲート絶縁膜
を形成する工程の後、当該ゲート絶縁膜上に直接シリコ
ンゲルマニウムカーバイド膜を堆積する工程、を含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000321206A JP2002134741A (ja) | 2000-10-20 | 2000-10-20 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000321206A JP2002134741A (ja) | 2000-10-20 | 2000-10-20 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002134741A true JP2002134741A (ja) | 2002-05-10 |
Family
ID=18799375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000321206A Withdrawn JP2002134741A (ja) | 2000-10-20 | 2000-10-20 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002134741A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191545A (ja) * | 2003-12-05 | 2005-07-14 | Toshiba Corp | 半導体装置 |
| US7009279B2 (en) | 2003-05-12 | 2006-03-07 | Hitachi, Ltd. | Semiconductor device configured for suppressed germanium diffusion from a germanium-doped regions and a method for fabrication thereof |
| JP2007534136A (ja) * | 2003-07-25 | 2007-11-22 | フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング | 接点の製作方法とその接点を持つ電子部品 |
| JP2008511169A (ja) * | 2004-08-24 | 2008-04-10 | フリースケール セミコンダクター インコーポレイテッド | 非対称半導体装置の性能を向上させる方法及び装置 |
| JP2012235143A (ja) * | 2004-12-01 | 2012-11-29 | Samsung Electronics Co Ltd | 二重仕事関数金属ゲート構造体及びその製造方法 |
-
2000
- 2000-10-20 JP JP2000321206A patent/JP2002134741A/ja not_active Withdrawn
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