JP2008511169A - 非対称半導体装置の性能を向上させる方法及び装置 - Google Patents

非対称半導体装置の性能を向上させる方法及び装置 Download PDF

Info

Publication number
JP2008511169A
JP2008511169A JP2007529858A JP2007529858A JP2008511169A JP 2008511169 A JP2008511169 A JP 2008511169A JP 2007529858 A JP2007529858 A JP 2007529858A JP 2007529858 A JP2007529858 A JP 2007529858A JP 2008511169 A JP2008511169 A JP 2008511169A
Authority
JP
Japan
Prior art keywords
region
semiconductor device
semiconductor
current
alloy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007529858A
Other languages
English (en)
Other versions
JP2008511169A5 (ja
Inventor
ケイ． オーロースキー、マリウス
エイチ． アダムス、ヴァンス
リュウ、チュンーリ
エイ． ウィンステッド、ブライアン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of JP2008511169A publication Critical patent/JP2008511169A/ja
Publication of JP2008511169A5 publication Critical patent/JP2008511169A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

半導体デバイスの性能が向上する方法及び装置が提供される。一実施形態において、第１の電流領域（６４、７６、２３）、チャンネル領域及び第２の電流領域（７５、３３、６６）が互いに隣接している。第２の電流領域（７５、３３、６６）は、第１の電流領域（６４、７６、２３）における第１の元素の含有量より大きい合金の第１の元素の含有量を有し、第２の電流領域（７５、３３、６６）は、チャンネル領域における第１の元素の含有量より大きい第１の元素の含有量を有している。さらに、合金は第２の元素を含み、第１の元素は第１の価電子数を有し、第２の元素は第２の価電子数を有している。さらに、第１の価電子数及び第２の価電子数の合計は８である。

Description

本発明は、半導体装置に係り、詳しくは、性能が向上した非対称半導体装置に関する。
半導体デバイスの製造では、シリコンが、最も一般的な半導体材料として選択されてきた。トランジスタの性能は、各種プロセスの改良によって定期的に高められてきた。改良の一つとして、移動性の向上のため、シリコン内の応力を変えることが行われてきた。それらの技術の中に、シリコン以外に他の材料を用いることで、応力を発生させ、結果的に移動性を向上させるものがある。例えば、ゲルマニウムを添加したシリコン層からは、圧縮応力の存在するシリコン・ゲルマニウム層が得られる。そうした圧縮応力の存在するシリコン・ゲルマニウム層は、Ｐ型トランジスタ用のキャリアの移動性を向上させるのに有用である。同様に、引っ張り応力を生じさせる方法を見出すことは、Ｎ型トランジスタ用のキャリアの移動性を向上させるのに有用である。単軸の引っ張り応力又は圧縮応力を対称に得るために多くの方法が開発されてきた。
しかしながら、単軸応力を対称に得ることは、電子輸送デバイスでの電子輸送を妨害して、デバイス性能に不利となるエネルギーバンドの空間的変動をもたらす。従って、エネルギーバンドの空間的変動が電子輸送を促進することで、性能の向上を図ることのできる改良されたデバイスが要求されている。
以下、本発明を、例を挙げて説明するが、本発明は、添付の図面によって限定されるものではない。図中、同様の参照符号は、同様の構成要素を示す。
図中の構成要素は、簡潔性及び明瞭性を期して示され、必ずしも、実寸に従って図示されていないことは、当業者にとって、明らかである。例えば、図中の一部の構成要素の寸法は、本発明の実施形態の理解を深めるため、他の構成要素と比較して誇張されている。
一態様において、半導体デバイスは、非対称なソース領域及びドレイン領域を有している。その場合、非対称なソース領域及びドレイン領域の応力によって、電子輸送を促進するエネルギーバンドの空間的変動がもたらされる。このことは、図面及び下記の説明を参照することで理解される。
図１に示す半導体構造５０は、絶縁層５２、絶縁層５２上の半導体層５４、半導体層５４を囲む溝分離部５６、半導体層５４上のゲート誘電体６２（ゲート絶縁体６２とも称する）、ゲート誘電体６２上のゲート５８（制御電極５８とも称する）、ゲート５８を囲む側壁スペーサ６０、ゲート５８の一方の側の半導体層５４内のソース領域６４（ソース領域６４は、側壁スペーサ６０下に延在する延長領域と、半導体層５４中に延長領域よりも深く延在している深部埋め込み領域とを含む）、ゲート５８の他方の側の半導体層５４内のドレイン領域６６（ドレイン領域６６は、側壁スペーサ６０下に延在する延長領域と、半導体層５４中に延長領域よりも深く延在する深部埋め込み領域とを含む）を備えている。
留意すべき点として、従来の材料及び処理技術を用いて、図１に示すプロセス処理の段階まで半導体構造５０を形成することができる。さらに留意すべき点として、ゲート５８は、何らかの材料又は積層材料からなるあらゆる種類のトランジスタゲートであってもよい。図示の実施形態では、半導体層５４は、絶縁体上半導体（ＳＯＩ）基板の一部である。別の実施形態では、半導体層５４は、絶縁層５２が存在しないバルク半導体基板の一部である。一実施形態において、半導体層５４は、例えばシリコン等の第１の要素からなる。
図２は、ドレイン領域６６の部分を貫通して半導体層５４の内部までエッチングすることで、ゲート５８の一方の側に凹部７０を形成した後の半導体構造５０を示す。そのエッチングによって、スペーサ６０及びゲート５８の下部にドレイン領域６６の一部を残存している。
図３は、半導体充填材７４により凹部７０を充填した後の半導体構造５０を示す。一実施形態では、半導体充填材７４は、エピタキシャル成長することから、半導体層５４と同じ結晶構造を有している。一実施形態において、半導体充填材７４の材料として、少なくとも２種類の元素の合金が挙げられる。さらに留意すべき点として、その合金は、半導体層５４の格子定数とは異なる格子定数を有する少なくとも１種類の元素を含む。さらに留意すべき点として、一実施形態において、その合金は、半導体層５４内の元素と同じである少なくとも１種類の元素を含む。その合金は、例えば、シリコン・炭素、シリコン・ゲルマニウム及びシリコン・ゲルマニウム・炭素である。従って、その合金は、第１の元素（例：シリコン）、第２の元素（例えば炭素又はゲルマニウム）を含み、第３の元素（例：ゲルマニウム又は炭素）又はそれ以上を含む。第１の元素及び第２の元素は、いずれも原子価数を含む。例えば、シリコン、炭素及びゲルマニウムは、それぞれ原子価数４を有している。第１の元素及び第２の元素の原子価数の合計は８である。一実施形態において、合金は、シリコン・ゲルマニウム・炭素である。第１の元素は、シリコン、ゲルマニウム又は炭素のいずれかであり、第２の元素は、残りの２種類の元素のうちの一つである。この実施形態において、３種類の各元素は原子価数４を有するため、第１及び第２の元素の原子価数の合計は８となる。
例えば、半導体層５４がシリコンである実施形態では、半導体充填材７４は、半導体構造５０がＰ型デバイス（即ち、ＰＭＯＳデバイス）である場合、シリコン（半導体層５４の元素と同じ）及びゲルマニウム（半導体層５４の元素と異なる格子定数を有する）の合金であり、或いは、半導体構造５０がＮ型デバイス（即ち、ＮＭＯＳデバイス）である場合、シリコン（半導体層５４の元素と同じ）及び炭素（半導体層５４の元素と異なる格子定数を有する）の合金である。しかしながら、留意すべき点として、各合金に別の元素を用いることもできる。例えば、式Ｓｉ１−ｘ−ｙＧｅｘＣｙを有するシリコン・ゲルマニウム・炭素合金を、ＰＭＯＳ又はＮＭＯＳに用いてもよい。一実施形態において、ｘは、１０ｙに等しい。ｘが１０ｙより大きい場合、シリコン・ゲルマニウム・炭素は、シリコン・ゲルマニウムにより近い格子を有し（例えばＰＭＯＳデバイスの場合）、ｘが１０ｙ未満である場合、シリコン・ゲルマニウム・炭素は、シリコン・炭素により近い格子を有する（例えばＮＭＯＳデバイスの場合）。ゲルマニウム含有量が増えると圧縮応力は大きくなり、炭素含有量が増えると引っ張り応力は大きくなる。
図３の実施形態では、ゲート誘電体６２下の半導体層５４内のチャンネル領域は、半導体充填材７４の合金のうちの一つの元素（例えばシリコンなど）を含むが、半導体充填材７４の合金の他の元素を実質的に含まない。例えば、半導体層５４がシリコンである上記の例では、チャンネル領域は、Ｐ型の場合にゲルマニウムを実質的に含まず、Ｎ型の場合に炭素を実質的に含まない。一実施形態において、実質的に含まないとは、格子密度が０．１％未満であることを指す。
図３についてさらに説明すると、半導体充填材７４は、その場でドープされるか、埋込によりドープされることにより、ドレイン領域７５（半導体充填材７４内の領域６６及び深部ドレイン領域の残存部分に対応する延長領域を有する）になる。留意すべき点として、ソース領域６４及びドレイン領域７５は、電流領域としてそれぞれ称される。ゲート誘電体６２下におけるソース領域６４とドレイン領域７５との間の領域は、チャンネル領域と称される。従って、チャンネル領域は、ソース領域６４及びドレイン領域７５の少なくとも一部に水平方向に隣接している。さらに留意すべき点として、例示の実施形態では、チャンネル領域は、第１の面と第２の面を有し、第２の面は、第１の面と横方向に対向している。例示の実施形態では、ソース領域６４の少なくとも一部は半導体層５４内に存在し、チャンネル領域の第１の面と横方向に隣接し、ドレイン領域７５の少なくとも一部が半導体層５４内に存在し、チャンネル領域の第２の面と横方向に隣接している。従って、留意すべき点として、一実施形態では、半導体構造５０は水平デバイスと称される。
半導体層５４と異なる格子定数を有する元素を有する合金の使用により、圧縮応力又は引っ張り応力が加えられたチャンネル領域が生じ、それにより、キャリア移動度が向上する。非対称なソース領域及びドレイン領域により導入される応力によって生じるエネルギーバンドも、電子輸送を促進するエネルギーバンドをもたらす。例えば、ＰＭＯＳの場合、ＳｉＧｅ等の合金の使用により、圧縮応力が加えられたチャンネル領域が形成され、それにより、ホール移動度が向上する。さらに、半導体構造５０のソース領域及びドレイン領域が（半導体充填材７４により）非対称であることから、得られる価電子バンドの勾配によってホール輸送が促進される。図８には、半導体充填材７４にＳｉＧｅを用いるＰＭＯＳデバイスについて、例えば、価電子バンド勾配Ｅｖ８０が図示されている。留意すべき点として、デバイスのソース８４では、Ｅｖ８０が開始準位で始まり、デバイスのチャンネル領域８６の全体を通じて上昇し（真空準位について）、デバイスのドレイン８８では、開始準位より高い準位で終了する。従って、チャンネル領域８６内の価電子バンドの勾配により、（デバイスのソースからドレインへのＳｉからＳｉＧｅへの変化のため）ホール輸送が促進されて、デバイスの性能が向上する。留意すべき点として、対称なソース領域及びドレイン領域を用いて（対称ＳｉＧｅソース領域及びドレイン領域等）チャンネル領域に応力を加える場合、ホール移動度が向上する。しかしながら、チャンネル領域のソース面で得られるエネルギーバンドの勾配はホール輸送を妨害する虞があり、デバイスの性能に悪影響を及ぼす虞がある。
ＮＭＯＳの場合、ＳｉＣ等の合金の使用により、引っ張り応力が加えられたチャンネル領域が得られ、それにより、電子移動度が向上する。さらに、半導体構造５０のソース領域及びドレイン領域が（半導体充填材７４のため）非対称であることから、得られる導電バンドの勾配により電子輸送が促進される。図８には、半導体充填材７４にＳｉＣを用いるＮＭＯＳデバイスについて、導電バンドの勾配Ｅｃ８２の例が図示されている。留意すべき点として、デバイスのソース８４では、Ｅｃ８２が開始準位で始まり、デバイスのチャンネル領域８６を通じて低下し（真空準位について）、デバイスのドレイン８８では、開始準位より低い準位で終了する。従って、チャンネル領域８６内の導電バンドの勾配により、（デバイスのソースからドレインへのＳｉからＳｉＧｅへの変化のため）、電子輸送が促進されて、デバイスの性能が向上する。留意すべき点として、対称ソース及びドレイン領域を用いて（対称ＳｉＣソース領域及びドレイン領域等）チャンネル領域に応力を加える場合、電子移動度が向上する。しかしながら、チャンネル領域のソース面で生じる導電バンドの勾配が電子輸送を妨害する虞があり、デバイスの性能に悪影響を及ぼす虞がある。
図４は、高いソース及びドレイン（高ソース及びドレインとも称される）が形成された図３と類似の別の実施形態を示す。図４の半導体充填材７４によって高ドレイン領域７５が得られ、ソース領域６４を有する高い部分７６によって高ソース領域が得られる。半導体充填材７４のための上記の説明は、この実施形態にも該当する。一実施形態において、高い部分７６は、ソース領域６４と同じ材料からなる。しかしながら、別の実施形態では、高い部分７６は、半導体充填材７４と同じ材料からなる。この場合、シート抵抗も向上する。例えば、ＰＭＯＳの場合、高い部分７６は、ＳｉＧｅである。高い部分７６が半導体層５４上に存在し、内部には存在しないとの理由から、チャンネル領域に極小さな応力が生じ、それにより、図８に示すような価電子バンドの勾配を可能にする。この場合、高い部分７６にＳｉＧｅを使用することで、シート抵抗が低下し、半導体構造５０の性能が更に向上する。さらに留意すべき点として、ソース領域６４及び高い部分７６は共に電流領域と称され、また、高ドレイン領域７５も電流領域と称される。ゲート誘電体６２下においてソース領域６４とドレイン領域７５との間の領域は、チャンネル領域と称される。従って、チャンネル領域は、ソース領域６４及びドレイン領域７５の少なくとも一部と水平方向に隣接している。
図５〜図７は、本発明の別の実施形態による半導体構造１０を示す。図５に示す半導体構造１０は、絶縁層１２、絶縁層１２上の半導体層１４、絶縁層１２上に設けられ半導体層１４を囲む溝分離部１６、半導体層１４上の半導体層１８、半導体層１８上のゲート誘電体２０（ゲート絶縁体２０とも称される）、ゲート誘電体２０の上のゲート２２（制御電極２２とも称される）、ゲート２２周囲の側壁スペーサ２４、ゲート２２の一方の側にソース領域２３（ソース領域２３は、側壁スペーサ２４下に延在する延長領域と、半導体層１４中に延長領域よりも深く延在している深部埋め込み領域とを含む）及びゲート２２の他方の側にドレイン領域２５（ソース領域２５は、側壁スペーサ２４下に延在する延長領域と、半導体層１４中に延長領域よりも深く延在する深部埋め込み領域とを含む）を備えている。半導体層１８は、半導体層１４上でエピタキシャル成長する。従って、半導体層１８は、半導体層１４と一致する結晶構造を有し、半導体層１４とほぼ一致する結晶間隔を有している。エピタキシャル成長により結晶間隔が強制的にほぼ一致することから、半導体層１４，１８間で材料が変化し、半導体層１８内に応力が発生する一方で、半導体層１４は少なくとも部分的に弛緩している。比較的量は小さくても、半導体層１４，１８間で結晶間隔が異なることは、応力差が存在していることを意味する。
留意すべき点として、従来の材料及び処理技術を用いて、図５に示すプロセス処理の段階まで、半導体１０を形成することができる。さらに留意すべき点として、ゲート２２は、何らかの材料又は積層材料からなるあらゆる種類のトランジスタゲートであってもよい。例示の実施形態では、半導体層１４は、絶縁体上半導体（ＳＯＩ）基板の一部である。別の実施形態では、半導体層１４は、絶縁層１２の存在しないバルク半導体基板の一部である。
ＮＭＯＳの場合、半導体層１４は、好ましくはシリコンであり、半導体層１８は、好ましくは炭化ケイ素である。炭化ケイ素が２軸引っ張り応力下で存在することから、シリコンは、弛緩していることが好ましい。別の態様では、半導体層１４は、少なくとも部分的に弛緩したシリコン・ゲルマニウムであり、半導体層１８は、２軸引っ張り応力の存在下にあるシリコン又は炭化ケイ素である。
ＰＭＯＳの場合、半導体層１４は、好ましくはシリコンであり、半導体層１８は、好ましくはシリコン・ゲルマニウムである。シリコン・ゲルマニウムが２軸圧縮応力下で存在することから、シリコンは、弛緩しているかもしれない。別の態様では、半導体層１４は、その上で半導体層１８が２軸圧縮応力下に成長することのできる別の材料であってもよい。
図６は、ドレイン領域２５、半導体層１８及び半導体層１４の一部をエッチングして、ゲート２２の一方の側に凹部２８を残した後の半導体構造１０を示す。エッチングによって、スペーサ２４及びゲート２２の下にドレイン領域２５の一部を残存させてもよい。
図７は、半導体充填材３２で凹部２８を充填した後の半導体構造１０を示す。一実施形態では、半導体充填材３２は、エピタキシャル成長するため、半導体層１８と同じ結晶構造を有している。一実施形態において、半導体充填材３２のための材料は、少なくとも２種類の元素の合金からなる。さらに留意すべき点として、その合金の有効格子定数は、半導体層１８の有効格子定数とは異なる。例えば、半導体層１８がシリコン・ゲルマニウム合金である実施形態では（ＰＭＯＳデバイスの場合など）、半導体充填材３２もシリコン・ゲルマニウム合金からなる。しかしながら、半導体充填材３２は、チャンネル領域（ゲート誘電体２０の下にある）及びソース領域２３よりも大きいゲルマニウム含有量を有している。一実施形態において、ゲルマニウムの含有量は、半導体充填材３２で1．５倍であるか、又は２倍である。従って、含有量がより大きくなると、チャンネル領域及びソース領域２３でのＳｉＧｅ用の有効格子定数とは異なる半導体充填材３２でのＳｉＧｅ用の有効格子定数がもたらされる。同様に、ＮＭＯＳデバイスの場合、半導体層１８及び半導体充填材３２はそれぞれ炭化ケイ素合金からなり、半導体充填材３２での炭化ケイ素合金の有効格子定数は、半導体層１８での炭化ケイ素合金の有効格子定数とは異なる。
留意すべき点として、可能な合金についての上記の説明及び半導体充填材７４に関する上記の価電子数は、ここでは、半導体充填材３２にも適用される。
さらに、図７に示すように、半導体充填材３２は、その場でドープされるか、埋込によりドープされて、ドレイン領域３３（半導体充填材３２内の領域２５と、深部ドレイン領域の残存部分に対応する延長領域とを有する）となる。留意すべき点として、ソース領域２３及びドレイン領域３３は電流領域と称される。ゲート誘電体２０下のソース領域２３とドレイン領域３３との間の領域は、チャンネル領域と称される。従って、チャンネル領域は、ソース領域２３及びドレイン領域３３の少なくとも一部と水平方向に隣接している。さらに留意すべき点として、例示の実施形態では、チャンネル領域は、第１の面と第２の面とを有し、第２の面は、第１の面と横方向に対向している。例示の実施形態では、ソース領域２３の少なくとも一部が半導体層１８内に存在し、チャンネル領域の第１の面と横方向に隣接し、ドレイン領域３３の少なくとも一部が半導体層１８内に存在し、チャンネル領域の第２の面と横方向に隣接している。従って、留意すべき点として、一実施形態において、半導体構造１０は水平デバイスと称される。
半導体層１８とは異なる有効格子定数を有する合金（ドレイン領域における合金元素の少なくとも１種類の含有量が、ソース及びチャンネル領域での合金元素の含有量より高い）の使用により、圧縮応力又は引っ張り応力が加えられたチャンネル領域を有する非対称デバイスが得られ、それにより、キャリア移動度が向上する。非対称なソース及びドレイン領域により導入される応力によって生じるエネルギーバンドは、電子輸送を促進するエネルギーバンドをもたらす。
例えば、図８に示したものと同様に、図７等に示す非対称なソース及びドレインを有するＰＭＯＳデバイスの価電子バンド勾配は、ソースで開始準位から、チャンネル領域を通り、開始準位より高いドレインで最終準位に至るまで（真空準位に関して）上昇する。チャンネル領域内の価電子バンドの勾配（デバイスのソースからドレインへのＧｅ等の合金元素の含有量の変化のため）によってホール輸送が促進され、その結果、デバイスの性能が向上する。同様に、図７等の非対称なソース及びドレインを有するＮＭＯＳデバイスの導電バンド勾配は、ソースで開始準位から、チャンネル領域を通り、開始準位より低いドレインで最終準位に至るまで低下する。チャンネル領域内の導電バンドの勾配（デバイスのソースからドレインへのＣ等の合金元素の含有量の変化のため）によって電子輸送が促進され、その結果、デバイスの性能が向上する。
本発明の一実施形態は、半導体基板、少なくとも一部が半導体基板内に存在する第１の電流領域、第１の電流領域の少なくとも一部と水平方向に隣接するチャンネル領域、ならびにチャンネル領域と水平方向に隣接する第２の電流領域を備えた半導体デバイスに関する。第２の電流領域は、第１の電流領域での第１の元素の含有量より大きい合金の第１の元素の含有量を有する。第２の電流領域は、チャンネル領域での第１の元素の含有量より大きい第１の元素の含有量を有する。その合金はさらに、第２の元素を含む。第１の元素は第１の価電子数を有し、第２の元素は第２の価電子数を有し、第１の価電子数及び第２の価電子数の合計は８である。
本発明の別の実施形態は、半導体基板、少なくとも一部が半導体基板内に存在する第１の電流領域、及び第２の電流領域を備えた半導体デバイスに関する。第１の電流領域の少なくとも一部は半導体基板内に存在する。第２の電流領域は、合金の第１の元素の含有量を有する。その合金はさらに、第２の元素を含む。第１の元素は第１の価電子数を有し、第２の元素は第２の価電子数を有し、第１の価電子数及び第２の価電子数の合計は８である。その半導体デバイスはさらに、第１の電流領域と第２の電流領域との間にチャンネル領域を含み、そのチャンネル領域は第１の元素を実質的に含まない。
さらに別の実施形態は、半導体基板の形成方法に関する。その方法は、半導体基板を提供するステップ、半導体基板上にゲート絶縁体を形成するステップ、半導体基板上にゲート絶縁体を形成するステップ、ゲート絶縁体上に制御電極を形成するステップ、ゲート絶縁体下にチャンネル領域を設けるステップ、半導体基板内の第１の電流電極の少なくとも一部を形成するステップであって、第１の電流電極がチャンネル領域の第１の面に横方向に隣接しているステップ、チャンネル領域の第２の面に横方向に隣接する半導体基板の一部を除去することで凹部を形成するステップ、及び凹部内に第２の電流電極領域の少なくとも一部を形成するステップを含む。チャンネル領域は、第１の面及び第２の面を有し、第２の面は、第１の面と横方向で反対側にある。第２の電流電極領域は、合金の第１の元素を含む。第２の電流領域は、合金の第１の元素の含有量を有する。合金はさらに、第２の元素を含む。第１の元素は第１の価電子数を有し、第２の元素は第２の価電子数を有し、第１の価電子数及び第２の価電子数の合計は８である。第２の電流領域は、第１の電流領域における第１の元素の含有量より大きい合金の第1の元素の含有量を有する。第２の電流領域は、チャンネル領域における第１の元素の含有量より大きい第１の元素の含有量を有する。
以上の明細書では、本発明について、具体的な実施形態を参照しながら説明してきた。しかしながら、添付の特許請求の範囲に記載の本発明の範囲から逸脱せずに、各種の変更及び変形が行えることは、当業者にとって明らかである。従って、本明細書及び図面は、限定的なものではなく説明的なものと見なすべきであり、そのような変形例は、いずれも本発明の範囲に含まれる。
上記において、具体的な実施形態に関して、効果、他の利点及び課題の解決について説明してきた。しかしながら、その効果、利点、問題解決及び何らかの効果、利点もしくは解決がもたらされるか、より顕著なものになる要素は、いずれか又は全ての特許請求の範囲の必須、必要又は本質的な特徴や構成要素と解釈すべきではない。本明細書で使用される場合、「含む」、「含有」という用語またはそれらの何らかの他の変形表現は、列記された構成要素を含むプロセス、方法、物品もしくは装置がそれらの構成要素のみを含むのではなく、明瞭に列記されていないかそのようなプロセス、方法、物品もしくは装置に固有の他の構成要素を含むように、非排他的な包含を網羅するものである。
本発明の一実施形態による処理について第１段階での半導体構造の断面図。 本発明の一実施形態による処理について次の段階での図１の半導体構造の断面図。 本発明の一実施形態による処理について次の段階での図２の半導体構造の断面図。 本発明の別の実施形態による処理について次の段階での図２の半導体構造の断面図。 本発明の別の実施形態による処理について第１段階での半導体構造の断面図。 本発明の一実施形態による処理について次の段階での図５の半導体構造の断面図。 本発明の一実施形態による処理について次の段階での図６の半導体構造の断面図。 本発明の一実施形態によるエネルギーバンドを示す図。

Claims (25)

  1. 半導体基板と、
    第１の電流領域であって、その少なくとも一部が前記半導体基板内に存在する第１の電流領域と、
    前記第１の電流領域の少なくとも一部と水平方向に隣接するチャンネル領域と、
    前記チャンネル領域と水平方向に隣接する第２の電流領域とを備え、
    前記第２の電流領域は、前記第１の電流領域での第１の元素の含有量より大きい合金の第１の元素の含有量を有し、
    前記第２の電流領域は、前記チャンネル領域での第１の元素の含有量より大きい第１の元素の含有量を有し、
    前記合金は、さらに第２の元素を含み、
    前記第１の元素は第１の価電子数を有し、
    前記第２の元素は第２の価電子数を有し、
    前記第１の価電子数及び前記第２の価電子数の合計は８である半導体デバイス。
  2. 請求項１記載の半導体デバイスにおいて、
    前記合金は半導体材料である半導体デバイス。
  3. 請求項１記載の半導体デバイスにおいて、
    前記チャンネル領域は第３の元素を含み、第３の元素は前記合金の前記第２の元素と同じである半導体デバイス。
  4. 請求項３記載の半導体デバイスにおいて、
    前記チャンネル領域及び前記半導体基板は同じ材料からなる半導体デバイス。
  5. 請求項３記載の半導体デバイスにおいて、
    前記チャンネル領域及び前記半導体基板は異なる材料からなる半導体デバイス。
  6. 請求項１記載の半導体デバイスにおいて、
    前記第２の電流領域はドレイン領域である半導体デバイス。
  7. 請求項６記載の半導体デバイスにおいて、
    前記第１の元素はゲルマニウムであり、前記第２の元素はシリコンである半導体デバイス。
  8. 請求項７記載の半導体デバイスにおいて、
    前記チャンネル領域はＰ型である半導体デバイス。
  9. 請求項６記載の半導体デバイスにおいて、
    前記第１の元素は炭素であり、前記第２の元素はシリコンである半導体デバイス。
  10. 請求項９記載の半導体デバイスにおいて、
    前記チャンネル領域はＮ型である半導体デバイス。
  11. 請求項１記載の半導体デバイスにおいて、
    前記第１の電流領域は高ソース領域であり、前記第２の電流領域は高ドレイン領域である半導体デバイス。
  12. 請求項１０記載の半導体デバイスにおいて、
    前記第１の電流領域は、前記半導体基板内の第１の領域と、前記第１の領域上の第２の領域とを有し、前記第２の領域は前記合金を含み、前記第１の領域は前記第２の元素を含む半導体デバイス。
  13. 半導体基板と、
    第１の電流領域であって、その少なくとも一部が前記半導体基板内に存在する第１の領域と、
    第２の電流領域とを備え、
    前記第１の電流領域の少なくとも一部は半導体基板内に存在し、
    前記第２の電流領域は合金の第１の元素の含有量を有し、
    前記合金は、さらに第２の元素を含み、
    前記第１の元素は第１の価電子数を有し、
    前記第２の元素は第２の価電子数を有し、
    前記第１の価電子数及び前記第２の価電子数の合計は８である半導体デバイス。
  14. 請求項１３記載の半導体デバイスにおいて、
    前記合金は半導体材料である半導体デバイス。
  15. 請求項１３記載の半導体デバイスにおいて、
    前記チャンネル領域は第３の元素を含み、前記第３の元素は前記合金の前記第２の元素と同じである半導体デバイス。
  16. 請求項１５記載の半導体デバイスにおいて、
    前記チャンネル領域及び前記半導体基板は同じ材料からなる半導体デバイス。
  17. 請求項１５記載の半導体デバイスにおいて、
    前記チャンネル領域及び前記半導体基板は異なる材料からなる半導体デバイス。
  18. 請求項１３記載の半導体デバイスにおいて、
    前記第２の電流領域はドレイン領域である半導体デバイス。
  19. 請求項１８記載の半導体デバイスにおいて、
    前記第１の元素はゲルマニウムであり、前記第２の元素はシリコンである半導体デバイス。
  20. 請求項１９記載の半導体デバイスにおいて、
    前記チャンネル領域はＰ型である半導体デバイス。
  21. 請求項１８記載の半導体デバイスにおいて、
    前記第１の元素は炭素であり、前記第２の元素はシリコンである半導体デバイス。
  22. 請求項２１記載の半導体デバイスにおいて、
    前記チャンネル領域はＮ型である半導体デバイス。
  23. 請求項１３記載の半導体デバイスにおいて、
    前記第１の電流領域は高ソース領域であり、前記第２の電流領域は高ドレイン領域である半導体デバイス。
  24. 請求項２３記載の半導体デバイスにおいて、
    前記第１の電流領域は、前記半導体基板内の第１の領域と、前記第１の領域上の第２の領域とを有し、前記第２の領域は前記合金を含み、前記第１の領域は前記第２の元素を含む半導体デバイス。
  25. 半導体基板の形成方法であって、
    半導体基板を提供するステップと、
    前記半導体基板上にゲート絶縁体を形成するステップと、
    前記ゲート絶縁体上に制御電極を形成するステップと、
    前記ゲート絶縁体下にチャンネル領域を提供するステップであって、
    前記チャンネル領域は第１の面及び第２の面を有し、
    前記第２の面は前記第１の面と横方向で反対側にあるステップと、
    前記半導体基板内の第１の電流電極の少なくとも一部を形成するステップであって、前記第１の電流電極が前記チャンネル領域の第１の面に横方向に隣接しているステップと、
    前記チャンネル領域の第２の面に横方向に隣接する半導体基板の一部を除去することで凹部を形成するステップと、
    前記凹部内に第２の電流電極領域の少なくとも一部を形成するステップとを備え、
    前記第２の電流電極領域は合金の第１の元素を含み、
    前記第２の電流領域は合金の第１の元素の含有量を有し、
    前記合金は、さらに第２の元素を含み、
    前記第１の元素は第１の価電子数を有し、
    前記第２の元素は第２の価電子数を有し、
    前記第１の価電子数及び前記第２の価電子数の合計は８であり、
    前記第２の電流領域は、前記第１の電流領域における第１の元素の含有量より大きい合金の第1の元素の含有量を有し、
    前記第２の電流領域は、前記チャンネル領域における第１の元素の含有量より大きい第１の元素の含有量を有する方法。
JP2007529858A 2004-08-24 2005-07-15 非対称半導体装置の性能を向上させる方法及び装置 Pending JP2008511169A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/924,650 US7166897B2 (en) 2004-08-24 2004-08-24 Method and apparatus for performance enhancement in an asymmetrical semiconductor device
PCT/US2005/025535 WO2006023183A2 (en) 2004-08-24 2005-07-15 Method and apparatus for performance enhancement in an asymmetrical semiconductor device

Publications (2)

Publication Number Publication Date
JP2008511169A true JP2008511169A (ja) 2008-04-10
JP2008511169A5 JP2008511169A5 (ja) 2008-09-04

Family

ID=35941869

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007529858A Pending JP2008511169A (ja) 2004-08-24 2005-07-15 非対称半導体装置の性能を向上させる方法及び装置

Country Status (6)

Country Link
US (1) US7166897B2 (ja)
JP (1) JP2008511169A (ja)
KR (1) KR101174994B1 (ja)
CN (1) CN100502032C (ja)
TW (1) TWI411106B (ja)
WO (1) WO2006023183A2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009010111A (ja) * 2007-06-27 2009-01-15 Sony Corp 半導体装置および半導体装置の製造方法
JP2011054972A (ja) * 2009-09-03 2011-03-17 Internatl Business Mach Corp <Ibm> 集積回路構造及びその製造方法
JP5396268B2 (ja) * 2007-03-28 2014-01-22 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2868207B1 (fr) * 2004-03-25 2006-09-08 Commissariat Energie Atomique Transistor a effet de champ a materiaux de source, de drain et de canal adaptes et circuit integre comportant un tel transistor
KR100642747B1 (ko) * 2004-06-22 2006-11-10 삼성전자주식회사 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터
US20070090406A1 (en) * 2005-10-26 2007-04-26 International Business Machines Corporation Structure and method for manufacturing high performance and low leakage field effect transistor
US8441000B2 (en) 2006-02-01 2013-05-14 International Business Machines Corporation Heterojunction tunneling field effect transistors, and methods for fabricating the same
US7943471B1 (en) * 2006-05-15 2011-05-17 Globalfoundries Inc. Diode with asymmetric silicon germanium anode
US7799644B2 (en) * 2006-07-28 2010-09-21 Freescale Semiconductor, Inc. Transistor with asymmetry for data storage circuitry
US7741658B2 (en) * 2007-08-21 2010-06-22 International Business Machines Corporation Self-aligned super stressed PFET
JP2009164364A (ja) * 2008-01-08 2009-07-23 Renesas Technology Corp 半導体装置およびその製造方法
US8384122B1 (en) * 2008-04-17 2013-02-26 The Regents Of The University Of California Tunneling transistor suitable for low voltage operation
US7964465B2 (en) * 2008-04-17 2011-06-21 International Business Machines Corporation Transistors having asymmetric strained source/drain portions
US9577079B2 (en) * 2009-12-17 2017-02-21 Infineon Technologies Ag Tunnel field effect transistors
US8928094B2 (en) 2010-09-03 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Strained asymmetric source/drain
US8637871B2 (en) * 2010-11-04 2014-01-28 International Business Machines Corporation Asymmetric hetero-structure FET and method of manufacture
CN103377940B (zh) * 2012-04-25 2016-08-31 中芯国际集成电路制造(上海)有限公司 一种用于sram的p型传输栅极晶体管及其制作方法
US10103226B2 (en) * 2012-04-30 2018-10-16 International Business Machines Corporation Method of fabricating tunnel transistors with abrupt junctions
CN103426756B (zh) * 2012-05-15 2016-02-10 中国科学院微电子研究所 半导体器件及其制造方法
US8836041B2 (en) * 2012-11-16 2014-09-16 Stmicroelectronics, Inc. Dual EPI CMOS integration for planar substrates
KR20160061964A (ko) * 2013-09-26 2016-06-01 인텔 코포레이션 시스템 온 칩(ｓｏｃ) 애플리케이션들을 위한 수직 비평면 반도체 디바이스
US9525027B2 (en) * 2014-03-13 2016-12-20 Globalfoundries Inc. Lateral bipolar junction transistor having graded SiGe base
US9391204B1 (en) 2015-03-12 2016-07-12 International Business Machines Corporation Asymmetric FET
US10026830B2 (en) * 2015-04-29 2018-07-17 Stmicroelectronics, Inc. Tunneling field effect transistor (TFET) having a semiconductor fin structure
WO2017111874A1 (en) * 2015-12-23 2017-06-29 Intel Corporation Dual threshold voltage (vt) channel devices and their methods of fabrication
WO2018063315A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Tunneling transistors including source/drain regions employing contact resistance reducing layer
WO2018063333A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Tunneling transistors including source/drain regions processed through contact trenches
WO2018063310A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Tunneling transistors including source/drain regions employing different semiconductor material
WO2018063335A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Tunneling transistors including source/drain regions employing carbon-based etch stop layer
CN108122973B (zh) * 2016-11-28 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、以及sram
JP2018125518A (ja) * 2017-02-03 2018-08-09 ソニーセミコンダクタソリューションズ株式会社 トランジスタ、製造方法
CN108417489B (zh) * 2017-02-10 2020-11-27 中芯国际集成电路制造(上海)有限公司 Sram存储器及其形成方法
CN108470734A (zh) * 2017-02-23 2018-08-31 中芯国际集成电路制造(上海)有限公司 Sram存储器及其形成方法
CN108987399A (zh) * 2017-06-05 2018-12-11 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
TWI788487B (zh) * 2018-12-21 2023-01-01 聯華電子股份有限公司 半導體元件
US11621340B2 (en) * 2019-11-12 2023-04-04 International Business Machines Corporation Field-effect transistor structure and fabrication method
US11201246B2 (en) 2019-11-12 2021-12-14 International Business Machines Corporation Field-effect transistor structure and fabrication method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283691A (ja) * 1992-03-30 1993-10-29 Sony Corp 薄膜トランジスタ及びその製造方法
JP2000286420A (ja) * 1999-03-30 2000-10-13 Canon Inc 絶縁ゲート型トランジスタの製造方法および絶縁ゲート型トランジスタ
JP2001284598A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd 半導体装置及びその製造方法
JP2002134741A (ja) * 2000-10-20 2002-05-10 Seiko Epson Corp 半導体装置とその製造方法
JP2004146847A (ja) * 2003-12-24 2004-05-20 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5789306A (en) 1996-04-18 1998-08-04 Micron Technology, Inc. Dual-masked field isolation
US5849440A (en) 1996-07-02 1998-12-15 Motorola, Inc. Process for producing and inspecting a lithographic reticle and fabricating semiconductor devices using same
US5858830A (en) 1997-06-12 1999-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making dual isolation regions for logic and embedded memory devices
US6197632B1 (en) 1999-11-16 2001-03-06 International Business Machines Corporation Method for dual sidewall oxidation in high density, high performance DRAMS
US6541382B1 (en) 2000-04-17 2003-04-01 Taiwan Semiconductor Manufacturing Company Lining and corner rounding method for shallow trench isolation
US7312485B2 (en) 2000-11-29 2007-12-25 Intel Corporation CMOS fabrication process utilizing special transistor orientation
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US6605498B1 (en) 2002-03-29 2003-08-12 Intel Corporation Semiconductor transistor having a backfilled channel material
US6787864B2 (en) * 2002-09-30 2004-09-07 Advanced Micro Devices, Inc. Mosfets incorporating nickel germanosilicided gate and methods for their formation
US7413957B2 (en) * 2004-06-24 2008-08-19 Applied Materials, Inc. Methods for forming a transistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283691A (ja) * 1992-03-30 1993-10-29 Sony Corp 薄膜トランジスタ及びその製造方法
JP2000286420A (ja) * 1999-03-30 2000-10-13 Canon Inc 絶縁ゲート型トランジスタの製造方法および絶縁ゲート型トランジスタ
JP2001284598A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd 半導体装置及びその製造方法
JP2002134741A (ja) * 2000-10-20 2002-05-10 Seiko Epson Corp 半導体装置とその製造方法
JP2004146847A (ja) * 2003-12-24 2004-05-20 Toshiba Corp 半導体装置及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5396268B2 (ja) * 2007-03-28 2014-01-22 ルネサスエレクトロニクス株式会社 半導体装置
US8809939B2 (en) 2007-03-28 2014-08-19 Renesas Electronics Corporation Semiconductor device
JP2009010111A (ja) * 2007-06-27 2009-01-15 Sony Corp 半導体装置および半導体装置の製造方法
US8486793B2 (en) 2007-06-27 2013-07-16 Sony Corporation Method for manufacturing semiconductor device with semiconductor materials with different lattice constants
US9070704B2 (en) 2007-06-27 2015-06-30 Sony Corporation Method for manufacturing semiconductor device with recess, epitaxial growth and diffusion
US9356146B2 (en) 2007-06-27 2016-05-31 Sony Corporation Semiconductor device with recess, epitaxial source/drain region and diffuson
JP2011054972A (ja) * 2009-09-03 2011-03-17 Internatl Business Mach Corp <Ibm> 集積回路構造及びその製造方法

Also Published As

Publication number Publication date
TWI411106B (zh) 2013-10-01
KR20070051866A (ko) 2007-05-18
CN100502032C (zh) 2009-06-17
US7166897B2 (en) 2007-01-23
KR101174994B1 (ko) 2012-08-17
CN101002328A (zh) 2007-07-18
TW200629540A (en) 2006-08-16
WO2006023183A2 (en) 2006-03-02
US20060043498A1 (en) 2006-03-02
WO2006023183A3 (en) 2006-05-04

Similar Documents

Publication Publication Date Title
JP2008511169A (ja) 非対称半導体装置の性能を向上させる方法及び装置
US7221006B2 (en) GeSOI transistor with low junction current and low junction capacitance and method for making the same
US7872311B2 (en) Method and apparatus for mobility enhancement in a semiconductor device
KR101243997B1 (ko) 응력이 가해진 ｍｏｓ 디바이스 제조 방법
US7612365B2 (en) Strained silicon with elastic edge relaxation
JP5704817B2 (ja) 半導体デバイスを製造する方法及び半導体デバイス
US8062938B2 (en) Semiconductor device and method of fabricating the same
US9293583B2 (en) Finfet with oxidation-induced stress
JP2007250665A (ja) 半導体装置及びその製造方法
JP4930375B2 (ja) 半導体装置及びその製造方法
EP1638149B1 (fr) Procédé de fabrication d&#39;un transistor à effet de champ à grille isolée à canal à hétérostructure
JP2007300103A (ja) 埋め込みカーボン・ドーパントを用いた半導体デバイス
JP6613483B2 (ja) 異なる歪み状態を有するトランジスタチャネルを含んだ半導体構造を製造するための方法、及び関連する半導体構造
US9947689B2 (en) Semiconductor device structure with 110-PFET and 111-NFET current flow direction
US10263110B2 (en) Method of forming strained MOS transistors
US9112030B2 (en) Epitaxial structure and process thereof for non-planar transistor
KR100629648B1 (ko) 반도체 장치 및 이의 제조 방법
US20090035914A1 (en) Isolation trench processing for strain control
JP2009016423A (ja) 半導体装置及びその製造方法
US20130193483A1 (en) Mosfet Structures Having Compressively Strained Silicon Channel

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080704

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080704

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111208

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120306

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120313

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120404

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120828