CN100502032C - 用于不对称半导体器件性能增强的方法和设备 - Google Patents

用于不对称半导体器件性能增强的方法和设备 Download PDF

Info

Publication number
CN100502032C
CN100502032C CNB2005800272611A CN200580027261A CN100502032C CN 100502032 C CN100502032 C CN 100502032C CN B2005800272611 A CNB2005800272611 A CN B2005800272611A CN 200580027261 A CN200580027261 A CN 200580027261A CN 100502032 C CN100502032 C CN 100502032C
Authority
CN
China
Prior art keywords
current zone
channel region
alloy
content
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005800272611A
Other languages
English (en)
Other versions
CN101002328A (zh
Inventor
马里乌斯·K·奥尔沃夫斯基
万司·H·亚当斯
刘春丽
布赖恩·A·温斯特德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN101002328A publication Critical patent/CN101002328A/zh
Application granted granted Critical
Publication of CN100502032C publication Critical patent/CN100502032C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

介绍一种在半导体器件中提供性能增强的方法和设备。在一个实施例中，第一电流区(64、76、23)、沟道区和第二电流区(75、33、66)彼此邻近。第二电流区(75、33、66)的合金的第一元素的含量大于第一电流区(64、76、23)中的第一元素的含量，其中第二电流区(75、33、66)的第一元素的含量大于沟道区中第一元素的含量，该合金进一步包括第二元素，第一元素具有第一化合价数，且第二元素具有第二化合价数。此外，第一化合价数和第二化合价数的和为八。

Description

用于不对称半导体器件性能增强的方法和设备
技术领域
本发明涉及半导体器件，尤其是涉及具有增强性能的不对称半导体器件。
相关技术
在半导体器件的制造业中，到目前为止硅已经成为半导体材料的最普遍的选择。通过各种工艺的改进，晶体管性能已稳步增强。为了提高迁移率，已经进行一种改进以改变硅内部的应力。一些技术包括使用除硅之外的其它材料，以产生应力和随之发生的迁移率提高。例如，加入锗的硅层产生在压应力下的硅锗层。这种压应力之下的硅锗层对于P沟道晶体管有利于提高载流子的迁移率。同样地，产生张应力发现的方法对于N沟道晶体管有利于提高载流子的迁移率。
已经开发了以对称方式实现单轴向张力或压应力的多种技术。然而，这种对称单轴应力的实现导致能带的空间变化，这和器件的电子传输冲突，由此不利于器件性能。因此，需要能带的空间变化有助于电子传输的改进器件，由此实现性能增强。
附图说明
本发明以实例的方式说明并且不受附图的限制，其中相似的符号表示相似的元件，其中：
图1是在根据本发明一个实施例的过程中在第一阶段时半导体结构的截面；
图2是在根据本发明一个实施例的过程中在随后阶段时图1的半导体结构的截面；
图3是在根据本发明一个实施例的过程中在随后阶段时图2的半导体结构的截面；
图4是在根据本发明的可选实施例的过程中在随后阶段时图2半导体结构的截面；
图5是在根据本发明另一可选实施例的过程中在第一阶段时半导体结构的截面；
图6是在根据本发明一个实施例的过程中在随后阶段时图5的半导体结构的截面；
图7是在根据本发明一个实施例的过程中在随后阶段时图6的半导体结构的截面；和
图8说明了根据本发明的一个实施例的能带。
技术人员会意识到图中的元件是为了简单和清楚示例的，且没有必要按规定比例绘制。例如，图中一些元件的尺度可以相对于其它元件放大，以有助于加深对本发明的实施例的理解。
具体实施方式
在一个方面中，半导体器件具有不对称的源区和漏区，其中不对称源区和漏区的应力导致促进电子传输的能带的空间变化。参考图和以下描述更容易理解这一点。
图1示出了半导体结构50，其包括绝缘层52、在绝缘层52上的半导体层54、围绕半导体层54的沟槽隔离56、在半导体层54上的栅极电介质62(也称为栅极绝缘体62)、栅极电介质62上的栅极58(也称为控制电极58)、围绕栅极58的侧壁隔离物60、在栅极58一侧上的半导体层54中的源区64(源区64包括延伸到侧壁间隔物60下面的延伸区和相比延伸区更深地延伸到半导体层54中的深注入区)、在栅极58另一侧上的半导体层54中的漏区66(漏区66包括延伸到侧壁间隔物60下面的延伸区和相比延伸区更深地延伸到半导体层54中的深注入区)。
注意，常规的材料和处理技术可以用来形成半导体结构50，直到图1示出的处理阶段。而且，注意，栅极58可以是由任何材料或材料的叠层形成的任何类型的晶体管栅极。在示出的实施例中，半导体层54是绝缘体上半导体(SOI)衬底的一部分。在可选实施例中，半导体层54可以是不存在绝缘层52的体半导体衬底的一部分。在一个实施例中，半导体层54是由第一元素例如硅形成的。
图2示出了在蚀刻穿过漏区66的部分并进入半导体层54以在栅极58一侧上留下凹口70之后的半导体结构50。该蚀刻也可以留下间隔物60和栅极58之下的部分漏区66。
图3示出了用半导体填充物74填充凹口70之后的半导体结构50。在一个实施例中，外延生长半导体填充物74，由此具有半导体层54的相同晶体结构。在一个实施例中，用作半导体填充物74的材料是至少两种元素的合金。还应注意，该合金至少包括一种具有与半导体层54的晶格常数不同的晶格常数的元素。在一个实施例中还应注意，该合金至少包括一种与半导体层54内部的元素相同的元素。该合金例如可以是硅碳、硅锗和硅锗碳。该合金因此包括第一元素(例如，硅)、第二元素(例如，碳或锗)，且可以包括第三元素(例如，锗或碳)或更多。第一元素和第二元素都包括化合价数。例如，硅、碳和锗每个都具有化合价4。第一元素和第二元素的化合价数的和是八。在一个实施例中，该合金为硅锗碳。第一元素可以是硅、锗或碳，且第二元素可以是其余两种元素的一种。在该实施例中，由于这三种元素的每个都具有化合价四，所以第一和第二元素的化合价数的和将为八。
例如，在半导体层54为硅的该实施例中，如果半导体结构50是P沟道器件(即，PMOS器件)，则半导体填充物74可以是硅(其与半导体层54中的元素相同)和锗(其具有与半导体层54的元素不同的晶格常数)的合金；或者，如果半导体结构50是N沟道器件(即，NMOS器件)，则半导体填充物74可以是硅(其与半导体层54中的元素相同)和碳(其具有与半导体层54的元素不同的晶格常数)的合金。然而，注意，另外的元素可以用于每种合金中。例如，硅锗碳合金，其具有分子式Si1-x-yGexCy，可以用于PMOS或NMOS的情况。在一个实施例中，x等于10y。如果x大于10y，那么硅锗碳具有差不多接近硅锗的晶格(对于例如PMOS器件)；并且如果x小于10y，那么硅锗碳具有差不多接近硅碳的晶格(对于例如NMOS器件)。当锗含量增加时压应力增加，并且当碳含量增加时张应力增加。
在图3示出的实施例中，在半导体层54中、在栅极电介质62下面的沟道区域，包括半导体填充物74的合金的一种元素(例如，硅)，且十分缺乏半导体填充物74的合金的其它元素。例如，在上述半导体层54为硅的实例中，对于P沟道的情况沟道区十分缺乏锗，且对于N沟道的情况沟道区十分缺乏碳。在一个实施例中，十分缺乏指晶格密度小于0.1％。
还参考图3，半导体填充物74可以原位掺杂或通过注入掺杂，以成为漏区75(具有对应于区域66的剩余部分的延伸区和半导体填充物74内的深漏区)。注意，源区64和漏区75每个都可以称为电流区。在源区64和漏区75之间、栅极电介质62之下的区域可以称为沟道区。因此，沟道区水平地邻近源区64和漏区75的至少一部分。还应注意，在示出的实施例中，沟道区具有第一侧和第二侧，其中第二侧与第一侧横向相对。在示出的实施例中，至少源区64的一部分位于半导体层54内且横向邻近沟道区的第一侧，以及至少漏区75的一部分位于半导体层54内且横向邻近沟道区的第二侧。因此，在一个实施例中应注意，半导体结构50可以称为水平器件。
使用具有与半导体层54的晶格常数不同的晶格常数的元素的合金，导致压缩或张应力沟道区，其有助于提高载流子迁移率。由于通过不对称源和漏区引入的应力而产生的能带还导致促进电子传输的能带。例如，在PMOS情况下，例如SiGe合金的使用产生压应力沟道区，其有助于提高空穴迁移率。而且，由于半导体结构50的源区和漏区不对称(由于半导体填充物74)，所以发生的价带梯度促进空穴传输。参考图8，实例价带梯度Ev 80是对使用SiGe作为半导体填充物74的PMOS器件的说明。注意，在开始能级，Ev 80从器件的源区84开始，贯穿器件的沟道区86增加(相对于真空能级)，并在器件的漏区88以比开始能级更高的能级结束。因此，沟道区86内的价带梯度(由于从器件的源区到漏区从Si到SiGe的变化)促进空穴传输，由此产生了增强的器件性能。注意，如果使用对称的源区和漏区(例如对称的SiGe源区和漏区)以加应力于沟道区，可以提高空穴迁移率；然而，在沟道区的源区侧产生的能带梯度会和空穴传输冲突，这会对器件性能有不利影响。
在NMOS情况下，使用例如SiC合金产生张应力沟道区，其有助于提高电子迁移率。而且，由于半导体结构50的源区和漏区不对称(由于半导体填充物74)，所以发生的导带梯度促进电子传输。参考图8，实例导带梯度Ec 82是对使用SiC作为半导体填充物74的NMOS器件的说明。注意，在开始能级，Ec 82从器件的源区84开始，贯穿器件的沟道区86降低(相对于真空能级)，并在器件的漏区88以比开始能级更低的能级结束。因此，沟道区86内的导带梯度(由于从器件的源区到漏区从Si到SiC的变化)促进电子传输，由此产生增强的器件性能。注意，如果使用对称的源区和漏区(例如对称的SiC源区和漏区)以加应力于沟道区，可以提高电子迁移率；然而，在沟道区的源区侧产生的导带梯度会和空穴传输冲突，这会对器件性能有不利影响。
图4示出了与图3的实施例类似的可选实施例，其中形成了上升的源和漏(也称为升高源和漏)。图4中的半导体填充物74产生上升的源区75，且具有源区64的上升部分76产生上升的源区。在本实施例中也可以采用以上提供的对于半导体填充物74的描述。在一个实施例中，上升部分76具有与源区64相同的材料。然而，在可选实施例中，上升部分76可以具有与半导体填充物74相同的材料。在这种情况下，也可以提高薄膜电阻。例如，在PMOS的情况下，上升部分76也可以是SiGe。由于上升部分76位于半导体层54上且没有凹进在半导体层54内，所以其对沟道区引起最小限度的应力，因此，仍然允许如图8所示的价带梯度。在这种情况下，将SiGe用于上升部分76可以降低薄膜电阻并进一步增强半导体结构50的性能。而且，注意，源区64和上升部分76一起可以称为电流区，且上升漏区75也可以称为电流区。在源区64和漏区75之间、在栅极电介质62之下的区域可以称为沟道区。因此，沟道区与源区64和漏区75的至少一部分水平邻近。
图5-7示出了根据本发明的可选实施例的半导体结构10。图5示出了半导体结构10，其包括绝缘层12、在绝缘层12上的半导体层14、在绝缘层12上方且围绕半导体层14的沟槽隔离16、在半导体层14上的半导体层18、在半导体层18上的栅极电介质20(也称为栅极绝缘体20)、在栅极电介质20上方的栅极22(也称为控制电极22)、在栅极22周围的侧壁隔离物24、在栅极22一侧上的源区23(源区23包括延伸到侧壁间隔物24下面的延伸区和相比延伸区更深地延伸到半导体层14内的深注入区)和在栅极22另一侧上的漏区25(源区25包括延伸到侧壁间隔物24下面的延伸区和相比延伸区更深地延伸到半导体层14内的深注入区)。在半导体层14上外延生长半导体层18。由此半导体层18与结晶结构相配，且和半导体层14的晶体间隔基本相配。由于由外延生长导致的晶体间隔的被迫的基本相配，所以半导体层14和18之间的材料改变造成半导体层18中的应力，同时半导体层14至少部分是松弛的。在半导体层14和18之间，晶体间隔不同，即使是相对小量，也意味着应力不同。
注意，常规的材料和工艺技术可以用来形成半导体10，直到图5示出的处理阶段。而且，注意，栅极22可以是由任何材料或材料的叠层形成的任何类型的晶体管栅极。在示出的实施例中，半导体层14是绝缘体上半导体(SOI)衬底的一部分。在可选实施例中，半导体层14可以是不存在绝缘层12的体半导体衬底的一部分。
对于NMOS的情况，半导体层14优选硅，且半导体层18优选碳化硅。硅优选用碳化硅处于双轴向张应力的结果松弛。可选地，半导体层14可以是至少部分松弛的硅锗，且半导体层18可以是任一个将处于双轴向张应力的硅或碳化硅。
对于PMOS的情况，半导体层14优选硅，且半导体层18优选硅锗。硅可以用硅锗处于双轴向压力的结果松弛。可选地，半导体层14可以是能够在其上生长要处于双向压应力下的半导体层18的另一半导体材料。
图6示出的是在蚀刻过部分漏区25、半导体层18和半导体层14以在栅极22的一侧上留下凹口28之后的半导体结构10。该蚀刻也可以留下间隔物24和栅极22之下的漏区25的一部分。
图7示出的是在用半导体填充物32填充凹口28之后的半导体结构10。在一个实施例中，外延生长半导体填充物32，由此具有与半导体层18相同的晶体结构。在一个实施例中，半导体填充物32的材料是至少两种元素的合金。还应注意，该合金的有效晶格常数与半导体层18的有效晶格常数不同。例如，在半导体层18为硅锗合金的实施例(例如对于PMOS器件)中，半导体填充物32也可以是硅锗合金；然而，半导体填充物32与沟道区(在栅极电介质20之下)和源区23相比具有更大的锗含量。在一个实施例中，半导体填充物32中的锗含量可以是1.5倍大，或者，可选地，2倍大。由此，更大的含量导致对于半导体填充物32中的SiGe的有效晶格常数与沟道区和源区23中的SiGe的有效晶格常数的不同。同样，对于NMOS器件，半导体层18和半导体填充物32的每个都可以是硅碳合金，其中半导体填充物32中的硅碳合金的有效晶格常数与半导体层18中的硅碳合金的有效晶格常数不同。
注意，以上提供的对于可能合金的描述和以上提供的关于半导体填充物74的化合价数在这里也可以应用到半导体填充物32。
还参考图7，半导体填充物32可以原位掺杂或通过注入掺杂，以成为漏区33(具有对应于区域25的剩余部分的延伸区和半导体填充物32内的深漏区)。注意，源区23和漏区33每个都可以称为电流区。在源区23和漏区33之间、在栅极电介质20之下的区域可以称为沟道区。因此，沟道区水平地邻近源区23和漏区33的至少一部分。还应注意，在示出的实施例中，沟道区具有第一侧和第二侧，其中第二侧与第一侧横向相对。在示出的实施例中，源区23的至少一部分位于半导体层18内且横向邻近沟道区的第一侧，以及漏区33的至少一部分位于半导体层18内且横向邻近沟道区的第二侧。因此，在一个实施例中应注意，半导体结构10可以称为水平器件。
使用具有与半导体层18的有效晶格常数不同的有效晶格常数的合金(其中在漏区中至少一种合金元素的含量高于在源区和沟道区中的该合金元素的含量)，造成具有压应力或张应力沟道区的不对称器件，这有助于提高载流子迁移率。由于由不对称的源区和漏区引入的应力而产生的能带还造成促进电子传输的能带。
例如，与图8示出的类似，对于具有如图7的不对称源和漏的PMOS器件的价带梯度通常将在源区从开始能级增加(相对于真空能级)，通过沟道区，在漏区达到比开始能级高的结束能级。沟道区内的价带梯度(由于从器件的源到漏的合金元素例如Ge的含量变化)促进空穴传输，由此产生增强的器件性能。同样，对于具有如图7的不对称源和漏的NMOS器件的导带梯度通常将在源区从开始能级降低，通过沟道区，在漏区达到比开始能级低的结束能级。沟道区内的导带梯度(由于从器件的源到漏的合金元素例如C的含量变化，)促进电子传输，由此产生增强的器件性能。
本发明的一个实施例涉及一种半导体器件，具有：半导体衬底、第一电流区，其中第一电流区的至少一部分位于半导体衬底内，还具有与第一电流区的至少一部分水平邻近的沟道区和与沟道区水平邻近的第二电流区。第二电流区的合金的第一元素的含量大于第一电流区中的第一元素的含量。第二电流区的第一元素的含量大于沟道区中的第一元素的含量。该合金进一步包括第二元素。第一元素具有第一化合价数，第二元素具有第二化合价数，且第一化合价数和第二化合价数的和为八。
本发明的另一实施例涉及一种半导体器件，具有：半导体衬底、第一电流区，其中第一电流区的至少一部分位于半导体衬底内，还具有第二电流区。至少第一电流区的一部分位于半导体衬底内。第二电流区具有合金的第一元素的含量。该合金进一步包括第二元素。第一元素具有第一化合价数，第二元素具有第二化合价数，且第一化合价数和第二化合价数的和为八。该半导体器件进一步包括第一电流区和第二电流区之间的沟道区，其中沟道区十分缺乏第一元素。
又一实施例涉及一种形成半导体衬底的方法。该方法包括提供半导体衬底、在半导体衬底上方形成栅极绝缘体、在半导体衬底上方形成栅极绝缘体、在栅极绝缘体上方形成控制电极、在栅极绝缘体下面提供沟道区、在半导体衬底的内部至少形成第一电流电极的一部分，其中第一电流电极横向地邻近沟道区的第一侧，移除横向地邻近沟道区的第二侧的半导体衬底的一部分以形成凹口，和在凹口内部至少形成第二电流电极区的一部分。该沟道区具有第一侧和第二侧，且第二侧与第一侧横向相对。第二电流电极区包括合金的第一元素。第二电流区具有合金的第一元素的含量。该合金进一步包括第二元素。第一元素具有第一化合价数，第二元素具有第二化合价数，第一价数和第二价数的和为八。第二电流区的合金的第一元素的含量大于第一电流区中的第一元素的含量。第二电流区的第一元素的含量大于沟道区中的第一元素的含量。
在前述说明书中，已参考具体实施例描述了本发明。然而，本领域内的一个普通技术人员可以意识到，在不偏离下面权利要求中提出的本发明的范围的前提下，可以进行不同的修改和变化。因此，本说明书和图认为是说明性的，而不是限制意义，并且所有的这种修改被认为包括于本发明的范围。
以上已关于具体实施例描述了益处、其它优点和问题的解决方案。然而，益处、优点和问题的解决方案、以及会导致任何益处、优点、或发生或变得更显著的解决方案的任何要素都不解释为任何或所有权利要求的关键的、需要的或基本的特征或要素。如在此所使用的，术语“包括”或其变形，都意指覆盖非专有内含物，以便包括要素列表的工艺、方法、物品或设备不仅包括那些要素而且包括未明确列出的或这种工艺、方法、物品或设备固有的其它要素。

Claims (10)

1.一种半导体器件，包括：
半导体衬底；
第一电流区，其中第一电流区的至少一部分在半导体衬底内部；
水平邻近第一电流区的至少一部分的沟道区；和
水平邻近沟道区的第二电流区，其中：
第二电流区的合金的第一元素的含量大于第一电流区中的第一元素的含量；
第二电流区的第一元素的含量大于沟道区中的第一元素的含量；
该合金进一步包括第二元素；
第一元素具有第一化合价数；
第二元素具有第二化合价数；和
第一化合价数和第二化合价数的和为八。
2.权利要求1所述的半导体器件，其中合金是半导体材料。
3.权利要求1所述的半导体器件，其中沟道区包括第三元素，且第三元素和合金的第二元素相同。
4.权利要求1所述的半导体器件，其中第二电流区是漏区。
5.权利要求4所述的半导体器件，其中第一元素是锗，第二元素是硅。
6.权利要求4所述的半导体器件，其中第一元素是碳，第二元素是硅。
7.权利要求1所述的半导体器件，其中第一电流区是上升的源区，第二电流区是上升的漏区。
8.一种半导体器件，包括：
半导体衬底；
第一电流区，其中第一电流区的至少一部分在半导体衬底内部；
第二电流区，其中：
第二电流区的至少一部分在半导体衬底内部；
第二电流区具有合金的第一元素的含量，该含量大于第一电流区中第一元素的含量；
该合金进一步包括第二元素；
第一元素具有第一化合价数；
第二元素具有第二化合价数；和
第一化合价数和第二化合价数的和为八；和
第一电流区和第二电流区之间的沟道区，其中沟道区缺乏第一元素。
9.权利要求8所述的半导体器件，其中沟道区包括第三元素，且第三元素与合金的第二元素相同。
10.一种形成半导体衬底的方法，该方法包括：
提供半导体衬底；
在半导体衬底上方形成栅极绝缘体；
在栅极绝缘体上方形成控制电极；
在栅极绝缘体下面提供沟道区，其中：
沟道区具有第一侧和第二侧；和
第二侧与第一侧横向相对；
在半导体衬底的内部形成第一电流电极的至少一部分，其中第一电流电极横向地邻近沟道区的第一侧；
移除横向地邻近沟道区的第二侧的半导体衬底的一部分以形成凹口；和
在凹口内部形成第二电流电极区的至少一部分，其中：
第二电流电极区包括合金的第一元素，其中：
第二电流区具有合金的第一元素的含量；
该合金进一步包括第二元素；
第一元素具有第一化合价数；
第二元素具有第二化合价数；
第一化合价数和第二化合价数的和为八；
第二电流区的合金的第一元素的含量大于第一电流区中的第一元素的含量；和
第二电流区的第一元素的含量大于沟道区中的第一元素的含量。
CNB2005800272611A 2004-08-24 2005-07-15 用于不对称半导体器件性能增强的方法和设备 Expired - Fee Related CN100502032C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/924,650 2004-08-24
US10/924,650 US7166897B2 (en) 2004-08-24 2004-08-24 Method and apparatus for performance enhancement in an asymmetrical semiconductor device

Publications (2)

Publication Number Publication Date
CN101002328A CN101002328A (zh) 2007-07-18
CN100502032C true CN100502032C (zh) 2009-06-17

Family

ID=35941869

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005800272611A Expired - Fee Related CN100502032C (zh) 2004-08-24 2005-07-15 用于不对称半导体器件性能增强的方法和设备

Country Status (6)

Country Link
US (1) US7166897B2 (zh)
JP (1) JP2008511169A (zh)
KR (1) KR101174994B1 (zh)
CN (1) CN100502032C (zh)
TW (1) TWI411106B (zh)
WO (1) WO2006023183A2 (zh)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2868207B1 (fr) * 2004-03-25 2006-09-08 Commissariat Energie Atomique Transistor a effet de champ a materiaux de source, de drain et de canal adaptes et circuit integre comportant un tel transistor
KR100642747B1 (ko) * 2004-06-22 2006-11-10 삼성전자주식회사 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터
US20070090406A1 (en) * 2005-10-26 2007-04-26 International Business Machines Corporation Structure and method for manufacturing high performance and low leakage field effect transistor
US8441000B2 (en) 2006-02-01 2013-05-14 International Business Machines Corporation Heterojunction tunneling field effect transistors, and methods for fabricating the same
US7943471B1 (en) * 2006-05-15 2011-05-17 Globalfoundries Inc. Diode with asymmetric silicon germanium anode
US7799644B2 (en) * 2006-07-28 2010-09-21 Freescale Semiconductor, Inc. Transistor with asymmetry for data storage circuitry
US8809939B2 (en) 2007-03-28 2014-08-19 Renesas Electronics Corporation Semiconductor device
JP5286701B2 (ja) * 2007-06-27 2013-09-11 ソニー株式会社 半導体装置および半導体装置の製造方法
US7741658B2 (en) * 2007-08-21 2010-06-22 International Business Machines Corporation Self-aligned super stressed PFET
JP2009164364A (ja) * 2008-01-08 2009-07-23 Renesas Technology Corp 半導体装置およびその製造方法
US7964465B2 (en) * 2008-04-17 2011-06-21 International Business Machines Corporation Transistors having asymmetric strained source/drain portions
US8384122B1 (en) * 2008-04-17 2013-02-26 The Regents Of The University Of California Tunneling transistor suitable for low voltage operation
US20110049582A1 (en) * 2009-09-03 2011-03-03 International Business Machines Corporation Asymmetric source and drain stressor regions
US9577079B2 (en) * 2009-12-17 2017-02-21 Infineon Technologies Ag Tunnel field effect transistors
US8928094B2 (en) * 2010-09-03 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Strained asymmetric source/drain
US8637871B2 (en) * 2010-11-04 2014-01-28 International Business Machines Corporation Asymmetric hetero-structure FET and method of manufacture
CN103377940B (zh) * 2012-04-25 2016-08-31 中芯国际集成电路制造(上海)有限公司 一种用于sram的p型传输栅极晶体管及其制作方法
US10103226B2 (en) * 2012-04-30 2018-10-16 International Business Machines Corporation Method of fabricating tunnel transistors with abrupt junctions
CN103426756B (zh) * 2012-05-15 2016-02-10 中国科学院微电子研究所 半导体器件及其制造方法
US8836041B2 (en) * 2012-11-16 2014-09-16 Stmicroelectronics, Inc. Dual EPI CMOS integration for planar substrates
CN105493252A (zh) * 2013-09-26 2016-04-13 英特尔公司 用于片上系统(SoC)应用的垂直非平面半导体器件
US9525027B2 (en) * 2014-03-13 2016-12-20 Globalfoundries Inc. Lateral bipolar junction transistor having graded SiGe base
US9391204B1 (en) 2015-03-12 2016-07-12 International Business Machines Corporation Asymmetric FET
US10026830B2 (en) * 2015-04-29 2018-07-17 Stmicroelectronics, Inc. Tunneling field effect transistor (TFET) having a semiconductor fin structure
WO2017111874A1 (en) * 2015-12-23 2017-06-29 Intel Corporation Dual threshold voltage (vt) channel devices and their methods of fabrication
WO2018063333A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Tunneling transistors including source/drain regions processed through contact trenches
WO2018063310A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Tunneling transistors including source/drain regions employing different semiconductor material
WO2018063335A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Tunneling transistors including source/drain regions employing carbon-based etch stop layer
WO2018063315A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Tunneling transistors including source/drain regions employing contact resistance reducing layer
CN108122973B (zh) 2016-11-28 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、以及sram
JP2018125518A (ja) * 2017-02-03 2018-08-09 ソニーセミコンダクタソリューションズ株式会社 トランジスタ、製造方法
CN108417489B (zh) * 2017-02-10 2020-11-27 中芯国际集成电路制造(上海)有限公司 Sram存储器及其形成方法
CN108470734A (zh) * 2017-02-23 2018-08-31 中芯国际集成电路制造(上海)有限公司 Sram存储器及其形成方法
CN108987399A (zh) * 2017-06-05 2018-12-11 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
TWI788487B (zh) * 2018-12-21 2023-01-01 聯華電子股份有限公司 半導體元件
US11201246B2 (en) 2019-11-12 2021-12-14 International Business Machines Corporation Field-effect transistor structure and fabrication method
US11621340B2 (en) * 2019-11-12 2023-04-04 International Business Machines Corporation Field-effect transistor structure and fabrication method

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3144032B2 (ja) * 1992-03-30 2001-03-07 ソニー株式会社 薄膜トランジスタ及びその製造方法
US5789306A (en) * 1996-04-18 1998-08-04 Micron Technology, Inc. Dual-masked field isolation
US5849440A (en) * 1996-07-02 1998-12-15 Motorola, Inc. Process for producing and inspecting a lithographic reticle and fabricating semiconductor devices using same
US5858830A (en) * 1997-06-12 1999-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making dual isolation regions for logic and embedded memory devices
JP2000286420A (ja) * 1999-03-30 2000-10-13 Canon Inc 絶縁ゲート型トランジスタの製造方法および絶縁ゲート型トランジスタ
US6197632B1 (en) * 1999-11-16 2001-03-06 International Business Machines Corporation Method for dual sidewall oxidation in high density, high performance DRAMS
JP2001284598A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd 半導体装置及びその製造方法
US6541382B1 (en) * 2000-04-17 2003-04-01 Taiwan Semiconductor Manufacturing Company Lining and corner rounding method for shallow trench isolation
JP2002134741A (ja) * 2000-10-20 2002-05-10 Seiko Epson Corp 半導体装置とその製造方法
US7312485B2 (en) 2000-11-29 2007-12-25 Intel Corporation CMOS fabrication process utilizing special transistor orientation
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US6605498B1 (en) * 2002-03-29 2003-08-12 Intel Corporation Semiconductor transistor having a backfilled channel material
US6787864B2 (en) * 2002-09-30 2004-09-07 Advanced Micro Devices, Inc. Mosfets incorporating nickel germanosilicided gate and methods for their formation
JP3963462B2 (ja) * 2003-12-24 2007-08-22 株式会社東芝 半導体装置の製造方法
US7413957B2 (en) * 2004-06-24 2008-08-19 Applied Materials, Inc. Methods for forming a transistor

Also Published As

Publication number Publication date
US7166897B2 (en) 2007-01-23
CN101002328A (zh) 2007-07-18
KR101174994B1 (ko) 2012-08-17
TW200629540A (en) 2006-08-16
WO2006023183A3 (en) 2006-05-04
WO2006023183A2 (en) 2006-03-02
KR20070051866A (ko) 2007-05-18
JP2008511169A (ja) 2008-04-10
TWI411106B (zh) 2013-10-01
US20060043498A1 (en) 2006-03-02

Similar Documents

Publication Publication Date Title
CN100502032C (zh) 用于不对称半导体器件性能增强的方法和设备
CN100533690C (zh) 用于在半导体器件中增强迁移率的方法和装置
US9437681B2 (en) Dual channel FinFET CMOS device with common strain-relaxed buffer and method for manufacturing thereof
CN1985374B (zh) 改进的应变硅cmos器件和方法
US7101742B2 (en) Strained channel complementary field-effect transistors and methods of manufacture
US9711413B2 (en) High performance CMOS device design
US7928474B2 (en) Forming embedded dielectric layers adjacent to sidewalls of shallow trench isolation regions
CN100524778C (zh) 利用双掩埋氧化物绝缘体上硅晶片的嵌入硅锗及其形成方法
US20060084216A1 (en) Transistor with strain-inducing structure in channel
US9293583B2 (en) Finfet with oxidation-induced stress
US20060131657A1 (en) Semiconductor integrated circuit device and method for the same
KR100902105B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
JP5043862B2 (ja) 半導体構造およびその製造方法（相補型金属酸化膜半導体）
KR100914526B1 (ko) 전계 효과 트랜지스터의 성능 향상을 위한 컨포말하지 않은스트레스 라이너
US7268362B2 (en) High performance transistors with SiGe strain
US20050266632A1 (en) Integrated circuit with strained and non-strained transistors, and method of forming thereof
US7157374B1 (en) Method for removing a cap from the gate of an embedded silicon germanium semiconductor device
US9240466B2 (en) Method of introducing local stress in a semiconductor layer
US20070205444A1 (en) Architecture of a n-type metal-oxide-semiconductor transistor with a compressive strained silicon-germanium channel fabricated on a silicon (110) substrate
US20090206394A1 (en) Strained Channel PMOS Transistor and Corresponding Production Method
JP2007053336A (ja) 半導体装置およびその製造方法
US20150001594A1 (en) Forming tunneling field-effect transistor with stacking fault and resulting device
Clifton et al. Bulk n-channel MOSFETs with buried stressor at the 28 nm process node

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: Texas in the United States

Patentee after: NXP America Co Ltd

Address before: Texas in the United States

Patentee before: Fisical Semiconductor Inc.

CP01 Change in the name or title of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090617

Termination date: 20190715

CF01 Termination of patent right due to non-payment of annual fee