CN108417489B - Sram存储器及其形成方法 - Google Patents

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Abstract

一种SRAM存储器及其形成方法，其中方法包括：提供基底；形成传输晶体管，形成所述传输晶体管的方法包括：在所述基底上形成传输栅极结构，所述传输栅极结构具有相对的第一侧和第二侧，所述传输栅极结构底部的基底中具有沟道区；形成外延层，所述外延层对沟道区产生应力，所述外延层仅位于所述传输栅极结构第一侧的基底中。所述方法使SRAM存储器的电学性能提高。

Description

SRAM存储器及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种SRAM存储器及其形成方法。
背景技术
随着半导体技术的不断发展，存储器呈现出高集成度、快速、低功耗的发展趋势。
从功能上将存储器分为随机存储器(RAM，Random Access Memory)和只读存储器(ROM，Read Only Memory)。随机存储器工作时，可以随时从任何一个指定的地址读出数据，也可以随时将数据写入任何一个指定的存储单元。随机存储器的读写操作方便，使用灵活。
随机存储器可以分为静态随机存储器(SRAM)和动态随机存储器(DRAM)。其中，静态随机存储器利用带有正反馈的触发器来实现存储数据，主要依靠持续的供电来保持数据的完整性。静态随机存储器在使用过程中不需要刷新。静态随机存储器已被广泛应用在计算机的高速缓存和频繁的数据处理中。
然而，现有技术中静态随机存储器的性能较差。
发明内容
本发明解决的问题是提供一种SRAM存储器及其形成方法，以提高SRAM存储器的电学性能。
为解决上述问题，本发明提供一种SRAM存储器的形成方法，包括：提供基底；形成传输晶体管，形成所述传输晶体管的方法包括：在所述基底上形成传输栅极结构，所述传输栅极结构具有相对的第一侧和第二侧，所述传输栅极结构底部的基底中具有沟道区；形成外延层，所述外延层对沟道区产生应力，所述外延层仅位于所述传输栅极结构第一侧的基底中。
可选的，所述外延层对所述沟道区产生拉应力。
可选的，所述外延层的材料为掺磷的硅或碳硅。
可选的，所述外延层对所述沟道区产生压应力。
可选的，所述外延层的材料包括锗硅。
可选的，形成所述外延层的方法包括：在所述传输栅极结构第一侧的基底中形成凹槽；采用外延生长工艺在所述凹槽中外延生长外延材料层，形成外延层。
可选的，形成所述传输晶体管的方法还包括：在形成所述外延层之前，在所述基底上和传输栅极结构表面形成侧墙材料层；所述凹槽还贯穿所述侧墙材料层；以所述侧墙材料层为掩膜进行所述外延生长工艺；在进行所述外延生长工艺后，回刻蚀所述侧墙材料层，在所述传输栅极结构侧壁形成侧墙。
可选的，形成所述传输晶体管的方法还包括：在外延生长所述外延材料层的同时，在所述外延材料层中原位掺杂源漏离子，在所述传输栅极结构第一侧的基底中形成第一源漏掺杂区；在所述传输栅极结构第二侧的基底中注入源漏离子，在传输栅极结构第二侧的基底中形成第二源漏掺杂区；所述外延层位于所述第一源漏掺杂区中。
可选的，形成所述传输晶体管的方法还包括：在所述传输栅极结构第一侧的外延层和基底中、以及传输栅极结构第二侧的基底中注入源漏离子，在所述传输栅极结构第一侧的基底中形成第一源漏掺杂区，在所述传输栅极结构第二侧的基底中形成第二源漏掺杂区。
可选的，所述SRAM存储器还包括：锁存器，所述锁存器包括上拉晶体管和下拉晶体管；在写数据状态时，所述上拉晶体管和下拉晶体管将数据通过所述传输晶体管存储到锁存器中，在读数据状态时，所述上拉晶体管和下拉晶体管将锁存器中存储的数据通过所述传输晶体管输出。
可选的，当所述传输晶体管的类型为N型，且所述外延层对所述沟道区产生拉应力时，或者，当所述传输晶体管的类型为P型，且所述外延层对所述沟道区产生压应力时，所述第二源漏掺杂区与所述锁存器连接。
可选的，当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的源区，所述第二传输源漏区为传输晶体管的漏区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区，所述第二传输源漏区为传输晶体管的源区。
可选的，当所述传输晶体管的类型为P型，且所述外延层对所述沟道区产生拉应力时，或者，当所述传输晶体管的类型为N型，且所述外延层对所述沟道区产生压应力时，所述第一源漏掺杂区与所述锁存器连接。
可选的，当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的漏区，所述第二传输源漏区为传输晶体管的源区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的源区，所述第二传输源漏区为传输晶体管的漏区。
本发明还提供一种SRAM存储器，包括：基底；传输晶体管，所述传输晶体管包括：位于基底上的传输栅极结构，所述传输栅极结构具有相对的第一侧和第二侧，所述传输栅极结构底部的基底中具有沟道区；外延层，所述外延层对沟道区产生应力，所述外延层仅位于所述传输栅极结构第一侧的基底中。
可选的，所述外延层对所述沟道区产生拉应力。
可选的，所述外延层的材料为掺磷的硅或碳硅。
可选的，所述外延层对所述沟道区产生压应力。
可选的，所述外延层的材料包括锗硅。
可选的，所述传输晶体管还包括：位于所述传输栅极结构第一侧的基底中的第一源漏掺杂区；位于所述传输栅极结构第二侧的基底中的第二源漏掺杂区；所述外延层仅位于所述第一源漏掺杂区中。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的SRAM存储器的形成方法中，形成外延层，所述外延层对沟道区产生应力，对沟道区的应力能够改变沟道区的电子迁移率和空穴迁移率，因此所述外延层能够对沟道区的电流大小产生影响。由于所述外延层仅位于所述传输栅极结构第一侧的基底中，因此电流从传输栅极结构的第一侧流向第二侧的大小与电流从传输栅极结构的第二侧流向第一侧的大小不同。因此通过设置外延层与SRAM存储器中锁存器的连接关系，能够使得SRAM存储器处于读数据状态时传输晶体管的开态电流小于处于写数据状态时传输晶体管的开态电流。由于在SRAM存储器处于读数据状态时，传输晶体管的开态电流较小，使得传输晶体管和SRAM存储器中下拉晶体管中的电流差值较大，提高了读数据的速度；由于在SRAM存储器处于写数据状态时，传输晶体管的开态电流较大，使得传输晶体管和SRAM存储器中上拉晶体管中的电流差值较大，提高了写数据的速度。即能够同时提高SRAM存储器的读写速度。从而使得SRAM存储器的电学性能提高。
本发明技术方案提供的SRAM存储器中，所述外延层对沟道区产生应力，对沟道区的应力能够改变沟道区的电子迁移率和空穴迁移率，因此所述外延层能够对沟道区的电流大小产生影响。由于所述外延层仅位于所述传输栅极结构第一侧的基底中，因此电流从传输栅极结构的第一侧流向第二侧的大小与电流从传输栅极结构的第二侧流向第一侧的大小不同。因此通过设置外延层与SRAM存储器中锁存器的连接关系，能够使得SRAM存储器处于读数据状态时传输晶体管的开态电流小于处于写数据状态时传输晶体管的开态电流。由于在SRAM存储器处于读数据状态时，传输晶体管的开态电流较小，使得传输晶体管和SRAM存储器中下拉晶体管中的电流差值较大，提高了读数据的速度；由于在SRAM存储器处于写数据状态时，传输晶体管的开态电流较大，使得传输晶体管和SRAM存储器中上拉晶体管中的电流差值较大，提高了写数据的速度。即能够同时提高SRAM存储器的读写速度。从而使得SRAM存储器的电学性能提高。
附图说明
图1是一种SRAM存储器单元的电路图；
图2至图9是本发明一实施例中SRAM存储器形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的SRAM存储器的电学性能较差。
图1是一种SRAM存储器单元的电路图，所述SRAM存储器单元包括传输晶体管、上拉晶体管和下拉晶体管，所述传输晶体管包括：第一传输晶体管PG1和第二传输晶体管PG2，所述上拉晶体管包括第一上拉晶体管PU1和第二上拉晶体管PU2，所述下拉晶体管包括第一下拉晶体管PD1和第二下拉晶体管PD2，所述上拉晶体管和下拉晶体管构成锁存器。所述传输晶体管、上拉晶体管和下拉晶体管的连接关系参照图1。
在读取数据“0”时，需使PD1中的电流大于PG1中的电流，否则不能正确读取数据“0”；在写入数据“0”时，需使PG1中的电流大于PU1中的电流，否则不能正确写入数据“0”；在读取数据“1”时，需使PD2中的电流大于PG2中的电流，否则不能正确读取数据“1”；在写入数据“1”时，需使PG2中的电流大于PU2中的电流，否则不能正确写入数据“1”。
第一传输晶体管PG1包括第一传输栅极结构和位于第一传输栅极结构两侧的第一传输源漏区和第二传输源漏区，第二传输晶体管PG2包括第二传输栅极结构和位于第二传输栅极结构两侧的第三传输源漏区和第四传输源漏区。读数据状态时，第一传输源漏区为第一传输晶体管的漏区，第三传输源漏区为第二传输晶体管的漏区；写数据状态时，第二传输源漏区为第一传输晶体管的漏区，第四传输源漏区为第二传输晶体管的漏区。
研究发现，在第一传输晶体管打开时，无论第一传输源漏区还是第二传输源漏区作为第一传输晶体管的漏区，第一传输晶体管的漏区的电阻相等，第一传输源漏区为漏区时第一传输晶体管中的电流等于第二传输源漏区作为第一传输晶体管的漏区时第一传输晶体管中的电流；在第二传输晶体管打开时，无论第三传输源漏区还是第四传输源漏区作为第二传输晶体管的漏区，第二传输晶体管的漏区的电阻相等，第三传输源漏区作为第二传输晶体管的漏区时第二传输晶体管中的电流等于第四传输源漏区作为第二传输晶体管的漏区时第二传输晶体管中的电流。
由于上述原因，导致：在读取数据“0”时，若PD1中电流和PG1中电流的差值增加，会导致在写入数据“0”时，PG1中电流与PU1中电流的差值减小，反之则反。在读取数据“1”时，PD2中电流和PG2中电流差值增加，会导致在写入数据“1”时，PG2中电流和PU2中电流的差值减小，反之则反。导致读数据的速率和写数据的速率不能同时增加。
在此基础上，本发明提供一种SRAM存储器的形成方法，包括：提供基底；形成传输晶体管，形成所述传输晶体管的方法包括：在所述基底上形成传输栅极结构，所述传输栅极结构具有相对的第一侧和第二侧，所述传输栅极结构底部的基底中具有沟道区；形成外延层，所述外延层对沟道区产生应力，所述外延层仅位于所述传输栅极结构第一侧的基底中。
所述方法中，形成外延层，所述外延层对沟道区产生应力，对沟道区的应力能够改变沟道区的电子迁移率和空穴迁移率，因此所述外延层能够对沟道区的电流大小产生影响。由于所述外延层仅位于所述传输栅极结构第一侧的基底中，因此电流从传输栅极结构的第一侧流向第二侧的大小与电流从传输栅极结构的第二侧流向第一侧的大小不同。因此通过设置外延层与SRAM存储器中锁存器的连接关系，能够使得SRAM存储器处于读数据状态时传输晶体管的开态电流小于处于写数据状态时传输晶体管的开态电流。由于在SRAM存储器处于读数据状态时，传输晶体管的开态电流较小，使得传输晶体管和SRAM存储器中下拉晶体管中的电流差值较大，提高了读数据的速度；由于在SRAM存储器处于写数据状态时，传输晶体管的开态电流较大，使得传输晶体管和SRAM存储器中上拉晶体管中的电流差值较大，提高了写数据的速度。即能够同时提高SRAM存储器的读写速度。从而使得SRAM存储器的电学性能提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9是本发明一实施例中SRAM存储器形成过程的结构示意图。
参考图2，提供基底。
本实施例中，所述基底包括半导体衬底100和位于半导体衬底100上的鳍部。在其它实施例中，所述基底为平面式的半导体衬底。
所述半导体衬底100可以是单晶硅，多晶硅或非晶硅；所述半导体衬底100也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述半导体衬底100的材料为硅。
所述SRAM存储器包括若干个存储单元，各个存储单元包括第一区I和第二区Ⅱ。
关于第一区I和第二区Ⅱ的位置关系根据具体电路设计来区分。
所述鳍部包括位于第一区I的第一鳍部121和位于第二区Ⅱ的第二鳍部122。所述鳍部通过图形化所述半导体衬底100而形成；或者是：在半导体衬底100表面形成鳍部材料层(未图示)，然后图形化所述鳍部材料层，从而在半导体衬底100表面形成第一鳍部121和第二鳍部122。
所述半导体衬底100表面还具有隔离结构110，隔离结构110的表面低于第一鳍部121和第二鳍部122的顶部表面，隔离结构110用于电学隔离第一鳍部121且电学隔离第二鳍部122。
所述隔离结构110的材料包括氧化硅。
接着，形成传输晶体管。
各个存储单元的传输晶体管包括：位于第一区I的第一传输晶体管(对应图1中PG1)和位于第二区Ⅱ的第二传输晶体管(对应图1中PG2)。SRAM存储器的读数据和写数据操作都是通过第一传输晶体管和第二传输晶体管进行的。
所述第一传输晶体管和第二传输晶体管的类型相同，即第一传输晶体管和第二传输晶体管的类型均为N型或者均为P型。本实施例中，以所述第一传输晶体管和第二传输晶体管的类型均为N型作为示例。
本实施例中，以所述第一传输晶体管和第二传输晶体管均为鳍式场效应晶体管为例进行说明。在其它实施例中，所述第一传输晶体管和第二传输晶体管均为平面式的MOS晶体管。
下面具体介绍形成传输晶体管的方法。
结合参考图3和图4，图4中第一区I的示图为沿着图3中第一鳍部延伸方向(A-A1轴线)获得的剖面结构示意图，图4中第二区Ⅱ的示图为沿着图3中第二鳍部延伸方向(A2-A3轴线)获得的剖面结构示意图，在所述基底上形成传输栅极结构。
各个存储单元的传输栅极结构包括位于第一区I的第一传输栅极结构130和位于第二区Ⅱ的第二传输栅极结构133。
具体的，在第一区I的基底上形成第一传输栅极结构130；在第二区Ⅱ的基底上形成第二传输栅极结构133。
本实施例中，所述传输栅极结构横跨所述鳍部，具体的，第一传输栅极结构130横跨第一鳍部121、覆盖第一鳍部121的部分顶部表面和部分侧壁表面；第二传输栅极结构133横跨第二鳍部122、覆盖第二鳍部122的部分顶部表面和部分侧壁表面。
所述第一传输栅极结构130包括横跨所述第一鳍部121的第一传输栅介质层131和位于第一传输栅介质层131上的第一传输栅极132；所述第二传输栅极结构133包括横跨所述第二鳍部122的第二传输栅介质层134和位于第二传输栅介质层134上的第二传输栅极135。
其中，第一传输栅介质层131位于第一区I的部分隔离结构110表面、覆盖第一鳍部121的部分顶部表面和部分侧壁表面；第二传输栅介质层134位于第二区Ⅱ的部分隔离结构110表面、覆盖第二鳍部122的部分顶部表面和部分侧壁表面。
所述第一传输栅介质层131和第二传输栅介质层134的材料为氧化硅；所述第一传输栅极132和第二传输栅极135的材料为多晶硅。
具体的，形成第一传输栅极结构130和第二传输栅极结构133的方法包括：在所述基底表面形成栅介质材料层(未图示)和位于所述栅介质材料层上的栅电极材料层(未图示)；图形化所述栅介质材料层和栅电极材料层，形成第一传输栅极结构130和第二传输栅极结构133。
本实施例中，所述栅介质材料层还位于隔离结构110上。
所述第一传输栅介质层131和第二传输栅介质层134对应所述栅介质材料层。所述第一传输栅极132和第二传输栅极135对应所述栅电极材料层。
所述传输栅极结构底部的基底中具有沟道区。所述沟道区包括位于第一区I的第一沟道区和位于第二区Ⅱ的第二沟道区。
第一传输栅极结构130底部的基底中具有第一沟道区，第二传输栅极结构133底部的基底中具有第二沟道区。
所述传输栅极结构具有相对的第一侧和第二侧。第一传输栅极结构130和第二传输栅极结构133均具有相对的第一侧和第二侧。
接着，形成外延层，所述外延层对沟道区产生应力，所述外延层仅位于所述传输栅极结构第一侧的基底中。
各个存储单元的外延层包括位于第一区I的第一外延层和位于第二区Ⅱ的第二外延层。
形成所述外延层的方法包括：在所述传输栅极结构第一侧的基底中形成凹槽；采用外延生长工艺在所述凹槽中外延生长外延材料层，形成外延层。
本实施例中，在形成所述外延层之前，还在所述基底上和传输栅极结构表面形成侧墙材料层。
参考图5，在所述基底上和传输栅极结构表面形成侧墙材料层140。
所述侧墙材料层140的材料包括氮化硅。
形成所述侧墙材料层140的工艺为沉积工艺，如等离子体化学气相沉积工艺或原子层沉积工艺。
所述侧墙材料层140的作用包括：侧墙材料层140用于形成后续的侧墙；侧墙材料层140用于在后续外延生长工艺的过程中，保护基底表面和传输栅极结构表面。
参考图6，在所述传输栅极结构第一侧的基底中形成凹槽。
所述凹槽包括位于第一区I的第一凹槽151和位于第二区Ⅱ的第二凹槽152。
形成第一凹槽151和第二凹槽152，第一凹槽151位于第一传输栅极结构130第一侧的基底中，具体的，第一凹槽151位于第一传输栅极结构130第一侧的第一鳍部121中，第二凹槽152位于第二传输栅极结构133第一侧的基底中，具体的，第二凹槽152位于第二传输栅极结构133第一侧的第二鳍部122中。
具体的，在侧墙材料层140上形成光刻胶层(未图示)，光刻胶层中具有开口，所述开口包括位于第一区Ⅰ光刻胶层中的第一开口和位于第二区Ⅱ光刻胶层中的第二开口，第一开口用于定义第一凹槽151的位置，第二开口用于定义第二凹槽152的位置；以所述光刻胶层为掩膜刻蚀传输栅极结构第一侧的侧墙材料层140和基底，具体的，以所述光刻胶层为掩膜刻蚀第一传输栅极结构130第一侧的第一鳍部121和侧墙材料层140、以及第二传输栅极结构133第一侧的第二鳍部122和侧墙材料层140，形成所述第一凹槽151和第二凹槽152；以所述光刻胶层为掩膜刻蚀传输栅极结构第一侧的侧墙材料层140和基底后，去除所述光刻胶层。
本实施例中，同时形成第一凹槽151和第二凹槽152，使得工艺效率简化。
所述凹槽还贯穿所述侧墙材料层140，具体的，第一凹槽151贯穿第一区Ⅰ的侧墙材料层140，第二凹槽152贯穿第二区Ⅱ的侧墙材料层140。
以所述光刻胶层为掩膜刻蚀传输栅极结构第一侧的侧墙材料层140和基底的工艺包括各向异性干刻工艺。
参考图7，采用外延生长工艺在所述凹槽中生长外延材料层，形成外延层。
本实施例中，以所述侧墙材料层140为掩膜进行所述外延生长工艺。
各个存储单元的外延层包括位于第一区Ⅰ的第一外延层161和位于第二区Ⅱ的第二外延层162。
具体的，采用外延生长工艺在第一凹槽151(参考图6)和第二凹槽152(参考图6)中生长外延材料层，在所述第一凹槽151形成第一外延层161，在所述第二凹槽152中形成第二外延层162。
第一外延层161位于第一传输栅极结构130第一侧的基底中，具体的，第一外延层161位于第一传输栅极结构130第一侧的第一鳍部121中；第二外延层162位于第二传输栅极结构130第一侧的基底中，具体的，第二外延层162位于第二传输栅极结构130第一侧的第二鳍部122中。
所述外延层对沟道区产生应力。所述外延层对沟道区产生拉应力或压应力。
当所述外延层对所述沟道区产生拉应力时，所述外延层的材料为掺磷的硅或碳硅。具体的，当所述第一外延层161对第一沟道区产生拉应力，第二外延层162对第二沟道区产生拉应力时，所述第一外延层161和第二外延层162的材料为掺磷的硅或碳硅。
当所述外延层的材料为掺磷的硅时，所述掺磷的硅中磷元素的浓度为1E13atom/cm3～1E16atom/cm3。当所述外延层的材料为碳硅时，碳硅中碳元素的浓度为1E13atom/cm3～1E16atom/cm3。选择此范围的意义在于：若所述掺磷的硅中磷元素的浓度过大，或者碳硅中碳元素的浓度过大，导致工艺浪费，且增加了工艺的难度；若所述掺磷的硅中磷元素的浓度过小，或者碳硅中碳元素的浓度过小，导致外延层对沟道区的应力较小，对SRAM器件的读数据的能力和写数据的能力提高的程度较小。
当所述外延层对所述沟道区产生压应力时，所述外延层的材料包括锗硅。具体的，当所述第一外延层161对第一沟道区产生压应力，第二外延层162对第二沟道区产生压应力时，所述第一外延层161和第二外延层162的材料包括锗硅。
当所述外延层的材料为锗硅时，所述锗硅中锗元素的浓度为1E13atom/cm3～1E16atom/cm3。选择此范围的意义在于：若所述锗硅中锗元素的浓度过大，导致工艺浪费，且增加了工艺的难度；若所述锗硅中锗元素的浓度过小，导致外延层对沟道区的应力较小，对SRAM器件的读数据的能力和写数据的能力提高的程度较小。
参考图8，进行所述外延生长工艺后，回刻蚀所述侧墙材料层140(参考图7)，在传输栅极结构侧壁形成侧墙。
所述侧墙包括位于第一传输栅极结构130侧壁的第一侧墙141和位于第二传输栅极结构133侧壁的第二侧墙142。
所述侧墙用于定义后续第一源漏掺杂区和传输栅极结构之间的距离以及后续第二源漏掺杂区和传输栅极结构之间的距离。
所述侧墙的材料包括氮化硅。相应的，第一侧墙141和第二侧墙142的材料包括氮化硅。
参考图9，在所述传输栅极结构第一侧的外延层和基底中、以及传输栅极结构第二侧的基底中注入源漏离子，在所述传输栅极结构第一侧的基底中形成第一源漏掺杂区，在所述传输栅极结构第二侧的基底中形成第二源漏掺杂区。
本实施例中，形成侧墙后，在所述传输栅极结构第一侧的外延层和基底中、以及传输栅极结构第二侧的基底中注入源漏离子。所述第一源漏掺杂区和第二源漏掺杂区分别位于所述传输栅极结构和侧墙的两侧。
所述第一源漏掺杂区包括位于第一区I的第一子源漏掺杂区171和位于第二区Ⅱ的第三子源漏掺杂区173。所述第二源漏掺杂区包括位于第一区I的第二子源漏掺杂区172和位于第二区Ⅱ的第四子源漏掺杂区174。
在所述第一传输栅极结构130第一侧的第一外延层161和基底中、以及第一传输栅极结构130第二侧的基底中注入源漏离子，在第一传输栅极结构130第一侧的基底中形成第一子源漏掺杂区171，在第一传输栅极结构130第二侧的基底中形成第二子源漏掺杂区172。在所述第二传输栅极结构133第一侧的第二外延层162和基底中、以及第二传输栅极结构133第二侧的基底中注入源漏离子，在第二传输栅极结构133第一侧的基底中形成第三子源漏掺杂区173，在第二传输栅极结构133第二侧的基底中形成第四子源漏掺杂区174。
具体的，第一子源漏掺杂区171位于第一传输栅极结构130第一侧的第一鳍部121中，第二子源漏掺杂区172位于第一传输栅极结构130第二侧的第一鳍部121中；第三子源漏掺杂区173位于第二传输栅极结构133第一侧的第二鳍部122中，第四子源漏掺杂区174位于第二传输栅极结构133第二侧的第二鳍部122中。
第一子源漏掺杂区171和第二子源漏掺杂区172分别位于第一传输栅极结构130和第一侧墙141的两侧基底中。第三子源漏掺杂区173和第四子源漏掺杂区174分别位于第二传输栅极结构133和第二侧墙142两侧基底中。
所述外延层位于第一源漏掺杂区中。具体的，第一外延层161位于第一子源漏掺杂区171中，第二外延层162位于第三子源漏掺杂区173中。
在其它实施例中，在外延生长所述外延材料层的同时，在所述外延材料层中原位掺杂源漏离子，在传输栅极结构第一侧的基底中形成第一源漏掺杂区；在所述传输栅极结构第二侧的基底中注入源漏离子，在传输栅极结构第二侧的基底中形成第二源漏掺杂区；所述外延层位于所述第一源漏掺杂区中。
所述SRAM存储器还包括锁存器，所述锁存器包括上拉晶体管(对应图1中的PU1和PU2)和下拉晶体管(对应图1中的PD1和PD2)，在写数据状态时，所述上拉晶体管和下拉晶体管将数据通过所述传输晶体管存储到锁存器中，在读数据状态时，所述上拉晶体管和下拉晶体管将锁存器中存储的数据通过所述传输晶体管输出。
所述下拉晶体管的类型均为N型，所述上拉晶体管的类型均为P型。
当所述第一传输晶体管和第二传输晶体管的类型均为N型或P型。
当所述传输晶体管的类型为N型，且所述外延层对所述沟道区产生拉应力时，或者，当所述传输晶体管的类型为P型，且所述外延层对所述沟道区产生压应力时，所述第二源漏掺杂区与所述锁存器连接，具体的，第二子源漏掺杂区172和第四子源漏掺杂区174分别与所述锁存器连接。在此情况下，当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的源区，具体的，第一子源漏掺杂区171为第一传输晶体管130的源区，第三子源漏掺杂区173为第二传输晶体管133的源区，所述第二传输源漏区为传输晶体管的漏区，第二子源漏掺杂区172为第一传输晶体管130的漏区，第四子源漏掺杂区174为第二传输晶体管133的漏区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区，具体的，第一子源漏掺杂区171为第一传输晶体管130的漏区，第三子源漏掺杂区173为第二传输晶体管133的漏区，所述第二传输源漏区为传输晶体管的源区，具体的，第二子源漏掺杂区172为第一传输晶体管130的源区，第四子源漏掺杂区174为第二传输晶体管133的源区。
当所述传输晶体管的类型为P型，且所述外延层对所述沟道区产生拉应力时，或者，当所述传输晶体管的类型为N型，且所述外延层对所述沟道区产生压应力时，所述第一源漏掺杂区与所述锁存器连接，具体的，第一子源漏掺杂区171和第三子源漏掺杂区173分别与所述锁存器连接。在此情况下，当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的漏区，具体的，第一子源漏掺杂区171为第一传输晶体管130的漏区，第三子源漏掺杂区173为第二传输晶体管133的漏区，所述第二传输源漏区为传输晶体管的源区，具体的，第二子源漏掺杂区172为第一传输晶体管130的源区，第四子源漏掺杂区174为第二传输晶体管133的源区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的源区，具体的，第一子源漏掺杂区171为第一传输晶体管130的源区，第三子源漏掺杂区173为第二传输晶体管133的源区，所述第二传输源漏区为传输晶体管的漏区，第二子源漏掺杂区172为第一传输晶体管130的漏区，第四子源漏掺杂区174为第二传输晶体管133的漏区。
在所述SRAM存储器工作的过程中，传输晶体管的漏区对沟道区的应力相对于传输晶体管的源区对沟道区的应力的影响较大。而所述外延层位于所述第一源漏掺杂区中，外延层对沟道区产生应力，对沟道区的应力能够改变沟道区的电子迁移率和空穴迁移率，因此所述外延层能够对沟道区的电流大小产生影响。
当所述传输晶体管的类型为N型，且所述外延层对所述沟道区产生拉应力时，或者，当所述传输晶体管的类型为P型，且所述外延层对所述沟道区产生压应力时，外延层均能提高沟道区的电流。在此情况下，在所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的源区，在所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区。因此所述SRAM存储器处于读数据状态时外延层对沟道区电流的影响程度小于在所述SRAM存储器处于写数据状态时外延层对沟道区电流的影响程度。因此使得SRAM存储器处于读数据状态时传输晶体管的开态电流小于在SRAM存储器处于写数据状态时传输晶体管的开态电流。
当所述传输晶体管的类型为P型，且所述外延层对所述沟道区产生拉应力时，或者，当所述传输晶体管的类型为N型，且所述外延层对所述沟道区产生压应力时，外延层均能降低沟道区的电流。在此情况下，在所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的漏区，在所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的源区。因此所述SRAM存储器处于读数据状态时外延层对沟道区电流的影响程度大于所述SRAM存储器处于写数据状态时外延层对沟道区电流的影响程度。因此使得SRAM存储器处于读数据状态时传输晶体管的开态电流小于在SRAM存储器处于写数据状态时传输晶体管的开态电流。
由于在SRAM存储器处于读数据状态时，传输晶体管的开态电流较小，使得传输晶体管和SRAM存储器中下拉晶体管中的电流差值较大，提高了读数据的速度；由于在SRAM存储器处于写数据状态时，传输晶体管的开态电流较大，使得传输晶体管和SRAM存储器中上拉晶体管中的电流差值较大，提高了写数据的速度。即能够同时提高SRAM存储器的读写速度。从而使得SRAM存储器的电学性能提高。
相应的，本实施例还提供一种采用上述方法形成的SRAM存储器，请继续参考图9，包括：基底；传输晶体管，所述传输晶体管包括：位于基底上的传输栅极结构，所述传输栅极结构具有相对的第一侧和第二侧，所述传输栅极结构底部的基底中具有沟道区；外延层，所述外延层对沟道区产生应力，所述外延层仅位于所述传输栅极结构第一侧的基底中。
所述基底包括半导体衬底100和位于半导体衬底100上的鳍部。在其它实施例中，所述基底为平面式的半导体衬底。
所述鳍部包括位于第一区I的第一鳍部121和位于第二区Ⅱ的第二鳍部122。
所述半导体衬底100表面还具有隔离结构110，隔离结构110的表面低于第一鳍部121和第二鳍部122的顶部表面。
所述SRAM存储器包括若干个存储单元，各个存储单元包括第一区I和第二区Ⅱ。
各个存储单元的传输晶体管包括：位于第一区I的第一传输晶体管和位于第二区Ⅱ的第二传输晶体管。SRAM存储器的读数据和写数据操作都是通过第一传输晶体管和第二传输晶体管进行的。
所述第一传输晶体管和第二传输晶体管的类型相同，即第一传输晶体管和第二传输晶体管的类型均为N型或者均为P型。
所述传输栅极结构底部的基底中具有沟道区。所述沟道区包括位于第一区I的第一沟道区和位于第二区Ⅱ的第二沟道区。
所述传输栅极结构包括位于第一区I的第一传输栅极结构130和位于第二区Ⅱ的第二传输栅极结构133。
所述传输栅极结构具有相对的第一侧和第二侧。第一传输栅极结构130和第二传输栅极结构133均具有相对的第一侧和第二侧。
所述外延层位于所述传输栅极结构第一侧的基底中。
所述外延层包括位于第一区I的第一外延层161和位于第二区Ⅱ的第二外延层162。
第一传输晶体管包括：位于第一区I基底上的第一传输栅极结构130，第一传输栅极结构130底部的基底中具有第一沟道区；第一外延层161，第一外延层161对第一沟道区产生应力，第一外延层161仅位于第一传输栅极结构130第一侧的基底中。
所述第一传输栅极结构130的位置、结构和材料参照前述实施例。
具体的，第一外延层161仅位于第一传输栅极结构130第一侧的第一鳍部121中。
所述第二传输晶体管包括：位于第二区Ⅱ基底上的第二传输栅极结构133，第二传输栅极结构133底部的基底中具有第二沟道区；第二外延层162，第二外延层162对第二沟道区产生应力，第二外延层162仅位于第二传输栅极结构133第一侧的基底中。
所述第二传输栅极结构133的位置、结构和材料均参照前述实施例。
具体的，第二外延层162仅位于第二传输栅极结构133第一侧的第二鳍部122中。
所述外延层对沟道区产生应力。外延层对沟道区产生拉应力或压应力。
当所述外延层对所述沟道区产生拉应力时，所述外延层的材料为掺磷的硅或碳硅。具体的，当所述第一外延层161对第一沟道区产生拉应力，第二外延层162对第二沟道区产生拉应力时，所述第一外延层161和第二外延层162的材料为掺磷的硅或碳硅。
当所述外延层的材料为掺磷的硅时，所述掺磷的硅中磷元素的浓度为1E13atom/cm3～1E16atom/cm3。
当所述外延层对所述沟道区产生压应力时，所述外延层的材料包括锗硅。具体的，当所述第一外延层161对第一沟道区产生压应力，第二外延层162对第二沟道区产生压应力时，所述第一外延层161和第二外延层162的材料包括锗硅。
当所述外延层的材料为锗硅时，所述锗硅中锗元素的浓度为1E13atom/cm3～1E16atom/cm3。
所述传输晶体管还包括：位于传输栅极结构侧壁的侧墙；具体的，所述侧墙包括位于第一传输栅极结构130侧壁的第一侧墙141和位于第二传输栅极结构133侧壁的第二侧墙142。
所述传输晶体管还包括：位于所述传输栅极结构第一侧的第一源漏掺杂区；位于所述传输栅极结构第二侧的第二源漏掺杂区。所述第一源漏掺杂区和第二源漏掺杂区分别位于所述传输栅极结构和侧墙的两侧。
所述第一传输晶体管还包括：位于第一传输栅极结构130第一侧基底中的第一子源漏掺杂区171；位于第一传输栅极结构130第二侧基底中的第二子源漏掺杂区172，所述第二子源漏掺杂区172和第一子源漏掺杂区171中具有源漏离子。
所述第二传输晶体管还包括：位于第二传输栅极结构133第一侧基底中的第三子源漏掺杂区173；位于第二传输栅极结构133第二侧基底中的第四子源漏掺杂区174，所述第四子源漏掺杂区174和第三子源漏掺杂区173中具有源漏离子。
第一子源漏掺杂区171和第二子源漏掺杂区172分别位于第一传输栅极结构130和第一侧墙141的两侧基底中。第三子源漏掺杂区173和第四子源漏掺杂区174分别位于第二传输栅极结构133和第二侧墙142两侧基底中。
所述外延层位于第一源漏掺杂区中。具体的，第一外延层161位于第一子源漏掺杂区171中，第二外延层162位于第三子源漏掺杂区173中。
所述SRAM存储器还包括锁存器，所述锁存器包括上拉晶体管(对应图1中的PU1和PU2)和下拉晶体管(对应图1中的PD1和PD2)，在写数据状态时，所述上拉晶体管和下拉晶体管将数据通过所述传输晶体管存储到锁存器中，在读数据状态时，所述上拉晶体管和下拉晶体管将锁存器中存储的数据通过所述传输晶体管输出。
所述下拉晶体管的类型均为N型，所述上拉晶体管的类型均为P型。
当所述第一传输晶体管和第二传输晶体管的类型均为N型或P型。
当所述传输晶体管的类型为N型，且所述外延层对所述沟道区产生拉应力时，或者，当所述传输晶体管的类型为P型，且所述外延层对所述沟道区产生压应力时，所述第二源漏掺杂区与所述锁存器连接，具体的，第二子源漏掺杂区172和第四子源漏掺杂区174分别与所述锁存器连接。在此情况下，当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的源区，具体的，第一子源漏掺杂区171为第一传输晶体管130的源区，第三子源漏掺杂区173为第二传输晶体管133的源区，所述第二传输源漏区为传输晶体管的漏区，第二子源漏掺杂区172为第一传输晶体管130的漏区，第四子源漏掺杂区174为第二传输晶体管133的漏区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区，具体的，第一子源漏掺杂区171为第一传输晶体管130的漏区，第三子源漏掺杂区173为第二传输晶体管133的漏区，所述第二传输源漏区为传输晶体管的源区，具体的，第二子源漏掺杂区172为第一传输晶体管130的源区，第四子源漏掺杂区174为第二传输晶体管133的源区。
当所述传输晶体管的类型为P型，且所述外延层对所述沟道区产生拉应力时，或者，当所述传输晶体管的类型为N型，且所述外延层对所述沟道区产生压应力时，所述第一源漏掺杂区与所述锁存器连接，具体的，第一子源漏掺杂区171和第三子源漏掺杂区173分别与所述锁存器连接。在此情况下，当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的漏区，具体的，第一子源漏掺杂区171为第一传输晶体管130的漏区，第三子源漏掺杂区173为第二传输晶体管133的漏区，所述第二传输源漏区为传输晶体管的源区，具体的，第二子源漏掺杂区172为第一传输晶体管130的源区，第四子源漏掺杂区174为第二传输晶体管133的源区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的源区，具体的，第一子源漏掺杂区171为第一传输晶体管130的源区，第三子源漏掺杂区173为第二传输晶体管133的源区，所述第二传输源漏区为传输晶体管的漏区，第二子源漏掺杂区172为第一传输晶体管130的漏区，第四子源漏掺杂区174为第二传输晶体管133的漏区。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种SRAM存储器的形成方法，其特征在于，包括：
提供基底；
形成传输晶体管，形成所述传输晶体管的方法包括：
在所述基底上形成传输栅极结构，所述传输栅极结构具有相对的第一侧和第二侧，所述传输栅极结构底部的基底中具有沟道区；
形成外延层，所述外延层对沟道区产生应力，所述外延层仅位于所述传输栅极结构第一侧的基底中；
在所述传输栅极结构第一侧的外延层和基底中、以及传输栅极结构第二侧的基底中注入源漏离子，在所述传输栅极结构第一侧的基底中形成第一源漏掺杂区，在所述传输栅极结构第二侧的基底中形成第二源漏掺杂区；所述外延层位于所述第一源漏掺杂区中；
所述传输晶体管的类型为N型，且所述外延层对所述沟道区产生拉应力时，或者，当所述传输晶体管的类型为P型，且所述外延层对所述沟道区产生压应力时，所述第二源漏掺杂区与锁存器连接；
当所述传输晶体管的类型为P型，且所述外延层对所述沟道区产生拉应力时，或者，当所述传输晶体管的类型为N型，且所述外延层对所述沟道区产生压应力时，所述第一源漏掺杂区与所述锁存器连接。
2.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，所述外延层对所述沟道区产生拉应力。
3.根据权利要求2所述的SRAM存储器的形成方法，其特征在于，所述外延层的材料为掺磷的硅或碳硅。
4.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，所述外延层对所述沟道区产生压应力。
5.根据权利要求4所述的SRAM存储器的形成方法，其特征在于，所述外延层的材料包括锗硅。
6.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，形成所述外延层的方法包括：在所述传输栅极结构第一侧的基底中形成凹槽；采用外延生长工艺在所述凹槽中外延生长外延材料层，形成外延层。
7.根据权利要求6所述的SRAM存储器的形成方法，其特征在于，形成所述传输晶体管的方法还包括：在形成所述外延层之前，在所述基底上和传输栅极结构表面形成侧墙材料层；所述凹槽还贯穿所述侧墙材料层；以所述侧墙材料层为掩膜进行所述外延生长工艺；在进行所述外延生长工艺后，回刻蚀所述侧墙材料层，在所述传输栅极结构侧壁形成侧墙。
8.根据权利要求7所述的SRAM存储器的形成方法，其特征在于，形成所述传输晶体管的方法还包括：在外延生长所述外延材料层的同时，在所述外延材料层中原位掺杂源漏离子，形成所述第一源漏掺杂区及所述第二源漏掺杂区。
9.根据权利要求1或8所述的SRAM存储器的形成方法，其特征在于，所述SRAM存储器还包括：所述锁存器，所述锁存器包括上拉晶体管和下拉晶体管；在写数据状态时，所述上拉晶体管和下拉晶体管将数据通过所述传输晶体管存储到锁存器中，在读数据状态时，所述上拉晶体管和下拉晶体管将锁存器中存储的数据通过所述传输晶体管输出。
10.根据权利要求1所述的SRAM存储器的形成方法，在所述传输晶体管的类型为N型，且所述外延层对所述沟道区产生拉应力时，或者，当所述传输晶体管的类型为P型，且所述外延层对所述沟道区产生压应力时，当所述SRAM存储器处于读数据状态时，第一传输源漏区为传输晶体管的源区，第二传输源漏区为传输晶体管的漏区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区，所述第二传输源漏区为传输晶体管的源区。
11.根据权利要求1所述的SRAM存储器的形成方法，在所述传输晶体管的类型为P型，且所述外延层对所述沟道区产生拉应力时，或者，当所述传输晶体管的类型为N型，且所述外延层对所述沟道区产生压应力时，当所述SRAM存储器处于读数据状态时，第一传输源漏区为传输晶体管的漏区，第二传输源漏区为传输晶体管的源区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的源区，所述第二传输源漏区为传输晶体管的漏区。
12.一种SRAM存储器，其特征在于，包括：
基底；
传输晶体管，所述传输晶体管包括：
位于基底上的传输栅极结构，所述传输栅极结构具有相对的第一侧和第二侧，所述传输栅极结构底部的基底中具有沟道区；
外延层，所述外延层对沟道区产生应力，所述外延层仅位于所述传输栅极结构第一侧的基底中；
位于所述传输栅极结构第一侧的基底中的第一源漏掺杂区；位于所述传输栅极结构第二侧的基底中的第二源漏掺杂区；所述外延层仅位于所述第一源漏掺杂区中；
所述传输晶体管的类型为N型，且所述外延层对所述沟道区产生拉应力时，或者，当所述传输晶体管的类型为P型，且所述外延层对所述沟道区产生压应力时，所述第二源漏掺杂区与锁存器连接；
当所述传输晶体管的类型为P型，且所述外延层对所述沟道区产生拉应力时，或者，当所述传输晶体管的类型为N型，且所述外延层对所述沟道区产生压应力时，所述第一源漏掺杂区与所述锁存器连接。
13.根据权利要求12所述的SRAM存储器，其特征在于，所述外延层的材料为掺磷的硅或碳硅。
14.根据权利要求12所述的SRAM存储器，其特征在于，所述外延层对所述沟道区产生压应力。
15.根据权利要求14所述的SRAM存储器，其特征在于，所述外延层的材料包括锗硅。
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