TW202318635A - 用於三維動態隨機存取記憶體的半導體隔離橋 - Google Patents

Abstract

描述了半導體元件及其製造方法。方法形成包括半導體隔離橋的3D DRAM架構，從而消除浮體效應。方法包括在深溝槽隔離開口中形成磊晶層並且在相鄰的深溝槽隔離開口之間產生半導體隔離橋。

Description

用於三維動態隨機存取記憶體的半導體隔離橋

本揭示的實施例大體係關於半導體元件。更特定而言，本揭示的實施例提供了三維動態隨機存取記憶體單元及用於形成三維動態隨機存取記憶體單元的方法。

電子裝置（諸如個人電腦、工作站、電腦伺服器、主機、及其他電腦有關的設備，諸如印表機、掃描儀、及硬體驅動器）使用記憶體元件，該等記憶體元件提供大容量資料儲存能力，同時導致低功率消耗。存在兩種主要類型的隨機存取記憶體單元，動態及靜態的，該等隨機存取記憶體單元良好適用於電子裝置。動態隨機存取記憶體(dynamic random-access memory; DRAM)可以經程式設計以儲存表示兩個二進制值之一的電壓，但需要週期性重新程式設計或「刷新」以將此電壓維持超過非常短的時間段。靜態隨機存取記憶體(static random-access memory; SRAM)之所以如此命名係因為其等不需要週期性刷新。

DRAM記憶體電路藉由在單個半導體晶圓上複製數百萬個相同電路元件（稱為DRAM單元）來製造。每個DRAM單元係可以儲存資料的一個位元（二進制數字）的可定址位置。以其最普遍形式，DRAM單元由兩個電路部件組成：場效電晶體(field effect transistor; FET)及電容器。

製造DRAM單元包括製造電晶體、電容器、及三個觸點：每一者用於位元線、字線、及參考電壓。DRAM製造係高競爭性業務。存在持續壓力來減小獨立單元的大小並且增加記憶體單元密度，用於允許更多記憶體擠壓到單個記憶體晶片上，尤其是對於大於256兆位元的密度。單元大小減小的限制包括穿過單元的主動及被動字線的通道、單元電容器的大小、及陣列元件與非陣列元件的兼容性。在主動區域與3D DRAM底部電極之間形成低電阻觸點對於元件的效能係至關重要。

在DRAM元件中，主要目標之一係增加每單位空間的儲存量，此導致DRAM元件的垂直尺寸或堆疊高度的增加。與習知的單元DRAM相比，垂直單元DRAM具有將晶片面積減小約三分之一的優點。然而，由於位元線在矽溝槽中製造，可形成浮體存取電晶體。

由此，需要不產生浮體存取電晶體並且不增加單元的面積的3D DRAM元件及製造方法。

本揭示的一或多個實施例涉及形成半導體記憶體元件的方法。在一或多個實施例中，一種形成半導體記憶體元件的方法包含：形成記憶體堆疊，包含第一材料層及第二材料層的交替層；在記憶體堆疊中蝕刻複數個開口以形成至少一個深溝槽隔離開口、至少一個字線開口、及至少一個P基板開口；在至少一個深溝槽隔離開口、至少一個字線開口、及至少一個P基板開口的每一者中沉積第一氧化物層；從至少一個P基板開口選擇性移除第一氧化物層；在至少一個P基板開口中形成磊晶層；放大至少一個深溝槽隔離開口；在至少一個深溝槽隔離開口中沉積第二氧化物層；在至少一個深溝槽隔離開口中並且在第二氧化物層上沉積氮化物層；從字線開口移除第一氧化物層；以及在至少一個字線開口中形成字線閘極。

本揭示的額外實施例涉及形成半導體記憶體元件的方法。在一或多個實施例中，一種形成半導體記憶體元件的方法包含：在記憶體堆疊中在至少一個深溝槽隔離開口、至少一個字線開口、及至少一個P基板開口的每一者中沉積第一氧化物層，記憶體堆疊包含第一材料層及第二材料層的交替層；從至少一個P基板開口選擇性移除第一氧化物層；在P基板開口中形成磊晶層；在相鄰的深溝槽隔離開口之間形成橋；在至少一個深溝槽隔離開口中沉積第二氧化物層；在至少一個深溝槽隔離開口中並且在第二氧化物層上沉積氮化物層；在磊晶層的頂表面上的P基板開口中沉積高介電常數層；從字線開口移除第一氧化物層；以及在至少一個字線開口中形成字線閘極。

在描述本揭示的若干示例性實施例之前，將理解，本揭示不限於在以下描述中闡述的構造或製程步驟的細節。本揭示能夠具有其他實施例並且以各種方式實踐或進行。

在以下描述中，闡述數個具體細節（諸如元件的具體材料、化學物質、尺寸等）以便提供對本揭示的一或多個實施例的透徹理解。然而，一般技藝人士將顯而易見，本揭示的一或多個實施例可在沒有此等具體細節的情況下實踐。在其他情況中，尚未更詳細描述半導體製造製程、技術、材料、設備等以避免不必要地混淆此描述。利用所包括的描述，一般技藝人士將能夠實施適當功能而無需進行不必要的實驗。

儘管在附圖中描述並且圖示了本揭示的某些示例性實施例，將理解，此種實施例僅僅係說明性的並且不限制本揭示，並且此揭示不限於所圖示及描述的具體構造及佈置，因為一般技藝人士可想到修改。

如在本說明書及隨附申請專利範圍中使用，術語「前驅物」、「反應物」、「反應性氣體」及類似者可互換使用以指可以與基板表面反應的任何氣體物種。

根據一或多個實施例，關於膜或膜層的術語「在…上」包括直接在表面（例如，基板表面）上的膜或層，以及在膜或層與表面（例如，基板表面）之間存在一或多個底層。因此，在一或多個實施例中，片語「在基板表面上」意欲包括一或多個底層。在其他實施例中，片語「直接在…上」指與表面（例如，基板表面）接觸而無中介層的層或膜。因此，片語「直接在基板表面上的層」指與基板表面直接接觸而其間沒有層的層。

電晶體係經常在半導體元件上形成的電路部件或元件。取決於電路設計，除了電容器、電感器、電阻器、二極體、導線、或其他元件之外，電晶體在半導體元件上形成。大體上，電晶體包括在源極及汲極區域之間形成的閘極。在一或多個實施例中，源極及汲極區域包括基板的摻雜區域並且可呈現適用於特定應用的摻雜分佈。閘極在通道區域上方定位並且包括插入基板中的閘電極與通道區域之間的閘極介電質。

如本文使用，術語「場效電晶體」或「FET」指使用電場來控制元件的電氣行為的電晶體。增強模式場效電晶體大體在低溫下呈現非常高的輸入阻抗。在汲極與源極端子之間的導電性藉由元件中的電場控制，該電場藉由元件的主體與閘極之間的電壓差產生。FET的三個端子係：載流子穿過其進入通道的源極(S)；載流子穿過其離開通道的汲極(D)；以及閘極(G)，調變通道導電性的端子。習知地，在源極(S)處進入通道的電流指定為I _S並且在汲極(D)處進入通道的電流指定為I _D。汲極到源極電壓指定為V _DS。藉由將電壓施加到閘極(G)，可以控制在汲極（亦即，I _D）處進入通道的電流。

金屬氧化物半導體場效電晶體(metal–oxide–semiconductor field-effect transistor; MOSFET)係一種類型的場效電晶體(field-effect  transistor; FET)。其具有絕緣的閘極，其電壓決定元件的導電性。此利用所施加電壓的量改變導電性的能力用於放大或切換電子訊號。MOSFET係基於藉由在主體電極與位於主體之上並且藉由閘極介電層與所有其他元件區域絕緣的閘電極之間的金屬氧化物半導體(metal–oxide–semiconductor; MOS)電容對電荷濃度的調變。與MOS電容器相比，MOSFET包括兩個額外端子（源極及汲極），各自連接到藉由主體區域分離的獨立高度摻雜的區域。此等區域可以係p型或n型的，但其等皆具有相同類型，並且具有與主體區域相反的類型。源極及汲極（不同於主體）係高度摻雜的，由在類型摻雜之後的「+」符號標記。

若MOSFET係n通道或nMOS FET，則源極及汲極係n+區域並且主體係p區域。若MOSFET係p通道或pMOS FET，則源極及汲極係p+區域並且主體係n區域。源極如此命名係因為其係流過通道的電荷載流子（n通道為電子、p通道為電洞）的來源；類似地，汲極係電荷載流子離開通道的地方。

如本文使用，術語「鰭式場效電晶體(FinFET)」指在基板上構建的MOSFET電晶體，其中閘極放置在通道的兩個或三個側面上，從而形成雙閘極或三閘極結構。因為通道區域在基板上形成「鰭」，已經給出了FinFET元件的通用名稱FinFET。FinFET元件具有快速切換時間及高電流密度。

如本文使用，術語「環繞式閘極(gate  all-around; GAA)」用於指電子元件，例如，電晶體，其中閘極材料圍繞所有側面上的通道區域。GAA電晶體的通道區域可包括奈米線或奈米板或奈米薄片、條形通道、或熟習此項技術者已知的其他適宜的通道配置。在一或多個實施例中，GAA元件的通道區域具有垂直隔開的多個水平奈米線或水平條，使GAA電晶體為堆疊的水平環繞式閘極(hGAA)電晶體。

如本文使用，術語「奈米線」指奈米結構，其直徑在奈米（10 ^-9米）的數量級上。奈米線亦可以定義為長度與寬度的比率大於1000。或者，奈米線可以定義為厚度或直徑限制為數十奈米或更少並且長度不受限的結構。奈米線用在電晶體及一些雷射應用中，並且在一或多個實施例中，由半導體材料、金屬材料、絕緣材料、超導材料、或分子材料製成。在一或多個實施例中，奈米線在用於邏輯CPU、GPU、MPU、及揮發性（例如，DRAM）及非揮發性（例如，NAND）元件的電晶體中使用。如本文使用，術語「奈米薄片」指厚度在從約0.1 nm至約1000 nm變化的尺度中的二維奈米結構。

如本文使用，術語「動態隨機存取記憶體」或「DRAM」指藉由在電容器上儲存電荷封包（亦即，二進制一）、或不儲存電荷（亦即，二進制零）來儲存資料位元的記憶體單元。電荷經由存取電晶體閘控到電容器上，並且藉由接通相同電晶體並查看藉由轉儲電晶體輸出上的互連線路上的電荷封包而產生的電壓擾動來感測。因此，單個DRAM單元由一個電晶體及一個電容器製成。DRAM元件由DRAM單元的陣列形成。

傳統上，DRAM單元在埋入的字線結構中具有凹陷的高功函數金屬結構。在DRAM元件中，位元線在位於在基板之上的金屬位準中形成，而字線在基板表面處的聚矽閘極位準處形成。在埋入的字線(bWL)中，字線使用金屬作為閘電極埋入半導體基板的表面之下。

如本文使用，術語「浮體效應」指絕緣體上矽技術中的主要寄生效應，並且係電晶體與基板完全隔離的結果。該效應與電晶體的矽主體中的正電荷的累積有關，該正電荷源於藉由帶到帶穿隧產生的電洞。此電荷不能足夠快地移除，主要因為沒有與矽膜的接觸可用。浮體效應可以導致電路不穩定性、頻率相關的延遲時間、及脈衝拉伸。

本揭示的實施例藉由圖式的方式描述，該等圖式示出根據本揭示的一或多個實施例的元件（例如，電晶體、記憶體元件、及類似者）及用於形成元件的製程。所示的製程僅僅說明所揭示的製程的可能用途，並且熟習此項技術者將認識到，所揭示的製程不限於示出的應用。

參考圖式描述本揭示的一或多個實施例。在一或多個實施例的方法中，製造半導體記憶體元件。在一或多個實施例中，有利地形成到所有通道的局部垂直基板連接。深溝槽隔離(deep trench isolation; DTI)的一部分係所使用的磊晶矽，在DTI的記憶體堆疊側壁及DTI的底部上生長，其中該磊晶矽與原始矽晶圓基板連接。

在一或多個實施例中，磊晶矽可以利用硼摻雜生長以製成P基板或可以在磊晶生長之後摻雜以製成梯度摻雜分佈。P基板柱的中心可具有高介電常數氧化物層（例如，氧化鋁(Al ₂O ₃)）以使背表面更加P型（雙極）。在一或多個實施例中，在P基板柱的中心中可沉積閘極，實現真正的背部閘極（P型）。

在一或多個實施例中，因為此磊晶層未用鍺摻雜，當形成閘極氧化物及閘電極的間隙並且將保留作為通道的基板連接時，該磊晶層將不會凹陷。在藉由矽連接的此位置處的通道之間的隔離將隨後藉由硼摻雜實現，此與2D DRAM bWL鰭的底部彼此橫向隔離的方式幾乎相同。

第1圖示出了根據本揭示的一些實施例的用於形成半導體元件的方法10的製程流程圖。第2A圖至第6B圖描繪了根據本揭示的一些實施例的製造半導體結構的階段。在下文關於第2A圖至第6B圖描述方法10。第2A圖至第6B圖係根據一或多個實施例的電子元件的俯視圖及橫截面圖。方法10可係半導體元件的多步製造製程的部分。一或多個實施例的方法及結構使用環繞式閘極(GAA)電晶體，該GAA電晶體在交替的異質磊晶生長的層中整合結晶矽(c-Si)及結晶鍺矽(c-SiGe)以形成3D DRAM的結構。

在一或多個實施例中，方法10可在耦接到群集工具的任何適宜處理腔室中執行。群集工具可包括用於製造半導體元件的處理腔室，諸如經配置為用於蝕刻、沉積、物理氣相沉積(physical vapor deposition; PVD)、化學氣相沉積(chemical vapor deposition; CVD)、氧化的腔室、或用於製造半導體元件的任何其他適宜腔室。

第2A圖係根據一或多個實施例的電子元件的俯視圖100A。第2B圖係沿著第2A圖中示出的元件的區域106截取的放大橫截面圖100B。參見第1圖及第2B圖，形成元件100的方法10開始於操作12，在基板101上形成記憶體堆疊105。

在一些實施例中，基板101可係主體半導體基板。如本文使用，術語「主體半導體基板」指基板，其中整個基板由半導體材料構成。主體半導體基板可包含任何適宜的半導體材料及/或用於形成半導體結構的半導體材料的組合。例如，半導體層可包含一或多種材料，諸如結晶矽（例如，Si＜100＞或Si＜111＞）、氧化矽、應變矽、鍺矽、摻雜或未摻雜的聚矽、摻雜或未摻雜的矽晶圓、圖案化或未圖案化的晶圓、摻雜矽、鍺、砷化鎵、或其他適宜的半導體材料。在一些實施例中，半導體材料係矽(Si)。在一或多個實施例中，半導體基板101包含半導體材料，例如，矽(Si)、碳(C)、鍺(Ge)、鍺矽(SiGe)、鍺錫(GeSn)、其他半導體材料、或其任何組合。在一或多個實施例中，基板101包含矽(Si)、鍺(Ge)、鎵(Ga)、砷(As)、或磷(P)中的一或多個。儘管在本文中描述了基板可由其形成的材料的幾個實例，可用作基底的任何材料落入本揭示的精神及範疇內，在該基底上可構建被動及主動電子元件（例如，電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電子元件、或任何其他電子元件）。

在一些實施例中，半導體材料可係摻雜的材料，諸如n摻雜的矽(n-Si)、或p摻雜的矽(p-Si)。在一些實施例中，可使用任何適宜製程（諸如離子佈植製程）摻雜基板101。如本文使用，術語「n型」指在製造期間藉由用電子供體元素摻雜本徵半導體產生的半導體。術語n型來自電子的負電荷。在n型半導體中，電子係多數載流子並且電洞係少數載流子。如本文使用，術語「p型」指阱（或電洞）的正電荷。與n型半導體相反，p型半導體具有與電子濃度相比較大的電洞濃度。在p型半導體中，電洞係多數載流子並且電子係少數載流子。在一或多個實施例中，摻雜劑選自硼(B)、鎵(Ga)、磷(P)、砷(As)、其他半導體摻雜劑、或其組合的中的一或多個。

參考第2A圖及第2B圖，在示出的實施例中的記憶體堆疊105包含複數個交替的第一材料層108及第二材料層116。儘管在第2B圖中示出的記憶體堆疊105具有八組交替的第一材料層108及第二材料層116，但熟習此項技術者認識到此係僅僅出於說明目的。記憶體堆疊105可具有任何數量的交替的第一材料層108及第二材料層116。例如，在一些實施例中，記憶體堆疊105包含192對交替的第一材料層108及第二材料層116。在其他實施例中，記憶體堆疊105包含多於50對交替的第一材料層108及第二材料層116、或多於100對交替的第一材料層108及第二材料層116、或多於300對交替的第一材料層108及第二材料層116。

在一或多個實施例中，連續沉積用於形成許多主動面積區域。在一或多個實施例中，沉積膜的交替層，例如，氧化物-聚矽、聚矽-氮化物、氧化物-氮化物、矽-鍺矽。

在一或多個實施例中，第一材料層108及第二材料層116獨立地包含絕緣材料。第二層116可包含相對於第一層108具有蝕刻選擇性的材料，使得可以移除第二材料116，而不實質上影響第一層108。在一或多個實施例中，第一層108包含矽(Si)。在一或多個實施例中，第二層116包含鍺矽(SiGe)。在一或多個實施例中，第一層108及第二層116藉由化學氣相沉積(CVD)或物理氣相沉積(PVD)來沉積。

獨立交替層可形成到任何適宜厚度。在一些實施例中，每個第二層116的厚度近似相等。在一或多個實施例中，每個第二層116具有第二層厚度。在一些實施例中，每個第一層108的厚度近似相等。如在此方面使用，近似相等的厚度係在彼此的+/- 5%內。在一或多個實施例中，第一層108具有在從約0.5 nm至約30 nm的範圍中的厚度，包括約1 nm、約3 nm、約5 nm、約7 nm、約10 nm、約12 nm、約15 nm、約17 nm、約20 nm、約22 nm、約25 nm、約27 nm、及約30 nm。在一或多個實施例中，第一層108具有在從約0.5至約40 nm的範圍中的厚度。在一或多個實施例中，第二層116具有在從約0.5 nm至約30 nm的範圍中的厚度，包括約1 nm、約3 nm、約5 nm、約7 nm、約10 nm、約12 nm、約15 nm、約17 nm、約20 nm、約22 nm、約25 nm、約27 nm、及約30 nm。在一或多個實施例中，第二層116具有在從約0.5至約40 nm的範圍中的厚度。

參考第1圖及第2A圖至第2B圖，於操作14，複數個開口102a、102b、102c在記憶體堆疊105中形成，從而從記憶體堆疊105的頂表面延伸到基板101。在一些實施例中，複數個開口102a、102b、102c延伸到基板101中。

如在此方面使用，術語「開口」意味著任何有意的表面不規則性。開口的適宜實例包括但不限於具有頂部、兩個側壁、及底部的溝槽。開口可以具有任何適宜的深寬比（特徵的深度與特徵的寬度的比率）。在一些實施例中，深寬比大於或等於約5:1、約10:1、約15:1、約20:1、約25:1、約30:1、約35:1或約40:1。

在一或多個實施例中，複數個開口102a、102b、102c可藉由熟習此項技術者已知的任何適宜手段來形成。在一些實施例中，複數個開口102a、102b、102c藉由蝕刻形成。在一些實施例中，複數個開口102a、102b、102c可以包括至少一個深溝槽隔離開口102b、至少一個字線開口102a、及至少一個P基板開口102c中的一或多個。

複數個開口102a、102b、102c可具有熟習此項技術者已知的任何適宜直徑。在一些實施例中，複數個開口具有在從50 nm至75 nm的範圍中的直徑O _D。

第2B圖係示出兩個相鄰開口102a及102c的沿著區域106截取的放大橫截面圖100B。

參考第1圖及第2A圖至第2B圖，在一或多個實施例中，於操作16，氧化物層104在至少一個深溝槽隔離開口102b、至少一個字線開口102c、及至少一個P基板開口102a的每一者中沉積。氧化物層104可包含熟習此項技術者已知的任何適宜的氧化物材料。在一些實施例中，氧化物層104包括氧化矽(SiO ₂)、氧化鋁(Al ₂O ₃)、碳、及氮化物中的一或多個。由此，在一些實施例中，氧化物層係碳氧化物層。在其他實施例中，氧化物層可係碳氮氧化物層。在一或多個實施例中，氧化物層104具有的厚度足夠厚以在選擇性磊晶之前的任何化學或氫還原之後阻止下層矽表面選擇性磊晶生長，但仍足夠薄使得其不能填充孔洞並且由此可以各向同性地移除。在一或多個實施例中，氧化物層104具有在從3 nm至30 nm厚的範圍中的厚度。

於操作18，氧化物層從P基板開口102c選擇性移除。氧化物層104可藉由熟習此項技術者已知的任何適宜製程選擇性移除。

參見第1圖及第3A圖及第3B圖，於操作20，磊晶層120在P基板開口102c中形成。磊晶層120可藉由熟習此項技術者已知的任何適宜製程形成。

在一或多個實施例中，磊晶層120藉由在P基板開口102c中選擇性生長磊晶層來形成。不意欲受理論束縛，認為因為P基板開口102c的側壁及底部包括所有單晶矽及單晶鍺矽，良好晶體品質可以藉由磊晶生長實現。在一些實施例中，磊晶層120係聚矽層並且藉由在P基板開口中生長聚矽層來形成。在一或多個實施例中，聚矽可在任何地方沉積（在P基板孔洞中的矽上並且在字線開口及深溝槽隔離開口中的氧化物層上）並且隨後當準備處理時聚矽從字線開口及深溝槽隔離開口移除。

在一些實施例中，磊晶層120具有在從10 nm至25 nm的範圍中的厚度。在一或多個實施例中，磊晶層120不完全填充P基板開口102c。

在一些實施例中，為了形成磊晶層120，聚矽層在深溝槽隔離開口、字線開口、及P基板開口的每一者中沉積並且隨後聚矽層從深溝槽隔離開口及字線開口但不從至少一個P基板開口選擇性移除。在一或多個實施例中，聚矽層可隨後再次結晶以在至少一個P基板開口102c中形成磊晶層102。

參見第1圖及第第4A圖及第4B圖，於操作22，高介電常數層126可在磊晶層120的頂表面上在P基板開口102c中沉積。高介電常數層126可包含熟習此項技術者已知的任何適宜的高介電常數材料。在一或多個實施例中，高介電常數層包括氧化鋁(Al ₂O ₃)、氧化鉿(HfO ₂)、氧化鋯(ZrO ₂)、氧化鈦(TiO ₂)、及氧化鉭(Ta ₂O ₅)中的一或多個。在具體實施例中，高介電常數層包含氧化鋁(Al ₂O ₃)。

參考第1圖，於操作24，放大深溝槽隔離開口102b，使得深溝槽隔離開口102b的直徑係在從50 nm至80 nm的範圍中。在一或多個實施例中，放大深溝槽隔離開口102b在相鄰的深溝槽隔離開口102b之間形成半導體隔離橋。甚至當偏壓字線閘極以使每個獨立通道導電時，在所有此等通道之間的實體矽連接電氣隔離。

在一或多個實施例中，於操作26，氧化物層104在放大的深溝槽隔離開口102b中沉積。氧化物層104可包含熟習此項技術者已知的任何適宜的氧化物材料。在一些實施例中，氧化物層104包括氧化矽(SiO ₂)、氧化鋁(Al ₂O ₃)、碳、及氮化物中的一或多個。由此，在一些實施例中，氧化物層係碳氧化物層。在其他實施例中，氧化物層可係碳氮氧化物層。

於操作28，氮化物層124在氧化物層104上的深溝槽隔離開口102b中沉積。氮化物層可包含熟習此項技術者已知的任何適宜的氮化物材料。在一或多個實施例中，氮化物層124包含氮化矽(SiN)。

參見第1圖及第5A圖直至第5C圖，於操作30，氧化物襯墊104從字線開口102a移除，並且形成用於字線閘極的開口130。

於操作32，隨後形成字線閘極。在一或多個實施例中，形成字線閘極包括凹陷第二材料層116以暴露磊晶層120並且形成具有第一寬度w ₁的凹陷區域132。參考第5C圖，在一或多個實施例中，隨後蝕刻第一材料層108以將凹陷區域132的寬度增加到大於第一寬度w ₁的第二寬度w ₂。

參考第6A圖及第6B圖，沉積閘極氧化物層132以部分填充凹陷區域132。在一或多個實施例中，閘電極層134在閘極氧化物層132上沉積以填充凹陷區域132。

閘極氧化物層132可包含熟習此項技術者已知的任何適宜材料。在一些實施例中，閘極氧化物層132包含一或多種熱生長或沉積的材料。在一或多個實施例中，閘極氧化物層132包含氧化矽(SiO ₂)、氧化鋁(Al ₂O ₃)、氧化鉿(HfO ₂)、及氧化鋯(ZrO ₂)中的一或多個。

閘電極層134可包含熟習此項技術者已知的任何適宜材料。在一或多個實施例中，閘電極層134可包含金屬、金屬氮化物、摻雜的聚矽、及未摻雜的聚矽中的一或多個。在具體實施例中，閘電極層134包含鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)、氮化鈦(TiN)、氮化鉭(TaN)、及N摻雜的聚矽中的一或多個。

本揭示的額外實施例涉及用於形成所描述的記憶體元件及方法的處理工具900，如第7圖所示。群集工具900包括具有複數個側面的至少一個中央傳遞站921、931。機器人925、935在中央傳遞站921、931內定位並且經配置為將機器人葉片及晶圓移動到複數個側面的每一者。

群集工具900包含連接到中央傳遞站的複數個處理腔室902、904、906、908、910、912、914、916、及918，亦稱為處理站。各個處理腔室提供與相鄰處理站隔離的分離的處理區域。處理腔室可以係任何適宜腔室，包括但不限於預清潔腔室、緩衝腔室、傳遞空間、晶圓定向器/除氣腔室、低溫冷卻腔室、沉積腔室、退火腔室、蝕刻腔室、選擇性蝕刻腔室、磊晶生長腔室、及類似者。處理腔室及部件的特定佈置可以取決於群集工具而變化並且不應當被視為限制本揭示的範疇。

在第7圖所示的實施例中，工廠介面950連接到群集工具900的前面。在工廠介面950的前面951上，工廠介面950包括裝載腔室954及卸載腔室956。儘管將裝載腔室954圖示為在左側上並且將卸載腔室956圖示為右側上，熟習此項技術者將理解，此僅僅表示一種可能配置。

裝載腔室954及卸載腔室956的大小及形狀可以取決於例如在群集工具900中處理的基板而變化。在所示的實施例中，裝載腔室954及卸載腔室956的大小經調變為固持晶圓盒，其中在該盒內定位複數個晶圓。

機器人952係在工廠介面950內並且可以在裝載腔室954與卸載腔室956之間移動。機器人952能夠將晶圓從裝載腔室954中的盒穿過工廠介面950傳遞到裝載閘腔室960。機器人952亦能夠將晶圓從裝載閘腔室962穿過工廠介面950傳遞到卸載腔室956中的盒。如將由熟習此項技術者理解，工廠介面950可以具有多於一個機器人952。例如，工廠介面950可具有在裝載腔室954與裝載閘腔室960之間傳遞晶圓的第一機器人、及在裝載閘962與卸載腔室956之間傳遞晶圓的第二機器人。

所示的群集工具900具有第一區段920及第二區段930。第一區段920經由裝載閘腔室960、962連接到工廠介面950。第一區段920包括其中定位有至少一個機器人925的第一傳遞腔室921。機器人925亦被稱為機器人晶圓運輸機構。第一傳遞腔室921相對於裝載閘腔室960、962，處理腔室902、904、916、918，及緩衝腔室922、924位於中心。一些實施例的機器人925係能夠一次獨立地移動多於一個晶圓的多臂機器人。在一些實施例中，第一傳遞腔室921包含多於一個機器人晶圓傳遞機構。第一傳遞腔室921中的機器人925經配置為在第一傳遞腔室921周圍的腔室之間移動晶圓。獨立晶圓在晶圓運輸葉片上攜帶，該晶圓運輸葉片位於第一機器人機構的遠端。

在第一區段920中處理晶圓之後，晶圓可以經由貫穿腔室傳遞到第二區段930。例如，腔室922、924可以係單向或雙向貫穿腔室。貫穿腔室922、924可以用於例如在第二區段930中處理之前低溫冷卻晶圓或在移動回第一區段920之前允許晶圓冷卻或後處理。

系統控制器990與第一機器人925，第二機器人935，第一複數個處理腔室902、904、916、918及第二複數個處理腔室906、908、910、912、914通訊。系統控制器990可以係可以控制處理腔室及機器人的任何適宜部件。例如，系統控制器990可以係電腦，該電腦包括中央處理單元(central processing unit; CPU)、記憶體、適宜電路、及儲存器。

製程可通常在系統控制器990的記憶體中儲存為軟體常式，當由處理器執行時，該軟體常式導致處理腔室執行本揭示的製程。軟體常式亦可由第二處理器（未圖示）儲存及/或執行，該第二處理器位於由處理器控制的硬體遠端。本揭示的一些或所有方法亦可在硬體中執行。因此，製程可在軟體中實施並且在硬體中使用電腦系統執行，作為例如特殊應用積體電路或其他類型的硬體實施方式，或作為軟體及硬體的組合。當由處理器執行時，軟體常式將通用電腦轉換為專用電腦（控制器），該專用電腦控制腔室操作，使得製程得以執行。

為了便於描述，本文可使用空間相對性術語（諸如「下方」、「之下」、「下部」、「之上」、「上部」及類似者）來描述諸圖中所示出的一個元件或特徵與另一元件或特徵的關係。將理解，除了諸圖所描繪的定向外，空間相對性術語意欲涵蓋使用或操作中裝置的不同定向。例如，若諸圖中的裝置翻轉，則描述為在其他元件或特徵的「之下」或「下方」的元件將在其他元件或特徵「之上」定向。因此，示例性術語「之下」可以包含之下及之上的定向。裝置可經其他方式定向（旋轉90度或處於其他定向）且由此解讀本文所使用的空間相對性描述詞。

除非本文另外指出或由上下文明確否定，否則在描述本文論述的材料及方法的上下文中（特別是在以下申請專利範圍的上下文中）使用術語「一(a)」及「一(an)」及「該(the)」及類似參考將被理解為涵蓋單數及複數。除非本文另外指出，否則本文的值範圍的記載僅僅意欲用作獨立地指落入該範圍中的每個單獨值的簡略方法，並且每個單獨值併入說明書中，如同其在本文中獨立地記載。除非本文另外指出或由上下文另外明確否定，否則本文描述的所有方法可以任何適宜次序執行。使用本文提供的任何及所有實例、或示例性語言（例如，「諸如」）僅僅意欲更好地闡明材料及方法，並且除非另外主張，否則不賦予對範疇的限制。說明書中的語言不應該被解釋為指示任何未主張的元素為對實踐所揭示材料及方法而言至關重要。

在整個此說明書中提及「一個實施例」、「某些實施例」、「一或多個實施例」或「一實施例」意指結合實施例描述的特定特徵、結構、材料、或特性包括在本揭示的至少一個實施例中。因此，在整個此說明書的各個位置中出現片語諸如「在一或多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在一實施例中」不必指本揭示的相同實施例。此外，特定特徵、結構、材料或特性可以任何適宜方式結合在一或多個實施例中。

儘管本文的揭示已經參考特定實施例進行描述，本領域技藝人士將理解，所描述的實施例僅說明本揭示的原理及應用。本領域技藝人士將顯而易見，可以對本揭示的方法及設備進行各種修改及變化，而不脫離本揭示的精神及範疇。因此，本揭示可以包括在隨附申請專利範圍及其等效的範疇內的修改及變化。

10:方法 12~34:操作 100A:放大橫截面圖 100B:放大橫截面圖 101:基板 102a:開口 102b:開口 102c:開口 104:氧化物層 105:記憶體堆疊 106:區域 108:第一材料層 116:第二材料層 120:磊晶層 124:氮化物層 126:高介電常數層 130:開口 132:凹陷區域 134:閘電極層 900:處理工具 902:處理腔室 904:處理腔室 906:處理腔室 908:處理腔室 910:處理腔室 912:處理腔室 914:處理腔室 916:處理腔室 918:處理腔室 920:第一區段 921:中央傳遞站 922:緩衝腔室 924:緩衝腔室 925:機器人 930:第二區段 931:中央傳遞站 935:機器人 950:工廠介面 952:機器人 954:裝載腔室 956:卸載腔室 960:裝載閘腔室 962:裝載閘腔室 990:系統控制器 O _D:直徑 W ₁:寬度 W ₂:寬度

為了能夠詳細理解本揭示的上述特徵所用方式，可參考實施例進行對上文簡要概述的本揭示的更特定描述，一些實施例在附圖中示出。然而，將注意，附圖僅示出本揭示的常見實施例，並且由此不被認為限制其範疇，因為本揭示可允許其他等同有效的實施例。

第1圖示出了根據一或多個實施例的方法的製程流程圖；

第2A圖示出了根據一或多個實施例的元件的俯視圖；

第2B圖示出了根據一或多個實施例的第2A圖的元件的一部分的放大橫截面圖；

第3A圖示出了根據一或多個實施例的元件的俯視圖；

第3B圖示出了根據一或多個實施例的第3A圖的元件的一部分的放大橫截面圖；

第4A圖示出了根據一或多個實施例的元件的俯視圖；

第4B圖示出了根據一或多個實施例的第4A圖的元件的一部分的放大橫截面圖；

第5A圖示出了根據一或多個實施例的元件的俯視圖；

第5B圖示出了根據一或多個實施例的第5A圖的元件的一部分的放大橫截面圖；

第5C圖示出了根據一或多個實施例的第5A圖的元件的一部分的放大橫截面圖；

第6A圖示出了根據一或多個實施例的元件的俯視圖；

第6B圖示出了根據一或多個實施例的第6A圖的元件的一部分的放大橫截面圖；以及

第7圖示出了根據一或多個實施例的群集工具。

為了便於理解，相同元件符號在可能的情況下已經用於標識圖中共有的相同元件。諸圖並非按比例繪製，並且為了清楚起見可簡化。一個實施例的元件及特徵可有利地併入其他實施例中，而無需進一步敘述。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

10:方法

12~34:操作

Claims (20)

1. 一種形成一半導體記憶體元件的方法，該方法包含以下步驟： 形成一記憶體堆疊，包含一第一材料層及一第二材料層的交替層； 在該記憶體堆疊中蝕刻複數個開口以形成至少一個深溝槽隔離開口、至少一個字線開口、及至少一個P基板開口； 在該至少一個深溝槽隔離開口、該至少一個字線開口、及該至少一個P基板開口的每一者中沉積一第一氧化物層； 從該至少一個P基板開口選擇性移除該第一氧化物層； 在該至少一個P基板開口中形成一磊晶層； 放大該至少一個深溝槽隔離開口； 在該至少一個深溝槽隔離開口中沉積一第二氧化物層； 在該至少一個深溝槽隔離開口中並且在該第二氧化物層上沉積一氮化物層； 從該字線開口移除該第一氧化物層；以及 在該至少一個字線開口中形成一字線閘極。
2. 如請求項1所述的方法，其中形成該磊晶層之步驟包含以下步驟：在該P基板開口中選擇性生長該磊晶層。
3. 如請求項1所述的方法，其中形成該磊晶層之步驟包含以下步驟：在該P基板開口中選擇性生長一聚矽層。
4. 如請求項1所述的方法，進一步包含以下步驟：在該磊晶層的一頂表面上的該P基板開口中沉積一高介電常數層。
5. 如請求項4所述的方法，其中該高介電常數層包含氧化鋁(Al ₂O ₃)、氧化鉿(HfO ₂)、氧化鋯(ZrO ₂)、氧化鈦(TiO ₂)、及氧化鉭(Ta ₂O ₅)中的一或多個。
6. 如請求項1所述的方法，其中形成該字線閘極包含以下步驟： 凹陷該第二材料層以暴露該磊晶層並且形成具有一第一寬度的一凹陷區域； 蝕刻該第一材料層以將該凹陷區域的該寬度增加到大於該第一寬度的一第二寬度； 沉積一閘極氧化物層以部分填充該凹陷區域；以及 在該閘極氧化物層上沉積一閘電極層以填充該凹陷區域。
7. 如請求項6所述的方法，其中該閘電極層包含一金屬、一金屬氮化物、摻雜的聚矽、及未摻雜的聚矽中的一或多個。
8. 如請求項7所述的方法，其中該閘電極層包含鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)、氮化鈦(TiN)、氮化鉭(TaN)、及N摻雜的聚矽中的一或多個。
9. 如請求項1所述的方法，其中該第一材料層及該第二材料層獨立地包含矽(Si)及鍺矽(SiGe)中的一或多個。
10. 如請求項1所述的方法，其中該第一氧化物層及該第二氧化物層獨立地包含氧化矽(SiO ₂)、氧化鋁(Al ₂O ₃)、碳、及氮化物中的一或多個。
11. 如請求項1所述的方法，其中放大該至少一個深溝槽隔離開口在相鄰的深溝槽隔離開口之間形成一橋。
12. 一種形成一半導體記憶體元件的方法，該方法包含以下步驟： 在一記憶體堆疊中，在一至少一個深溝槽隔離開口、至少一個字線開口、及至少一個P基板開口的每一者中沉積一第一氧化物層，該記憶體堆疊包含一第一材料層及一第二材料層的交替層； 從該至少一個P基板開口選擇性移除該第一氧化物層； 在該P基板開口中形成一磊晶層； 在相鄰的深溝槽隔離開口之間形成一橋； 在該至少一個深溝槽隔離開口中沉積一第二氧化物層； 在該至少一個深溝槽隔離開口中並且在該第二氧化物層上沉積一氮化物層； 在該磊晶層的一頂表面上的該P基板開口中沉積一高介電常數層； 從該字線開口移除該第一氧化物層；以及 在該至少一個字線開口中形成一字線閘極。
13. 如請求項12所述的方法，其中該高介電常數層包含氧化鋁(Al ₂O ₃)、氧化鉿(HfO ₂)、氧化鋯(ZrO ₂)、氧化鈦(TiO ₂)、及氧化鉭(Ta ₂O ₅)中的一或多個。
14. 如請求項12所述的方法，其中形成該字線閘極之步驟包含以下步驟： 凹陷該第二材料層以暴露該磊晶層並且形成具有一第一寬度的一凹陷區域； 蝕刻該第一材料層以將該凹陷區域的該寬度增加到大於該第一寬度的一第二寬度； 移除該第二材料層以暴露該至少一個深溝槽隔離開口並且形成一間隙； 沉積一閘極氧化物層以部分填充該間隙；以及 在該閘極氧化物層上沉積一閘電極層以填充該間隙。
15. 如請求項14所述的方法，其中該閘電極層包含一金屬、一金屬氮化物、摻雜的聚矽、及未摻雜的聚矽中的一或多個。
16. 如請求項15所述的方法，其中該閘電極層包含鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)、氮化鈦(TiN)、氮化鉭(TaN)、及N摻雜的聚矽中的一或多個。
17. 如請求項12所述的方法，其中該第一材料層及該第二材料層獨立地包含矽(Si)及鍺矽(SiGe)中的一或多個。
18. 如請求項12所述的方法，其中該第一氧化物層及該第二氧化物層獨立地包含氧化矽(SiO ₂)、氧化鋁(Al ₂O ₃)、碳、及氮化物中的一或多個。
19. 如請求項12所述的方法，其中形成該磊晶層之步驟包含下列步驟中的一或多個：在該P基板開口中選擇性生長該磊晶層，或在該至少一個深溝槽隔離開口、該至少一個字線開口、及該至少一個P基板開口的每一者中沉積一聚矽層並且從該至少一個深溝槽隔離開口及該至少一個字線開口但不從該至少一個P基板開口移除該聚矽層並且隨後再次結晶該聚矽層以在該至少一個P基板開口中形成該磊晶層。
20. 如請求項12所述的方法，其中形成該磊晶層之步驟包含以下步驟：在該P基板開口中選擇性生長該磊晶層。

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