KR102241839B1 - 메모리 어레이 - Google Patents

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산 디. 탱
마틴 씨. 로버츠
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마이크론 테크놀로지, 인크
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Abstract

메모레 어레이는 절연성 물질 및 메모리 셀들의 수직 교번층들을 포함한다. 메모리 셀들은 개별적으로 트랜지스터 및 커패시터를 포함한다. (a) 트랜지스터의 채널 영역 또는 (b) 커패시터의 전극들의 쌍 중 하나는 (a) 및 (b) 중 다른 하나 바로 위에 있다. 추가적인 실시 예들 및 양태들이 개시된다.

Description

메모리 어레이
본원에 개시된 실시 예들은 메모리 어레이들에 관한 것이다.
메모리는 집적 회로의 일 유형이고, 데이터를 저장하기 위해 컴퓨터 시스템들에 사용될 수 있다. 메모리는 개별적인 메모리 셀들의 하나 이상의 어레이로 제조될 수 있다. 메모리 셀들은 디지트 라인들(비트 라인들, 데이터 라인들 또는 감지 라인들로도 지칭될 수 있음) 및 액세스 라인들(워드 라인들로도 지칭될 수 있음)을 사용하여 기입되거나 판독될 수있다. 감지 라인들은 어레이의 컬럼들을 따라 메모리 셀들을 전도적으로 상호 연결시킬 수 있고, 액세스 라인들은 어레이의 로우들을 따라 메모리 셀들을 전도적으로 상호 연결시킬 수 있다. 각각의 메모리 셀은 디지트 라인 및 액세스 라인의 조합을 통해 고유하게 어드레싱될 수 있다.
메모리 셀들은 휘발성, 반휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 셀들은 전력이 없는 상태에서 장시간 데이터를 저장할 수 있다. 비휘발성 메모리는 통상적으로 적어도 약 10년의 유지 시간을 갖는 메모리인 것으로 특징 지어진다. 휘발성 메모리는 소멸되고, 그에 따라 데이터 저장을 유지하기 위해 재생/재기입된다. 휘발성 메모리는 밀리초 이하의 유지 시간을 가질 수 있다. 이와는 관계없이, 메모리 셀들은 메모리를 적어도 두 개의 상이한 선택 가능한 상태로 유지 또는 저장하도록 구성된다. 이진 시스템에서, 상태들은 "0" 또는 "1" 중 어느 하나로 간주된다. 그 외 다른 시스템들에서는, 적어도 일부 개별적인 메모리 셀이 둘보다 많은 정보의 레벨 또는 상태를 저장하도록 구성될 수 있다.
커패시터는 메모리 셀에 사용될 수 있는 전자 부품의 일 유형이다. 커패시터는 전기 절연물로 분리되는 두 개의 전기 전도체를 갖는다. 전계로서의 에너지는 그러한 물질 내에 정전기적으로 저장될 수 있다. 그렇게 저장된 전계는 절연체 물질의 조성에 따라 휘발성 또는 비휘발성이 될 것이다. 예를 들어, 단지 SiO2를 포함하는 커패시터 절연체 물질은 휘발성이 될 것이다. 비휘발성 커패시터의 일 유형은 절연물의 적어도 부분으로서 강유전물을 갖는 강유전 커패시터이다. 강유전물은 두 개의 안정한 분극 상태를 갖는 것으로 특징 지어지고 그에 의해 커패시터 및/또는 메모리 셀의 프로그램 가능한 물질을 포함할 수 있다. 강유전물의 분극 상태는 적절한 프로그래밍 전압의 인가에 의해 변경될 수 있고, 프로그래밍 전압의 제거 후에 유지된다(적어도 한동안). 각각의 분극 상태는 다른 하나의 분극 상태와 상이한 전하가 축적된 캐패시턴스를 갖고, 이는 이상적으로 분극 상태가 역전되는 것이 요구될 때까지 그러한 상태를 역전시키지 않고 메모리 상태를 기입(즉, 저장) 및 판독하는 데 사용될 수 있다. 덜 바람직하게는, 강유전 캐패시터들을 갖는 일부 메모리에서, 메모리 상태를 판독하는 동작이 분극을 역전시킬 수 있다. 그에 따라, 분극 상태를 결정시, 메모리 셀의 재기입을 수행하여 그 결정 직후 메모리 셀을 판독 전 상태로 만든다. 그럼에도 불구하고, 강유전 커패시터를 통합하는 메모리 셀은 이상적으로는 커패시터의 일 부분을 형성하는 강유전물의 쌍안정 특성들로 인해 비휘발성이다. 강유전물 이외의 프로그래밍 가능한 물질을 커패시터 절연체로 사용하여 커패시터들을 비휘발성이 되게 만들 수 있다.
전계 효과 트랜지스터는 메모리 셀에 사용될 수 있는 전자 부품의 일 유형이다. 이러한 트랜지스터들은 반전도성 채널 영역을 사이에 갖는 한 쌍의 전도성 소스/드레인 영역을 포함한다. 전도성 게이트는 채널 영역에 인접하고 그것과 얇은 게이트 절연체에 의해 분리된다. 적절한 전압을 게이트에 인가하면 채널 영역을 통해 소스/드레인 영역들 중 하나로부터 다른 하나의 영역으로 전류가 흐르게 된다. 전압이 게이트에서 제거될 때, 전류는 대부분 채널 영역을 통해 흐를 수 없게 된다. 전계 효과 트랜지스터들은 또한 추가 구조, 예를 들어, 가역적으로 프로그래밍 가능한 전하 축적/트랩 영역들을 게이트 절연체와 전도성 게이트 사이 게이트 구성의 부분으로서 포함할 수 있다.
트랜지스터의 일 유형은 게이트 구성의 적어도 일부분(예를 들어, 게이트 절연체)이 강유전물을 포함하는 강유전 전계 효과 트랜지스터(FeFET, ferroelectric field effect transistor)이다. 전계 효과 트랜지스터들에서 강유전물의 두 상이한 상태는 트랜지스터마다 상이한 임계 전압(Vt)에 의해 또는 선택된 동작 전압마다 상이한 채널 전도도에 의해 특징 지어질 수 있다. 다시, 강유전물의 분극 상태는 적절한 프로그래밍 전압의 인가에 의해 변경될 수 있고, 그 결과 높은 채널 전도도 또는 낮은 채널 전도도 중 하나가 된다. 강유전 분극 상태에 의해 유발되는 높은 전도도 및 낮은 전도도는 게이트 프로그래밍 전압의 제거 후에 유지된다(적어도 한동안). 채널의 상태는 강유전 분극을 방해하지 않는 작은 드레인 전압을 인가함으로써 판독될 수 있다. 강유전물 이외의 프로그래밍 가능한 물질을 게이트 절연체로 사용하여 트랜지스터를 비휘발성이 되게 만들 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 어레이를 포함하는 기판 단편의 도식적인 단면도이고, 도 2 내지 도 6에서의 라인 1-1을 통해 취해진다.
도 2는 도 1에서의 라인 2-2를 통해 취해진, 도 1보다 더 작은 축척의 단면도이다.
도 3은 도 1에서의 라인 3-3를 통해 취해진 단면도이고, 도 2와 동일한 더 작은 축척이다.
도 4는 도 1에서의 라인 4-4를 통해 취해진 단면도이고, 도 2와 동일한 더 작은 축척이다.
도 5는 도 1에서의 라인 5-5를 통해 취해진 단면도이고, 도 2와 동일한 더 작은 축척이다.
도 6은 도 1에서의 라인 6-6을 통해 취해진 단면도이고, 도 2와 동일한 더 작은 축척이다.
도 7은 도 2 내지 도 6에서의 라인 7-7을 통해 취해진 단면도이고, 도 1과 동일한 축척이다.
도 8은 도 1 기판 단편의 도식적인 부분 및 확대 사시도로서, 일부 구성요소들이 그 외 다른 도시된 구성요소들의 명확성을 위해 제거되었다.
도 9는 도 1 기판 단편의 특정 구성요소들의 병렬 분해 사시도 및 조립 사시도이다.
도 10은 본 발명의 일 실시 예에 따른 메모리 어레이를 포함하는 다른 기판 단편의 도식적인 단면도이다.
도 11은 도 1 내지 도 9에 의해 도시된 기판 이전 기판의 도식적인 사시도이고, 도 12에서의 라인 11-11을 통해 취해진다.
도 12는 도 11에서의 라인 12-12를 통해 취해진 도 11의 단면도이고, 도 11보다 큰 축척이다.
도 13은 도 11에 의해 도시된 것에 후속한 처리 단계에서의 도 11 기판의 단면도이고, 도 14에서의 라인 13-13을 통해 취해진다.
도 14는 도 13에서의 라인 14-14를 통해 취해진 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 15는 도 14에 의해 도시된 것에 후속한 처리 단계에서의 도 14 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 16은 도 15에 의해 도시된 것에 후속한 처리 단계에서의 도 15 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 17은 도 16에 의해 도시된 것에 후속한 처리 단계에서의 도 16 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 18은 도 17에 의해 도시된 것에 후속한 처리 단계에서의 도 17 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 19는 도 18에 의해 도시된 것에 후속한 처리 단계에서의 도 18 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 20은 도 19에 의해 도시된 것에 후속한 처리 단계에서의 도 19 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 21은 도 20에 의해 도시된 기판에 후속한 처리 단계에서의 도 20 기판의 단면도이고, 도 23에서의 라인 21-21을 통해 취해지며, 도 11과 동일한 축척이다.
도 22는 도 23에서의 라인 22-22를 통해 취해진 단면도이고, 도 11과 동일한 축척이다.
도 23은 도 21 및 도 22에서의 라인 23-23을 통해 취해진 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 24는 도 23에 의해 도시된 것에 후속한 처리 단계에서의 도 23 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 25는 도 24에 의해 도시된 것에 후속한 처리 단계에서의 도 24 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 26은 도 25에 의해 도시된 것에 후속한 처리 단계에서의 도 25 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 27은 도 26에 의해 도시된 것에 후속한 처리 단계에서의 도 26 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 28은 도 27에 의해 도시된 것에 후속한 처리 단계에서의 도 27 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 29는 도 28에 의해 도시된 것에 후속한 처리 단계에서의 도 28 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 30은 도 29에 의해 도시된 기판에 후속한 처리 단계에서의 도 29 기판의 단면도이고, 도 31에서의 라인 30-30을 통해 취해지며, 도 11과 동일한 축척이다.
도 31은 도 30에서의 라인 31-31을 통해 취해진 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 32는 도 30에 의해 도시된 기판에 후속한 처리 단계에서의 도 30 기판의 단면도이고, 도 33에서의 라인 32-32를 통해 취해진다.
도 33은 도 32에서의 라인 33-33을 통해 취해진 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 34는 도 33에 의해 도시된 것에 후속한 처리 단계에서의 도 33 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 35는 도 34에 의해 도시된 것에 후속한 처리 단계에서의 도 34 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 36는 도 35에 의해 도시된 것에 후속한 처리 단계에서의 도 35 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 37은 도 36에 의해 도시된 것에 후속한 처리 단계에서의 도 36 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 38은 도 37에 의해 도시된 것에 후속한 처리 단계에서의 도 37 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 39는 도 38에 의해 도시된 것에 후속한 처리 단계에서의 도 38 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 40은 도 39에 의해 도시된 것에 후속한 처리 단계에서의 도 39 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 41은 도 40에 의해 도시된 것에 후속한 처리 단계에서의 도 40 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 42는 도 41에 의해 도시된 것에 후속한 처리 단계에서의 도 41 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 43은 도 42에 의해 도시된 것에 후속한 처리 단계에서의 도 42 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 44는 도 43에 의해 도시된 것에 후속한 처리 단계에서의 도 43 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 45는 도 44에 의해 도시된 기판에 후속한 처리 단계에서의 도 44 기판의 단면도이고, 도 46에서의 라인 45-45를 통해 취해지며, 도 11과 동일한 축척이다.
도 46은 도 45에서의 라인 46-46을 통해 취해진 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 47은 도 46에 의해 도시된 것에 후속한 처리 단계에서의 도 46 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 48은 도 47에 의해 도시된 기판에 후속한 처리 단계에서의 도 47 기판의 단면도이고, 도 49에서의 라인 48-48을 통해 취해지며, 도 11과 동일한 축척이다.
도 49는 도 48에서의 라인 49-49를 통해 취해진 단면도이다.
도 50은 도 49에 의해 도시된 것에 후속한 처리 단계에서의 도 49 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 51은 도 50에 의해 도시된 것에 후속한 처리 단계에서의 도 50 기판의 단면도이고, 도 12와 동일한 더 큰 축척이다.
도 52는 처리 단계에서의 도 51 기판의 단면도이다
도 53은 도 52에 의해 도시된 기판에 후속한 처리 단계에서의 도 52 기판의 단면도이고, 도 54에서의 라인 53-53을 통해 취해지며, 도 11과 동일한 축척이다.
도 54는 도 53에서의 라인 54-54를 통해 취해진 단면도이고, 도 12와 동일한 더 큰 축척이다.
본 발명의 실시 예들은 메모리 어레이들을 포함한다. 제1 예시적인 실시 예가 도 1 내지 도 9에 도시되고 그것들을 참조하여 설명된다. 그러한 실시 예는 베이스 기판(11)에 관해 제조된 메모리 어레이(10)를 포함하는 기판 구조 또는 구성(8)을 포함한다. 기판(11)은 전도성/전도체/전도(즉, 본원에서 전기적으로), 반전도성/반도체/반전도 그리고 절연성/절연체/절연(즉, 본원에서 전기적으로) 물질들 중 임의의 하나 이상을 포함할 수 있다. 베이스 기판(11) 위에 높이 방향으로 다양한 물질이 형성되었다. 물질들은 도 1 내지 도 9에 도시된 물질들의 한쪽에, 높이 방향으로 안쪽에 또는 높이 방향으로 바깥쪽에 있을 수 있다. 예를 들어, 집적 회로의 그 외 다른 부분적으로 또는 완전히 제조된 구성요소들이 베이스 기판(11) 위, 주위 또는 내 어딘가에 제공될 수 있다. 메모리 어레이 내 구성요소들을 동작시키기 위한 제어 및/또는 그 외 다른 주변 회로가 또한 제조될 수 있고, 이는 메모리 어레이 또는 서브 어레이 내에 완전히 또는 부분적으로 있을 수도 그렇지 않을 수도 있다. 나아가, 다수의 서브 어레이가 또한 제조되고 독립적으로, 동시에 또는 서로에 관해 그 외 다르게 동작될 수 있다. 본 문서에서 사용될 때, "서브 어레이"는 또한 어레이로 간주될 수도 있다.
구성(8)은 각각, 절연성 물질(16) 및 메모리 셀들(19)의 수직 교번층들(12 및 14)(예를 들어, 200 암스트롱 내지 500 암스트롱 두께로 증착된 탄소 도핑된 질화 실리콘[2 내지 10 원자 퍼센트 탄소], 질화 실리콘 및/또는 도핑되거나 도핑되지 않은 이산화 실리콘을 포함하거나, 그러한 물질로 필수적으로 구성되거나 또는 그러한 물질로 구성됨)을 포함한다. 메모리 셀 층들(14)은 절연성 물질 층들(12)의 두께와 동일하거나 상이한 두께를 가질 수 있으며, 상이한 그리고 더 큰 두께가 도시된다(예를 들어, 500 암스트롱 내지 1,500 암스트롱). 구성(8)은 다섯 개의 수직 교번층(12 및 14)을 갖는 것으로 도시되지만, 더 많이(예를 들어, 수십, 수백 등) 형성될 수도 있다. 그에 따라, 더 많은 층(12 및 14)이 도시된 층들 아래에 그리고 베이스 기판(11) 위에 있을 수 있고/거나 더 많은 층(12 및 14)이 도시된 층들 위에 있을 수 있다.
메모리 셀들(19)은 개별적으로 트랜지스터(25) 및 커패시터(34)를 포함한다. 트랜지스터(25)는 채널 영역(24)(예를 들어, 본질적으로는 전도성이 아니나, 폴리실리콘과 같은 도핑된 반도체 물질)을 사이에 갖는 제1 소스/드레인 영역(20) 및 제2 소스/드레인 영역(22)(예를 들어, 각각에 대해 폴리실리콘과 같은 전도성으로 도핑된 반도체 물질)을 포함한다. 일부 실시 예에서 그리고 도시된 바와 같이, 채널 영역(24)과 소스/드레인 영역들(20 및 22) 중 하나 또는 양자 사이에 전기적으로 반전도성인 영역들(21)(예를 들어, LDD 및/또는 할로 영역들) 및/또는 전도성으로 도핑된 반도체 물질 영역들(21)이 있다.
채널 영역(24)에 동작 가능하게 근접하게는 게이트(26)(예를 들어, 금속 원소, 두 개 이상의 원소의 혼합물 또는 합금, 전도성 금속 화합물들 및 전도성으로 도핑된 반전도성 물질들 중 하나 이상)가 있다. 구체적으로, 도시된 예에서는, 게이트(26)과 채널 영역(24) 사이에 게이트 절연체 물질(28)(예를 들어, 이산화 실리콘, 질화 실리콘, 산화 하프늄, 그 외 다른 고 k 절연체 물질 및/또는 강유전물)이 있다. 채널 영역(24)의 적어도 일 부분은 제1 소스/드레인 영역(20) 및 제2 소스/드레인 영역(22) 사이 그 부분에서의 수평 전류 흐름에 대해 수평으로 배향된다. 도시된 예시적인 실시 예에서는, 채널 영역(24)의 전부가 그것을 통한 수평 전류 흐름에 대해 수평으로 배향된다. 이에 상관없이, 게이트(26)에 적절한 전압이 인가될 때, 게이트 절연체 물질(28)에 근접한 채널 영역(24) 내에는 전류가 소스/드레인 영역들(20과 22) 사이에서(그리고 존재할 때 영역들(21)을 통해) 흐를 수 있도록 전도성 채널이 형성될 수 있다.
일 실시예에서 그리고 도시된 바와 같이, 제1 소스/드레인 영역(20) 및 제2 소스/드레인 영역(22) 중 하나(예를 들어, 22)가 다른 하나 위에 있다. 그럼에도 불구하고, 일 실시예에서 그리고 도시된 바와 같이, 제1 소스/드레인 영역(20)도 제2 소스/드레인 영역(22)도 다른 하나 바로 위에 있지는 않다. 일 실시예에서 그리고 도시된 바와 같이, 제1 소스/드레인 영역(20), 제2 소스/드레인 영역(22) 및 채널 영역(24)은 집합적으로 직선 수직 단면(예를 들어, 도 7에 의해 도시된 단면으로서, 도 1은 도 2 내지 도 6에서의 각이 있는 단면선 세그먼트들에 의해 반증되듯 직선 수직 단면이 아니고; 도 7은 단지 하나의 메모리 셀 층(14) 및 두 개의 절연성 물질 층들(12)을 도시한다)에서 서로 마주 보는 반대의 C자 형상들(17)을 포함한다. 일 실시예에서 그리고 도시된 바와 같이, 제1 소스/드레인 영역(20)은 직선 수평 단면(예를 들어, 도 4에 의해 도시된 단면)에서 애뉼러스(annulus)(41)를 포함한다. 일 실시예에서 그리고 도시된 바와 같이, 제2 소스/드레인 영역(22)은 직선 수평 단면(예를 들어, 도 3에 의해 도시된 단면)에서 애뉼러스(42)를 포함한다.
일 실시예에서 그리고 도시된 바와 같이, 채널 영역(24)은 직선 수평 단면(예를 들어, 도 3에 의해 도시된 단면)에서 애뉼러스(40)를 포함한다. 일 실시예에서 그리고 도시된 바와 같이, 게이트(26)는 직선 수평 단면에서 애뉼러스(44)를 포함한다. (예를 들어, 도 2에 의해 도시된 단면). 일 실시예에서 그리고 도시된 바와 같이, 개별적인 메모리 셀 층들(14)에서의 다수의 게이트(26)는 전도성 라인(15)을 따라 서로 직접 전기적으로 결합된다(도 2 및 도 8). 측 방향으로 바로 인접한 게이트들(26)의 애뉼러스들(44)은 전도성 라인(15)(예를 들어, 액세스 라인(15)을 형성하는)에서 서로 오버랩된다.
커패시터(34)는 커패시터 절연체(50)(예를 들어, 이산화 실리콘, 질화 실리콘, 산화 하프늄, 그 외 다른 고 k 절연체 물질 및/또는 강유전물)를 사이에 갖는 전극들의 쌍, 예를 들어, 제1 전극(46)과 제2 전극(48)(예를 들어, 각각에 대해 전도성으로 도핑된 반전도성 물질 및/또는 금속 물질)을 포함한다. 제1 전극(46)은 제1 소스/드레인 영역(20)에 전기적으로 결합, 일 실시 예에서는 직접 전기적으로 결합된다. 어레이(10)에서의 다수의 커패시터(34)의 제2 전극들(48)은 서로 전기적으로 결합, 일 실시 예에서는 직접 전기적으로 결합된다. 일 실시 예에서, 어레이(10)에서의 모든 커패시터의 그러한 모든 제2 커패시터 전극은 서로 전기적으로 결합, 일 실시 예에서는 서로 직접 전기적으로 결합된다. 일 실시예에서 그리고 도시된 바와 같이, 전극들의 쌍(46, 48) 중 적어도 하나의 전극(예를 들어, 제1 전극(46))은 직선 수직 단면(예를 들어, 도 7에 의해 도시된 단면)에서 서로 마주 보는 C자 형상들(23)을 포함한다. 일 실시예에서 그리고 도시된 바와 같이, 제1 전극(46)은 직선 수평 단면(예를 들어, 도 5에 의해 도시된 단면)에서 애뉼러스(45)를 포함한다. 제1 전극(46) 주위에는 도핑되지 않은 실리콘 라이너(62)가 수용될 수 있다. 과도핑된 실리콘 영역(69) 또한 도시된 바와 같이 존재할 수 있으며, 이는 후술될 바와 같이 비기능적인 제조 결함일 수 있다.
일 실시 예에서, 커패시터 전극 구조체(52)(예를 들어, 고형 또는 중공 필라, 고형 또는 중공 벽 등)는 수직 교번층들(12 및 14)을 통해 높이 방향으로 연장되며, 상이한 메모리 셀 층들(14)에 있는 개별적인 커패시터들(34)의 개별적인 제2 전극들(48)이 높이 방향으로 연장되는 커패시터 전극 구조체(52)에 전기적으로 결합, 일 실시 예에서는 직접 전기적으로 결합된다. 커패시터 전극 구조체(52)에 대한 예시적인 물질들은 금속 물질들 및 전도성으로 도핑된 반도체 물질이고, 그러한 것들은 도시된 바와 같이 제2 전극들(48)의 것과 동일한 조성을 가질 수 있다. 일 실시예에서 그리고 도시된 바와 같이, 커패시터 전극 구조체(52)는 수직으로 또는 수직의 10° 내에 연장된다. 일 실시예에서 그리고 도시된 바와 같이, 커패시터 전극 구조체(52)는 필라(pillar)(55)를 포함하며, 구조체(52)/필라(55) 주위에 커패시터-절연체 물질(50)이 원주 방향으로 있다. 일 실시 예에서, 그러한 것은 단지 예로서, 어레이에서의 상이한 메모리 셀 층들(14)에 있는 다수의 커패시터(34)의 제2 커패시터 전극들(48)이 서로 어떻게 전기적으로 결합될 수 있는지에 대한 일례이다. 일 실시 예에서, 커패시터 전극 구조체(52)는 수직 교번층들(12 및 14) 위 또는 아래에 있는(위에 있는 것으로 도시됨) 수평으로 연신되는 커패시터 전극 구성(29)(예를 들어, 라인 또는 플레이트)에 직접 전기적으로 결합된다. 구성(들)(29)은 일 실시 예에서, 어레이 내 모든 제2 전극(48)을 함께 직접 전기적으로 결합시킬 수 있다.
일 실시 예에서, 적어도 하나 이상의 커패시터 전극 구조체가 수직 교번층들을 통해 높이 방향으로 연장되며, 상이한 메모리 셀 층들에 있는 개별적인 커패시터들의 개별적인 제2 전극들이 높이 방향으로 연장되는 적어도 하나 이상의 커패시터 전극 구조체에 전기적으로 결합된다. 그러한 일 실시 예에서, 하나보다 많은 커패시터 전극 구조체가 수직 교번층들을 통해 높이 방향으로 연장된다. 그러한 후자의 일 실시 예에서, 커패시터 전극 구조체들은 제1 전극 주위에 원주 방향으로 이격된다. 예를 들어, 그리고 단지 예로서, 여섯 개의 커패시터 전극 구조체(52)가 개별적인 제1 커패시터 전극들(46) 주위에 수용되는 것으로 도시되어 있다.
상이한 메모리 셀 층들(14)에 있는 개별적인 트랜지스터들의 다수의 제2 소스/드레인 영역에 감지 라인이 전기적으로 결합, 일 실시 예에서는 직접 전기적으로 결합된다. 일 실시예에서 그리고 도시된 바와 같이, 감지 라인 구조체(56)(예를 들어, 고형 또는 중공 필라, 고형 또는 중공 벽 등)는 수직 교번층들(12 및 14)을 통해 높이 방향으로 연장되며, 상이한 메모리 셀 층들(14)에 있는 개별적인 트랜지스터들(25)의 개별적인 제2 소스/드레인 영역들(22)이 그것에 전기적으로 결합, 일 실시 예에서는 직접 전기적으로 결합된다. 일 실시예에서 그리고 도시된 바와 같이, 감지 라인 구조체(56)는 수직으로 또는 수직의 10° 내에 연장된다. 일 실시예에서 그리고 도시된 바와 같이, 감지 라인 구조체(56)는 필라(59)를 포함한다. 일 실시예에서 그리고 도시된 바와 같이, 감지 라인 구조체(56)는 주변의 전도성으로 도핑된 반전도성 물질(58)(예를 들어, 폴리실리콘) 및 중심의 금속 물질 코어(60)(예를 들어, 타이타늄 질화물 및/또는 텅스텐)를 포함한다. 일 실시 예에서, 감지 라인 구조체(56)는 수직 교번층들(12 및 14) 위 또는 아래에 있는(아래에 있는 것으로 도시됨) 수평적 길이 방향으로 연신되는 감지 라인(57)(도 1 및 도 8)에 직접 전기적으로 결합된다. 도 8은 어레이(10)의 예시적인 계단 영역에서의 개별적인 라인들(15)(예를 들어, 액세스 라인들/워드 라인들)까지 연장되는 접촉부들/비아들(67)을 도시한다. 그 외 다른 구성요소들의 명확성을 위해 도 8에는 절연성 물질(16)이 도시되지 않는다.
예시적인 절연체 물질(47)(예를 들어, 질화 실리콘), 절연체 물질(49)(예를 들어, 이산화 실리콘) 및 비전도성 물질(51)(예를 들어, 도핑되지 않은 비정질 실리콘 또는 도핑되지 않은 폴리실리콘)이 메모리 셀 층들(14)의 서브 층들에서 적절한 분리를 위해 도시된 바와 같이 제공될 수 있다.
개별적인 메모리 셀들(19)에서, (a) 트랜지스터의 채널 영역 또는 (b) 커패시터의 제1 및 제2 전극들 중 하나는 (a) 및 (b) 중 다른 하나 바로 위에 있다. 도 1 내지 도 9는 (a)가 (b) 위에 있는 일 실시 예를 도시한다(즉, 도 1 내지 도 9에서는, 트랜지스터(25)의 채널 영역(24)이 커패시터(34)의 제1 전극(46) 및 제2 전극(48) 바로 위에 있다). 대안적인 실시 예 구성(8a)은 도 10(도 2 뷰에 상응)에 도시되어 있다. 적절할 경우, 상술된 실시 예들과 같은 부호들이 사용되었으며, 몇몇 구성 차이는 접미사 "a"로 표시된다. 도 10에서는, (b)가 (a) 위에 있다(즉, 도 10에서는, 커패시터(34)의 제1 전극(46) 및 제2 전극(48)이 트랜지스터(25)의 채널 영역(26) 바로 위에 있다). 그 외 다른 실시 예들에 대하여 본원에 도시되고/거나 설명된 바와 같은 임의의 그 외 다른 속성(들) 또는 양태(들)가 사용될 수 있다.
상기한 예시적인 구조들은 임의의 기존 또는 아직 개발중인 기술들에 의해 제조될 수 있다. 도 1 내지 도 9에 의해 도시된 실시 예를 제조하는 하나의 예시적인 기술이 도 11 내지 도 54를 참조하여 설명된다. 이전 구성(들), 영역들 등/그것들의 이전 물질들에 대해서는 상술된 실시 예들과 같은 부호들이 사용되었다.
도 11 및 도 12는 도 1 내지 도 9의 구성 또는 스택 이전 구성 또는 스택의 예시적인 부분을 도시하고, 간결함을 위해 단지 메모리 셀 층(14)이 될 것을 사이에 갖는 두 개의 절연성 물질 층들(12)을 도시한다. 감지 라인들(57)(도시되지 않음)은 이전에 형성되었을 수 있다. 해당 기술분야에서의 통상의 기술자는, 계속되는 설명에 따라, 특정 물질들이 예시적인 방법에서 그 외 다른 물질들에 관해 선택적으로 에칭될 것임을 인식하여 임의의 적절한 상이한 물질들의 조합들을 선택할 수 있다. 예들로서, 그리고 상술된 것들과 일관되게, 절연성 물질 층들(12)에 대한 예시적인 물질(16)은 탄소가 도핑된 질화 실리콘(2 내지 10 원자 퍼센트 탄소)이다. 절연성 물질(16)의 예시적인 두께는 200 내지 500 암스트롱이다. 각각의 물질들 또는 계층들(47, 49 및 51)은 메모리 셀 층들(14)이 될 것 내의 서브 층인 것으로 고려될 수 있다. 각각의 물질들(47, 49 및 51)에 대한 예시적인 두께는 200 내지 400 암스트롱이며, 예시적인 물질들은 각각, 질화 실리콘, 이산화 실리콘 및 비정질 실리콘이다. 도시된 물질들의 스택에 그리고 그것을 통해 오프셋되거나 엇갈린 방식으로 개구들(33)이 형성되었다. 예시적인 개구들(33)의 중심들은 감지 라인 구조체들(56) 및 애뉼러스들(40, 41, 42, 44 및 45)의 중심들이 될 것들에 관해 중심이 맞춰진다. 도 11은 개구들(33)의 세 개의 예시적인 라인(15)을 도시하며 이때 라인(15) 내 바로 인접한 개구들(33)의 중심들 간 간격 "A"은 라인들(15) 간 유사한 측 방향 간격 "B"과 상이하며, 특히 B가 A보다 크다.
도 13 및 도 14를 참조하면, 도 11 및 도 12의 기판 구성(8)은 물질(47)이 측 방향으로 합쳐지는 것이 아니라 라인들(15) 내에서 합쳐지게(B가 A보다 약간 더 크다) 개구들(33)을 넓히는 데 유효하게 그 외 다른 도시된 물질들에 관해 선택적으로 측 방향으로/방사 방향으로 에칭된 적절한 에칭을 거쳤다. 상기한 예시적인 물질들에 대하여, 예시적인 에칭 화학제는 고온 인산이며, 그러한 에칭은 시한 방식으로 수행된다. 단지 예로서, 각각, 20 nm 및 10 nm의 대각선 및 측 방향 분리 거리들이 도시되어 있다.
도 15를 참조하면, 원래의 그리고 넓어진 개구들(33) 내에 도시된 바와 같이 질화 실리콘 라이너(35)(예를 들어, 35 암스트롱, 이상적으로는 그것이 물질(47)과 동일한 물질임에 따라 도 1 내지 도 10에는 표기되지 않음) 및 게이트 절연체(28)(예를 들어, 50 암스트롱)가 형성되었다. 게이트 절연체(28)는 고밀화를 위해 그 위치에서 증기 발생을 받는(예를 들어, 650℃ 내지 1000℃, 기압 또는 부압에서, 그리고 O2 및 H2가 있는 데서) 이산화 실리콘일 수 있다.
도 16을 참조하면, 개구들(33) 내에 그것들의 측 방향으로 넓어진 부분들을 채우기에 충분하게, 그러나 이상적으로 그러한 개구들의 더 좁은 부분의 중심 부분을 채우기에는 충분하지 않게 게이트 물질(26)(예를 들어, 전부 질화 타이타늄, 또는 나머지 볼륨이 텅스텐 원소로 채워진 질화 타이타늄 라이너)이 침적되었다.
도 17을 참조하면, 게이트 물질(26)은 그것을 리세싱하여 채널 길이를 (예를 들어, 200 암스트롱으로) 셋팅하도록 적절한 에칭을 거쳤다. 그 외 다른 예시적인 물질들에 관해 선택적으로 질화 타이타늄 및 텅스텐 원소를 에칭하기 위한 예시적인 화학제는 황산 및 과산화수소의 조합을 포함한다.
도 18을 참조하면, 예시적인 산화 게이트 절연체(28)가 도시된 구성을 형성하도록 그 외 다른 노출된 물질들에 관해 선택적으로 에칭되었다(예를 들어, 묽은 HF를 사용하여).
도 19를 참조하면, 도 18에 도시된 에칭에 의해 형성되었던 도시된 리세스들/갭들을 채우는 데 유효하게 더 많은 질화 실리콘 절연체 물질(47)이 침적되었다. 도 20은 그러한 물질(47)이 개구들(33)의 더 좁은 부분들 내에서 제거된 것을 도시한다(예를 들어, 인산 또는 임의의 적절한 건식 이방성 에칭 화학제를 사용하여).
도 21 내지 도 23을 참조하면, 커패시터들의 궁극적인 형성을 위해 물질(51)(예를 들어, 비정질 실리콘)이 내부에 개구들(33)을 넓히도록 그 외 다른 도시된 물질들에 관해 선택적으로 적절한 에칭을 거쳤다. 물질(51)을 선택적으로 에칭하기 위해 언급된 물질들에 대한 예시적인 에칭 화학제는 수산화 테트라메틸암모늄(TMAH) 또는 탄화 플루오르계 건식 에칭 화학제이다. 그러한 것은 넓어진 개구들이 물질(51) 내 임의의 바로 인접한 개구와 합쳐지거나 브리징되는 것을 배제하도록 충분히 제어되는 시한 에칭에 의해 수행될 수 있다. 도 21은 도 16 내지 도 20에 대하여 상술된 바에 따라 기본적으로 완성된 예시적인 워드 라인 구성들(15)을 도시한다.
도 24를 참조하면, 물질(51) 상의 주변에 자연 산화물(61)(예를 들어, 10 암스트롱)이 형성되었다.
도 25를 참조하면, 도핑되지 않은 실리콘 라이너(62)(예를 들어, 30 암스트롱)가 침적된 다음, 제1 커패시터 전극들(46)의 궁극적인 형성을 위해 전도성 물질(46)(예를 들어, 40 암스트롱의 질화 타이타늄)이 침적되었다.
도 26을 참조하면, 물질(51)에서의 넓어진 개구들(33)의 나머지 볼륨을 채우기에 충분하게, 그러나 이상적으로 개구들(33)의 가장 좁은 부분들의 나머지 볼륨을 채우기에는 충분하지 않게 예시적인 이산화 실리콘 절연체 물질(49)(예를 들어, 이산화 실리콘)이 침적되었다.
도 27을 참조하면, 예시적인 이산화 실리콘 절연체 물질(49)이 도시된 바와 같이 선택적으로 측 방향으로/방사 방향으로 리세싱되어(예를 들어, 묽은 HF를 사용하여), 예를 들어, 약 200 암스트롱의 물질(49)의 측 방향 환형 두께를 남기도록 적절한 시한 에칭을 거쳤다.
도 28을 참조하면, 그러한 나머지 리세스들을 채우도록 예시적인 질화 실리콘 절연체 물질(47)이 침적되었다. 도 29를 참조하면, 그러한 질화 실리콘(47)은 도시된 바와 같이 리세싱되도록 적절한 선택적 에칭(예를 들어, 인산)을 거쳤다.
도 30 및 도 31을 참조하면, 나머지 개구들(33)로부터 예시적인 전도성 질화 타이타늄 물질(46)이 에칭된(예를 들어, 황산 및 과산화수소를 사용하여) 다음, 후속하여 개구들(33)의 측벽들에서 실리콘 라이너(62)가 제거되었다(예를 들어, 묽은 HF를 사용하여).
도 32 및 도 33을 참조하면, 예시적인 이산화 실리콘 절연체 물질(49)이 도시된 바와 같이 물질(47) 내에서 개구들(33)을 넓히도록 적절한 선택적 에칭을 거쳤다(예를 들어, HF를 사용하여). 그러한 것은 위에 약 30 암스트롱의 질화물 라이너(35) 그리고 아래에 약 35 암스트롱의 실리콘 라이너(62)를 노출시킨다.
도 34를 참조하면, 도시된 약 30 암스트롱의 질화 실리콘을 제거하여 게이트 절연체(28)를 노출시키도록 예시적인 질화 실리콘 절연체 물질(47)이 적절한 에칭을 거쳤다(예를 들어, 고온 인산을 사용하여).
도 35를 참조하면, 적절한 채널 물질(24)(예를 들어, 50 암스트롱의 적절하게 도핑된 폴리실리콘)이 침적되었다.
도 36을 참조하면, 물질(49)로 넓어진 개구들(33)의 나머지 볼륨을 채우기에 충분하게, 그리고 이상적으로 개구들(33)의 가장 좁은 부분들의 나머지 볼륨을 채우기에는 충분하지 않게 예시적인 이산화 실리콘 절연체 물질(49)이 침적되었다. 도 37은 그러한 것을 개구들(33)의 측벽들 위에서 제거하기 위한 물질(49)의 후속 이방성 에칭을 도시한다.
도 38을 참조하면, 예시적인 질화 타이타늄 물질(46)이 도시된 바와 같이 그것을 측 방향으로/방사 방향으로 리세싱하도록 적절한 에칭을 거쳤다(예를 들어, 황산 및 과산화수소를 사용하여). 상측 부분에서는 예시적인 실리콘 물질(24)의 단지 측면이 노출되는 반면, 하측 부분에서는 실리콘 물질(24) 및 실리콘 라이너(62)의 측면 및 수평면이 노출된다는 것에 주의한다.
도 39를 참조하면, 실리콘 물질(24) 및 실리콘 라이너(62)가 적절한 습식 또는 증기 에칭을 거쳤다(예를 들어, TMAH를 사용하여). 그러한 것은 상측 부분에서 실리콘 물질(24)의 단지 수직면이 노출되는 것과 비교하여, 하측 부분에서는 도시된 바와 같이 실리콘의 수직면 및 수평면이 노출된다는 것에 기인하여 이상적으로 더 많은 양의 실리콘 물질(24) 및 실리콘 라이너(62)가 뒤로 제거되도록 수행된다.
도 40을 참조하면, 제1 소스/드레인 영역(20) 및 제2 소스/드레인 영역들(22)을 형성하기 위해 예시적인 실리콘 물질(24) 및 실리콘 라이너(62)에 적절한 이온 주입을 거쳤다. 다른 도핑된 영역(69) 또한 형성될 수 있으며, 이는 비기능적인 제조 결함일 수 있다.
도 41을 참조하면, 다시 예시적인 이산화 실리콘 절연체 물질(49)이 침적된 다음, 도 42에 도시된 바와 같이 그것을 개구(33)의 측벽들 위에서 제거하도록 이방성으로 에칭되었다. 도 42에서 개구(33)의 예시적인 최소 직경은 900 암스트롱이다.
도 43 및 도 44를 참조하면, 전도성으로 도핑된 반도체 물질(58)이 형성된 다음, 전도성 코어 금속 물질(60)을 형성함에 따라, 감지 라인 구조체들(56)의 형성을 기본적으로 완성하였다.
도 45 및 도 46을 참조하면, 커패시터 개구들(64)이 도시된 바와 같이 형성되었으며, 이는 커패시터 전극 구조체들(52)의 궁극적인 형성을 위해 사용될 것이다(아직 형성되지 않은 것으로 도 45 및 도 46에서는 도시되지 않음). 개구(64)의 예시적인 최소 직경은 900 암스트롱이다. 메모리 셀 층(14)의 중간 서브 층에서 개구(64)에 노출되는 이산화 실리콘 절연체 물질(49)(도시되지 않음)은 선택적 에칭에 의해 제거되었다(예를 들어, HF를 사용하여). 도 47에서, 그렇게 제거된 이산화 실리콘은 질화 실리콘(47)으로 대체되었다(예를 들어, 그렇게 리세싱된 볼륨을 채우기에 충분히 침적된 다음, 그러한 것을 커패시터 개구(64) 내에서 제거하도록 그것이 이방성 에칭됨).
도 48 및 도 49를 참조하면, 예시적인 비정질 실리콘 물질(51)(도시되지 않음)이 자연 산화막들(61)에서 멈추도록 그 외 다른 노출된 물질에 관해 선택적으로 에칭되었다(예를 들어, TMAH를 사용하여).
도 50을 참조하면, 자연 산화물(61)(도시되지 않음)이 예시적인 질화 타이타늄 물질(46)을 노출시키도록 에칭되었다(예를 들어, HF를 사용하여). 실리콘 라이너(62)의 일부 물질 또한 에칭된 것으로 도시된다.
도 51을 참조하면, 예시적인 질화 타이타늄 물질(46)이 그 사이에 예시적인 이산화 실리콘 절연체 물질(49)을 노출시키기에 충분하게 습식 에칭되었다(예를 들어, 황산 및 과산화수소를 사용하여). 도 52는 질화 타이타늄 물질(46) 사이에서 그러한 예시적인 이산화 실리콘 절연체 물질(49)의 후속 제거를 도시한다.
도 53 및 도 54를 참조하면, 커패시터 절연체(50) 및 제2 커패시터 전극 물질(48)이 도시된 바와 같이 침적되었다.
본 문서에서, 다르게 표시되지 않는 한, "높이 방향", "더 높은", "상측", "하측", "상부", "최상부", "하부", "위", "아래", "하", "밑', "위로", 및 "아래로"는 일반적으로 수직 방향에 관한다. "수평"은 주요 기판 표면을 따르는 일반적인 방향(즉, 10도 이내)을 지칭하고 이에 관해 제조 동안 기판이 가공될 수 있으며, 수직은 그것에 일반적으로 직교하는 방향이다. "정확히 수평"이라는 언급은 주요 기판 표면을 따르는 방향(즉, 그로부터의 각도가 없이) 이에 관해 제조 동안 기판이 가공될 수 있다. 나아가, "수직" 및 "수평"은 본원에서 사용될 때 3차원 공간에서의 기판의 배향에 관계없이 서로에 관해 일반적으로 수직인 방향들이다. 또한, "높이 방향으로-연장되는" 그리고 "높이 방향으로 연장되는"은 정확히 수평으로부터 적어도 45°만큼 떨어져 치우쳐진 방향을 지칭한다. 나아가, 전계 효과 트랜지스터에 대해 "높이 방향으로 연장(되는)" 그리고 "높이 방향으로-연장되는"은 소스/드레인 영역들 사이에서 동작 시 전류가 흐르는 트랜지스터의 채널 길이의 배향에 관한다. 양극성 접합 트랜지스터들에 대해, "높이 방향으로 연장(되는)" 그리고 "높이 방향으로-연장되는"은 이미터(emitter) 및 컬렉터(collector) 사이에서 동작 시 전류가 흐르는 베이스 길이의 배향에 관한다.
나아가, "바로 위" 그리고 "바로 하"는 서로에 관한 두 개의 언급된 영역들/물질들/구성요소들의 적어도 일부 측 방향 오버랩(즉, 수평적으로)을 필요로 한다. 또한, "바로"가 선행되지 않는 "위"의 사용은 단지 다른 것 위에 있는 언급된 영역/물질/구성요소의 일부분이 다른 것의 높이 방향으로 바깥쪽에 있을 것을 필요로 한다(즉, 두 개의 언급된 영역/물질/구성요소의 임의의 측 방향 오버랩이 있든 없든 관계없이). 유사하게, "바로"가 선행되지 않는 "하"의 사용은 단지 다른 것 하에 있는 언급된 영역/물질/구성요소의 일부분이 다른 것의 높이 방향으로 안쪽에 있을 것을 필요로 한다(즉, 두 개의 언급된 영역/물질/구성요소의 임의의 측 방향 오버랩이 있든 없든 관계없이).
본원에 설명된 물질들, 영역들, 및 구조들 중 임의의 것은 동종일 수도 동종이 아닐 수도 있고, 이와 관계없이 그러한 것들이 가로놓이는 임의의 물질 위에 연속적일 수도 불연속적일 수도 있다. 나아가, 다르게 언급되지 않는 한, 각 물질은 임의의 적합한 또는 아직 개발중인 기술을 사용하여 형성될 수 있으며, 원자층 증착, 화학 증착, 물리 증착, 에피택시얼 성장, 확산 도핑 및 이온 주입이 예들이다.
또한, "두께" 그 자체(방향성 형용사가 선행되지 않는)는 상이한 조성의 바로 인접한 물질 또는 바로 인접한 영역의 가장 가까운 표면으로부터 수직으로 주어진 물질 또는 영역을 통한 평균 직선 거리로 정의된다. 또한, 본원에서 설명되는 다양한 물질 또는 영역은 실질적으로 일정한 두께 또는 가변 두께를 가질 수 있다. 가변 두께를 가질 경우, 두께는 그 외 다르게 표시되지 않는 한 평균 두께를 지칭하고, 그러한 물질 또는 영역은 두께가 가변인 것에 기인하여 최소한의 두께 및 최대한의 두께를 가질 것이다. 본원에서 사용될 때, "상이한 조성"은 단지 서로 바로 맞닿아 있을 수 있는 두 개의 언급된 물질들 또는 영역들의 그러한 부분들이, 예를 들어, 그러한 물질들 또는 영역들이 동종이 아닐 경우, 화학적으로 그리고/또는 물리적으로 상이할 것만을 필요로 한다. 두 개의 언급된 물질들 또는 영역들이 서로 바로 맞닿아 있지 않을 경우, "상이한 조성"은 단지 서로 가장 가까운 두 개의 언급된 물질들 또는 영역들의 그러한 부분들이 동종이 아닐 경우 그러한 물질들 또는 영역들이 화학적으로 그리고/또는 물리적으로 상이할 것만을 필요로 한다. 본 문서에서, 물질, 영역 또는 구조는 서로에 관해 언급된 물질들, 영역들 또는 구조들의 적어도 일부 물리적 접촉이 있을 때 다른 것에 "바로 맞닿아" 있다. 그에 반해, "바로"가 선행되지 않는 "위", "상", "인접", "따라" 그리고 "맞닿아"는 "바로 맞닿아" 뿐만 아니라 개재된 물질(들), 영역(들) 또는 구조(들)가 서로에 관해 언급된 물질들, 영역들 또는 구조들과 물리적으로 접촉하지 않는 구성을 포함한다.
본원에서, 영역들-물질들-구성요소들은 정상 동작 시 전류가 하나에서 다른 하나로 연속하여 흐를 수 있고, 아원자 양 및/또는 음 전하들이 충분히 발생될 때 그러한 것들의 움직임에 의해 지배적으로 그렇게 하는 경우 서로에 관해 "전기적으로 결합"된다. 다른 전자 부품은 영역들-물질들-구성요소들 사이에 있을 수 있고 그것들에 전기적으로 결합될 수 있다. 그에 반해, 영역들-물질들-구성요소들이 "직접 전기적으로 결합되는" 것으로 언급될 때에는, 직접 전기적으로 결합된 영역들-물질들-구성요소들 사이에 어떠한 개재된 전기적 구성요소(예를 들어, 어떠한 다이오드, 트랜지스터, 레지스터, 트랜스듀서, 스위치, 퓨즈 등)도 없는 것이다.
또한, "금속 물질"은 금속 원소, 둘 이상의 금속 원소의 혼합물 또는 합금 및 임의의 전도성 금속 화합물 중 어느 하나 또는 조합이다.
본 문서에서, 선택적 에칭 또는 제거는 하나의 물질이 다른 언급된 물질 또는 물질들에 관해 적어도 2.0:1의 비로 제거되는 에칭 또는 제거이다. 나아가, 선택적으로 성장 또는 선택적으로 형성되는 것은 하나의 물질이 다른 언급된 물질 또는 물질들에 관해 적어도 제1 100 암스트롱의 성장 또는 형성에 대해 적어도 2.0:1의 비로 성장 또는 형성되는 것이다.
나아가, "자가-정렬 방식"은 구조의 적어도 측 방향 표면이 이전에 패터닝된 구조의 측벽에 맞닿은 물질의 침적에 의해 획정되는 기술을 의미한다.
결론
일부 실시 예에서, 메모레 어레이는 절연성 물질 및 메모리 셀들의 수직 교번층들을 포함한다. 메모리 셀들은 개별적으로 트랜지스터 및 커패시터를 포함한다. (a) 트랜지스터의 채널 영역 또는 (b) 커패시터의 전극들의 쌍 중 하나는 (a) 및 (b) 중 다른 하나 바로 위에 있다.
일부 실시 예에서, 메모레 어레이는 절연성 물질 및 메모리 셀들의 수직 교번층들을 포함한다. 메모리 셀들은 개별적으로 채널 영역을 사이에 갖는 제1 및 제2 소스/드레인 영역들을 포함하는 트랜지스터 및 채널 영역에 동작 가능하게 근접하게 있는 게이트를 포함한다. 채널 영역의 적어도 일 부분은 제1 및 제2 소스/드레인 영역들 사이 부분에서의 수평 전류 흐름에 대해 수평으로 배향된다. 메모리 셀들은 개별적으로 커패시터 절연체를 사이에 갖는 제1 및 제2 전극들을 포함하는 커패시터를 포함한다. 제1 전극은 제1 소스/드레인 영역에 전기적으로 결합된다. 어레이에서의 다수의 커패시터의 제2 커패시터 전극들은 서로 전기적으로 결합된다. (a) 트랜지스터의 채널 영역 또는 (b) 커패시터의 제1 및 제2 전극들 중 하나는 (a) 및 (b) 중 다른 하나 바로 위에 있다. 수직 교번층들을 통해 높이 방향으로 감지 라인 구조체가 연장된다. 상이한 메모리 셀 층들에 있는 개별적인 트랜지스터들의 개별적인 제2 소스/드레인 영역들은 높이 방향으로 연장되는 감지 라인 구조체에 전기적으로 결합된다.
일부 실시 예에서, 메모레 어레이는 절연성 물질 및 메모리 셀들의 수직 교번층들을 포함한다. 메모리 셀들은 개별적으로 채널 영역을 사이에 갖는 제1 및 제2 소스/드레인 영역들을 포함하는 트랜지스터 및 채널 영역에 동작 가능하게 근접하게 있는 게이트를 포함한다. 채널 영역의 적어도 일 부분은 제1 및 제2 소스/드레인 영역들 사이 부분에서의 수평 전류 흐름에 대해 수평으로 배향된다. 메모리 셀들은 개별적으로 커패시터 절연체를 사이에 갖는 제1 및 제2 전극들을 포함하는 커패시터를 포함한다. 제1 전극은 제1 소스/드레인 영역에 전기적으로 결합된다. (a) 트랜지스터의 채널 영역 또는 (b) 커패시터의 제1 및 제2 전극들 중 하나는 (a) 및 (b) 중 다른 하나 바로 위에 있다. 수직 교번층들을 통해 높이 방향으로 커패시터 전극 구조체가 연장된다. 상이한 메모리 셀 층들에 있는 개별적인 커패시터들의 개별적인 제2 전극들은 높이 방향으로 연장되는 커패시터 전극 구조체에 전기적으로 결합된다. 상이한 메모리 셀 층들에 있는 개별적인 트랜지스터들의 다수의 제2 소스/드레인 영역에 감지 라인이 전기적으로 결합된다.
일부 실시 예에서, 메모레 어레이는 절연성 물질 및 메모리 셀들의 수직 교번층들을 포함한다. 메모리 셀들은 개별적으로 채널 영역을 사이에 갖는 제1 및 제2 소스/드레인 영역들을 포함하는 트랜지스터 및 채널 영역에 동작 가능하게 근접하게 있는 게이트를 포함한다. 채널 영역의 적어도 일 부분은 제1 및 제2 소스/드레인 영역들 사이 부분에서의 수평 전류 흐름에 대해 수평으로 배향된다. 개별적인 메모리 셀들은 커패시터 절연체를 사이에 갖는 제1 및 제2 전극들을 포함하는 커패시터를 포함한다. 제1 전극은 제1 소스/드레인 영역에 전기적으로 결합된다. (a) 트랜지스터의 채널 영역 또는 (b) 커패시터의 제1 및 제2 전극들 중 하나는 (a) 및 (b) 중 다른 하나 바로 위에 있다. 수직 교번층들을 통해 높이 방향으로 감지 라인 구조체가 연장된다. 상이한 메모리 셀 층들에 있는 개별적인 트랜지스터들의 개별적인 제2 소스/드레인 영역들은 높이 방향으로 연장되는 감지 라인 구조체에 전기적으로 결합된다. 수직 교번층들을 통해 높이 방향으로 커패시터 전극 구조체가 연장된다. 상이한 메모리 셀 층들에 있는 개별적인 커패시터들의 개별적인 제2 전극들은 높이 방향으로 연장되는 커패시터 전극 구조체에 전기적으로 결합된다.

Claims (27)

  1. 절연성 물질 및 메모리 셀들의 수직 교번층들을 포함하는 메모리 어레이로서, 상기 메모리 셀들은 개별적으로 트랜지스터 및 커패시터를 포함하며, (a) 상기 트랜지스터의 채널 영역 또는 (b) 상기 커패시터의 전극들의 쌍 중 하나가 (a) 및 (b) 중 다른 하나 바로 위에 있고,
    상기 수직 교번층들을 통해 높이 방향으로 연장하는 커패시터 전극 구조체로서, 상이한 메모리 셀 층들에 있는 전극들의 쌍들의 각각의 하나의 전극을 함께 전기적으로 결합하는 커패시터 전극 구조체를 포함하는, 메모리 어레이.
  2. 청구항 1에 있어서, 상기 채널 영역은 상기 전극들의 쌍 바로 위에 있는, 메모리 어레이.
  3. 청구항 1에 있어서, 상기 전극들의 쌍은 상기 채널 영역 바로 위에 있는, 메모리 어레이.
  4. 청구항 1에 있어서, 상기 트랜지스터는 제1 및 제2 소스/드레인 영역들을 포함하며 이들 중 어느 것도 다른 것 바로 위에 있지 않는, 메모리 어레이.
  5. 청구항 1에 있어서, 상기 트랜지스터는 제1 및 제2 소스/드레인 영역들을 포함하며 이들 중 하나가 다른 것 위에 있는, 메모리 어레이.
  6. 청구항 5에 있어서, 상기 제1 및 제2 소스/드레인 영역들 중 어느 것도 다른 것 바로 위에 있지 않은, 메모리 어레이.
  7. 청구항 1에 있어서, 상기 채널 영역의 전부가 그것을 통한 수평 전류 흐름에 대해 수평으로 배향되는, 메모리 어레이.
  8. 절연성 물질 및 메모리 셀들의 수직 교번층들을 포함하는 메모리 어레이로서, 상기 메모리 셀들은 개별적으로 트랜지스터 및 커패시터를 포함하며, (a) 상기 트랜지스터의 채널 영역 또는 (b) 상기 커패시터의 전극들의 쌍 중 하나가 (a) 및 (b) 중 다른 하나 바로 위에 있고,
    상기 트랜지스터는 상기 채널 영역을 사이에 갖는 제1 및 제2 소스/드레인 영역들을 포함하며, 상기 제1 및 제2 소스/드레인 영역들 및 상기 채널 영역은 집합적으로 직선 수직 단면에서 서로 마주 보는 반대의 C자 형상들을 포함하는, 메모리 어레이.
  9. 절연성 물질 및 메모리 셀들의 수직 교번층들을 포함하는 메모리 어레이로서, 상기 메모리 셀들은 개별적으로 트랜지스터 및 커패시터를 포함하며, (a) 상기 트랜지스터의 채널 영역 또는 (b) 상기 커패시터의 전극들의 쌍 중 하나가 (a) 및 (b) 중 다른 하나 바로 위에 있고,
    상기 커패시터 전극들의 쌍의 적어도 하나의 전극은 직선 수직 단면에서 서로 마주 보는 반대의 C자 형상들을 포함하는, 메모리 어레이.
  10. 청구항 1에 있어서, 상기 채널 영역은 직선 수평 단면에서 애뉼러스(annulus)를 포함하는, 메모리 어레이.
  11. 청구항 1에 있어서, 상기 전극들의 쌍의 적어도 하나는 직선 수평 단면에서 애뉼러스를 포함하는, 메모리 어레이.
  12. 청구항 1에 있어서, 상기 트랜지스터는 게이트를 포함하며, 상기 게이트는 직선 수평 단면에서 애뉼러스를 포함하는, 메모리 어레이.
  13. 메모리 어레이로서,
    절연성 물질 및 메모리 셀들의 수직 교번층들로서, 상기 메모리 셀들은 개별적으로:
    채널 영역을 사이에 갖는 제1 및 제2 소스/드레인 영역들 및 상기 채널 영역에 동작 가능하게 근접하게 있는 게이트를 포함하는 트랜지스터로서, 상기 게이트는 직선 수평 단면에서 애뉼러스(annulus)를 포함하며, 상기 채널 영역의 적어도 일 부분이 상기 제1 및 제2 소스/드레인 영역들 사이 상기 부분에서의 수평 전류 흐름에 대해 수평으로 배향되는, 상기 트랜지스터;
    커패시터 절연체를 사이에 갖는 제1 및 제2 전극들을 포함하는 커패시터로서, 상기 제1 전극이 상기 제1 소스/드레인 영역에 전기적으로 결합되고, 상기 어레이에서의 다수의 상기 커패시터의 상기 제2 전극들은 서로 전기적으로 결합되는, 상기 커패시터를 포함하고;
    (a) 상기 트랜지스터의 상기 채널 영역 또는 (b) 상기 커패시터의 상기 제1 및 제2 전극들 중 하나가 (a) 및 (b) 중 다른 하나 바로 위에 있는, 상기 수직 교번층들; 및
    상기 수직 교번층들을 통해 높이 방향으로 연장되는 감지 라인 구조체로서, 상이한 메모리 셀 층들에 있는 개별적인 상기 트랜지스터들의 개별적인 상기 제2 소스/드레인 영역들이 상기 높이 방향으로 연장되는 감지 라인 구조체에 전기적으로 결합되는, 상기 감지 라인 구조체를 포함하는, 메모리 어레이.
  14. 메모리 어레이로서,
    절연성 물질 및 메모리 셀들의 수직 교번층들로서, 상기 메모리 셀들은 개별적으로:
    채널 영역을 사이에 갖는 제1 및 제2 소스/드레인 영역들 및 상기 채널 영역에 동작 가능하게 근접하게 있는 게이트를 포함하는 트랜지스터로서, 상기 채널 영역의 적어도 일 부분이 상기 제1 및 제2 소스/드레인 영역들 사이 상기 부분에서의 수평 전류 흐름에 대해 수평으로 배향되는, 상기 트랜지스터;
    커패시터 절연체를 사이에 갖는 제1 및 제2 전극들을 포함하는 커패시터로서, 상기 제1 전극이 상기 제1 소스/드레인 영역에 전기적으로 결합되는, 상기 커패시터를 포함하고;
    (a) 상기 트랜지스터의 상기 채널 영역 또는 (b) 상기 커패시터의 상기 제1 및 제2 전극들 중 하나가 (a) 및 (b) 중 다른 하나 바로 위에 있는, 상기 수직 교번층들;
    상기 수직 교번층들을 통해 높이 방향으로 연장되는 커패시터 전극 구조체로서, 상이한 메모리 셀 층들에 있는 개별적인 상기 커패시터들의 개별적인 상기 제2 전극들이 상기 높이 방향으로 연장되는 커패시터 전극 구조체에 전기적으로 결합되는, 상기 커패시터 전극 구조체; 및
    상이한 메모리 셀 층들에 있는 개별적인 상기 트랜지스터들의 다수의 상기 제2 소스/드레인 영역에 전기적으로 결합되는 감지 라인을 포함하는, 메모리 어레이.
  15. 메모리 어레이로서,
    절연성 물질 및 메모리 셀들의 수직 교번층들로서, 상기 메모리 셀들은 개별적으로:
    채널 영역을 사이에 갖는 제1 및 제2 소스/드레인 영역들 및 상기 채널 영역에 동작 가능하게 근접하게 있는 게이트를 포함하는 트랜지스터로서, 상기 채널 영역의 적어도 일 부분이 상기 제1 및 제2 소스/드레인 영역들 사이 상기 부분에서의 수평 전류 흐름에 대해 수평으로 배향되는, 상기 트랜지스터;
    커패시터 절연체를 사이에 갖는 제1 및 제2 전극들을 포함하는 커패시터로서, 상기 제1 전극이 상기 제1 소스/드레인 영역에 전기적으로 결합되는, 상기 커패시터를 포함하고;
    (a) 상기 트랜지스터의 상기 채널 영역 또는 (b) 상기 커패시터의 상기 제1 및 제2 전극들 중 하나가 (a) 및 (b) 중 다른 하나 바로 위에 있는, 상기 수직 교번층들;
    상기 수직 교번층들을 통해 높이 방향으로 연장되는 감지 라인 구조체로서, 상이한 메모리 셀 층들에 있는 개별적인 상기 트랜지스터들의 개별적인 상기 제2 소스/드레인 영역들이 상기 높이 방향으로 연장되는 감지 라인 구조체에 전기적으로 결합되는, 상기 감지 라인 구조체; 및
    상기 수직 교번층들을 통해 높이 방향으로 연장되는 커패시터 전극 구조체로서, 상이한 메모리 셀 층들에 있는 개별적인 상기 커패시터들의 개별적인 상기 제2 전극들이 상기 높이 방향으로 연장되는 커패시터 전극 구조체에 전기적으로 결합되는, 상기 커패시터 전극 구조체를 포함하는, 메모리 어레이.
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