CN110574160A - 存储器阵列 - Google Patents

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Abstract

一种存储器阵列包括绝缘材料及存储器单元的垂直交替的层级。所述存储器单元个别地包括晶体管及电容器。(a)所述晶体管的沟道区或(b)所述电容器的一对电极中的一者位于(a)及(b)中的另一者正上方。揭示额外实施例及方面。

Description

存储器阵列
技术领域
本文揭示的实施例涉及存储器阵列。
背景技术
存储器是一种类型的集成电路，并用在计算机系统中以存储数据。存储器可在个别存储器单元的一或多个阵列中制造。可使用数字线(也可称为位线、数据线或感测线)及存取线(也可称为字线)来写入或读取存储器单元。感测线可沿阵列的列导电地互连存储器单元，并且存取线可沿阵列的行导电地互连存储器单元。可通过感测线及存取线的组合唯一地寻址每一存储器单元。
存储器单元可为易失性的、半易失性的或非易失性的。非易失性存储器单元可在没有电力的情况下长时间存储数据。常规地将非易失性存储器指定为具有至少约10年的保留时间的存储器。易失性存储器消散，且因此被刷新/重写以维持数据存储。易失性存储器可具有毫秒或更短的保留时间。无论如何，存储器单元经配置以按至少两种不同的可选状态保留或存储存储器。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两个信息电平或状态。
电容器是可用在存储器单元中的一种类型的电子组件。电容器具有由电绝缘材料隔开的两个电导体。作为电场的能量可静电存储在此材料内。取决于绝缘体材料的组成，所存储的场将是易失性的或非易失性的。举例来说，仅包括SiO2的电容器绝缘体材料将是易失性的。一种类型的非易失性电容器是铁电电容器，其具有铁电材料作为绝缘材料的至少部分。铁电材料的特征在于具有两个稳定极化状态，且借此可包括电容器及/或存储器单元的可编程材料。可通过施加合适的编程电压来改变铁电材料的极化状态，并且在去除编程电压之后保持铁电材料的极化状态(至少在一段时间内)。每一极化状态具有与另一者不同的电荷存储电容，并且理想地可用于写入(即，存储)及读取存储器状态而不反转极化状态直到期望反转极化状态。不太理想的是，在具有铁电电容器的一些存储器中，读取存储器状态的动作可反转极化。因此，在确定极化状态时，进行存储器单元的重写以在存储器单元确定之后立即将存储器单元置于预读状态。无论如何，由于形成电容器的一部分的铁电材料的双稳定特性，并入铁电电容器的存储器单元理想地是非易失性的。除铁电材料之外的可编程材料可用作电容器绝缘体，以使电容器为非易失性的。
场效应晶体管是可用在存储单元中的一种类型的电子组件。这些晶体管包括一对导电源极/漏极区，其间具有半导体沟道区。导电栅极与沟道区邻近并且通过薄栅极绝缘体与沟道区分隔。向栅极施加合适电压允许电流通过沟道区从源极/漏极区中的一者流到另一者。当从栅极去除电压时，在很大程度上防止电流流过沟道区。场效应晶体管还可包含额外结构，例如可逆可编程电荷存储/陷阱区，作为栅极绝缘体与导电栅极之间的栅极构造的部分。
一种类型的晶体管是铁电场效应晶体管(FeFET)，其中栅极构造(例如，栅极绝缘体)的至少一些部分包括铁电材料。场效应晶体管中的铁电材料的两种不同极化状态可通过针对晶体管的不同阈值电压(Vt)或针对所选操作电压的不同沟道电导率来表征。再次，可通过施加合适编程电压来改变铁电材料的极化状态，并且这导致高沟道电导或低沟道电导中的一者。在去除栅极编程电压之后(在至少一段时间内)，由铁电极化状态引起的高及低电导保持。可通过施加不干扰铁电极化的小漏极电压来读取沟道的状态。除铁电材料之外的可编程材料可用作栅极绝缘体以使晶体管为非易失性的。
附图说明
图1是包括根据本发明的实施例的存储器阵列的衬底片段的示意性截面图并且是沿图2到6中的线1-1截取的。
图2是沿图1中的线2-2截取的并且以比图1更小的尺度的截面图。
图3是沿图1中的线3-3截取的并且以与图2相同的较小尺度的截面图。
图4是沿图1中的线4-4截取的并且以与图2相同的较小尺度的截面图。
图5是沿图1中的线5-5截取的并且以与图2相同的较小尺度的截面图。
图6是沿图1中的线6-6截取的并且以与图2相同的较小尺度的截面图。
图7是沿图2到6中的线7-7截取的并且以与图1相同的尺度的截面图。
图8是图1衬底片段的示意性局部放大透视图，为使其它所描绘组件清楚，去除一些组件。
图9是图1衬底片段的某些组件的并排分解透视图及组装透视图。
图10是包括根据本发明的实施例的存储器阵列的另一衬底片段的示意性截面图。
图11是由图1到9展示的衬底的前身衬底的示意性截面图，且是沿图12中的线11-11截取的。
图12是沿图11中的线12-12截取并且以比图11更大的尺度的截面图。
图13是在由图11展示的步骤之后的处理步骤处的图11衬底的截面图且是沿图14中的线13-13截取的。
图14是沿图13中的线14-14截取并且以与图12相同的较大尺度的截面图
图15是在由图14展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图14衬底的截面图。
图16是在由图15展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图15衬底的截面图。
图17是在由图16展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图16衬底的截面图。
图18是在由图17展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图17衬底的截面图。
图19是在由图18展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图18衬底的截面图。
图20是在由图19展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图19衬底的截面图。
图21是在由图20展示的步骤之后的处理步骤处的图20衬底的截面图，沿图23中的线21-21截取并且以与图11相同的尺度。
图22是沿图23中的线22-22截取的并且以与图11相同的尺度的截面图
图23是沿图21及22中的线23-23截取并且以与图12相同的较大尺度的截面图。
图24是在由图23展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图23衬底的截面图。
图25是在由图24展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图24衬底的截面图。
图26是在由图25展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图25衬底的截面图。
图27是在由图26展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图26衬底的截面图。
图28是在由图27展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图27衬底的截面图。
图29是在由图28展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图28衬底的截面图。
图30是在由图29展示的步骤之后的处理步骤处的图29衬底的截面图，沿图31中的线30-30截取并且以与图11相同的尺度。
图31是沿图30中的线31-31截取并且以与图12相同的较大尺度的截面图。
图32是在由图30展示的步骤之后的处理步骤处的并且沿图33中的线32-32截取的图30衬底的截面图。
图33是沿图32中的线33-33截取并且以与图12相同的较大尺度的截面图。
图34是在由图33展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图33衬底的截面图。
图35是在由图34展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图34衬底的截面图。
图36是在由图35展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图35衬底的截面图。
图37是在由图36展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图36衬底的截面图。
图38是在由图37展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图37衬底的截面图。
图39是在由图38展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图38衬底的截面图。
图40是在由图39展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图39衬底的截面图。
图41是在由图40展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图40衬底的截面图。
图42是在由图41展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图41衬底的截面图。
图43是在由图42展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图42衬底的截面图。
图44是在由图43展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图43衬底的截面图。
图45是在由图44展示的步骤之后的处理步骤处的图44衬底的截面图，沿图46中的线45-45截取的并且以与图11相同的尺度。
图46是沿图45中的线46-46截取并且以与图12相同的较大尺度的截面图。
图47是在由图46展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图46衬底的截面图。
图48是在由图47展示的步骤之后的处理步骤处的图47衬底的截面图，沿图49中的线48-48截取的并且以与图11相同的尺度。
图49是沿图48中的线49-49截取的截面图
图50是在由图49展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图49衬底的截面图。
图51是在由图50展示的步骤之后的处理步骤处的并且以与图12相同的较大尺度的图50衬底的截面图。
图52是在处理步骤处的图51衬底的截面图
图53是在由图52展示的步骤之后的处理步骤处的图52衬底的截面图，沿图54中的线53-53截取的并且以与图11相同的尺度。
图54是沿图53中的线54-54截取的并且以与图12相同的较大尺度的截面图。
具体实施方式
本发明的实施例涵盖存储器阵列。参考图1到9展示并描述第一实例实施例。此包含衬底结构或构造8，其包括相对于基础衬底11制造的存储器阵列10。衬底11可包括导电/导体/传导(即，本文中电传导)、半导电/半导体/半传导及绝缘性/绝缘体/绝缘性(即，本文中电绝缘)材料中的一或多者。已经在基础衬底11上面竖向形成各种材料。材料可在图1到9描述材料的旁边、竖向向内或竖向向外。举例来说，可在基础衬底11上方、周围或内部的某处提供集成电路的其它部分或全部制造的组件。用于操作存储器阵列内的组件的控制及/或其它外围电路也可被制造，并且可或可不是完全或部分地在存储器阵列或子阵列内。此外，多个子阵列也可独立地、串联地或以其它方式相对于彼此制造及操作。如在此文献中所使用，“子阵列”也可被视为阵列。
构造8分别包含绝缘材料16(例如，其包括沉积到200埃到500埃的厚度的碳掺杂氮化硅[2到10碳原子百分比]、氮化硅及/或的掺杂或未掺杂二氧化硅、基本上由其组成或由其组成)及存储器单元的垂直交替的层级12及14。存储器单元层级14可具有与绝缘材料层级12的厚度相同或不同的厚度，其中展示不同及更大的厚度(例如，500埃到1,500埃)。构造8展示为具有五个垂直交替的层级12及14，尽管可能形成更多(例如，数十，数百等)。因此，更多层级12及14可在所描绘层级下方并且在基础衬底11上方及/或更多层级12及14可在所描绘层级上方。
存储器单元19个别地包括晶体管25及电容器34。晶体管25包括第一源极/漏极区20及第二源极/漏极区22(例如，导电掺杂半导体材料，例如每一者为多晶硅)，其间具有沟道区24(例如，掺杂半导体材料，例如多晶硅，但并非本征导电的)。在一些实施例中并且如所展示，半导电区21(例如，LDD及/或晕区)及/或导电掺杂半导电材料区21位于沟道区24与源极/漏极区20及22中的一或两者之间。
栅极26(例如，元素金属中的一或多者，两种或更多种元素的混合物或合金，导电金属化合物及导电掺杂半导体材料)可操作地靠近沟道区24。具体来说，在所描绘实例中，栅极绝缘体材料28(例如，二氧化硅、氮化硅、氧化铪、其它高k绝缘体材料及/或铁电材料)位于栅极26与沟道区24之间。沟道区24的至少一部分经水平定向以用于在第一源极/漏极区20与第二源极/漏极区22之间的部分中的水平电流流动。在所描绘实例实施例中，所有沟道区24都是水平定向的以使水平电流从中流过。无论如何，当合适电压施加到栅极26时，导电沟道可在沟道区24内靠近栅极绝缘体材料28形成，使得电流能够在源极/漏极区20及22之间流动(并且当区21存在时通过区21)。
在一个实施例中并且如所展示，第一源极/漏极区20及第二源极/漏极区22中的一者(例如22)在另一者上方。无论如何，在一个实施例中并且如所展示，第一源极/漏极区20及第二源极/漏极区22中的任一者都不在另一者正上方。在一个实施例中并且如所展示，第一源极/漏极区20、第二源极/漏极区22及沟道区24共同包括在直线垂直横截面中彼此面对的相对的C形17(例如，由图7所展示的横截面，图1不是直线垂直横截面，如图2到6中的成角度的1-1截面线段所证实；图7仅展示一个存储器单元层级14及两个绝缘材料层级12)。在一个实施例中并且如所展示，第一源极/漏极区20在直线水平横截面(例如，由图4所展示的横截面)中包括环41。在一个实施例中并且如所展示，第二源极/漏极区22在直线水平横截面中包括环42(例如，由图3所展示的横截面)。
在一个实施例中并且如所展示，沟道区24在直线水平横截面(例如，由图3所展示的横截面)中包括环40。在一个实施例中并且如所展示，栅极26在直线水平横截面(例如，由图2所展示的横截面)中包括环44。在一个实施例中并且如所展示，个别存储单元层级14中的多个栅极26沿导电线15直接电耦合到彼此(图2及8)。横向紧邻栅极26的环44在导电线15中彼此重叠(例如，形成存取线15)。
电容器34包括一对电极，例如第一电极46及第二电极48(例如，每一电极是导电掺杂半导体材料及/或金属材料)，其间具有电容器绝缘体50(例如，二氧化硅、氮化硅、氧化铪、其它高k绝缘体材料及/或铁电材料)。第一电极46电耦合(在一个实施例中直接电耦合)到第一源极/漏极区20。在阵列10中的多个电容器34的第二电极48彼此电耦合(在一个实施例中彼此直接电耦合)。在一个实施例中，阵列10中的所有电容器的所有此第二电极彼此电耦合，并且在一个实施例中，彼此直接电耦合。在一个实施例中并且如所展示，一对电极46、48的至少一个电极(例如，第一电极46)包括在直线垂直横截面(例如，由图7所展示的横截面)中彼此面对的相对的C形形状23。在一个实施例中并且如所展示，第一电极46在直线水平横截面(例如，由图5所展示的横截面)中包括环45。可在第一电极46周围接纳未掺杂硅衬垫62。如所展示，也可存在重掺杂硅区69，并且其可为非功能性的并且是如下所描述的制造工件。
在一个实施例中，电容器-电极结构52(例如，实心或空心柱、实心或空心壁等)竖向延伸通过垂直交替的层级12及14，其中在不同存储器单元层级14中的个别电容器34的第二电极48中的个别者电耦合(在一个实施例中直接电耦合)到竖向延伸的电容器-电极结构52。用于电容器-电极结构52的实例材料是金属材料及导电掺杂半导体材料，并且此可具有与所展示的第二电极48的组成相同的组成。在一个实施例中并且如所展示，电容器-电极结构52垂直延伸或在偏离垂直10°内延伸。在一个实施例中并且如所展示，电容器-电极结构52包括柱55，其中电容器-绝缘体材料50在周向上围绕结构52/柱55。在一个实施例中，仅通过实例的方式，此为在阵列中的不同存储器单元层级14中的多个电容器34的第二电容器电极48可如何彼此电耦合的一个实例。在一个实施例中，电容器-电极结构52直接电耦合到水平伸长的电容器电极构造29(例如，线或板)，其在垂直交替的层级12及14上方或下方(展示为在上方)。在一个实施例中，构造29可将阵列内的所有第二电极48直接电耦合在一起。
在一个实施例中，至少又一个电容器-电极结构竖向延伸通过垂直交替的层级，其中在不同存储器单元层级中的个别电容器的个别第二电极电耦合到至少又一个竖向延伸的电容器-电极结构。在一个此实施例中，不止又一个电容器-电极结构竖向延伸通过垂直交替的层级。在一个此后一实施例中，电容器-电极结构围绕第一电极周向间隔开。举例来说，且仅通过实例的方式，展示六个电容器-电极结构52被接纳在个别第一电容器电极46周围。
感测线电耦合(在一个实施例中直接电耦合)到在不同存储器单元层级14中的晶体管中的个别者的多个第二源极/漏极区。在一个实施例中并且如所展示，感测线结构56(例如，实心或空心柱，实心或空心壁等)竖向延伸通过垂直交替的层级12及14，其中在不同存储器单元层级14中的个别晶体管25的第二源极/漏极区22中的个别者电耦合(在一个实施例中直接电耦合)到其。在一个实施例中并且如所展示，感测线结构56垂直延伸或在偏离垂直10°内延伸。在一个实施例中并且如所展示，感测线结构56包括柱59。在一个实施例中并且如所展示，感测线结构56包括外围导电掺杂半导体材料58(例如，多晶硅)及中央金属材料芯60(例如，氮化钛及/或钨)。在一个实施例中，感测线结构56直接电耦合到水平纵向伸长的感测线57(图1及8)，感测线57在垂直交替的层级12及14的上方或下方(展示为在下方)。图8展示在阵列10的实例阶梯区域/区中延伸到个别线15(例如，存取线/字线)的接触件/通孔67。为使其它组件清楚，绝缘材料16未在图8中展示。
可如所展示那样提供实例绝缘体材料47(例如，氮化硅)、绝缘体材料49(例如，二氧化硅)及非导电材料51(例如，未掺杂非晶硅或未掺杂多晶硅)以用于存储器单元层级14的子层级中的合适隔离。
在个别存储单元19中，(a)晶体管的沟道区或(b)电容器的第一及第二电极中的一者位于(a)及(b)中的另一者正上方。图1到9展示其中(a)在(b)上方的实施例(即，在图1到9中，晶体管25的沟道区24在电容器34的第一电极46及第二电极48正上方)。图10中展示替代实施例构造8a(对应于图2视图)。在适当的情况下使用来自上文描述的实施例的相似数字，其中一些构造差异用后缀“a”指示。在图10中，(b)在(a)上方(即，在图10中，电容器34的第一电极46及第二电极48在晶体管25的沟道区26正上方)。可使用如本文中关于其它实施例所展示及/或描述的任何其它属性或方面。
上文实例结构可通过任何现有或尚未开发的技术制造。参考图11到54描述制造由图1到9展示的实施例的一个实例技术。来自上文描述的实施例的相似数字已用于其前身构造、区及类似者/其前身材料。
图11及12展示图1到9的构造或堆叠的前身的实例部分，并且为简洁起见，仅展示两个绝缘材料层级12，其之间具有将为存储单元层级14的内容。先前已经形成感测线57(未展示)。根据持续描述，所属领域的技术人员在认识到某些材料将相对于实例方法中的其它材料选择性地蚀刻的情况下可选择任何合适的材料的不同组合。作为实例，并且与上述那些一致，用于绝缘材料层级12的实例材料16是碳掺杂氮化硅(2到10碳原子百分比)。绝缘材料16的实例厚度为200到500埃。材料或层47、49及51中的每一者可被认为是在将为存储器单元层级14的内容内的子层级。材料47、49及51中的每一者的实例厚度是200到400埃，其中实例材料分别为氮化硅、二氧化硅及非晶硅。开口33已经以偏移或交错的方式形成在所描绘的材料堆叠中并穿过所描绘的材料堆叠。实例开口33的中心相对于将为感测线结构56及环40、41、42、44及45的中心的内容居中。图11展示开口33的三个实例线15，其中线15内的开口33的紧邻中心之间的间隔“A”不同于线15之间的类似横向间隔“B”，具体来说其中B大于A。
参考图13及14，图11及12的衬底构造8已经受合适蚀刻，由此材料47相对于其它所描绘材料横向/径向选择性地蚀刻，这可有效地加宽开口33以在线15内接合但不横向接合(B略大于A)。关于上文实例材料，实例蚀刻化学物质是热磷酸，此蚀刻以定时方式进行。仅通过实例的方式，分别展示20nm及10nm的对角线及横向间隔距离。
参考图15，已经在原始及加宽开口33内形成氮化硅衬垫35(例如，35埃，并且在图1到10中未指定，因为理想地，其与材料47是相同的材料)及栅极绝缘体28(例如，50埃)，如所展示。栅极绝缘体28可为二氧化硅，其经受原位蒸汽形成以致密化(例如，在650℃到1000℃，在大气压或低于大气压的压力下，并且在存在O2及H2的情况下)。
参考图16，栅极材料26(例如，所有氮化钛，或氮化钛衬垫，其中剩余体积填充有元素钨)已经沉积到开口33内且足以填充其横向加宽部分，但在理想情况下不足以填充此类开口的较窄部分的中央部分。
参考图17，对栅极材料26进行合适蚀刻以使其凹入以设定沟道长度(例如，200埃)。相对于其它实例材料选择性地蚀刻氮化钛及元素钨的实例化学物质包括硫酸及过氧化氢的组合。
参考图18，已相对于其它暴露材料(例如，使用稀释HF)选择性地蚀刻实例氧化物栅极绝缘体28以形成所说明构造。
参考图19，已经沉积更多的氮化硅绝缘体材料47，这有效地填充通过图18中所展示的蚀刻形成的所描绘凹槽/间隙。图20展示从开口33的较窄部分内去除此材料47，例如通过使用磷酸或任何合适的干式各向异性蚀刻化学物质。
参考图21到23，材料51(例如，非晶硅)已相对于其它所描绘材料选择性地进行合适蚀刻，以加宽其中的开口33，以最终形成电容器。用于选择性蚀刻材料51的所陈述材料的实例蚀刻化学物质是四甲基氢氧化铵(TMAH)或基于碳氟化合物的干式蚀刻化学物质。这可通过定时蚀刻来进行，所述定时蚀刻被充分控制以防止加宽的开口与材料51内的任何紧邻开口形成接合或桥接。图21展示基本上完成的实例字线构造15，如上文关于图16到20描述。
参见图24，在材料51上的外围形成原生氧化物61(例如，10埃)。
参考图25，沉积未掺杂硅衬垫62(例如，30埃)，然后沉积导电材料46(例如，40埃的氮化钛)，以最终形成第一电容器电极46。
参考图26，已经沉积足以填充材料51中的加宽开口33的剩余体积的实例二氧化硅绝缘体材料49(例如，二氧化硅)，但理想地不足以填充开口33的最窄部分的剩余体积33。
参考图27，实例二氧化硅绝缘体材料49已经过合适的定时蚀刻(例如，使用稀释HF)以选择性地横向/径向凹入，例如所展示，例如留下大约200埃的横向环形厚度的材料49。
参考图28，已经沉积实例氮化硅绝缘体材料47以填充此类剩余凹槽。参考图29，此氮化硅47已经受合适选择性蚀刻(例如磷酸)以如所展示那样凹入。
参考图30及31，已经从剩余开口33蚀刻实例导电氮化钛材料46(例如，使用硫酸及过氧化氢，然后随后从开口33的侧壁去除硅衬垫62(例如，使用稀释HF)。
参考图32及33，实例二氧化硅绝缘体材料49已经过合适选择性蚀刻(例如，使用稀释HF)以在材料47内加宽开口33，如所展示。这样暴露出上方约30埃的氮化物衬垫35及下方约35埃的硅衬垫62。
参考图34，实例氮化硅绝缘体材料47已经受合适蚀刻(例如，使用热磷酸)以去除所描绘的约30埃的氮化硅以暴露栅极绝缘体28。
参考图35，已经沉积合适沟道材料24(例如，50埃的合适掺杂多晶硅)。
参考图36，已经沉积实例二氧化硅绝缘体材料49，以用材料49填充所描绘的加宽开口33的剩余体积，并且理想地不足以填充开口33的最窄部分的剩余体积。图37展示材料49的后续各向异性蚀刻，以从开口33的侧壁上面去除材料49。
参考图38，实例氮化钛材料46已经受合适蚀刻以如所展示那样使其横向/径向地凹入(例如，使用硫酸及过氧化氢)。注意，仅实例硅材料24的侧表面在上部分暴露，而硅材料24及硅衬垫62的侧表面及水平表面在下部分暴露。
参考图39，硅材料24及硅衬垫62已经受合适湿法或蒸汽蚀刻(例如，使用TMAH)。此理想地经执行以与上部分中的硅材料24的仅垂直表面暴露相比由于硅的垂直及水平表面暴露而如所展示那样在下部分中去除更大量的硅材料24及硅衬垫62。
参考图40，实例硅材料24及硅衬垫62已经受合适离子植入以形成第一源极/漏极区20及第二源极/漏极区22。还可形成另一掺杂区69，并且掺杂区69可能是非功能性的及制造的工件。
参考图41，已再次沉积实例二氧化硅绝缘体材料49，然后对其进行各向异性蚀刻以将其从开口33的侧壁上面去除，如图42中所展示。图42中的开口33的实例最小直径是900埃。
参考图43及44，已形成导电掺杂半导体材料58，然后形成导电芯金属材料60，从而基本上完成感测线结构56的形成。
参考图45及46，电容器开口64已如所展示那样形成，并且其将用于最终形成电容器-电极结构52(在图45及46中因为尚未形成而为展示)。开口64的实例最小直径是900埃。已通过选择性蚀刻(例如，使用HF)去除暴露于存储器单元层级14的中间子层级中的开口64的二氧化硅绝缘体材料49(未展示)。在图47中，此去除的二氧化硅已经用氮化硅47代替(例如，通过足以填充此凹入体积的沉积，然后对其进行各向异性蚀刻以从电容器开口64内将此去除)。
参考图48及49，已经相对于其它暴露材料选择性地蚀刻实例非晶硅材料51(未展示)以停止在原生氧化物层61上面(例如，使用TMAH)。
参考图50，已经蚀刻掉原生氧化物61(未展示)(例如，使用HF)以暴露实例氮化钛材料46。硅衬垫62的一些材料也被展示为已被蚀刻。
参考图51，实例氮化钛材料46已被充分湿法蚀刻(例如，使用硫酸及过氧化氢)以暴露其间的实例二氧化硅绝缘体材料49。图52展示随后从氮化钛材料46之间去除此实例二氧化硅绝缘体材料49。
参考图53及54，电容器绝缘体50及第二电容器电极材料48已如所展示那样沉积。
除非另有指示，否则在本文献中，“竖向”、“更高”、“上”、“下”、“顶部”，“在…顶上”、“底部”、“上方”、“下方”、“下面”、“在…之下”、“向上”及“向下”通常是参照垂直方向。“水平”是指沿主衬底表面的大致方向(即，在10度内)，并且可相对于在制造期间处理衬底的方向，并且垂直是与其大致正交的方向。对“完全水平”的参考是沿主衬底表面的方向(即，与主衬底表面不成度)，并且可为相对于在制造期间处理衬底的方向。此外，本文使用的“垂直”及“水平”通常是相对于彼此的垂直方向，并且与衬底在三维空间中的定向无关。另外，“竖向延伸”及“竖向地延伸”是指与完全水平方向成至少45°角的方向。此外，关于场效应晶体管“竖向地延伸”及“竖向延伸”是参考晶体管的沟道长度的定向，电流在操作中沿着所述定向在源极/漏极区之间流动。针对双极结型晶体管，“竖向地延伸”及“竖向延伸”是参考基极长度的定向，电流在操作期间沿着所述定向在发射极与集电极之间流动。
此外，“正上方”及“正下方”要求两个所陈述区/材料/组件相对于彼此至少一些横向重叠(即，水平地)。此外，使用前面没有“直接”的“上方”仅要求在另一者上方的所陈述区/材料/组件的一些部分是在另一者的竖向向外(即，与是否存在两个所陈述区/材料/组件的任何横向重叠无关)。类似地，使用前面没有“直接”的“下方”仅要求在另一者上方的所陈述区/材料/组件的一些部分是在另一者的竖向向内(即，与是否存在两个所陈述区/材料/组件的任何横向重叠无关)。
本文所描述的材料、区及结构中的任何者可为同质的或非同质的，并且无论如何在此所上覆的任何材料上都可为连续的或不连续的。此外，除非另有说明，否则每一材料可使用任何合适的或尚待开发的技术形成，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入是实例。
另外，“厚度”本身(没有前置方向形容词)被定义为从不同组成的紧邻材料或紧邻区的最接近表面垂直地穿过给定材料或区的平均直线距离。另外，本文所描述的各种材料或区可具有大体上恒定厚度或可变厚度。如果是可变厚度，那么厚度是指平均厚度，除非另有说明，并且由于厚度可变，此材料或区将具有某个最小厚度及某个最大厚度。如本文所用，“不同组成”仅要求两种所陈述材料或区中可彼此直接抵靠的那些部分在化学及/或物理上不同，例如在此类材料或区是非同质的情况下。如果两种材料或区彼此不直接抵靠，那么“不同组成”仅要求两种所陈述材料或区中彼此最接近的那些部分在化学及/或物理上不同(在此类材料或区是非同质的情况下)。在此文献中，当材料、区或结构相对于彼此存在至少一些物理触碰接触时，所陈述材料、区或结构彼此“直接抵靠”。相反，前面没有“直接”的“上面”、“上”、“邻近”、“沿着”及“抵靠”涵盖“直接抵靠”以及其中介入材料、区或结构导致所陈述材料、区或结构相对于彼此没有物理触碰接触的构造。
在本文中，如果在正常操作中电流能够从一者连续地流到另一者，那么区材料组件相对于彼此“电耦合”，并且当此充分产生时，主要通过亚原子正及/或负电荷的移动来这样做。另一电子组件可在区材料组件之间并且电耦合到区材料组件。相反，当区材料组件被称为“直接电耦合”时，没有介入电子组件(例如，没有二极管、晶体管、电阻器、换能器、开关、熔丝等)在直接电耦合区材料组件之间。
另外，“金属材料”是元素金属，两种或更多种元素金属的混合物或合金以及任何导电金属化合物中的任一者或组合。
在此文献中，选择性蚀刻或去除是其中一种材料相对于另一种所陈述材料以至少2.0:1的速率去除的蚀刻或去除。此外，针对生长或形成的至少前100埃，选择性地生长或选择性地形成是一种材料相对于另一所陈述材料以至少2.0:1的速率生长或形成。
此外，“自对准方式”意指一种技术，借助于所述技术，结构的至少横向表面通过抵靠先前图案化结构的侧壁沉积材料来界定。
结论
在一些实施例中，一种存储器阵列包括绝缘材料及存储器单元的垂直交替的层级。所述存储器单元个别地包括晶体管及电容器。(a)所述晶体管的沟道区或(b)所述电容器的一对电极中的一者位于(a)及(b)中的另一者正上方。
在一些实施例中，一种存储器阵列包括绝缘材料及存储器单元的垂直交替的层级。所述存储器单元个别地包括晶体管，其包括其间具有沟道区的第一及第二源极/漏极区，及可操作地靠近所述沟道区的栅极。所述沟道区的至少一部分水平定向，以用于所述第一及第二源极/漏极区之间的部分中的水平电流流动。所述存储器单元个别地包括电容器，其包括第一及第二电极，所述第一及第二电极之间具有电容器绝缘体。所述第一电极电耦合到所述第一源极/漏极区。所述阵列中的多个所述电容器的所述第二电容器电极彼此电连接。(a)所述晶体管的所述沟道区或(b)所述电容器的所述第一及第二电极中的一者位于(a)及(b)中的另一者的正上方。感测线结构竖向延伸通过所述垂直交替的层级。在不同存储器单元层级中的所述晶体管中的个别者的所述第二源极/漏极区中的个别者电耦合到所述竖向延伸的感测线结构。
在一些实施例中，一种存储器阵列包括绝缘材料及存储器单元的垂直交替的层级。所述存储器单元个别地包括晶体管，其包括其间具有沟道区的第一及第二源极/漏极区，及可操作地靠近所述沟道区的栅极。所述沟道区的至少一部分水平定向，以用于所述第一及第二源极/漏极区之间的部分中的水平电流流动。所述存储器单元个别地包括电容器，其包括第一及第二电极，所述第一及第二电极之间具有电容器绝缘体。所述第一电极电耦合到所述第一源极/漏极区。(a)所述晶体管的所述沟道区或(b)所述电容器的所述第一及第二电极中的一者位于(a)及(b)中的另一者的正上方。电容器-电极结构竖向延伸通过所述垂直交替的层级。在不同存储器单元层级中的所述晶体管中的个别者的所述第二电极中的个别者电耦合到所述竖向延伸的电容器-电极结构。感测线电耦合到在不同存储器单元层级中的所述晶体管中的个别者的多个所述第二源极/漏极区。
在一些实施例中，一种存储器阵列包括绝缘材料及存储器单元的垂直交替的层级。所述存储器单元个别地包括晶体管，其包括其间具有沟道区的第一及第二源极/漏极区，及可操作地靠近所述沟道区的栅极。所述沟道区的至少一部分水平定向，以用于所述第一及第二源极/漏极区之间的部分中的水平电流流动。所述个别存储器单元包括电容器，其包括第一及第二电极，所述第一及第二电极之间具有电容器绝缘体。所述第一电极电耦合到所述第一源极/漏极区。(a)所述晶体管的所述沟道区或(b)所述电容器的所述第一及第二电极中的一者位于(a)及(b)中的另一者的正上方。感测线结构竖向延伸通过所述垂直交替的层级。在不同存储器单元层级中的所述晶体管中的个别者的所述第二源极/漏极区中的个别者电耦合到所述竖向延伸感测线结构。电容器-电极结构竖向延伸通过所述垂直交替的层级。在不同存储器单元层级中的所述晶体管中的个别者的所述第二电极中的个别者电耦合到所述竖向延伸的电容器-电极结构。

Claims (27)

1.一种存储器阵列，其包括绝缘材料及存储器单元的垂直交替的层级，所述存储器单元个别地包括晶体管及电容器，(a)所述晶体管的沟道区或(b)所述电容器的一对电极中的一者位于(a)及(b)中的另一者正上方。
2.根据权利要求1所述的阵列，其中所述沟道区位于所述对电极正上方。
3.根据权利要求1所述的阵列，其中所述对电极位于所述沟道区正上方。
4.根据权利要求1所述的阵列，其中所述晶体管包括第一及第二源极/漏极区，所述第一及第二源极/漏极区中的任一者都不位于另一者的正上方。
5.根据权利要求1所述的阵列，其中所述晶体管包括第一及第二源极/漏极区，所述第一及第二源极/漏极区中的一者位于另一者上方。
6.根据权利要求5所述的阵列，其中所述第一及第二源极/漏极区中的任一者都不位于另一者的正上方。
7.根据权利要求1所述的阵列，其中所有所述沟道区都是水平定向的以使水平电流从中通过。
8.根据权利要求1所述的阵列，其中所述晶体管包括第一及第二源极/漏极区，所述第一及第二源极/漏极区之间具有所述沟道区，所述第一及第二源极/漏极区及所述沟道区共同包括在直线垂直横截面中彼此面对的相对的C形形状。
9.根据权利要求1所述的阵列，其中所述对中的至少一个电极包括在直线垂直横截面中彼此面对的相对的C形形状。
10.根据权利要求1所述的阵列，其中所述沟道区在直线水平横截面中包括环。
11.根据权利要求1所述的阵列，其中所述对电极中的至少一者在直线水平横截面中包括环。
12.根据权利要求1所述的阵列，其中所述晶体管包括栅极，所述栅极在直线水平横截面中包括环。
13.根据权利要求12所述的阵列，其中存储器单元的所述层级中的个别者中的多个所述栅极沿导电线彼此直接电耦合，所述栅极的横向紧邻的所述环在所述线中彼此重叠。
14.一种存储器阵列，其包括：
绝缘材料及存储器单元的垂直交替的层级，所述存储器单元个别地包括：
晶体管，其包括其间具有沟道区的第一及第二源极/漏极区，及可操作地靠近所述沟道区的栅极，所述沟道区的至少一部分水平定向，以用于所述第一及第二源极/漏极区之间的所述部分中的水平电流流动；
电容器，其包括第一及第二电极，所述第一及第二电极之间具有电容器绝缘体，所述第一电极电耦合到所述第一源极/漏极区，所述阵列中多个所述电容器的所述第二电容器电极彼此电连接；及
(a)所述晶体管的所述沟道区或(b)所述电容器的所述第一及第二电极中的一者位于(a)及(b)中的另一者的正上方；及
感测线结构，其竖向延伸通过所述垂直交替的层级，在不同存储器单元层级中的所述晶体管中的个别者的所述第二源极/漏极区中的个别者电耦合到所述竖向延伸感测线结构。
15.根据权利要求14所述的阵列，其中所述感测线结构直接电耦合到水平纵向伸长的感测线，所述感测线在所述垂直交替的层级上方或下方。
16.根据权利要求14所述的阵列，其中所述感测线结构包括柱。
17.一种存储器阵列，其包括：
绝缘材料及存储器单元的垂直交替的层级，所述存储器单元个别地包括：
晶体管，其包括其间具有沟道区的第一及第二源极/漏极区，及可操作地靠近所述沟道区的栅极，所述沟道区的至少一部分水平定向，以用于所述第一及第二源极/漏极区之间的所述部分中的水平电流流动；
电容器，其包括第一及第二电极，所述第一及第二电极之间具有电容器绝缘体，所述第一电极电耦合到所述第一源极/漏极区；及
(a)所述晶体管的所述沟道区或(b)所述电容器的所述第一及第二电极中的一者位于(a)及(b)中的另一者的正上方；
电容器电极结构，其竖向延伸通过所述垂直交替的层级，在不同存储器单元层级中的所述电容器中的个别者的所述第二电极中的个别者电耦合到所述竖向延伸的电容器电极结构；及
感测线，其电耦合到在不同存储器单元层级中的所述晶体管中的个别者的多个所述第二源极/漏极区。
18.根据权利要求17所述的阵列，其中所述感测线结构包括柱。
19.根据权利要求17所述的阵列，其包括至少又一个电容器电极结构，所述电容器电极结构竖向延伸通过所述垂直交替的层级，在不同存储器单元层级中的所述个别电容器的所述个别第二电极电耦合到所述至少又一个竖向延伸的电容器电极结构。
20.根据权利要求19所述的阵列，其包括不止又一个电容器电极结构，所述电容器电极结构竖向延伸通过所述垂直交替的层级。
21.根据权利要求20所述的阵列，其中所述电容器电极结构围绕所述第一电极周向间隔开。
22.根据权利要求21所述的阵列，其中所述电容器电极结构的总数为六个。
23.根据权利要求17所述的阵列，其中所述电容器电极结构直接电耦合到水平伸长的电容器电极结构，所述电容器电极结构在所述垂直交替的层上方或下方。
24.一种存储器阵列，其包括：
绝缘材料及存储器单元的垂直交替的层级，所述存储器单元个别地包括：
晶体管，其包括其间具有沟道区的第一及第二源极/漏极区，及可操作地靠近所述沟道区的栅极，所述沟道区的至少一部分水平定向，以用于所述第一及第二源极/漏极区之间的所述部分中的水平电流流动；
电容器，其包括第一及第二电极，所述第一及第二电极之间具有电容器绝缘体，所述第一电极电耦合到所述第一源极/漏极区；及
(a)所述晶体管的所述沟道区或(b)所述电容器的所述第一及第二电极中的一者位于(a)及(b)中的另一者的正上方；
感测线结构，其竖向延伸通过所述垂直交替的层级，在不同存储器单元层级中的所述晶体管中的个别者的所述第二源极/漏极区中的个别者电耦合到所述竖向延伸感测线结构；及
电容器电极结构，其竖向延伸通过所述垂直交替的层级，在不同存储器单元层级中的所述电容器中的个别者的所述第二电极中的个别者电耦合到所述竖向延伸的电容器电极结构。
25.根据权利要求24所述的阵列，其包括至少又一个电容器电极结构，所述电容器电极结构竖向延伸通过所述垂直交替的层级，所述个别电容器的所述个别第二电极电耦合到所述至少又一个竖向延伸的电容器电极结构。
26.根据权利要求25所述的阵列，其包括不止又一个电容器电极结构，所述电容器电极结构竖向延伸通过所述垂直交替的层级，所述电容器电极结构围绕所述第一电极周向间隔开。
27.根据权利要求24所述的阵列，其中所述栅极在直线水平横截面中包括环，存储器单元的所述层级中的个别者中的多个所述栅极沿导电线彼此直接电耦合，所述栅极的横向紧邻的所述环在所述线中彼此重叠。
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