KR20160002306A - 수직 디바이스 아키텍처 - Google Patents

수직 디바이스 아키텍처

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KR20160002306A
KR20160002306A KR1020140157180A KR20140157180A KR20160002306A KR 20160002306 A KR20160002306 A KR 20160002306A KR 1020140157180 A KR1020140157180 A KR 1020140157180A KR 20140157180 A KR20140157180 A KR 20140157180A KR 20160002306 A KR20160002306 A KR 20160002306A
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칭-웨이 차이
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Abstract

본 개시는 소스 영역과 드레인 영역 사이에서 연장되는 직사각형 수직 채널 바를 갖는 수직 트랜지스터 디바이스와, 관련된 형성 방법에 관한 것이다. 몇몇 실시예에서, 수직 트랜지스터 디바이스는 반도체 기판 위에 배치되는 소스 영역을 갖는다. 하나 이상의 수직 채널 바를 갖는 채널 영역이 소스 영역 위에 배치된다. 하나 이상의 수직 채널 바는 직사각형 형상(즉, 인접한 측부가 상이한 길이를 갖는 4개의 측부와, 4개의 직각을 갖는 형상)을 갖는, 소스 영역에 인접하는 바닥면을 갖는다. 수직 채널 바에 인접하는 지점에서 소스 영역 위에 게이트 영역이 배치되고, 게이트 영역과 수직 채널 바 위에 드레인 영역이 배치된다. 수직 채널 바의 직사각형 형상은 양호한 성능과 셀 면적 밀도를 갖는 수직 디바이스를 제공한다.

Description

수직 디바이스 아키텍처{VERTICAL DEVICE ARCHITECTURE}
본 발명은 수직 디바이스 아키텍처에 관한 것이다.
무어의 법칙에 따르면, 집적 회로에서 트랜지스터의 갯수는 대략 매 2년마다 2배가 된다. 무어의 법칙을 달성하기 위하여, 집적 칩 산업은 집적 칩 구성요소의 크기를 계속적으로 감소시켰다(즉, 축소시켰다). 그러나, 최근에, 집적 칩 제조에 사용된 재료의 물리적 한계에 접근하였기 때문에, 축소가 더욱 어려워졌다. 따라서, 전통적인 축소에 대한 대안으로서, 반도체 산업은 무어의 법칙을 계속 충족시키기 위해 대안적인 기술(예컨대, FinFET)을 사용하기 시작하였다.
최근에 출현한 전통적인 평탄한 실리콘 전계 효과 트랜지스터에 대한 한가지 대안은 나노와이어 트랜지스터 디바이스이다. 나노와이어 트랜지스터 디바이스는 소스 영역과 드레인 영역 사이에서 연장하는 채널 영역으로서 하나 이상의 나노와이어를 사용한다. 나노와이어의 직경은 통상적으로 대략 10 나노미터 이하임으로써, 종래의 실리콘 기술을 이용하여 달성될 수 있는 것보다 훨씬 작은 트랜지스터 디바이스를 형성하게 한다.
본 발명에 의한, 수직 트랜지스터 디바이스는, 반도체 기판 위에 배치되는 소스 영역; 상기 소스 영역 위에 배치되는 하나 이상의 수직 채널 바들을 포함하는 채널 영역으로서, 상기 하나 이상의 수직 채널 바들은 상기 소스 영역에 인접하는 직사각형 형상을 갖는 바닥면을 갖는, 상기 채널 영역; 게이트 유전체층에 의해 상기 하나 이상의 수직 채널 바들의 측벽들로부터 분리되는 지점에서 상기 소스 영역 위에 놓이는 게이트 영역; 및 상기 게이트 영역 및 상기 하나 이상의 수직 채널 바들 위에 배치되는 드레인 영역을 포함한다.
본 발명에 의한, 다른 수직 트랜지스터 디바이스는, 반도체 기판 위에 배치되는 소스 영역; 상기 소스 영역 위에 배치되는 드레인 영역; 상기 소스 영역과 상기 드레인 영역 사이에서 연장되는 복수의 수직 채널 바들로서, 상기 복수의 수직 채널 바는 소정의 길이를 갖는 2개의 대향하는 제1 측부들과 상기 소정의 길이보다 작은 폭을 갖는 2개의 대향하는 제2 측부들을 갖는 상기 소스 영역에 인접하는 바닥면을 갖는, 상기 복수의 수직 채널 바들; 및 상기 소스 영역으로부터 수직 방향으로 분리되고 상기 드레인 영역으로부터 수직 방향으로 분리되는 지점에서 상기 복수의 수직 채널 바들을 둘러싸는 게이트 영역을 포함한다.
본 발명에 의한 수직 트랜지스터 디바이스의 형성 방법은, 반도체 기판 위에 소스 영역을 형성하는 단계; 상기 소스 영역 위에 놓이는 지점에서 직사각형 형상을 갖는 하나 이상의 수직 채널 바들을 형성하는 단계; 상기 소스 영역 위에 놓이는 지점에서 상기 하나 이상의 수직 채널 바들을 둘러싸는 게이트 영역을 형성하는 단계; 및 상기 하나 이상의 수직 채널 바들 위에 드레인 영역을 형성하는 단계를 포함한다.
본 개시의 양태는 첨부 도면과 함께 읽을 때에 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준적 실시에 따라, 다양한 특징부들은 실척으로 도시되지 않는다는 것을 유념해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명확도를 위해 임의로 증가 또는 감소될 수 있다.
도 1a 내지 도 1c는 소스 영역과 드레인 영역 사이에서 연장되는 직사각형 형상을 갖는 수직 채널 바를 구비하는 수직 트랜지스터 디바이스의 몇몇 실시예를 예시한다.
도 2a 및 도 2b는 소스 영역과 드레인 영역 사이에서 연장되는 직사각형 형상을 갖는 수직 채널 바를 구비하는 수직 트랜지스터 디바이스를 포함하는 집적 칩의 몇몇 실시예를 예시한다.
도 3은 개시된 수직 트랜지스터 디바이스의 소스 영역 상의 수직 채널 바 구성을 보여주는 다양한 실시예를 예시한다.
도 4는 수직 채널 바를 갖는 개시된 수지 트랜지스터 디바이스를 이용하는 예시적인 SRAM 레이아웃의 몇몇 실시예를 예시한다.
도 5는 소스 영역과 드레인 영역 사이에서 연장되는 직사각형 형상을 갖는 수직 채널 바를 갖는 수직 트랜지스터 디바이스를 구비하는 집적 칩을 형성하는 방법의 몇몇 실시예의 흐름도를 예시한다.
도 6은 소스 영역과 드레인 영역 사이에서 연장되는 직사각형 형상을 갖는 수직 채널 바를 갖는 수직 트랜지스터 디바이스를 구비하는 집적 칩을 형성하는 방법의 몇몇 변형예의 흐름도를 예시한다.
도 7 내지 도 18은 소스 영역과 드레인 영역 사이에서 연장되는 직사각형 형상을 갖는 수직 채널 바를 갖는 수직 트랜지스터 디바이스를 형성하는 방법을 보여주는 몇몇 실시예의 단면도를 예시한다.
이하의 개시는 제공된 주제의 상이한 특징부들을 실시하기 위한 많은 상이한 실시예, 즉 예를 제공한다. 구성요소 및 구조의 특정한 예는 본 개시를 간소화하도록 아래에서 설명된다. 물론, 이들은 단지 예일 뿐이고 한정하도록 의도되지 않는다. 예컨대, 아래의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접적으로 접촉하지 않을 수 있도록 제1 및 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간소화 및 명확도를 위한 것이고 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 자체가 결정하지 않는다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같이 공간적으로 상대적인 용어는 본 명세서에서 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하도록 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 외에 사용 또는 작동 시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 달리 배향(90도 또는 다른 배향으로 회전)될 수 있고, 이에 따라 본 명세서에 사용되는 공간적으로 상대적인 기술어가 마찬가지로 해석될 수 있다.
수직 나노와이어 트랜지스터 디바이스는 흔히 원형 또는 정사각형 단면을 갖는 나노와이어를 포함하는데, 나노와이어는 하부에 놓인 소스 영역과 상부에 놓인 드레인 영역 사이에 수직 방향으로 배치된다. 수직 나노 트랜지스터의 작동 중에, 소스 영역과 드레인 영역 사이에 수직 방향으로 배치되는 지점에서 나노와이어를 둘러싸는 게이트 영역(즉, 게이트 전극)으로 전압이 인가되어, 전류가 나노와이어를 통해 유동하게 하거나 핀치 오프되게 할 수 있다.
나노와이어의 작은 크기(예컨대, 통상적으로 0.1 nm 내지 10 nm) 때문에, 단일의 나노와이어는 효율적인 트랜지스터 디바이스를 제조하기에 충분한 전류를 소스 영역과 드레인 영역 사이에서 전달할 수 없다. 따라서, 흔히 복수의 병렬 나노와이어들이 동일한 수직 트랜지스터 디바이스의 소스 영역과 드레인 영역 사이에 배치된다. 복수의 병렬 나노와이어가 동일한 게이트 영역의 제어 하에 있기 때문에, 복수의 병렬 나노와이어가 단일의 트랜지스터 디바이스로서 작동할 수 있다.
본 개시는 소스 영역과 드레인 영역 사이에서 연장되는 직사각형 형상을 갖는 수직 채널 바를 포함하는, 개선된 성능과 셀 면적 밀도를 갖는 수직 트랜지스터 디바이스와, 관련 형성 방법에 관한 것이다. 몇몇 실시예에서, 수직 트랜지스터 디바이스는 반도체 기판 위에 배치되는 소스 영역을 포함한다. 하나 이상의 수직 채널 바를 포함하는 채널 영역이 소스 영역 위에 배치된다. 하나 이상의 수직 채널 바는 직사각형 형상(즉, 4개의 직각에 의해 분리되는 4개의 축부를 갖고 인접한 측부들이 상이한 길이를 갖는 형상)을 갖는 소스 영역과 인접하는 바닥면을 갖는다. 수직 트랜지스터 디바이스는 하나 이상의 수직 채널 바를 둘러싸는 지점에서 소스 영역 위에 놓이는 게이트 영역과, 게이트 영역과 하나 이상의 수직 채널 바 위에 배치되는 드레인 영역을 더 포함한다. 수직 채널 바의 직사각형 형상은 원형 또는 정사각형 나노와이어를 이용하는 수직 트랜지스터 디바이스에 비해, 개시된 수직 트랜지스터 디바이스에서 성능 및 셀 면적 밀도를 개선시킨다.
도 1a는 소스 영역(104)과 드레인 영역(110) 사이에서 연장되는 직사각형 형상을 갖는 수직 채널 바(108)를 포함하는 수직 트랜지스터 디바이스(100)의 몇몇 실시예의 입체 도면을 예시한다.
수직 트랜지스터 디바이스(100)는 반도체 기판(102) 위에 놓이는 소스 영역(104)을 포함한다. 몇몇 실시예에서, 소스 영역(104)은 제1 도핑 타입(예컨대, 대략 1017 원자/cm3보다 큰 도핑 농도를 갖는 n형 도핑 또는 p형 도핑)을 갖는 고농도 도핑 영역을 포함한다. 다양한 실시예에서, 반도체 기판(102)은 반도체 웨이퍼 또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 타입의 반도체 본체(예컨대, 실리콘, 실리콘 게르마늄(SiGe), SOI 등), 뿐만 아니라 임의의 다른 타입의 반도체 및/또는 반도체 상에 형성되고 및/또는 달리 결합되는 에피택셜 층을 포함할 수 있다.
하나 이상의 수직 채널 바(108a, 108b)가 소스 영역(104) 위에 배치된다. 하나 이상의 수직 채널 바(108a, 108b)는 수직 트랜지스터 디바이스(100)의 채널 영역(109)을 형성한다. 하나 이상의 수직 채널 바(108a, 108b)는 소스 영역(104)의 상부면에 인접하는 바닥면(107)을 갖는다. 바닥면(107)은 인접한 측부들이 동일하지 않은 길이를 갖는 직사각형 형상을 갖는다. 몇몇 실시예에서, 하나 이상의 수직 채널 바(108a, 108b)는 소스 영역(104)의 제1 도핑 타입(예컨대, p형 도핑 또는 n형 도핑)과 상이한 제2 도핑 타입을 갖는다. 다른 실시예에서, 하나 이상의 수직 채널 바(108a, 108b)는 도핑되지 않은 재료를 포함할 수 있다. 몇몇 실시예에서, 수직 채널 바(108a, 108b)는 실리콘(Si), 실리콘 게르마늄(SiGe), 게르마늄(Ge), 인듐 비화물(InAs), 갈륨 비화물(GaAs) 등과 같은 반도체 재료를 포함할 수 있다. 수직 트랜지스터 디바이스(100)가 2개의 수직 채널 바(108a, 108b)를 예시하고 있지만, 그러한 실시예가 제한의 의미로 의도되지 않는다는 것을 알 것이다. 오히려, 개시된 수직 트랜지스터 디바이스(100)는 임의의 갯수의 수직 채널 바(예컨대, 1개, 2개, 3개, 4개 등)를 가질 수 있다.
드레인 영역(110)이 하나 이상의 수직 채널 바(108a, 108b) 위에 배치된다. 드레인 영역(110)은 수직 채널 바(108a, 108b)가 소스 영역(104)과 드레인 영역(110) 사이에서 연장되도록 수직 채널 바(108a, 108b)의 [바닥면(107)에 대향하는] 상부면과 인접한다. 몇몇 실시예에서, 드레인 영역(110)은 제1 도핑 타입(예컨대, 대략 1017 원자/cm3보다 큰 도핑 농도를 갖는 n형 도핑 또는 p형 도핑)의 소스 영역(104)을 갖는 고농도 도핑 영역을 포함한다.
도전성 재료를 포함하는 게이트 영역(106)이 하나 이상의 수직 채널 바(108a, 108b)에 인접한 지점에서 소스 영역(104)과 드레인 영역(110) 사이에서 수직 방향으로 배치된다. 수직 트랜지스터 디바이스(100)의 작동 중에, 게이트 영역(106)으로 전압이 선택적으로 인가될 수 있다. 인가된 전압은 게이트 영역(106)이 소스 영역(104)과 드레인 영역(110) 사이에서 수직 채널 바(108a, 108b)를 따른 전하 캐리어(111)의 유동을 제어하게 한다. 몇몇 실시예에서, 게이트 영역(106)은 전면 게이트(GAA; gate-all-around) 트랜지스터 디바이스를 형성하도록 하나 이상의 수직 채널 바(108a, 108b)를 둘러싼다.
도 1b는 수직 트랜지스터 디바이스(100)의 평면도(112)의 몇몇 실시예를 예시한다.
평면도(112)에 도시된 바와 같이, 소스 영역(104)과 드레인 영역(110) 사이에 배치되는 수직 채널 바(108a, 108b)는 직각에 의해 분리되는 4개의 측부를 갖는 직사각형 형상을 갖는다. 수직 채널 바(108a, 108b)의 직사각형 형상은 인접한 측부들이 상이한 길이를 갖게 한다. 예컨대, 수직 채널 바(108a, 108b)는 길이(l)를 갖는 2개의 대향하는 제1 측부와 폭(w)을 갖는 2개의 대향하는 제2 측부를 각각 가지며, 길이(l)는 폭(w)보다 큰 값을 갖는다. 몇몇 실시예에서, 복수의 수직 채널 바(108a, 108b)의 2개의 대향하는 제1 측부는 소스 영역(104) 위의 영역에서 서로에 대해 평행하게 배향된다[즉, 제1 수직 채널 바(108a)의 2개의 대향하는 제1 측부는 제2 수직 채널 바(108b)의 2개의 대향하는 제1 측부와 평행하게 배향된다].
몇몇 실시예에서, 수직 채널 바(108a, 108b)의 길이(l)는 수직 채널 바(108a, 108b)의 폭(w)의 값의 대략 4배 내지 대략 20배의 범위 내에 있을 수 있다. 예컨대, 몇몇 실시예에서, 길이(l)는 대략 20 nm 내지 대략 100 nm인 값을 가질 수 있고 폭(w)은 대략 5 nm 내지 대략 10 nm인 값을 가질 수 있다. 다른 실시예에서, 길이(l)와 폭(w)은 보다 작은 값 또는 원하는 트랜지스터 디바이스 특성에 따라 변하는 값을 가질 수 있다. 게이트 영역(106)이 채널 영역(109)의 요소를 둘러싸는 영역을 증가시키면 수직 트랜지스터 디바이스(100)의 유효 폭도 또한 증가된다는 것을 알 것이다. 따라서, 하나 이상의 수직 채널 바(108a, 108b)의 직사각형 형상은 정사각형 또는 원형 나노와이어를 갖는 수직 트랜지스터 디바이스에 비해 채널 영역(109)의 유효 폭(Weff)을 증가시킨다.
도 1c는 수직 트랜지스터 디바이스(100)의 측면도(114)의 몇몇 실시예를 예시한다.
측면도(114)에 도시된 바와 같이, 게이트 영역(106)은 소스 영역(104)과 드레인 영역(110)으로부터 수직 방향으로 분리된 지점에서 수직 채널 바(108a, 108b)를 둘러싼다. 게이트 영역(106)은 수직 채널 바(108a, 108b)의 측벽에 접합하는 게이트 유전체층(116)에 의해 수직 채널 바(108a, 108b)로부터 분리된다.
도 2a 및 도 2b는 하나 이상의 소스 영역(104)과 하나 이상의 드레인 영역(216) 사이에서 연장되는 직사각형 형상을 갖는 수직 채널 바(108)를 구비하는 수직 트랜지스터 디바이스(201a, 201b)를 포함하는 집적 칩(200)의 몇몇 실시예를 예시한다.
도 2a는 집적 칩(200)의 측면도의 몇몇 실시예를 예시한다.
집적 칩(200)은 수직 트랜지스터 디바이스(201a, 201b)의 소스 영역(104)들 사이에 배치되는 격리 영역(204; 예컨대, 얕은 트렌치 격리 영역)을 포함한다. 몇몇 실시예에서, 소스 영역(104)은 반도체 기판(102) 내에 배치되는 하나 이상의 웰 영역(202) 내에 배치될 수 있다. 그러한 실시예에서, 소스 영역(104)은 하나 이상의 웰 영역(202)과 상이한 도핑 타입을 갖는다[예컨대, 소스 영역(104)은 제1 도핑 타입을 가질 수 있고, 웰 영역(들)(202)은 제1 도핑 타입과 상이한 제2 도핑 타입을 가질 수 있다]. 소스 영역(104) 위에 제1 절연층(206)이 배치된다. 다양한 실시예에서, 제1 절연층(206)은 하나 이상의 상이한 유전체층을 포함할 수 있다. 몇몇 실시예에서, 제1 절연층(206)은 이산화실리콘(SiO2), 실리콘 질화물(SiN), 실리콘 탄소 질화물(SiCN), 실리콘 탄소 산질화물(SiCON) 등 중 하나 이상을 포함할 수 있다.
게이트 유전체층(208)이 제1 절연층(206) 위에 배치된다. 몇몇 실시예에서, 게이트 절연체층(208)은 예컨대 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 또는 알루미늄 산화물(Al2O3) 등의 하이-k 게이트 유전체 재료를 포함할 수 있다. 게이트 유전체층(208)은 수평 레그(208a)와 수직 레그(208b)를 갖는 'L'형 구조를 포함할 수 있다. 수평 레그(208a)는 소스 영역(104)의 상부면에 평행하게 배향되고 수직 레그(208b)는 수직 채널 바(108)의 측벽에 평행하게 배향된다.
게이트 영역(210)이 게이트 유전체층(208) 위에 배치된다. 제1 절연층(206)과 게이트 유전체층(208)은 소스 영역(104)을 게이트 영역(210)으로부터 전기적으로 절연시키도록 구성된다. 게이트 영역(210)은 도전성 재료(예컨대, 금속 또는 폴리실리콘)를 포함한다. 몇몇 실시예에서, 게이트 영역(210)은 하나 이상의 상이한 층을 포함할 수 있다. 예컨대, 몇몇 실시예에서, 게이트 영역(210)은 수직 트랜지스터 디바이스(201a, 201b), 선택된 일함수, 및 게이트 금속층을 포함하는 위에 놓인 제2 게이트층(210b)을 제공하도록 선택되는 재료를 포함하는 게이트 일함수층을 포함하는 제1 게이트층(210a)을 포함할 수 있다. 몇몇 실시예에서, 제1 게이트층(210a)은 티타늄 질화물(TiN), 탄탈 질화물(TaN), 티타늄 알루미늄 탄화물(TiAlC), 탄탈 알루미늄 탄화물(TaAlC) 등을 포함할 수 있다. 몇몇 실시예에서, 제2 게이트층(210b)은 예컨대 텅스텐(W) 또는 알루미늄(Al)을 포함할 수 있다. 몇몇 실시예에서, 게이트 영역(210)은 또한 'L'형 구조를 포함할 수 있다.
유전체층(212)이 게이트 영역(210) 위에 배치된다. 다양한 실시예에서, 유전체층(212)은 하나 이상의 상이한 유전체층을 포함할 수 있다. 몇몇 실시예에서, 유전체층(212)은 게이트 영역(210) 상에 배치되는 제1 유전체층(212a)과, 위에 놓이는 층간 절연체(ILD; inter-level dielectric)층(212b)을 포함할 수 있다. 몇몇 실시예에서, 제1 유전체층(212a)은 실리콘 질화물(SiN), 실리콘 탄소 질화물(SiCN), 실리콘 탄소 산질화물(SiCON) 등을 포함할 수 있다. 몇몇 실시예에서, ILD층(212b)은 이산화실리콘(SiO2), 인 실리콘 유리(PSG; phosphorous silicon glass), 붕소 실리콘 유리(BSG; boron silicon glass)를 포함할 수 있다.
수직 채널 바(108)들 사이에 측방향으로 배치되는 지점에서 게이트 영역(210)과 유전체층(212) 위에 드레인 스페이서(214)가 배치된다. 드레인 스페이서(214)는 게이트 영역(210)을 드레인 영역(216)으로부터 전기적으로 격리시키도록 구성된다. 몇몇 실시예에서, 드레인 영역(216)은 하나 이상의 별개의 드레인 접점(217; 예컨대, 금속 등의 도전성 재료)을 포함할 수 있다. 몇몇 실시예에서, 드레인 스페이서(214)는 예컨대 이산화실리콘(SiO2), 실리콘 질화물(SiN), 실리콘 탄소 질화물(SiCN), 실리콘 탄소 산질화물(SiCON) 중 하나 이상을 포함할 수 있다.
도 2b는 집적 칩(200)의 평면도(128)의 예시적인 실시예를 예시한다. 평면도(218)에 도시된 바와 같이, (도 2a에 도시된) 집적 칩(200)의 측면도는 단면선 A-A'를 따라 취한 것이다.
도 3은 개시된 수직 트랜지스터 디바이스의 소스 영역 상의 수직 채널 바 구성을 보여주는, 평면도(300a-300c)의 다양한 실시예를 예시한다.
수직 트랜지스터 디바이스의 제1 평면도(300a)는 소스 영역(302) 위에 배치되는 복수의 단일 와이어 채널(304)을 예시한다. 복수의 단일 와이어 채널(304)은 정사각형 단면을 갖는다(예컨대, 동일한 길이의 4개의 측부를 갖는다). 복수의 단일 와이어 채널(304) 간의 간격은 소스 영역(302)이 길이(l1)와 폭(w1)을 갖게 한다.
수직 트랜지스터 디바이스의 제2 평면도(300b)는 소스 영역(306) 위에 배치되는 복수의 수직 채널 바(308)를 예시한다. 복수의 수직 채널 바(308)는 [즉, 복수의 수직 채널 바(308)의 장변이 소스 영역(306)의 장변과 평행하게 배향되도록] 소스 영역(306)의 길이에 평행한 방향으로 연장되는 길이(즉, 더 큰 치수)를 갖는 직사각형 단면을 갖는다.
복수의 수직 채널 바(308)들 간의 간격은 [수직 채널 바(308)가 방법(600)과 관련하여 설명된 바와 같이 자체 정렬 프로세스에 의해 형성되기 때문에] 소스 영역(306)이 평면도(300a)에 도시된 수직 트랜지스터 디바이스의 길이(l1) 및 폭(w1)보다 각각 작은 길이(l2) 및 폭(w2)을 갖게 한다. 몇몇 실시예에서, 복수의 단일 와이어 채널(304)을 복수의 수직 채널 바(308)와 대체하는 것은 소스 영역의 크기를 1.2배 이상 감소시킬 수 있다.
수직 트랜지스터 디바이스의 제3 평면도(300c)는 소스 영역(306) 위에 배치되는 복수의 수직 채널 바(310)를 예시한다. 복수의 수직 채널 바(310)는 소스 영역(306)의 길이에 수직인[즉, 수직 채널 바(308)에 수직인] 방향으로 연장되는 길이(즉, 더 큰 치수)를 갖는 직사각형 단면을 갖는다.
평면도(300d-300k)는 소스 영역(306) 위에서 상이한 지점에 배치되는 복수의 수직 채널 바(308)를 갖는 수직 트랜지스터 디바이스의 변형예를 예시한다. 다양한 실시예에서, 복수의 수직 채널 바(308)는 다양한 이유로 소스 영역(306) 위에 상이한 지점을 가질 수 있다. 예컨대, 몇몇 실시예에서, 소스 영역(306)에 대한 수직 채널 바(308)의 상이한 지점은 제조 중에 오정렬 때문일 수 있다. 그러한 실시예에서, 복수의 수직 채널 바(308)에 의한 복수의 단일 와이어 채널(304)의 대체는 [예컨대, 오정렬에도 불구하고, 복수의 수직 채널 바(308)가 오정렬 문제를 완화시키도록 소스 영역(306)과 큰 교차점을 여전히 갖기 때문에] 수직 채널 바(308)의 길이로 인해 정렬 문제를 완화시킬 수 있다.
도 4는 6T SRAM(정적 랜덤 엑세스 메모리) 셀의 개략도(400) 및 수직 채널 바를 갖는 수직 트랜지스터 디바이스를 포함하는 대응하는 예시적인 SRAM 레이아웃(402)의 몇몇 실시예를 예시한다.
개략도(400)에 예시된 바와 같이, 6T SRAM 셀은 6개의 트랜지스터 디바이스(T1-T6)를 포함한다. 트랜지스터(T2, T3, T4, T5)는 데이터를 저장하도록 구성되는 2개의 교차 연결된 인버터(예컨대, T2 및 T3을 포함하는 제1 인버터와 T4 및 T5를 포함하는 제2 인버터)를 형성한다. 2개의 추가 엑세스 트랜지스터(T1 및 T6)는 비트 라인(BL, BLB) 및 워드 라인(WL)에 의한 판독 및 기록 작업 중에 SRAM 셀에 대한 엑세스를 제어하는 역할을 한다.
SRAM 레이아웃(402)은 도전성 경로(410)에 의해 연결될 수 있는, 액티브 영역(406) 위에 놓이는 게이트 영역(404a, 404b)을 포함한다. 수직 채널 바(408)는 엑세스 트랜지스터(T1, T6)를 형성하도록 게이트 영역(404a)을 통해 연장하도록 구성된다. 수직 채널 바(408)는 트랜지스터(T2, T3, T4, T5)를 형성하도록 게이트 영역(404b)을 통해 연장하도록 구성된다. 수직 채널 바(408)를 이용하여 트랜지스터(T1-T6)를 형성함으로써, SRAM 레이아웃(402)의 크기는 단일 와이어 채널을 갖는 트랜지스터 디바이스를 이용하는 SRAM에 비해 감소될 수 있다.
도 5는 소스 영역과 드레인 영역 사이에서 연장되는 직사각형 형상을 갖는 수직 채널 바를 포함하는 수직 트랜지스터 디바이스를 형성하는 방법(500)의 몇몇 실시예의 흐름도를 예시한다.
개시된 방법[예컨대, 방법(500, 600)]은 본 명세서에서 일련의 행동 또는 이벤트로서 예시 및 설명되어 있지만, 그러한 행위 또는 이벤트의 예시된 순서는 제한의 의미로 해석되지 않는다는 것을 이해할 것이다. 예컨대, 몇몇의 행동은 상이한 순서로 및/또는 본 명세서에 예시 및/또는 설명되는 것을 제외하고 다른 행동 또는 이벤트와 동시에 일어날 수 있다. 게다가, 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 실시하는 데에 예시된 모든 행위를 필요로 하지 않을 수 있다. 또한, 본 명세서에 나타낸 행위들 중 하나 이상은 하나 이상의 별개의 행위 및/또는 단계에서 수행될 수 있다.
502에서, 반도체 기판 위에 소스 영역이 형성된다.
504에서, 직사각형 형상을 갖는 하나 이상의 수직 채널 바(들)가 소스 영역 위에 놓이는 지점에 형성된다. 수직 채널 바의 직사각형 형상은 수직 채널 바의 인접한 측부들이 상이한 길이를 갖게 한다.
506에서, 소스 영역 위에 놓이는 지점에서 하나 이상의 수직 채널 바(들)에 인접하도록 게이트 영역이 형성된다.
508에서, 하나 이상의 수직 채널 바(들) 위에 드레인 영역이 형성된다. 하나 이상의 수직 채널 바(들) 위에 드레인 영역을 형성함으로써, 하나 이상의 수직 채널 바(들)가 소스 영역과 드레인 영역 사이에서 연장된다.
도 6은 소스 영역과 드레인 영역 사이에서 연장되는 직사각형 형상을 갖는 수직 채널 바를 갖는 수직 트랜지스터 디바이스를 구비하는 집적 칩을 형성하는 방법(600)의 몇몇 변경예의 흐름도를 예시한다.
602에서, 소스층 위에 놓이는 디바이스 채널층이 소스층 위에 복수의 수직 채널 바를 형성하도록 선택적으로 에칭된다.
604에서, 소스층은 수직 채널 바를 포함하는 제1 마스킹 구조에 따라 선택적으로 에칭되어 인접한 수직 트랜지스터 디바이스의 소스 영역을 공간적으로 분리시키는 트렌치를 형성한다.
606에서, 격리 영역이 트렌치 내에 형성된다.
608에서, 수직 채널 바들 사이에서 그리고 그 위에서 연장되는 지점에서 기판 상에 게이트 유전체층과 게이트층이 형성된다.
610에서, 게이트층은 하나 이상의 수직 채널 바의 위쪽에서 에칭된다.
612에서, 게이트층은 수직 채널 바를 포함하는 제2 마스킹 구조에 따라 선택적으로 에칭되어 인접한 수직 트랜지스터 디바이스의 공간적으로 분리된 게이트 영역을 형성한다.
614에서, 평탄화 프로세스가 수행된다.
616에서, 하나 이상의 수직 채널 바 위에 드레인 영역이 형성된다.
도 7 내지 도 18은 소스 영역과 드레인 영역 사이에서 연장되는 직사각형 형상을 갖는 수직 채널 바를 구비하는 수직 트랜지스터 디바이스를 형성하는 방법을 도시하는 단면도의 몇몇 실시예를 예시한다. 도 7 내지 도 18은 방법(600)과 관련하여 설명되고 있지만, 도 7 내지 도 18에 개시된 구조는 방법(600)으로 제한되지 않고, 대신에 방법(600)과 관계없는 구조로서 독립될 수 있다는 것을 알 것이다. 유사하게, 방법(600)은 도 7 내지 도 18과 관련하여 설명되고 있지만, 방법(600)이 도 7 내지 도 18에 개시된 구조로 제한되지 않고, 대신에 도 7 내지 도 18에 개시된 구조에 관계없이 독립될 수 있다는 것을 알 것이다.
도 7은 행위 602에 대응하는 단면도(700)의 몇몇 실시예를 예시한다.
단면도(700)에 도시된 바와 같이, 디바이스 채널층(706)이 반도체 기판(102) 위에 배치된 소스층(704) 상에 배치된다. 몇몇 실시예에서, 소스층(704)은 반도체 기판(102)에 도판트종을 선택적으로 주입시킴으로써 형성될 수 있다. 몇몇 실시예에서, 소스층(704)은 반도체 기판(102) 내에 형성된 웰 영역(702) 내에 배치될 수 있다. 그러한 실시예에서, 소스층(704)은 웰 영역(702)과 상이한 도핑 타입을 갖는다. 예컨대, 소스층(704)은 제1 도핑 타입을 가질 수 있고, 웰 영역(702)은 제1 도핑 타입과 상이한 제2 도핑 타입을 가질 수 있다. 다양한 실시예에서, 디바이스 채널층(706)은 실리콘(Si), 실리콘 게르마늄(SiGe), 게르마늄(Ge) 등을 포함할 수 있다.
마스킹층(708)은 하나 이상의 수직 채널 바(108)를 형성하는 지점에서 디바이스 채널층(706) 위에 선택적으로 형성된다[예컨대, 마스킹층(708)은 수직 채널 바(108)의 지점 위에 놓이는 지점에 형성될 수 있다]. 이어서, 디바이스 채널층(706)은 제1 에칭액(710)에 노출된다. 제1 에칭액(710)은 마스킹층(708)에 의해 덮이지 않는 영역으로부터 디바이스 채널층(706)을 제거하도록 구성되어, 소스층(704) 상에 하나 이상의 수직 채널 바(108)를 형성한다. 몇몇 실시예에서, 제1 에칭액(710)은 (예컨대, 희석 염화수소산(HCI)을 갖는) 습식 에칭액 또는 [불소(F), 테트라플루오로메탄(CF4), 오존(O2), 또는 C4F8(옥타플루오로사이클로부탄) 중 하나 이상을 포함하는 에칭 화학 물질을 갖는] 건식 에칭액을 포함할 수 있다.
도 8 내지 도 9는 행위 604에 대응하는 단면도(800, 900)의 몇몇 실시예를 예시한다.
단면도(800)에 도시된 바와 같이, 수직 채널 바 스페이서(801)가 수직 채널 바(108)의 대향측에 형성된다. 수직 채널 바 스페이서(801)는 하나 이상의 유전체층을 증착시킴으로써 형성될 수 있다. 예컨대, 제1 유전체층(802)과 제2 유전체층(804)이 수직 채널 바(108)들 사이에서 증착될 수 있다. 증착 후에, 제1 및 제2 유전체층(802, 804)은 수직 채널 바 스페이서(801)를 형성하도록 이방성 에칭을 이용하여 선택적으로 에칭될 수 있다. 이방성 에칭은 수직 채널 바(108)의 측벽에 수직 채널 바 스페이서(801)를 형성시킨다.
단면도(900)에 도시된 바와 같이, 동일한 수직 트랜지스터 디바이스의 수직 채널 바(108)들 사이에 포토레지스트층(902)이 형성된다. 예컨대, 단면도(800)에 도시된 바와 같이, 수직 채널 바(108a, 108b)는 제1 수직 트랜지스터 디바이스(903a)에 의해 공유되고, 수직 채널 바(108c, 108d)는 제2 수직 트랜지스터 디바이스(903b)에 의해 공유된다. 수직 채널 바 스페이서(801), 포토레지스트층(902), 및 수직 채널 바(108)가 집합적으로 제1 마스킹 구조(905)를 형성한다.
포토레지스트층(902)의 형성 후에, 소스층(704)은 인접한 수직 트랜지스터 디바이스(903a, 903b)의 공간적으로 분리된 소스 영역(104a, 104b) 사이에 배치된 트렌치(906)를 형성하도록 제1 마스킹 구조(905)에 따라 소스층(704)을 에칭하도록 구성된 제2 에칭액(904)에 선택적으로 노출된다. 공간적으로 분리된 소스 영역(104a, 104b)을 형성하는 제1 마스킹 구조(905)의 일부로서 수직 채널 바 스페이서(801)를 이용함으로써, 소스 영역이 함께 긴밀하게 형성되어 소스 영역(104a, 104b)이 비교적 작은 면적을 갖게 할 수 있다.
도 10 내지 도 11은 행위 606에 대응하는 단면도(1000, 1100)의 몇몇 실시예를 예시한다.
단면도(1000)에 도시된 바와 같이, 트렌치(906) 내에 그리고 인접한 수직 채널 바(108)들 사이에 유전체 재료(1002)가 형성된다. 몇몇 실시예에서, 유전체 재료(1002)는 증착 프로세스에 의해 형성된 산화물을 포함할 수 있다. 이어서, 평탄화 프로세스가 수행된다. 평탄화 프로세스는 여분의 유전체 재료(1002) 및/또는 마스킹층(708)을 제거함으로써, 평탄한 상부면(1004)을 형성한다.
단면도(1100)에 도시된 바와 같이, 유전체 재료(1002)는 공간적으로 분리된 소스 영역(104a, 104b) 사이에 측방향으로 있는 지점에 격리 영역(204; 예컨대, 얕은 트렌치 격리 영역)을 형성하기 위해 유전체 재료(1002)를 에칭하도록 구성되는 제3 에칭액(1002)에 노출된다. 몇몇 실시예에서, 격리 영역(204)은 공간적으로 분리된 소스 영역(104a, 104b)의 상부면과 정렬되는 상부면을 가질 수 있다. 수직 채널 바 스페이서(801)가 또한 에칭 후에 (예컨대, 선택적 에칭에 의해) 제거된다. 몇몇 실시예에서, 수직 채널 바(108)에 인접한 지점에서 공간적으로 분리된 소스 영역(104a, 104b) 내에 소스 규화물층(1104)이 형성될 수 있다. 소스 규화물층(1104)은 단면도에 형성된 것으로 예시되어 있지만, 다른 실시예에서 수소 규화물층이 프로세스의 다른 지점에서 형성될 수 있다는 것을 알 것이다.
도 12는 행위 608에 대응하는 단면도(1200)의 몇몇 실시예를 예시한다.
단면도(1200)에 도시된 바와 같이, 공간적으로 분리된 소스 영역(104a, 104b)과, 격리 영역(204) 위에 절연층(1202)이 형성된다. 다양한 실시예에서, 절연층(1202)은 제1 절연층(1202a) 및 위에 놓인 제2 절연층(1202b)을 포함할 수 있다. 몇몇 실시예에서, 제1 및 제2 절연층(1202a, 1202b)은 이산화실리콘(SiO2), 실리콘 질화물(SiN), 실리콘 탄소 질화물(SiCN), 실리콘 탄소 산질화물(SiCON) 등 중 하나 이상을 포함할 수 있다.
이어서, 제1 절연층(1202) 위에 게이트 유전체층(1204)이 형성되고 게이트 유전체층(1204) 위에 게이트층(1206)이 형성된다. 게이트 유전체층(1204)과 게이트층(1206)은 수직 채널 바(108)들 사이에서 그리고 그 위에서 연장되는 지점에 형성된다. 몇몇 실시예에서, 게이트 유전체층(1204)과 게이트층(1206)은 기장 증착 기법(예컨대, CVD, PVD 등)에 의해 또는 원자층 증착(ALD)에 의해 형성될 수 있다. 몇몇 실시예에서, 증착은 게이트 유전체층(1204)과 게이트층(1206)이 'L'형 구조를 갖게 할 수 있다. 몇몇 실시예에서, 게이트 유전체층(1204)은 하이-k 게이트 유전체 재료(예컨대, 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(Al2O3) 등)를 포함할 수 있다. 몇몇 실시예에서, 게이트층(1206)은 관련된 트랜지스터 디바이스의 일함수를 조절하도록 선택된 재료(예컨대, TiN, TaN, TiAlC, TaAlC 등)을 포함하는 제1 게이트층(1206a)과, 게이트 금속층(예컨대, W, Al 등)을 포함하는 위에 놓인 제2 게이트층(1206b)을 포함할 수 있다.
몇몇 실시예에서, 유전체층(1208)은 게이트층(1206) 위에 배치될 수 있다. 유전체층(1208)은 제1 유전체층(1208a)과, 위에 놓인 층간 유전체(ILD)층(1208b)을 포함할 수 있다. 몇몇 실시예에서, 제1 유전체층(1208a)은 실리콘 질화물(SiN), 실리콘 탄소 질화물(SiCN), 실리콘 탄소 산질화물(SiCON) 등을 포함할 수 있다. 몇몇 실시예에서, ILD층(1208b)은 이산화실리콘, 인 실리콘 유리(PSG), 붕소 실리콘 유리(BSG)를 포함할 수 있다.
도 13은 행위 610에 대응하는 단면도(1300)의 몇몇 실시예를 예시한다.
단면도(1300)에 도시된 바와 같이, 게이트 유전체층(1204)과 게이트층(1206)은 하나 이상의 수직 채널 바(108)의 위쪽으로부터 게이트 유전체층(1204)과 게이트층(1206)을 에칭함으로써 게이트 유전체층(1204')과 게이트층(1206')을 형성하도록 구성된 제4 에칭액(1302)에 노출된다. 게이트 유전체층(1204)과 게이트층(1206)의 에칭은 유전체층(1208) 위에 수직 방향으로 있는 영역에서 수직 채널 바(108)를 노출시킨다[즉, 수직 채널 바(108)의 상부가 게이트 유전체층(1204')에 의해 둘러싸이고, 수직 채널 바(108)의 제2 상부는 게이트 유전체층(1204')에 의해 둘러싸이지 않는다].
도 14 내지 도 16은 행위 612에 대응하는 단면도(1400-1600)의 몇몇 실시예를 예시한다.
단면도(1400)에 도시된 바와 같이, 전기적 절연 재료를 포함하는 스페이서 재료가 기판 상에 증착되어 수직 채널 바(108)의 대향면에 드레인 스페이서(1402)를 형성하도록 선택적으로 에칭된다. 몇몇 실시예에서, 드레인 스페이서(1402)는 산화물(예컨대, 이산화실리콘), 실리콘 질화물(SiN), 실리콘 탄소 질화물(SiCN), 실리콘 탄소 산질화물(SiCON) 등을 포함할 수 있다.
단면도(1500)에 도시된 바와 같이, 패터닝층(1501)이 드레인 스페이서(1402)와 유전체층(212) 위에 형성된다. 패터닝층(1501)은 유전체층(212) 위에 형성되는 하나 이상의 마스킹층(1502-1506)을 포함할 수 있다. 드레인 스페이서(1402), 수직 채널 바(108), 및 패터닝층(1501)은 게이트층(1206')을 선택적으로 에칭하는 데에 사용되는 제2 마스킹 구조를 형성한다. 게이트층(1206')은 인접한 수직 트랜지스터 디바이스를 위해 공간적으로 분리된 게이트 영역(210)을 형성하는 공동(1508)을 형성하도록 제2 마스킹 구조에 따른 제5 에칭액에 노출된다. 에칭 후에, 단면도(1600)에 도시된 바와 같이 패터닝층(1501)이 제거된다.
도 17은 행위 614에 따른 단면도(1700)의 몇몇 실시예를 예시한다.
단면도(1700)에 도시된 바와 같이, 평탄화 프로세스가 수행된다. 몇몇 실시예에서, 추가의 ILD층(1702)이 평탄화 프로세스 전에 드레인 스페이서(1402)를 둘러싸도록 형성될 수 있다. 평탄화 프로세스는 마스킹층(708)과 드레인 스페이서(214)의 일부와 추가의 ILD층(1702)을 제거함으로써, 평탄한 상부면(1704)을 형성하고, 또한 공간적으로 분리된 소스 영역(104a, 104b)과, 이후에 형성되는 드레인 영역 사이에 소정의 길이의 수직 채널 바(108)를 형성한다.
도 18은 행위 616에 따른 단면도(1800)의 몇몇 실시예를 예시한다.
단면도(1800)에 도시된 바와 같이, 드레인 영역(216)이 하나 이상의 수직 채널 바(108) 위에 형성된다. 드레인 영역(216)은 수직 채널 바(108) 위에 도핑된 실리콘 재료를 형성한 다음에 드레인 영역(216)을 형성하도록 도핑된 실리콘 재료를 선택적으로 에칭함으로써 형성될 수 있다.
따라서, 본 개시는 소스 영역과 드레인 영역 사이에서 연장되는 직사각형 바를 갖는 수직 채널 바를 포함하는 수직 트랜지스터 디바이스와, 관련 형성 방법에 관한 것이다.
몇몇 실시예에서, 본 개시는 수직 트랜지스터 디바이스에 관한 것이다. 수직 트랜지스터 디바이스는 반도체 기판 위에 배치되는 소스 영역을 포함한다. 수직 트랜지스터 디바이스는 소스 영역 위에 배치되는 하나 이상의 수직 채널 바를 포함하는 채널 영역을 더 포함하고, 하나 이상의 수직 채널 바는 소스 영역에 인접하는 직사각형 형상을 갖는 바닥면을 갖는다. 수직 트랜지스터 디바이스는 게이트 유전체층에 의해 하나 이상의 수직 채널 바의 측벽으로부터 분리되는 지점에서 소스 영역 위에 놓이는 게이트 영역과, 상기 게이트 영역 및 하나 이상의 수직 채널 바 위에 배치되는 드레인 영역을 더 포함한다.
다른 실시예에서, 본 개시는 수직 트랜지스터 디바이스에 관한 것이다. 수직 트랜지스터 디바이스는 반도체 기판 위에 배치되는 소스 영역과 상기 소스 영역 위에 배치되는 드레인 영역을 포함한다. 복수의 수직 채널 바가 소스 영역과 드레인 영역 사이에서 연장된다. 복수의 수직 채널 바는 소정의 길이를 갖는 2개의 대향하는 제1 측부와 상기 길이보다 작은 폭을 갖는 2개의 대향하는 제2 측부를 갖는, 소스 영역에 인접하는 바닥면을 갖는다. 소스 영역으로부터 수직 방향으로 분리되고 드레인 영역으로부터 수직 방향으로 분리되는 지점에서 복수의 수직 채널 바를 게이트 영역이 둘러싼다.
또 다른 실시예에서, 본 개시는 수직 트랜지스터 디바이스의 형성 방법에 관한 것이다. 방법은 반도체 기판 위에 소스 영역을 형성하는 것을 포함한다. 방법은 소스 영역 위에 놓이는 지점에서 직사각형 형상을 갖는 하나 이상의 수직 채널 바를 형성하는 것을 더 포함한다. 방법은 소스 영역 위에 놓이는 지점에서 하나 이상의 수직 채널 바를 둘러싸는 게이트 영역을 형성하는 것, 및 하나 이상의 수직 채널 바 위에 드레인 영역을 형성하는 것을 포함한다.
전술한 내용은 당업자가 본 개시의 양태를 더욱 잘 이해할 수 있도록 여러 개의 실시예들의 특징을 개설하고 있다. 당업자라면 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 알아야 한다. 당업자라면 또한 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않고, 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다.

Claims (10)

  1. 수직 트랜지스터 디바이스에 있어서,
    반도체 기판 위에 배치되는 소스 영역;
    상기 소스 영역 위에 배치되는 하나 이상의 수직 채널 바들을 포함하는 채널 영역으로서, 상기 하나 이상의 수직 채널 바들은 상기 소스 영역에 인접하는 직사각형 형상을 갖는 바닥면을 갖는, 상기 채널 영역;
    게이트 유전체층에 의해 상기 하나 이상의 수직 채널 바들의 측벽들로부터 분리되는 지점에서 상기 소스 영역 위에 놓이는 게이트 영역; 및
    상기 게이트 영역 및 상기 하나 이상의 수직 채널 바들 위에 배치되는 드레인 영역
    을 포함하는 수직 트랜지스터 디바이스.
  2. 제1항에 있어서,
    상기 하나 이상의 수직 채널 바들은 소정의 길이를 갖는 2개의 대향하는 제1 측부들과, 상기 소정의 길이보다 작은 폭을 갖는 2개의 대향하는 제2 측부들을 각각 갖고,
    상기 하나 이상의 수직 채널 바들의 상기 2개의 대향하는 제1 측부들은 상기 소스 영역 위에서 평행하게 배향되는 것인 수직 트랜지스터 디바이스.
  3. 제2항에 있어서,
    상기 하나 이상의 수직 채널 바들의 상기 2개의 대향하는 제1 측부들은 상기 소스 영역의 길이에 수직인 방향으로, 또는 상기 소스 영역의 길이에 평행한 방향으로 연장되는 것인 수직 트랜지스터 디바이스.
  4. 제2항에 있어서,
    상기 하나 이상의 수직 채널 바들의 길이는 상기 하나 이상의 수직 채널 바들의 폭보다 2 내지 20 배 큰 것인 수직 트랜지스터 디바이스.
  5. 제1항에 있어서,
    상기 게이트 영역은 절연 재료에 의해 상기 드레인 영역으로부터 수직 방향으로 분리되는 상기 하나 이상의 수직 채널 바들의 부분을 따라 연장되는 것인 수직 트랜지스터 디바이스.
  6. 제1항에 있어서,
    상기 게이트 영역은 상기 하나 이상의 수직 채널 바들을 둘러싸는 것인 수직 트랜지스터 디바이스.
  7. 제1항에 있어서,
    상기 게이트 영역은 수평 레그(leg)와 수직 레그를 갖는 'L'형 구조를 포함하고,
    상기 수평 레그는 상기 소스 영역의 상부면에 평행하게 배향되며 상기 수직 레그는 상기 하나 이상의 수직 채널 바들의 측벽들에 평행하게 배향되는 것인 수직 트랜지스터 디바이스.
  8. 제7항에 있어서,
    상기 게이트 유전체층은 상기 소스 영역 위에 배치되고 상기 하나 이상의 수직 채널 바들의 측벽들에 인접하는 하이-k 유전체 재료(dielectric high-k material)를 포함하고, 상기 게이트 영역은,
    상기 게이트 유전체층 상에 배치되고 상기 수직 트랜지스터 디바이스의 일함수에 영향을 미치도록 구성되는 게이트 일함수층; 및
    상기 게이트 일함수층 상에 배치되는 도전성 재료를 포함하는 게이트 금속층을 포함하는 것인 수직 트랜지스터 디바이스.
  9. 수직 트랜지스터 디바이스에 있어서,
    반도체 기판 위에 배치되는 소스 영역;
    상기 소스 영역 위에 배치되는 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이에서 연장되는 복수의 수직 채널 바들로서, 상기 복수의 수직 채널 바들은, 소정의 길이를 갖는 2개의 대향하는 제1 측부들과 상기 소정의 길이보다 작은 폭을 갖는 2개의 대향하는 제2 측부들을 갖는 상기 소스 영역에 인접하는 바닥면을 갖는, 상기 복수의 수직 채널 바들; 및
    상기 소스 영역으로부터 수직 방향으로 분리되고 상기 드레인 영역으로부터 수직 방향으로 분리되는 지점에서 상기 복수의 수직 채널 바들을 둘러싸는 게이트 영역
    을 포함하는 수직 트랜지스터 디바이스.
  10. 수직 트랜지스터 디바이스의 형성 방법에 있어서,
    반도체 기판 위에 소스 영역을 형성하는 단계;
    상기 소스 영역 위에 놓이는 지점에서 직사각형 형상을 갖는 하나 이상의 수직 채널 바들을 형성하는 단계;
    상기 소스 영역 위에 놓이는 지점에서 상기 하나 이상의 수직 채널 바들을 둘러싸는 게이트 영역을 형성하는 단계; 및
    상기 하나 이상의 수직 채널 바들 위에 드레인 영역을 형성하는 단계
    를 포함하는 수직 트랜지스터 디바이스의 형성 방법.
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