KR20010098730A - 채널 액세스 트랜지스터 및 적층된 기억 용량기를 갖는수직형 디램 및 이에 관련한 방법 - Google Patents
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Abstract
집적회로 메모리 장치는 그 안에 적어도 하나의 접속 라인과, 그 기판 상에 형성되는 다수의 메모리 셀(memory cell)을 갖는 기판을 포함한다. 각각의 메모리 셀은 접속 라인에 전기적으로 접속된 셀 액세스 트랜지스터에 대한 하부 소스/드레인 영역과, 셀 액세스 트랜지스터에 대한 상부 소스/드레인 영역과, 하부 및 상부 소스/드레인 영역 사이에서 수직으로 연장하는 적어도 하나의 채널 영역을 포함하는 필라(pillar)를 포함한다. 각각의 메모리 셀은 상기 필라에 측방향으로 인접하고 기판에 대해 수직으로 인접한 적어도 하나의 하부 유전체 층과, 상기 필라에 측방향으로 인접하고 적어도 하나의 하부 유전체 층 상에 수직으로 이격된 적어도 하나의 상부 유전체 층을 더 포함한다. 또한, 각각의 메모리 셀은 하부 및 상부 유전체 층 사이의 셀 액세스 트랜지스터의 적어도 하나의 채널에 대해 적어도 하나의 게이트를 포함하여 그사이의 수직 간극(vertical spacing)이 셀 액세스 트랜지스터에 대한 게이트 길이를 한정한다. 기억 용량기(storage capacitor)가 셀 액세스 트랜지스터의 상부 소스/드레인 영역에 인접한 각각의 메모리 셀에 또한 포함되고 이에 전기적으로 접속된다.
Description
본 발명은 전자 회로에 대한 것이며, 보다 상세하게는, 집적회로 메모리 장치 및 이에 관련한 방법에 대한 것이다.
회로 밀도를 높혀 주어진 영역에 보다 많은 회로소자를 제공하는 것이 반도체 집적 회로에서의 끊임없는 경향이다. 특히, 개인용 컴퓨터와 같은 메모리-집약적인 장치가 밀도가 증가된 메모리 회로에 대한 필요성을 주도하였다. 따라서, 디램(Dynamic Random Access Memory)과 같은 메모리 칩 상의 메모리 셀의 개수를 증가시켜, 칩의 사이즈를 증가시키지 않고 더 큰 메모리 양을 제공하는 것이 바람직하다. 전형적인 디램은 다수의 기억용 셀(storage cell)을 포함하며, 각각의 셀은 액세스 트랜지스터와 이 액세스 트랜지스터에 접속된 기억 용량기를 포함한다.
디램의 밀도를 높이는 한가지 접근 방법은 액세스 트랜지스터 상에서 용량기를 수직으로 적층하는 것이다. 결과적으로, 메모리 셀이 보다 적은 수평 면적을 차지하면서 보다 많은 메모리 셀이 칩 상에 포함될 수 있게 된다. 또한, 예를 들어, "수직형 장치를 사용하여 컴팩트한 메모리 셀을 형성하는 방법"이라는 표제로 마(Ma)에게 허여된 미국 특허 제 5,885,864호에 공개된 바와 같이, 각각의 셀의 사이즈를 줄이기 위해 수직형 채널 액세스 트랜지스터와 적층형 배치가 함께 사용될 수 있다.
불행하게도, 메모리 셀에 대한 영역이 감소함에 따라, 기억 용량기에 사용될 수 있는 영역 또한 감소한다. 따라서, 정보를 정확하게 저장하기 위해 사용될 수 있는 정전 용량(capacitance) 또한 감소될 수 있다. 상술한 마(Ma)의 특허에서는, 비교적 적은 면적에 충분한 정전 용량을 제공하기 위해 원통형 적층 기억 용량기(cylindrical stacked storage capacitor)가 사용되었다. 불행하게도, 이러한 적층 기억 용량기와 수직형 채널 트랜지스터는 제조시에 상당한 문제점을 나타낼 수 있다. 특히, 수직형 채널 액세스 트랜지스터는 채널이 일정하고 제어가능하게 제조하는데 어려울 수 있다. 또한, 원통형 용량기 구조는 증가된 정전 용량에 대해 위쪽으로 비율에 따라 높히는 것이 비교적 복잡하고 어려울 수도 있다.
상술한 배경의 관점에 따라, 본 발명의 목적은 비교적 높은 밀도를 가지면서 적합한 장치 작동을 위해 적절한 정전 용량 레벨을 보유하는 집적회로 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 용이하게 제조될 수 있는 이러한 메모리 장치를 제공하는 것이다.
본 발명의 상술한 목적 및 다른 목적, 특징 및 장점은 그 안에 적어도 하나의 접속 라인과 그 기판 상에 형성되는 다수의 메모리 셀을 갖는 기판을 포함하는 집적 회로 메모리 장치에 의해 이루어진다. 각각의 메모리 셀은 에피택셜 규소(epitaxial silicon)로 형성될 수 있는 필라를 포함한다. 필라는 기판 내의 적어도 하나의 접속 라인에 전기적으로 접속되어 있는 셀 액세스 트랜지스터용 하부 소스/드레인 영역을 포함한다. 필라는 셀 액세스 트랜지스터용 상부 소스/드레인 영역과, 하부 소스/드레인 영역과 상부 소스/드레인 영역 사이에 수직으로 연장하는 적어도 하나의 채널 영역을 또한 포함한다. 필라는 일반적으로 원통형 또는 직사각형 형상일 수 있다.
각각의 메모리 셀은 수직으로 기판에 인접하고 측방향으로 필라에 인접한 적어도 하나의 하부 유전체 층과, 수직으로 이 적어도 하나의 하부 유전체 층으로부터 위쪽으로 이격되고 측방향에서 필라에 인접한 적어도 하나의 상부 유전체 층을 더 포함할 수 있다. 또한 하부 및 상부 유전체 층 사이에 셀 액세스 트랜지스터의 채널용의 적어도 하나의 게이트가 포함되어 그 사이의 수직 간극이 셀 액세스 트랜지스터에 대한 게이트 길이를 한정하게 된다. 이 수직 채널 액세스 트랜지스터의 구조는 채널의 길이를 정밀하게 제어할 수 있게 한다. 하나의 기억 용량기가 셀 액세스 트랜지스터의 상부 소스/드레인 영역에 인접한 각각의 메모리 셀에 포함되고 이 메모리 셀에 전기적으로 접속된다.
전도성 소스/드레인 층이 필라의 상부 소스/드레인 영역과 기억 용량기 사이에 제공될 수 있다. 전도성 소스/드레인 층은 상부 표면 부분과 이에 따른 수직 측벽 부분을 갖는다. 본 발명의 한 장점은 기억 용량기가 상부 표면 부분에 인접하고 또한 전도성 소스/드레인 층의 수직 측벽 부분에 인접하게 연장하여 기억 용량기에 대한 영역이 증가될 수 있다는 것이다. 이 수직 측벽이 비교적 크게 만들어질 수 있으므로, 전도성 소스/드레인 층은 수직으로 연장하여 비교적 높은 정전 용량을 용이하게 제공할 수 있다. 각각의 셀의 수평 영역만큼 균일하게 하향으로 일정한 비율로 형성될 수 있다.
적어도 하나의 유전체 스페이서가 전도성 소스/드레인 층의 수직 측벽 부분에 인접하게 제공될 수 있다. 기억 용량기는 이에 전기적으로 접속된 필라의 상부 소스/드레인 영역에 인접한 제 1 전극 층과, 이 제 1 전극 층에 인접한 유전체 층과, 이 유전체 층에 인접한 제 2 전극 층을 포함할 수 있다.
본 발명의 다른 장점에 따라, 적어도 하나의 전기 전도성 라인이 양호하게는 적어도 하나의 접속 라인에 간헐적으로(intermittently) 접속될 수 있다. 접속 라인은 도핑된 기판 영역에 의해 제공될 수 있고, 금속으로 씌워져 도핑된 기판 영역의 유효 전기 저항을 낮출 수 있다.
본 발명의 방법은 집적 회로 메모리 장치를 만드는 것에 대한 것이다. 본 발명의 방법은 기판에 적어도 하나의 접속 라인을 형성하는 단계와 접속 라인 상에 필라를 형성하는 단계를 포함한다. 필라는 적어도 하나의 접속 라인에 전기적으로 접속된 셀 액세스 트랜지스터용 하부 소스/드레인 영역과, 셀 액세스 트랜지스터용 상부 소스/드레인 영역과, 이 하부 소스/드레인 영역과 상부 소스/드레인 영역 사이에 수직으로 연장하는 적어도 하나의 채널 영역을 포함한다. 본 발명의 방법은 수직으로 기판에 인접하고 측방향에서 필라에 인접한 적어도 하나의 하부 유전체 층을 형성하는 단계와, 수직으로 적어도 하나의 하부 유전체 층 위쪽으로 이격되고 측방향에서 필라에 인접한 적어도 하나의 유전체 층을 형성하는 것을 더 포함한다. 또한, 적어도 하나의 게이트가 상부 및 하부 유전체 층 사이에서 셀 액세스 트랜지스터의 적어도 하나의 채널에 대해 형성되어 이 사이의 수직 간극이 셀 액세스 트랜지스터에 대한 게이트 길이를 한정한다. 또한, 하나의 용량기가 셀 액세스 트랜지스터의 상부 소스/드레인 영역에 인접하게 형성되고 이에 전기적으로 접속된다.
도 1은 본 발명에 따른 메모리 셀의 단면도.
도 2는 도 1의 메모리 셀의 기판에서의 접속 라인의 형성을 도시하는 단면도.
도 3은 희생 게이트 층(sacrificial gate layer)과 함께 도 1의 메모리 셀의 상부 및 하부 유전체 층의 형성을 도시하는 단면도.
도 4는 도 3의 유전체 층에 윈도우를 형성하는 것을 도시하는 단면도.
도 5는 도 1의 메모리 셀의 필라를 형성하는 것을 도시하는 단면도.
도 6은 도 1의 메모리 셀의 전도성 소스/드레인 층을 형성하는 것을 도시하는 단면도.
도 7은 도 1의 메모리 셀의 유전체 스페이서(dielectric spacer)의 형성 및 전도성 소스/드레인 층과 상부 유전체 층의 패터닝(patterning)을 도시하는 단면도.
도 8은 도 3 내지 도 7에 도시된 희생 게이트 층의 제거를 도시하는 단면도.
도 9는 도 1의 메모리 셀의 전도성 게이트 층 및 게이트 산화물의 형성을 도시하는 단면도.
도 10은 도 1의 메모리 셀의 다른 실시예의 단면도.
도 11은 희생 게이트 층을 제거한 후를 도시하는 일반적으로 원통형인 필라를 갖는 도 1의 메모리 셀의 입단면도(elevational cross-sectional view).
도 12는 희생 게이트 층을 제거한 후를 도시하는 일반적으로 직사각형인 필라를 갖는 도 1의 메모리 셀의 다른 실시예의 입단면도.
도 13은 본 발명에 따른 메모리 셀을 포함하는 메모리 장치의 단면도.
※도면의 주요부분에 대한 부호의 설명※
20: 메모리 셀 22: 반도체 기판
23: 접속 라인 24: 제 1 산화물 층
26: 제 2 산화물 층 28: 질화 규소 층
본 발명은 이제 본 발명의 양호한 실시예가 도시된 첨부한 도면을 참조하여 하기에 보다 상세하게 설명된다. 그러나, 본 발명은 많은 상이한 형태로 실시될 수 있으며 본 명세서에 제시된 실시예에 제한되는 것으로 해석되지 않아야 한다. 그러나, 이러한 실시예는 본 발명을 완전하게 공개하여 본 발명의 범위가 당업자에게 완전히 이해되게 한다. 유사한 도면부호는 유사한 구성요소에 대해 전 실시예에 걸쳐 인용되었으며 프라임 기호(')와 이중 프라임 기호(")가 다른 실시예에서의 유사한 구성요소를 나타내기 위해 사용된다.
본 발명에 따른 집적 회로 메모리 장치의 메모리 셀(20)이 도 1을 참조하여 먼저 설명된다. 메모리 셀(20)은 그 안에 적어도 하나의 접속 라인(23)을 갖는 반도체 기판(22)을 포함한다. 필라(40)는 적어도 하나의 접속 라인(23)에 전기적으로 접속된 하부 소스/드레인 영역(42)과, 상부 소스/드레인 영역(44)과, 하부 및 상부 소스/드레인 영역 사이에 수직으로 연장하는 적어도 하나의 채널 영역(46)을 갖는다. 전도성 소스/드레인 층(48)이 수직으로 필라(40)의 상부 소스/드레인 영역(44)에 인접하게 있다. 전도성 소스/드레인 층(48)은 상부 표면 부분과 이에 따른 수직 측벽 부분을 갖고, 적어도 하나의 유전체 스페이서(50)가 상부 표면 및 수직 측벽 부분에 인접하게 형성된다.
적어도 하나의 하부 유전체 층은 제 1 산화물 층(24), 제 1 산화물 층 상의 제 2 산화물 층(26), 제 2 산화물 층 상의 질화 규소 층(28)을 예시적으로 적층관계로 포함한다. 적어도 하나의 하부 유전체 층은 수직으로 기판(22)에 인접하고 측방향에서 필라(40)에 인접하다. 적어도 하나의 상부 유전체 층은 제 1 질화 규소 층(55), 제 1 질화 규소 층 상의 산화물 층(36), 산화물 층 상의 제 2 질화 규소 층(38)을 예시적으로 적층관계로 포함한다. 이 적어도 하나의 상부 유전체 층은 수직으로 상기 적어도 하나의 하부 유전체 층 위쪽이고 측방향에서 필라(40)에 인접한다.
적어도 하나의 게이트가 적어도 하나의 하부 유전체 층과 적어도 하나의 상부 유전체 층 사이에 위치되고, 전도성 게이트 층(52)과 이 전도성 게이트 층과 필라(40)의 인접한 부분 사이의 게이트 산화물 층(51)을 예시적으로 포함한다.
상기 구조는 메모리 셀(20)용 셀 액세스 트랜지스터를 형성함이 이해될 것이다. 이러한 셀 액세스 트랜지스터는 본 발명의 양수인에게 양도되고 본 명세서에 참고문헌으로 포함되는 "수직형 트랜지스터 제조 방법"이라는 명칭의 헤르겐로터(Hergenrother) 등의 미국 특허 제 6,027,975호에 공개된 수직형 금속산화물 반도체 전계효과 트랜지스터(MOSFET)와 유사하다. 셀 액세스 트랜지스터의 구조 및 그 제조에 대해 하기에 설명한다. 그러나, 이 수직형 MOSFET과 그 제조에 대한 보다 세부사항은 상기 특허에서 찾을 수 있다. 물론, 당업자는 본 발명이 미국 특허 제 6,027,975호에 공개된 수직형 MOSFET의 다른 실시예도 포함할 수 있고 여기에 설명되는 하나의 실시예에 한정되지 않음이 이해될 것이다.
메모리 셀(20)은 이에 전기적으로 접속된 셀 액세스 트랜지스터의 상부 소스/드레인 영역(44)에 인접한 기억 용량기를 또한 포함한다. 기억 용량기는 상부 소스/드레인 영역(44)에 인접하고 전도성 소스/드레인 층(48)에 의해 전기적으로 이에 접속된 제 1 전극 층(56)을 또한 포함한다. 유전체 층(58)이 제 1 전극 층(56)에 인접하게 있고, 제 2 전극 층(60)이 유전체 층에 인접하게 있다. 이러한 배치는 기억 용량기를 수직으로 연장하게 하여 영역이 증가되게 한다.
메모리 셀(20)의 제조에 대해 도 2 내지 도 9를 참조하여 설명한다. 반도체 기판(22)의 일부가 도 2에 도시된 바와 같이, 메모리 셀(20)을 위해 그 안에 적어도 하나의 접속 라인(23)을 형성하기 위해 겹치는 방식으로 도핑될 수 있다. 도핑은 당업자에게 용이하게 이해되는 바와 같이 이온 주입법 또는 다른 도핑 기술로 이루어질 수 있다.
제 1 산화물 층(24)이 당업자에게 용이하게 이해되는 바와 같은 종래 기술을 사용하여 도 3에 도시된 바와 같이 기판(22) 및 접속 라인(23) 상에 형성될 수 있다. 그 다음, 적어도 하나의 하부 유전체 층(25)이 제 1 산화물 층(24) 위에 제 2 산화물 층(26)을 적층한 다음, 제 2 산화물 층(26) 상에 질화 규소 층(28)을 적층 또는 형성하는 것과 같이 예시적으로 형성된다. 희생 게이트 층(30)이 질화 규소 층(28) 상에 형성될 수 있다. 희생 게이트 층(30)은 양호하게는 산화물 층이다.
그 다음, 적어도 하나의 상부 유전체 층(32)이, 희생 게이트 층(30) 상에 제 1 질화 규소 층(30)을 적층 또는 형성하고, 제 1 질화 규소 층(34) 상에 산화물 층(36)을 형성하고, 산화물 층 상에 제 2 질화 규소 층(38)을 형성하는 것과 같이 예시적으로 형성된다. 다음에, 윈도우(39)가 도 4에 도시된 바와 같이, 질화 규소 층(34)으로부터 시작하여 접속 라인(23)까지 연장하도록 에칭된다. 윈도우(39)는 당업자에게 용이하게 이해되는 바와 같이 종래의 석판인쇄술(lithographic techniques)을 사용하여 형성될 수 있다. 그 다음, 필라(40)가 도 5에 도시된 바와 같이, 윈도우(39) 내에 에피택셜 규소와 같은 단결정 반도체 재료로 이루어진다. 필라(40)는 그 다음에 하부 및 상부 소스/드레인 영역(42, 44)을 각각 한정하고 점선으로 예시된 채널 영역(46)을 한정하도록 도핑된다. 이 도핑에 대해서는 상술한 헤르겐로터 등의 특허에 더 설명되어 있다.
전도성 소스/드레인 층(48)이 도 6에 도시된 바와 같이, 질화 규소 층(38)과상부 소스/드레인 영역(44)의 위에 형성된다. 전도성 소스/드레인 층(48)은 폴리실리콘 또는 당업계에 공지된 다른 적절한 물질로 형성될 수 있다. 그 다음, 전도성 소스/드레인 층(48), 질화 규소 층(38), 산화물 층(36)이 도 7에 도시된 바와 같이 필라(30)의 양 측면에 패터닝(patterning)된다. 이 패터닝은 종래의 석판인쇄술을 통해 이루어진다.
다음에, 유전체 스페이서를 제공하는 유전체 층(50)이 형성된다. 유전체 스페이서(50)는 질화 규소일 수도 있다. 드라이 플라즈마 에치(dry plasma etch)와 같은 이방성 에칭제(anisotropic etchant)가 도 8에 도시된 바와 같이 제거되도록, 유전체 층(50)과 질화 규소 층(34) 부분을 제거하여 희생 게이트 층(30)이 노출되도록 사용될 수 있다. 희생 게이트 층이 예를 들어 습식 에칭(예를 들어 수성 하이드로플루오르 산) 또는 등방성 드라이 에칭(무수 하이드로플루오르 산)에 의해서와 같이 하여 제거될 수 있다.
그 다음, 게이트 산화물 층(51)이 도 9에 도시된 바와 같이 전에 희생 게이트 층(30)에 의해 점유되어 있던 공간에서 필라(40) 둘레에 형성된다. 물론, 개개의 게이트 산화물 층들이 단일 게이트 산화물 층(51) 대신에 필라(40)에 인접하게 형성될 수 있다. 그 다음, 전도성 게이트 층(52)이 게이트 산화물 층(51)에 인접하고 전에 희생 게이트 층(30)에 의해 점유되었던 공간에 형성된다. 또한, 개개의 게이트 층들이 단일 게이트 층(52) 대신에 형성될 수 있음이 이해될 것이다.
그 다음, 질화 규소층(55)이 전도성 게이트 층(52)의 위에 부가되어 도 1에 도시된 바와 같이 유전체 스페이서(50)와 접촉하게 될 수 있다. 메모리 셀(20)의기억 용량기는 유전체 스페이서(50)와 질화 규소층(55) 상에 제 1 전극을 적층하여 형성된다. 그 다음, 유전체 층(58)이 제 1 전극 층(56) 상에 형성되고, 제 2 전극 층(60)이 유전체 층(58) 상에 형성되어, 기억 용량기를 이룬다. 제 1 및 제 2 전극 층(56, 60)이 도 1에 금속으로 도시되어 있다. 그러나, 당업자에게 공지된 다른 적절한 전도성 물질도 사용될 수 있다.
유전체 스페이서(50)는 양호하게는 그 상부 부분에서 일반적으로 라운딩(rounding)처리되어 전도성 소스/드레인 층(48)의 상부 표면을 향해 테이퍼진다. 이렇게 하여, 유전체 스페이서(50)는 그 위에 형성될 제 1 전극 층(56)에 대해 매끄러운 원호(arc)를 제공하고 기억 용량기에 대한 영역이 증가되게 한다. 또한, 유전체 스페이서(50)는 기억 용량기에서 예각이 형성되는 것을 방지하여 기억 용량기가 전류 누설이 발생하는 일이 적게 한다. 그러나, 유전체 스페이서(50)는 전도성 소스/드레인 층(48)의 상부 표면 및 질화 규소 층(38)까지 완전히 연장할 필요는 없다. 또한, 개개의 유전체 스페이서가 단일 유전체 스페이서(50) 대신 형성될 수 있다.
기억 용량기의 정전 용량은 전도성 소스/드레인 층(48)의 높이를 증가 또는 감소시켜 조정될 수 있다. 메모리 셀(20')의 다른 실시예가 도 10에 도시된다. 전도성 소스/드레인 층(48')은 수직으로 연장되어 제 1 및 제 2 전극 층(56', 60')과 기억 용량기의 유전체 층(58')이 연장된다. 이러한 수직방향 연장은 비교적 용이하게 이루어질 수 있고 메모리 셀(20')의 기억 용량기에 비교적 높은 정전 용량을 제공한다. 메모리 셀(20')의 다른 구성요소는 이미 상술한 것과 유사하며 더 이상 언급하지 않는다.
윈도우(39)의 형상, 즉 필라(40)의 형상은 도 11에 도시된 바와 같이 일반적으로 원통형일 수 있다. 다른 실시예에서, 필라(40")는 도 12에 도시된 바와 같이 일반적으로 직사각형으로 형성될 수 있다. 그러나, 당업자는 필라(40, 40")에 대해 다른 기하학적 형상도 가능하다는 것을 이해할 것이다.
본 발명에 따른 메모리 장치(70)는 도 13에 도시되어 있다. 메모리 장치(70)는 메모리 장치의 접속 라인(23) 상에 형성된 다수의 메모리 셀(20)을 포함하여 메모리 어레이(memory array)를 한정한다. 전기 전도성 라인(74)이 접속 라인(23)에 단속적으로 접속되어 그 유효 저항을 낮춘다. 전기 전도성 라인(74)은 금속이지만 다른 적합한 전도성 물질도 사용할 수 있다.
앞서의 설명 및 관련 도면에 제시된 지침을 읽은 당업자의 머리 속에 본 발명의 많은 수정 및 다른 실시예가 떠오를 것이다. 그러므로, 본 발명은 공개된 특정한 실시예에 제한되지 않고 첨부된 청구범위 내에서 수정이 가능하다는 것을 이해해야 한다.
전도성 소스/드레인 층이 필라의 상부 소스/드레인 영역과 기억 용량기 사이에 제공될 수 있다. 전도성 소스/드레인 층은 상부 표면 부분과 이에 따른 수직 측벽 부분을 갖는다. 본 발명의 한 장점은 기억 용량기가 상부 표면 부분에 인접하고 또한 전도성 소스/드레인 층의 수직 측벽 부분에 인접하게 연장하여 기억 용량기에 대한 영역이 증가될 수 있다는 것이다. 이 수직 측벽이 비교적 크게 만들어질 수있으므로, 전도성 소스/드레인 층은 수직으로 연장하여 비교적 높은 정전 용량을 용이하게 제공할 수 있다. 각각의 셀의 수평 영역만큼 균일하게 하향으로 일정한 비율로 형성될 수 있다.
본 발명의 다른 장점에 따라, 적어도 하나의 전기 전도성 라인이 양호하게는 적어도 하나의 접속 라인에 간헐적으로(intermittently) 접속될 수 있다. 접속 라인은 도핑된 기판 영역에 의해 제공될 수 있고, 금속으로 씌워져 도핑된 기판 영역의 유효 전기 저항을 낮출 수 있다.
Claims (37)
- 적어도 하나의 접속 라인을 그 안에 갖는 기판과,상기 기판 상에 형성된 다수의 메모리 셀을 포함하며,각각의 상기 메모리 셀은상기 적어도 하나의 접속 라인에 전기적으로 접속된 셀 액세스 트랜지스터에 대한 하부 소스/드레인 영역과, 셀 액세스 트랜지스터에 대한 상부 소스/드레인 영역과, 상기 하부 소스/드레인 영역과 상기 상부 소스/드레인 영역 사이에서 수직으로 연장하는 적어도 하나의 채널 영역을 포함하는 필라와,상기 필라에 측방향으로 인접하고 상기 기판에 대해 수직으로 인접한 적어도 하나의 하부 유전체 층과,상기 필라에 측방향으로 인접하고 상기 적어도 하나의 하부 유전체 층 상에 수직으로 이격된 적어도 하나의 상부 유전체 층과,상기 하부 유전체 층과 상부 유전체 층 사이에 있고 셀 액세스 트랜지스터에 대한 게이트 길이를 한정하는 셀 액세스 트랜지스터의 적어도 하나의 채널에 대한 적어도 하나의 게이트와,셀 액세스 트랜지스터의 상부 소스/드레인 영역에 인접하고 이에 전기적으로 접속된 기억 용량기(storage capacitor)를 포함하는 집적회로 메모리 장치.
- 제 1 항에 있어서,상기 기억 용량기는상기 필라의 상부 소스/드레인 영역에 인접하고 이에 전기적으로 접속되는 제 1 전극 층과,상기 제 1 전극 층에 인접한 유전체 층과,상기 유전체 층에 인접한 제 2 전극 층을 포함하는 집적회로 메모리 장치.
- 제 1 항에 있어서,상기 필라의 상부 소스/드레인 영역과 상기 기억 용량기의 사이에 전도성 소스/드레인 층을 더 포함하는 집적회로 메모리 장치.
- 제 3 항에 있어서,상기 전도성 소스/드레인 층은 상부 표면 부분과 이에 따른 수직 측벽 부분을 가지고, 상기 기억 용량기가 전도성 소스/드레인 층의 상부 표면 부분 및 수직 측벽 부분에 인접하게 연장하여 상기 기억 용량기에 대한 영역이 증가되는 집적회로 메모리 장치.
- 제 4 항에 있어서,상기 전도성 소스/드레인 층의 수직 측벽 부분에 인접한 적어도 하나의 유전체 스페이서(dielectric spacer)를 더 포함하는 집적회로 메모리 장치.
- 제 3 항에 있어서,상기 전도성 소스/드레인 층은 폴리실리콘을 포함하는 집적회로 메모리 장치.
- 제 1 항에 있어서,상기 적어도 하나의 접속 라인은 적어도 하나의 도핑된 기판 영역을 포함하는 집적회로 메모리 장치.
- 제 7 항에 있어서,접속 라인은 상기 적어도 하나의 도핑된 기판 영역에 간헐적으로(intermittently) 접속되어 그 유효 전기 저항을 낮추는 적어도 하나의 전기 전도성 라인을 더 포함하는 집적회로 메모리 장치.
- 제 1 항에 있어서,상기 필라는 단결정 반도체 물질을 포함하는 집적회로 메모리 장치.
- 제 1 항에 있어서,상기 기판은 규소를 포함하고, 상기 필라는 에피택셜 실리콘(epitaxial silicon)을 포함하는 집적회로 메모리 장치.
- 제 1 항에 있어서,상기 적어도 하나의 게이트는상기 적어도 하나의 하부 유전체 층과 상기 적어도 하나의 상부 유전체 층 사이의 전도성 게이트 층과,상기 전도성 게이트 층과 상기 필라의 인접한 부분 사이의 적어도 하나의 게이트 산화물 층을 포함하는 집적회로 메모리 장치.
- 제 1 항에 있어서,상기 적어도 하나의 게이트는 상기 필라의 서로 대향하는 측면에 인접한 한 쌍의 게이트를 포함하는 집적회로 메모리 장치.
- 제 1 항에 있어서,상기 적어도 하나의 하부 유전체 층은 기판 상의 산화물 층과, 산화물 층 상의 질화물 층을 포함하는 집적회로 메모리 장치.
- 제 1 항에 있어서,상기 적어도 하나의 상부 유전체 층은 적어도 하나의 게이트 상의 산화물 층과, 산화물 층 상의 질화물 층을 포함하는 집적회로 메모리 장치.
- 제 1 항에 있어서,상기 필라는 일반적으로 원통 형상인 집적회로 메모리 장치.
- 제 1 항에 있어서,상기 필라는 일반적으로 직사각형 형상인 집적회로 메모리 장치.
- 적어도 하나의 접속 라인을 그 안에 갖는 기판과,상기 기판 상에 형성된 다수의 메모리 셀을 포함하며,각각의 상기 메모리 셀은상기 적어도 하나의 접속 라인에 전기적으로 접속된 셀 액세스 트랜지스터에 대한 하부 소스/드레인 영역과, 셀 액세스 트랜지스터에 대한 상부 소스/드레인 영역과, 상기 하부 소스/드레인 영역과 상기 상부 소스/드레인 영역 사이에서 수직으로 연장하는 적어도 하나의 채널 영역을 포함하는 필라와,상기 필라에 측방향으로 인접하고 상기 기판에 대해 수직으로 인접한 적어도 하나의 하부 유전체 층과,상기 필라에 측방향으로 인접하고 상기 적어도 하나의 하부 유전체 층 상에 수직으로 이격된 적어도 하나의 상부 유전체 층과,상기 하부의 적어도 하나의 유전체 층과 상기 상부의 적어도 하나의 유전체 층 사이에서 셀 액세스 트랜지스터의 적어도 하나의 채널에 대한 적어도 하나의 게이트와,상기 필라의 상부 소스/드레인 영역 상에 있으며 상부 표면 부분과 이에 따른 수직 측벽 부분을 갖는 전도성 소스/드레인 층과,상기 전도성 소스/드레인 층의 상부 표면 부분과 수직 측벽 부분에 인접하게 연장하는 기억 용량기를 포함하는 집적회로 메모리 장치.
- 제 17 항에 있어서,상기 기억 용량기는상기 전도성 소스/드레인 층의 상부 표면 부분 및 수직 측벽 부분에 인접하고 이에 전기적으로 접속된 제 1 전극 층과,상기 제 1 전극 층에 인접한 유전체 층과,상기 유전체 층에 인접한 제 2 전극 층을 포함하는 집적회로 메모리 장치.
- 제 17 항에 있어서,상기 전도성 소스/드레인 층의 수직 측벽 부분에 인접한 적어도 하나의 유전체 스페이서를 더 포함하는 집적회로 메모리 장치.
- 제 17 항에 있어서,상기 전도성 소스/드레인 층은 폴리실리콘을 포함하는 집적회로 메모리 장치.
- 제 17 항에 있어서,상기 적어도 하나의 접속 라인은 적어도 하나의 도핑된 기판 영역을 포함하는 집적회로 메모리 장치.
- 제 17 항에 있어서,상기 적어도 하나의 도핑된 기판 영역에 간헐적으로 접속되어 그 유효 전기 저항을 낮추는 적어도 하나의 전기 전도성 라인을 더 포함하는 집적회로 메모리 장치.
- 제 17 항에 있어서,상기 필라는 단결정 반도체 물질을 포함하는 집적회로 메모리 장치.
- 제 17 항에 있어서,상기 필라는 에피택셜 실리콘(epitaxial silicon)을 포함하는 집적회로 메모리 장치.
- 제 17 항에 있어서,상기 적어도 하나의 게이트는상기 적어도 하나의 상부 유전체 층과 상기 적어도 하나의 하부 유전체 층 사이의 전도성 게이트 층과,상기 전도성 게이트 층과 상기 필라의 인접한 부분 사이의 적어도 하나의 게이트 산화물 층을 포함하는 집적회로 메모리 장치.
- 제 17 항에 있어서,상기 적어도 하나의 게이트는 상기 필라의 서로 대향하는 측면에 인접한 한 쌍의 게이트를 포함하는 집적회로 메모리 장치.
- 기판에 적어도 하나의 접속 라인을 형성하는 단계와,적어도 하나의 접속 라인에 전기적으로 접속된 셀 액세스 트랜지스터에 대한 하부 소스/드레인 영역과, 셀 액세스 트랜지스터용 상부 소스/드레인 영역과, 하부 소스/드레인 영역과 상부 소스/드레인 영역 사이에서 수직으로 연장하는 적어도 하나의 채널 영역을 포함하는 필라를 형성하는 단계와,수직으로 기판에 인접하고 측방향에서 필라에 인접한 적어도 하나의 하부 유전체 층을 형성하는 단계와,수직으로 적어도 하나의 하부 유전체 층 위쪽으로부터 이격되고 측방향에서 필라에 인접한 적어도 하나의 상부 유전체 층을 형성하는 단계와,하부 및 상부의 적어도 하나의 유전체 층 사이에 셀 액세스 트랜지스터의 적어도 하나의 채널용 적어도 하나의 게이트를 형성하는 단계와,셀 액세스 트랜지스터의 상부 소스/드레인 영역에 인접하고 이에 전기적으로 접속되게 기억 용량기를 형성하는 단계를 포함하는 집적회로 메모리 장치 제조방법.
- 제 27 항에 있어서,기억 용량기를 형성하는 단계는,필라의 상부 소스/드레인 영역에 인접하고 이에 전기적으로 접속된 제 1 전극 층을 형성하는 단계와,제 1 전극 층에 인접한 유전체 층을 형성하는 단계와,유전체 층에 인접한 제 2 전극 층을 형성하는 단계를 포함하는 집적회로 메모리 장치 제조방법.
- 제 27 항에 있어서,필라의 상부 소스/드레인 영역과 기억 용량기 사이에 전도성 소스/드레인 층을 형성하는 단계를 더 포함하는 집적회로 메모리 장치 제조방법.
- 제 29 항에 있어서,전도성 소스/드레인 층은 상부 표면 부분과 이에 따른 수직 측벽 부분을 가지고, 기억 용량기는 전도성 소스/드레인 층의 상부 표면 부분 및 수직 측벽 부분에 인접하게 연장하여 기억 용량기에 대해 대한 면적이 증가되는 집적회로 메모리 장치 제조방법.
- 제 30 항에 있어서,전도성 소스/드레인 층의 수직 측벽 부분에 인접한 적어도 하나의 유전체 스페이서를 형성하는 단계를 더 포함하는 집적회로 메모리 장치 제조방법.
- 제 29 항에 있어서,전도성 소스/드레인 층은 폴리실리콘을 포함하는 집적회로 메모리 장치 제조방법.
- 제 27 항에 있어서,적어도 하나의 접속 라인은 적어도 하나의 도핑된 기판 영역을 포함하는 집적회로 메모리 장치 제조방법.
- 제 27 항에 있어서,그 유효 전기 저항을 낮추기 위해 적어도 하나의 도핑된 기판 영역에 간헐적으로 접속되는 적어도 하나의 전기 전도성 라인을 형성하는 단계를 더 포함하는 집적회로 메모리 장치 제조방법.
- 제 27 항에 있어서,필라는 에피택셜 실리콘을 포함하는 집적회로 메모리 장치 제조방법.
- 제 27 항에 있어서,적어도 하나의 게이트를 형성하는 단계는적어도 하나의 하부 유전체 층과 적어도 하나의 상부 유전체 층 사이에 있고 필라에 인접하게 적어도 하나의 게이트 산화물 층을 형성하는 단계와,적어도 하나의 게이트 산화물 층에 인접하게 전도성 게이트 층을 형성하는 단계를 포함하는 집적회로 메모리 장치 제조방법.
- 제 36 항에 있어서,적어도 하나의 게이트는 필라의 서로 대향하는 측면에 인접한 한 쌍의 게이트를 포함하는 집적회로 메모리 장치 제조방법.
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