KR100757697B1 - 채널 액세스 트랜지스터 및 적층형 기억 캐패시터를 갖는 수직 디램 및 관련 방법 - Google Patents

채널 액세스 트랜지스터 및 적층형 기억 캐패시터를 갖는 수직 디램 및 관련 방법 Download PDF

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Abstract

집적 회로 메모리 장치는 적어도 하나의 접속 라인을 갖는 기판과, 그 기판상에 형성되는 다수의 메모리 셀(memory cell)을 포함한다. 각 메모리 셀은 접속 라인에 전기적으로 접속된 셀 액세스 트랜지스터를 위한 하부 소스/드레인 영역과, 셀 액세스 트랜지스터를 위한 상부 소스/드레인 영역과, 하부 및 상부 소스/드레인 영역 사이에 수직으로 연장하는 적어도 하나의 채널 영역을 포함하는 필라(pillar)를 포함한다. 각 메모리 셀은 기판에 수직으로 인접하고 상기 필라에 측방향으로 인접하는 적어도 하나의 하부 유전체 층과, 상기 필라에 측방향으로 인접하고 적어도 하나의 하부 유전체 층 위에 수직으로 이격된 적어도 하나의 상부 유전체 층을 더 포함한다. 또한, 각 메모리 셀은 하부 및 상부 유전체 층 사이의 셀 액세스 트랜지스터의 적어도 하나의 채널의 적어도 하나의 게이트를 포함하며 그 사이의 수직 간극이 셀 액세스 트랜지스터의 게이트 길이를 규정하게 된다. 기억 캐패시터는 또한 셀 액세스 트랜지스터의 상부 소스/드레인 영역에 인접한 각 메모리 셀에 포함되고, 이에 전기적으로 접속된다.
집적 회로, 메모리 셀, 유전체 층, 기억 캐패시터, 셀 액세스 트랜지스터

Description

채널 액세스 트랜지스터 및 적층형 기억 캐패시터를 갖는 수직 디램 및 관련 방법{Vertical DRAM device with channel access transistor and stacked storage capacitor and associated method}
도 1은 본 발명에 따른 메모리 셀의 단면도.
도 2는 도 1의 메모리 셀의 기판에서의 접속 라인의 형성을 도시하는 단면도.
도 3은 희생 게이트 층(sacrificial gate layer)과 함께 도 1의 메모리 셀의 상부 및 하부 유전체 층의 형성을 도시하는 단면도.
도 4는 도 3의 유전체 층에 윈도우를 형성하는 것을 도시하는 단면도.
도 5는 도 1의 메모리 셀의 필라를 형성하는 것을 도시하는 단면도.
도 6은 도 1의 메모리 셀의 전도성 소스/드레인 층을 형성하는 것을 도시하는 단면도.
도 7은 도 1의 메모리 셀의 유전체 스페이서의 형성 및 전도성 소스/드레인 층과 상부 유전체 층의 패터닝을 도시하는 단면도.
도 8은 도 3 내지 도 7에 도시된 희생 게이트 층의 제거를 도시하는 단면도.
도 9는 도 1의 메모리 셀의 게이트 산화물 및 전도성 게이트 층의 형성을 도시하는 단면도.
도 10은 도 1의 메모리 셀의 다른 실시예의 단면도.
도 11은 희생 게이트 층을 제거한 후를 도시하는 일반적으로 원통형인 필라를 갖는 도 1의 메모리 셀의 입단면도(elevational cross-sectional view).
도 12는 희생 게이트 층을 제거한 후를 도시하는 일반적으로 직사각형인 필라를 갖는 도 1의 메모리 셀의 다른 실시예의 입단면도.
도 13은 본 발명에 따른 메모리 셀을 포함하는 메모리 장치의 단면도.
※도면의 주요부분에 대한 부호의 설명※
20: 메모리 셀 22: 반도체 기판
23: 접속 라인 24: 제 1 산화물 층
26: 제 2 산화물 층 28: 질화 규소 층
본 발명은 전자 회로, 특히, 집적 회로 메모리 장치 및 관련된 방법에 관한 것이다.
회로 밀도를 증대시켜, 주어진 영역에 보다 많은 회로 소자를 제공하는 것이 반도체 집적 회로의 계속되는 경향이다. 특히, 개인용 컴퓨터와 같은 메모리 집약적인 장치가 밀도가 증가된 메모리 회로에 대한 필요성을 주도하였다. 따라서, DRAM(Dynamic Random Access Memory)과 같은 메모리 칩 상의 메모리 셀의 수를 증가시켜, 칩의 사이즈를 증가시키지 않고 대량의 메모리를 제공하는 것이 바람직하다. 전형적인 DRAM은 다수의 기억 셀(storage cell)을 포함하며, 각 셀은 액세스 트랜지스터와 이 액세스 트랜지스터에 접속된 기억 캐패시터를 포함한다.
DRAM 셀의 밀도를 증대시키는 한가지 접근 방법은 액세스 트랜지스터 상에 캐패시터를 수직으로 적층하는 것이다. 그 결과는, 적은 수평 면적을 차지하며, 칩 상에 많은 메모리 셀을 포함할 수 있는 메모리 셀이다. 또한, 예를 들어, "수직 장치를 사용하여 컴팩트한 메모리 셀을 형성하는 방법"이라는 명칭으로, 마(Ma)에게 허여된 미국 특허 제 5,885,864호에 개시된 바와 같이, 수직 채널 액세스 트랜지스터를 갖는 적층형 배치가 사용되어 각 셀의 사이즈를 줄일 수 있다.
불행하게도, 메모리 셀을 위한 영역이 감소하면, 기억 캐패시터에 사용될 수 있는 영역 또한 감소한다. 따라서, 정보를 정확하게 저장하기 위해 사용될 수 있는 정전 용량(capacitance) 또한 감소될 수 있다. 상술한 마(Ma)의 특허에서는, 비교적 작은 영역에 충분한 정전 용량을 제공하기 위해서, 원통형의 적층형 기억 캐패시터(cylindrical stacked storage capacitor)가 사용된다. 불행하게도, 이러한 원통형의 적층형 캐패시터와 수직 채널 트랜지스터는 제조시에 상당한 문제점을 나타낼 수 있다. 특히, 수직 채널 액세스 트랜지스터는 제어 가능하고 일관성있는 채널을 제공하면서 제조하기에 어려울 수 있다. 또한, 원통형의 캐패시터 구조는 또한 비교적 복잡하고, 정전 용량을 증대시키기 위해서 위쪽으로 확대하는 것이 어려울 수도 있다.
상술한 배경을 고려하면, 본 발명의 목적은 적당한 장치 동작을 위해 적절한 정전 용량 레벨을 유지하면서 비교적 고밀도를 갖는 집적 회로 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 용이하게 제조될 수 있는 이러한 메모리 장치를 제공하는 것이다.
본 발명의 이러한 및 다른 목적, 특징, 및 장점은 그 안에 적어도 하나의 접속 라인을 갖는 기판과 그 기판상에 형성되는 다수의 메모리 셀을 포함하는 집적 회로 메모리 장치에 의해서 이루어진다. 각 메모리 셀은 에피택셜 실리콘으로 형성될 수 있는 필라(pillar)를 포함한다. 필라는 기판 내의 적어도 하나의 접속 라인에 전기적으로 접속되어 있는, 셀 액세스 트랜지스터용 하부 소스/드레인 영역을 포함한다. 필라는 또한 셀 액세스 트랜지스터용 상부 소스/드레인 영역과, 하부 소스/드레인 영역과 상부 소스/드레인 영역 사이에 수직으로 연장하는 적어도 하나의 채널 영역을 포함한다. 필라는 일반적으로 원통형 또는 직사각형일 수 있다.
각 메모리 셀은 또한 수직으로 기판에 인접하고 측방향으로 필라에 인접한 적어도 하나의 하부 유전체 층과, 적어도 하나의 하부 유전체 층 위에서 수직으로 이격되고 측방향으로 필라에 인접한 적어도 하나의 상부 유전체 층을 포함할 수 있다. 또한 하부 및 상부 유전체 층 사이에, 셀 액세스 트랜지스터의 채널용의 적어도 하나의 게이트가 포함되어, 그 사이의 수직 간극이 셀 액세스 트랜지스터의 게이트 길이를 규정하게 된다. 수직 채널 액세스 트랜지스터의 구조는 채널의 길이를 정밀하게 제어할 수 있게 한다. 기억 캐패시터가 셀 액세스 트랜지스터의 상부 소스/드레인 영역에 인접한 각 메모리 셀에 포함되고, 이 상부 소스/드레인 영역에 전기적으로 접속된다.
전도성 소스/드레인 층이 필라의 상부 소스/드레인 영역과 기억 캐패시터 사이에 제공될 수 있다. 전도성 소스/드레인 층은 상부 표면 부분과 이에 매달린 수직 측벽 부분을 갖는다. 본 발명의 한 장점은 기억 캐패시터가 상부 표면 부분에 인접하고 또한 전도성 소스/드레인 층의 수직 측벽 부분에 인접하게 연장하여, 기억 캐패시터의 영역이 증가될 수 있다는 것이다. 수직 측벽이 비교적 크게 만들어질 수 있으므로, 전도성 소스/드레인 층은 비교적 높은 정전 용량을 제공하기 위해서 수직으로 비교적 용이하게 연장될 수 있다. 이것은 각 셀의 수평 영역이 축소되어도 그처럼 된다.
적어도 하나의 유전체 스페이서가 전도성 소스/드레인 층의 수직 측벽 부분에 인접하게 제공될 수 있다. 기억 캐패시터는 이에 전기적으로 접속된 필라의 상부 소스/드레인 영역에 인접한 제 1 전극 층, 제 1 전극 층에 인접한 유전체 층, 및 유전체 층에 인접한 제 2 전극 층을 포함할 수 있다.
본 발명의 다른 이로운 특징에 따라, 적어도 하나의 전기 전도성 라인이 바람직하게 적어도 하나의 접속 라인에 간헐적으로 접속될 수 있다. 접속 라인은 도핑된 기판 영역에 의해 제공될 수 있고, 스트랩핑은 금속이어서 도핑된 기판 영역의 유효 전기 저항을 낮출 수 있다.
본 발명의 방법은 집적 회로 메모리 장치를 만드는 것에 대한 것이다. 본 방법은 기판에 적어도 하나의 접속 라인을 형성하는 단계와 접속 라인 상에 필라를 형성하는 단계를 포함한다. 필라는 적어도 하나의 접속 라인에 전기적으로 접속된 셀 액세스 트랜지스터용 하부 소스/드레인 영역과, 셀 액세스 트랜지스터용 상부 소스/드레인 영역과, 하부 소스/드레인 영역과 상부 소스/드레인 영역 사이에 수직으로 연장하는 적어도 하나의 채널 영역을 포함한다. 본 방법은 수직으로 기판에 인접하고 측방향으로 필라에 인접하는 적어도 하나의 하부 유전체 층을 형성하는 단계와, 적어도 하나의 하부 유전체 층 위쪽에서 수직으로 이격되고 측방향으로 필라에 인접하는 적어도 하나의 상부 유전체 층을 형성하는 단계를 더 포함한다. 또한, 상부 및 하부 유전체 층 사이에서 셀 액세스 트랜지스터의 적어도 하나의 채널에 대해서 적어도 하나의 게이트가 형성되어 이 사이의 수직 간극이 셀 액세스 트랜지스터의 게이트 길이를 규정한다. 또한, 캐패시터가 셀 액세스 트랜지스터의 상부 소스/드레인 영역에 인접하게 형성되고 이에 전기적으로 접속된다.
본 발명은 이제 본 발명의 양호한 실시예가 도시된 첨부한 도면을 참조하여 하기에 보다 완전하게 설명될 것이다. 그러나, 본 발명은 다른 많은 형태로 구현될 수 있으며 본 명세서에 제시된 실시예에 한정되는 것으로 해석되어서는 안 된다. 오히려, 이러한 실시예는 본 발명을 완전하게 공개하여 본 발명의 범위가 당업자에게 완전히 이해되게 한다. 유사한 도면 부호는 전 실시예에 걸쳐 유사한 구성 요소에 인용되었으며, 프라임 기호(')와 이중 프라임 기호(")가 대안적인 실시예에서 유사한 구성 요소를 나타내기 위해 사용된다.
본 발명에 따른 집적 회로 메모리 장치의 메모리 셀(20)이 도 1을 참조하여 먼저 설명된다. 메모리 셀(20)은 그 안에 적어도 하나의 접속 라인(23)을 갖는 반도체 기판(22)을 포함한다. 필라(40)는 적어도 하나의 접속 라인(23)에 전기적으로 접속된 하부 소스/드레인 영역(42)과, 상부 소스/드레인 영역(44)과, 하부 및 상부 소스/드레인 영역 사이에 수직으로 연장하는 적어도 하나의 채널 영역(46)을 갖는다. 전도성 소스/드레인 층(48)이 수직으로 필라(40)의 상부 소스/드레인 영역(44)에 인접하고 있다. 전도성 소스/드레인 층(48)은 상부 표면 부분과 이에 매달린 수직 측벽 부분을 갖고, 적어도 하나의 유전체 스페이서(50)가 상부 표면 및 수직 측벽 부분에 인접하게 형성된다.
적어도 하나의 하부 유전체 층에는 예시적으로 제 1 산화물 층(24), 제 1 산화물 층 상의 제 2 산화물 층(26), 제 2 산화물 층 상의 질화 규소 층(28)이 적층되어 있다. 적어도 하나의 하부 유전체 층은 수직으로 기판(22)에 인접하고 측방향으로 필라(40)에 인접한다. 적어도 하나의 상부 유전체 층에는 예시적으로 제 1 질화 규소 층(55), 제 1 질화 규소 층 상의 산화물 층(36), 산화물 층 상의 제 2 질화 규소 층(38)이 적층되어 있다. 적어도 하나의 상부 유전체 층은 상기 적어도 하나의 하부 유전체 층 위쪽에서 수직하게 그리고 측방향으로 필라(40)에 인접하게 존재한다.
적어도 하나의 하부 유전체 층과 적어도 하나의 상부 유전체 층 사이에 적어도 하나의 게이트가 위치되고, 예시적으로 전도성 게이트 층(52)과, 전도성 게이트 층 그리고 필라(40)의 인접한 부분 사이의 게이트 산화물 층(51)을 포함한다.
상기 구조가 메모리 셀(20)용 셀 액세스 트랜지스터를 형성한다는 점이 이해될 것이다. 이러한 셀 액세스 트랜지스터는 본 발명의 양수인에게 양도되고 본 명세서에 그래로 참고문헌으로 포함되는 "수직 트랜지스터 제조 방법"이라는 명칭의 헤르겐로터(Hergenrother) 등의 미국 특허 제 6,027,975호에 개시된 수직 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 유사하다. 셀 액세스 트랜지스터의 구조 및 그 제조에 대해서는 하기에 설명한다. 그러나, 이 수직 MOSFET과 그 제조에 대한 추가적인 세부사항은 상술한 특허에서 찾을 수 있다. 물론, 당업자는, 본 발명이 미국 특허 제 6,027,975호에 개시된 수직 MOSFET의 다른 실시예도 포함할 수 있고, 본 명세서에 기술되는 하나의 실시예에 한정되지 않음을 이해할 것이다.
메모리 셀(20)은 또한 이에 전기적으로 접속되는 셀 액세스 트랜지스터의 상부 소스/드레인 영역(44)에 인접하는 기억 캐패시터를 포함한다. 기억 캐패시터는 상부 소스/드레인 영역(44)에 인접하는 제 1 전극 층(56)을 포함하며, 이는 전도성 소스/드레인 층(48)에 의해서 전기적으로 이에 접속된다. 유전체 층(58)이 제 1 전극 층(56)에 인접하고 있고, 제 2 전극 층(60)이 유전체 층에 인접하고 있다. 이러한 배열은 기억 캐패시터를 수직으로 연장함으로써 증가된 영역을 제공한다.
메모리 셀(20)의 제조에 대해서 도 2 내지 도 9를 참조하여 설명한다. 도 2에 도시된 바와 같이, 반도체 기판(22)의 일부가 변성적으로 도핑되어 메모리 셀(20)을 위해 그 안에 적어도 하나의 접속 라인(23)을 형성한다. 도핑은 당업자에게 용이하게 이해되는 바와 같이, 이온 주입법 또는 다른 도핑 기술에 의해서 이루어질 수 있다.
도 3에 도시된 바와 같이 당업자에게 용이하게 이해되는 바와 같은 종래 기술을 사용하여 기판(22) 및 접속 라인(23) 상에 제 1 산화물 층(24)이 형성될 수 있다. 그 다음에, 예시적으로 적어도 하나의 하부 유전체 층(25)이, 제 1 산화물 층(24) 위에 제 2 산화물 층(26)을 적층한 다음, 제 2 산화물 층(26) 상에 질화 규소 층(28)을 침착 또는 형성함으로써 형성된다. 희생 게이트 층(30)이 질화 규소 층(28) 상에 형성될 수 있다. 희생 게이트 층(30)은 바람직하게는 산화물 층이다.
그 다음, 예시적으로, 적어도 하나의 상부 유전체 층(32)이, 희생 게이트 층(30) 상에 제 1 질화 규소 층(30), 제 1 질화 규소 층(34) 상에 산화물 층(36), 산화물 층 상에 제 2 질화 규소 층(38)을 을 침착 또는 형성함으로써 형성된다. 다음에, 윈도우(39)가 도 4에 도시된 바와 같이, 질화 규소 층(34)에서 시작하여 접속 라인(23)까지 연장하도록 에칭된다. 윈도우(39)는 당업자에게 용이하게 이해되는 바와 같이, 종래의 리소그래픽 기술(lithographic techniques)을 사용하여 형성될 수 있다. 그 다음, 필라(40)가 도 5에 도시된 바와 같이, 윈도우(39) 내에 에피택셜 실리콘과 같은 단결정 반도체 재료로 이루어진다. 필라(40)는 그 다음에 점선으로 예시된, 하부 및 상부 소스/드레인 영역(42, 44) 각각과, 채널 영역(46)을 한정하도록 도핑된다. 도핑에 대해서는 헤르겐로터 등에 대한 상술한 특허에 더 기술되어 있다.
전도성 소스/드레인 층(48)이 도 6에 도시된 바와 같이, 질화 규소 층(38)과 상부 소스/드레인 영역(44) 위에 형성된다. 전도성 소스/드레인 층(48)은 당업계에 공지된 폴리실리콘이나 다른 적절한 물질로 형성될 수 있다. 그 다음, 전도성 소스/드레인 층(48), 질화 규소 층(38), 산화물 층(36)이 도 7에 도시된 바와 같이 필라(30)의 어느 한 측면에 패터닝된다. 패터닝은 종래의 리소그래픽 기술을 통해 이루어진다.
다음에, 유전체 스페이서를 제공하는 유전체 층(50)이 형성된다. 유전체 스페이서(50)는 또한 질화 규소일 수 있다. 드라이 플라즈마 에칭과 같은 이방성 에칭제(anisotropic etchant)가 유전체 층(50)과 질화 규소 층(34)의 일부를 제거하여 희생 게이트 층(30)을 노출시키는데 사용될 수 있으며, 이 희생 게이트 층(30)은 도 8에 도시된 바와 같이 제거될 수 있다. 희생 게이트 층이 예를 들어 습식 에칭(예를 들어 수성 하이드로플루오르 산) 또는 등방성 드라이 에칭(예를 들어 무수 하이드로플루오르 산)에 의해서 제거될 수 있다.
그 다음, 게이트 산화물 층(51)이 도 9에 도시된 바와 같이 희생 게이트 층(30)에 의해 이전에 점유되었던 공간에서 필라(40) 주위에 형성된다. 물론, 단일 게이트 산화물 층(51) 대신에, 필라(40)에 인접하여 개개의 게이트 산화물 층들이 형성될 수 있다는 점이 이해될 것이다. 그 다음, 전도성 게이트 층(52)이 게이트 산화물 층(51)에 인접하게 그리고 희생 게이트 층(30)에 의해 이전에 점유되었던 공간에 형성된다. 여기에서 또, 단일 전도성 게이트 층(52) 대신에 개개의 전도성 게이트 층들이 형성될 수 있음이 이해될 것이다.
그 다음, 도 1에 도시된 바와 같이, 질화 규소층(55)이 전도성 게이트 층(52)의 상부에 부가되어, 유전체 스페이서(50)와 접촉하게 될 수 있다. 그 다음 메모리 셀(20)의 기억 캐패시터는 유전체 스페이서(50)와 질화 규소층(55) 상에 제 1 전극을 침착하여 형성된다. 그 다음, 유전체 층(58)이 제 1 전극 층(56) 상에 형성되고, 제 2 전극 층(60)이 유전체 층(58) 상에 형성되어, 기억 캐패시터를 완성한다. 제 1 및 제 2 전극 층(56, 60)이 도 1에 금속으로 도시되어 있다. 그러나, 당업자에게 공지된 다른 적절한 전도성 물질도 충분할 것이다.
유전체 스페이서(50)는 바람직하게 전도성 소스/드레인 층(48)의 상부 표면을 향해 테이퍼되도록 그 상부 부분에서 일반적으로 라운딩(rounding)처리된다. 따라서, 유전체 스페이서(50)는 그 위에 형성되는 제 1 전극 층(56)에 평활한 호(smooth arc)를 제공하고 기억 캐패시터에 대한 증가된 영역을 제공한다. 또한, 유전체 스페이서(50)는 기억 캐패시터에서 예각이 형성되는 것을 방지하여 기억 캐패시터가 전류 누설에 덜 영향 받도록 한다. 그러나, 유전체 스페이서(50)는 전도성 소스/드레인 층(48)의 상부 표면 및 질화 규소 층(38) 위로 완전히 연장될 필요는 없다. 또한, 단일 유전체 스페이서(50) 대신에 개개의 유전체 스페이서가 형성될 수 있다.
기억 캐패시터의 정전 용량은 전도성 소스/드레인 층(48)의 높이를 증가 또는 감소시켜 조정될 수 있다. 메모리 셀(20')의 대안적 실시예가 도 10에 도시된다. 전도성 소스/드레인 층(48')은 수직으로 연장되어, 제 1 및 제 2 전극 층(56', 60')과 기억 캐패시터의 유전체 층(58')이 연장된다. 이러한 수직방향의 연장은 비교적 용이하게 이루어질 수 있고, 메모리 셀(20')의 기억 캐패시터에 비교적 높은 정전 용량을 제공한다. 메모리 셀(20')의 다른 구성요소는 이미 상술한 것과 유사하여 더 이상 언급하지 않는다.
윈도우(39)의 형상, 그에 따라서 필라(40)의 형상은 도 11에 도시된 바와 같이 일반적으로 원통형일 수 있다. 대안적인 실시예에서, 필라(40")는 도 12에 도시된 바와 같이, 일반적으로 직사각형으로 형성될 수 있다. 그러나, 당업자는 필라(40, 40")에는 다른 기하학적 형상도 가능하다는 것을 이해할 것이다.
본 발명에 따른 메모리 장치(70)는 도 13에 도시되어 있다. 메모리 장치(70)는 메모리 장치의 접속 라인(23) 상에 형성된 다수의 메모리 셀(20)을 포함하며, 그것에 의해 메모리 어레이를 규정한다. 전도성 라인(74)이 접속 라인(23)에 간헐적으로 접속되어 그 유효 저항을 낮춘다. 전도성 라인(74)은 금속이지만 다른 적합한 전도성 물질도 충분하다.
앞서의 설명 및 관련 도면에 제시된 지침을 읽은 당업자의 머리 속에 본 발명의 많은 수정 및 다른 실시예가 떠오를 것이다. 그러므로, 본 발명은 개시된 특정한 실시예에 한정되지 않고, 이들 수정예 및 실시예들은 첨부된 청구항의 범위에 속하게 되는 것으로 의도된다.
전도성 소스/드레인 층이 필라의 상부 소스/드레인 영역과 기억 용량기 사이에 제공될 수 있다. 전도성 소스/드레인 층은 상부 표면 부분과 이에 따른 수직 측벽 부분을 갖는다. 본 발명의 한 장점은 기억 용량기가 상부 표면 부분에 인접하고 또한 전도성 소스/드레인 층의 수직 측벽 부분에 인접하게 연장하여 기억 용량기에 대한 영역이 증가될 수 있다는 것이다. 이 수직 측벽이 비교적 크게 만들어질 수 있으므로, 전도성 소스/드레인 층은 수직으로 연장하여 비교적 높은 정전 용량을 용이하게 제공할 수 있다. 각각의 셀의 수평 영역만큼 균일하게 하향으로 일정한 비율로 형성될 수 있다.
본 발명의 다른 장점에 따라, 적어도 하나의 전기 전도성 라인이 양호하게는 적어도 하나의 접속 라인에 간헐적으로(intermittently) 접속될 수 있다. 접속 라인은 도핑된 기판 영역에 의해 제공될 수 있고, 금속으로 씌워져 도핑된 기판 영역의 유효 전기 저항을 낮출 수 있다.

Claims (37)

  1. 집적 회로 메모리 장치에 있어서,
    적어도 하나의 접속 라인을 갖는 기판, 및
    상기 기판 상에 형성된 다수의 메모리 셀들을 포함하며,
    각 메모리 셀은,
    상기 적어도 하나의 접속 라인에 전기적으로 접속되는 하부 소스/드레인 영역, 상부 소스/드레인 영역, 및 상기 하부 소스/드레인 영역과 상기 상부 소스/드레인 영역 사이에서 수직으로 연장하는 적어도 하나의 채널 영역을 포함하는 셀 액세스 트랜지스터 필라,
    상기 필라의 상부 소스/드레인 영역의 상부 표면 상에 있고, 상부 표면 부분과 이에 매달린 수직 측벽 부분을 갖는 전도성 소스/드레인 층, 및
    상기 전도성 소스/드레인 층의 상부 표면 부분과 수직 측벽 부분을 따라 연장되는 부분을 갖고, 상기 전도성 소스/드레인 층 아래로 연장되는 부분을 갖는 기억 캐패시터를 포함하는, 집적 회로 메모리 장치.
  2. 제 1 항에 있어서,
    상기 기억 캐패시터는,
    상기 전도성 소스/드레인 층의 상부 표면 부분 및 수직 측벽 부분에 인접하고 이에 전기적으로 접속된 제 1 전극 층,
    상기 제 1 전극 층에 인접하는 유전체 층, 및
    상기 유전체 층에 인접하는 제 2 전극 층을 포함하는, 집적 회로 메모리 장치.
  3. 제 1 항에 있어서,
    상기 적어도 하나의 접속 라인은 적어도 하나의 도핑된 기판 영역을 포함하는, 집적 회로 메모리 장치.
  4. 제 3 항에 있어서,
    상기 적어도 하나의 도핑된 기판 영역에 간헐적으로 접속되어 그 유효 전기 저항을 낮추는 적어도 하나의 전도성 라인을 더 포함하는, 집적 회로 메모리 장치.
  5. 제 3 항에 있어서,
    상기 기판에 수직으로 인접하며 상기 필라에 측방향으로 인접하는 적어도 하나의 하부 유전체 층,
    상기 적어도 하나의 하부 유전체 층 위에 수직으로 이격되며 상기 필라에 측방향으로 인접하는 적어도 하나의 상부 유전체 층, 및
    적어도 하나의 게이트를 더 포함하고,
    상기 적어도 하나의 게이트는,
    상기 적어도 하나의 하부 유전체 층과 상기 적어도 하나의 상부 유전체 층 사이의 전도성 게이트 층, 및
    상기 전도성 게이트 층과 상기 필라 사이의 적어도 하나의 게이트 산화물 층을 포함하는, 집적 회로 메모리 장치.
  6. 집적 회로 메모리 장치에 있어서,
    적어도 하나의 접속 라인을 갖는 기판, 및
    상기 기판 상에 형성된 다수의 메모리 셀들을 포함하며,
    각 메모리 셀은,
    상기 적어도 하나의 접속 라인에 전기적으로 접속되는 하부 소스/드레인 영역, 상부 소스/드레인 영역, 상기 상부 소스/드레인 영역 위에 위치하는 전도성 소스/드레인 층, 상기 하부 소스/드레인 영역과 상기 상부 소스/드레인 영역 사이에 수직으로 연장하는 적어도 하나의 채널 영역을 포함하는 셀 액세스 트랜지스터 필라, 및
    상기 전도성 소스/드레인 층에 전기적으로 접속되고 상기 전도성 소스/드레인 층의 상부 표면 위에 위치하는 부분을 가지며 상기 전도성 소스/드레인 층 아래로 연장되는 부분을 갖는 기억 캐패시터를 포함하는, 집적 회로 메모리 장치.
  7. 제 6 항에 있어서,
    상기 기억 캐패시터는,
    상기 필라의 상기 전도성 소스/드레인 층의 상기 상부 표면에 인접하고 이에 전기적으로 접속되는 제 1 전극 층,
    상기 제 1 전극 층에 인접하는 유전체 층, 및
    상기 유전체 층에 인접하는 제 2 전극 층을 포함하는, 집적 회로 메모리 장치.
  8. 제 6 항에 있어서,
    상기 전도성 소스/드레인 층은 상부 표면 부분과 이에 매달린 수직 측벽 부분을 갖고,
    상기 기억 캐패시터는 상기 전도성 소스/드레인 층의 상부 표면 부분과 수직 측벽 부분을 따라 연장되어 상기 기억 캐패시터에 증가된 영역을 제공하는, 집적 회로 메모리 장치.
  9. 제 6 항에 있어서,
    상기 적어도 하나의 접속 라인은 적어도 하나의 도핑된 기판 영역을 포함하는, 집적 회로 메모리 장치.
  10. 제 6 항에 있어서,
    상기 기판에 수직으로 인접하고 상기 필라에 측방향으로 인접하는 적어도 하나의 하부 유전체 층,
    상기 적어도 하나의 하부 유전체 층 위에 수직으로 이격되고 상기 필라에 측방향으로 인접하는 적어도 하나의 상부 유전체 층, 및
    적어도 하나의 게이트를 더 포함하며,
    상기 적어도 하나의 게이트는,
    상기 적어도 하나의 하부 유전체 층과 상기 적어도 하나의 상부 유전체 층 사이의 전도성 게이트 층, 및
    상기 전도성 게이트 층과 상기 필라 사이의 적어도 하나의 게이트 산화물 층을 포함하는, 집적 회로 메모리 장치.
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