JP2001308203A - チャネルアクセストランジスタおよび積層型蓄積キャパシタを備えた垂直ｄｒａｍ装置および関連方法 - Google Patents
チャネルアクセストランジスタおよび積層型蓄積キャパシタを備えた垂直ｄｒａｍ装置および関連方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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-
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-
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Abstract
(57)【要約】
【課題】 適当な装置動作に対する十分な静電容量レベ
ルを維持しながら、比較的高密度な集積回路メモリ装置
を提供すること。 【解決手段】 集積回路メモリ装置は、少なくとも１つ
の接続線２３を内部に有する基板２２と、 基板２２上
に形成された複数のメモリセル２０と、を含む。各メモ
リセル２０は、接続線２３に電気的に接続された、セル
アクセストランジスタのための下部ソース／ドレイン領
域４２と、セルアクセストランジスタのための上部ソー
ス／ドレイン領域４４と、下部ソース／ドレイン領域４
２および上部ソース／ドレイン領域４４の間に垂直方向
に延在する少なくとも１つのチャネル領域４６と、から
なるピラー４０を含む。更に、各メモリセル２０は、垂
直方向に基板２２に隣接し横方向にピラー４０に隣接す
る、少なくとも１つの下部誘電体層と、垂直方向に少な
くとも１つの下部誘電体層の上方に間隔を空けて配置さ
れ、横方向にピラー４０に隣接する、少なくとも１つの
上部誘電体層と、を含む。
ルを維持しながら、比較的高密度な集積回路メモリ装置
を提供すること。 【解決手段】 集積回路メモリ装置は、少なくとも１つ
の接続線２３を内部に有する基板２２と、 基板２２上
に形成された複数のメモリセル２０と、を含む。各メモ
リセル２０は、接続線２３に電気的に接続された、セル
アクセストランジスタのための下部ソース／ドレイン領
域４２と、セルアクセストランジスタのための上部ソー
ス／ドレイン領域４４と、下部ソース／ドレイン領域４
２および上部ソース／ドレイン領域４４の間に垂直方向
に延在する少なくとも１つのチャネル領域４６と、から
なるピラー４０を含む。更に、各メモリセル２０は、垂
直方向に基板２２に隣接し横方向にピラー４０に隣接す
る、少なくとも１つの下部誘電体層と、垂直方向に少な
くとも１つの下部誘電体層の上方に間隔を空けて配置さ
れ、横方向にピラー４０に隣接する、少なくとも１つの
上部誘電体層と、を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、電子回路、特に集
積回路メモリ装置および関連する方法に関する。
積回路メモリ装置および関連する方法に関する。
【０００２】
【従来の技術】半導体集積回路の変らず続いている傾向
は、回路密度を増大させ、それによって所定の領域にお
いてより多くの回路を提供する、というものである。特
に、パーソナルコンピュータ等のメモリ集約的な装置に
よって、メモリ回路の密度を増大させる必要が更に高ま
ってきた。従って、ダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）等のメモリチップ上においてメモリセル
の数を増大させることにより、チップのサイズを増大さ
せることなくより大量のメモリを提供することが望まし
い。一般的なＤＲＡＭは、複数の記憶セルを含み、各セ
ルはアクセストランジスタと、アクセストランジスタに
接続された蓄積キャパシタとを含んでいる。
は、回路密度を増大させ、それによって所定の領域にお
いてより多くの回路を提供する、というものである。特
に、パーソナルコンピュータ等のメモリ集約的な装置に
よって、メモリ回路の密度を増大させる必要が更に高ま
ってきた。従って、ダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）等のメモリチップ上においてメモリセル
の数を増大させることにより、チップのサイズを増大さ
せることなくより大量のメモリを提供することが望まし
い。一般的なＤＲＡＭは、複数の記憶セルを含み、各セ
ルはアクセストランジスタと、アクセストランジスタに
接続された蓄積キャパシタとを含んでいる。
【０００３】ＤＲＡＭセルの密度を増大させる１つの手
法は、アクセストランジスタ上にキャパシタを垂直に積
層するというものである。その結果が水平面積は小さ
く、チップ上により多くのメモリセルを含むことができ
るメモリセルである。更に、例えば、「Ｍｅｔｈｏｄ
ｆｏｒ Ｆｏｒｍｉｎｇ Ｃｏｍｐａｃｔ Ｍｅｍｏｒ
ｙ Ｃｅｌｌ Ｕｓｉｎｇ Ｖｅｒｔｉｃａｌ Ｄｅｖ
ｉｃｅｓ」と題されたＭａに対する米国特許第５，８８
５，８６４号に開示されているように、垂直チャネルア
クセストランジスタを含む積層型構成を使用することに
より、各セルのサイズを低減することができる。
法は、アクセストランジスタ上にキャパシタを垂直に積
層するというものである。その結果が水平面積は小さ
く、チップ上により多くのメモリセルを含むことができ
るメモリセルである。更に、例えば、「Ｍｅｔｈｏｄ
ｆｏｒ Ｆｏｒｍｉｎｇ Ｃｏｍｐａｃｔ Ｍｅｍｏｒ
ｙ Ｃｅｌｌ Ｕｓｉｎｇ Ｖｅｒｔｉｃａｌ Ｄｅｖ
ｉｃｅｓ」と題されたＭａに対する米国特許第５，８８
５，８６４号に開示されているように、垂直チャネルア
クセストランジスタを含む積層型構成を使用することに
より、各セルのサイズを低減することができる。
【０００４】
【発明が解決しようとする課題】不都合なことに、メモ
リセルのための領域が低減されると、蓄積キャパシタに
利用可能な領域もまた低減する。従って、情報を正確に
格納するために利用可能な静電容量もまた低減する可能
性がある。上述したＭａに対する特許において、比較的
小さい領域に十分な静電容量を提供するために、円筒状
の積層型蓄積キャパシタが使用されている。不都合なこ
とに、かかる積層型円筒キャパシタと垂直チャネルトラ
ンジスタとは、非常に多くの製造上の欠点をもたらす可
能性がある。特に、垂直チャネルアクセストランジスタ
は、制御可能でかつ一貫したチャネルを提供する一方で
作成が困難である可能性がある。更に、円筒キャパシタ
構造もまた、比較的複雑であり、静電容量を増大させる
ために上方に規模を拡大することが困難である可能性が
ある。
リセルのための領域が低減されると、蓄積キャパシタに
利用可能な領域もまた低減する。従って、情報を正確に
格納するために利用可能な静電容量もまた低減する可能
性がある。上述したＭａに対する特許において、比較的
小さい領域に十分な静電容量を提供するために、円筒状
の積層型蓄積キャパシタが使用されている。不都合なこ
とに、かかる積層型円筒キャパシタと垂直チャネルトラ
ンジスタとは、非常に多くの製造上の欠点をもたらす可
能性がある。特に、垂直チャネルアクセストランジスタ
は、制御可能でかつ一貫したチャネルを提供する一方で
作成が困難である可能性がある。更に、円筒キャパシタ
構造もまた、比較的複雑であり、静電容量を増大させる
ために上方に規模を拡大することが困難である可能性が
ある。
【０００５】
【課題を解決するための手段】従って、上述した背景を
考慮すると、本発明の目的は、適当な装置動作に対する
十分な静電容量レベルを維持しながら、比較的高密度な
集積回路メモリ装置を提供することである。
考慮すると、本発明の目的は、適当な装置動作に対する
十分な静電容量レベルを維持しながら、比較的高密度な
集積回路メモリ装置を提供することである。
【０００６】本発明の更なる目的は、容易に製造するこ
とができるかかるメモリ装置を提供することである。
とができるかかるメモリ装置を提供することである。
【０００７】本発明のこれらおよび他の目的、特徴およ
び利点は、内部に少なくとも１つの接続線を有する基盤
と、基板上に複数のメモリセルが形成されている、集積
回路メモリ装置によって提供される。各メモリセルは、
エピタキシャルシリコンで形成される場合もあるピラー
を含む。ピラーは、セルアクセストランジスタのための
下部ソース／ドレイン領域を含み、それは基板の少なく
とも１つの接続線に電気的に接続されている。また、ピ
ラーは、セルアクセストランジスタのための上部ソース
／ドレイン領域と、下部ソース／ドレイン領域と上部ソ
ース／ドレイン領域との間に垂直方向に延在する少なく
とも１つのチャネル領域と、を含む。ピラーの形状は、
略円筒形または矩形であってよい。
び利点は、内部に少なくとも１つの接続線を有する基盤
と、基板上に複数のメモリセルが形成されている、集積
回路メモリ装置によって提供される。各メモリセルは、
エピタキシャルシリコンで形成される場合もあるピラー
を含む。ピラーは、セルアクセストランジスタのための
下部ソース／ドレイン領域を含み、それは基板の少なく
とも１つの接続線に電気的に接続されている。また、ピ
ラーは、セルアクセストランジスタのための上部ソース
／ドレイン領域と、下部ソース／ドレイン領域と上部ソ
ース／ドレイン領域との間に垂直方向に延在する少なく
とも１つのチャネル領域と、を含む。ピラーの形状は、
略円筒形または矩形であってよい。
【０００８】更に、各メモリセルは、垂直方向に基板に
隣接し横方向にピラーに隣接する、少なくとも１つの下
部誘電体層と、垂直方向に少なくとも１つの下部誘電体
層の上方に間隔を空けて配置され、横方向にピラーに隣
接する、少なくとも１つの上部誘電体層と、を含んでも
よい。また、下部および上部誘電体層の間に、セルアク
セストランジスタのチャネルのための少なくとも１つの
ゲートが設けられており、それら誘電体層の間の垂直方
向の間隔が、セルアクセストランジスタのゲート長を規
定する。垂直チャネルアクセストランジスタの構成によ
り、チャネルの長さの正確な制御が可能となる。各メモ
リセルには、セルアクセストランジスタの上部ソース／
ドレイン領域に隣接して蓄積キャパシタが設けられ、そ
れは電気的に上部ソース／ドレイン領域に接続される。
隣接し横方向にピラーに隣接する、少なくとも１つの下
部誘電体層と、垂直方向に少なくとも１つの下部誘電体
層の上方に間隔を空けて配置され、横方向にピラーに隣
接する、少なくとも１つの上部誘電体層と、を含んでも
よい。また、下部および上部誘電体層の間に、セルアク
セストランジスタのチャネルのための少なくとも１つの
ゲートが設けられており、それら誘電体層の間の垂直方
向の間隔が、セルアクセストランジスタのゲート長を規
定する。垂直チャネルアクセストランジスタの構成によ
り、チャネルの長さの正確な制御が可能となる。各メモ
リセルには、セルアクセストランジスタの上部ソース／
ドレイン領域に隣接して蓄積キャパシタが設けられ、そ
れは電気的に上部ソース／ドレイン領域に接続される。
【０００９】ピラーの上部ソース／ドレイン領域と蓄積
キャパシタとの間には、導電性ソース／ドレイン層が形
成されてよい。導電性ソース／ドレイン層は、上面部と
そこから下方に形成された垂直側壁部とを有している。
本発明の有利な特徴は、蓄積キャパシタが上面部に隣接
しかつ導電性ソース／ドレイン層の垂直側壁部に隣接し
て延在することができるため、蓄積キャパシタの領域が
増大する、ということである。導電性ソース／ドレイン
層は、垂直側壁が比較的大きく作成することができるも
のであるため、比較的高静電容量を提供するために垂直
方向に比較的容易に延在させることが可能である。これ
は、各セルの水平領域の規模が低減されてもそのように
なる。
キャパシタとの間には、導電性ソース／ドレイン層が形
成されてよい。導電性ソース／ドレイン層は、上面部と
そこから下方に形成された垂直側壁部とを有している。
本発明の有利な特徴は、蓄積キャパシタが上面部に隣接
しかつ導電性ソース／ドレイン層の垂直側壁部に隣接し
て延在することができるため、蓄積キャパシタの領域が
増大する、ということである。導電性ソース／ドレイン
層は、垂直側壁が比較的大きく作成することができるも
のであるため、比較的高静電容量を提供するために垂直
方向に比較的容易に延在させることが可能である。これ
は、各セルの水平領域の規模が低減されてもそのように
なる。
【００１０】導電性ソース／ドレイン層の垂直側壁部に
隣接して、少なくとも１つの誘電体スペーサが提供され
てよい。蓄積キャパシタは、ピラーの上部ソース／ドレ
イン領域に隣接しピラーが電気的に接続されている第１
の電極層と、第１の電極層に隣接する誘電体層と、誘電
体層に隣接する第２の電極層と、を備えてよい。
隣接して、少なくとも１つの誘電体スペーサが提供され
てよい。蓄積キャパシタは、ピラーの上部ソース／ドレ
イン領域に隣接しピラーが電気的に接続されている第１
の電極層と、第１の電極層に隣接する誘電体層と、誘電
体層に隣接する第２の電極層と、を備えてよい。
【００１１】本発明の他の有利な特徴では、少なくとも
１つの接続線に、少なくとも１つの導電線が好ましくは
間欠的に接続されてよい。接続線は、ドープされた基板
領域によって提供されてよく、ストラッピングは金属で
あってよく、それによりドープされた基板領域の実行電
気抵抗が低減される。
１つの接続線に、少なくとも１つの導電線が好ましくは
間欠的に接続されてよい。接続線は、ドープされた基板
領域によって提供されてよく、ストラッピングは金属で
あってよく、それによりドープされた基板領域の実行電
気抵抗が低減される。
【００１２】本発明の方法の態様は、集積回路メモリ装
置を作成する方法である。本方法は、基板内に少なくと
も１つの接続線を形成することと、接続線上にピラーを
形成することと、を含む。ピラーは、少なくとも１つの
接続線に電気的に接続されたセルアクセストランジスタ
のための下部ソース／ドレイン領域と、セルアクセスト
ランジスタのための上部ソース／ドレイン領域と、下部
ソース／ドレイン領域および上部ソース／ドレイン領域
の間に垂直方向に延在する少なくとも１つのチャネル領
域と、を含む。更に、本方法は、垂直方向に基板に隣接
し横方向にピラーに隣接する少なくとも１つの下部誘電
体層を形成することと、垂直方向に少なくとも１つの下
部誘電体層の上方に間隔を空けて配置され、横方向にピ
ラーに隣接する、少なくとも１つの上部誘電体層を形成
することと、を含む。また、下部および上部誘電体層の
間に、セルアクセストランジスタの少なくとも１つのチ
ャネルのために少なくとも１つのゲートが形成され、下
部および上部誘電体層の間の垂直方向の間隔が、セルア
クセストランジスタのゲート長を規定する。更に、セル
アクセストランジスタの上部ソース／ドレイン領域に隣
接しかつそれに電気的に接続されるキャパシタが形成さ
れる。
置を作成する方法である。本方法は、基板内に少なくと
も１つの接続線を形成することと、接続線上にピラーを
形成することと、を含む。ピラーは、少なくとも１つの
接続線に電気的に接続されたセルアクセストランジスタ
のための下部ソース／ドレイン領域と、セルアクセスト
ランジスタのための上部ソース／ドレイン領域と、下部
ソース／ドレイン領域および上部ソース／ドレイン領域
の間に垂直方向に延在する少なくとも１つのチャネル領
域と、を含む。更に、本方法は、垂直方向に基板に隣接
し横方向にピラーに隣接する少なくとも１つの下部誘電
体層を形成することと、垂直方向に少なくとも１つの下
部誘電体層の上方に間隔を空けて配置され、横方向にピ
ラーに隣接する、少なくとも１つの上部誘電体層を形成
することと、を含む。また、下部および上部誘電体層の
間に、セルアクセストランジスタの少なくとも１つのチ
ャネルのために少なくとも１つのゲートが形成され、下
部および上部誘電体層の間の垂直方向の間隔が、セルア
クセストランジスタのゲート長を規定する。更に、セル
アクセストランジスタの上部ソース／ドレイン領域に隣
接しかつそれに電気的に接続されるキャパシタが形成さ
れる。
【００１３】
【発明の実施の形態】ここで、本発明の好ましい実施の
形態を示す添付の図面を参照して、以下本発明について
より完全に説明する。しかしながら、本発明は、他の多
くの形態で具体化されてよく、本明細書で示されている
実施の形態に限定されるものとして解釈されるべきでは
ない。むしろ、これら実施の形態は、本開示が完全とな
るように、かつ発明の範囲を当業者に完全に伝えるよう
に、提供される。同様の数字は全体を通して同様の要素
を参照し、代替的な実施の形態における同様の要素を示
すために、プライムおよびダブルプライム記号が使用さ
れている。
形態を示す添付の図面を参照して、以下本発明について
より完全に説明する。しかしながら、本発明は、他の多
くの形態で具体化されてよく、本明細書で示されている
実施の形態に限定されるものとして解釈されるべきでは
ない。むしろ、これら実施の形態は、本開示が完全とな
るように、かつ発明の範囲を当業者に完全に伝えるよう
に、提供される。同様の数字は全体を通して同様の要素
を参照し、代替的な実施の形態における同様の要素を示
すために、プライムおよびダブルプライム記号が使用さ
れている。
【００１４】図１を参照して、まず本発明による集積回
路メモリ装置のメモリセル２０について説明する。メモ
リセル２０は、内部に少なくとも１つの接続線２３を有
する半導体基板２２を含む。ピラー４０は、少なくとも
１つの接続線２３に電気的に接続された下部ソース／ド
レイン領域４２と、上部ソース／ドレイン領域４４と、
下部ソースドレイン領域４２および上部ソース／ドレイ
ン領域４４の間に垂直方向に延在する少なくとも１つの
チャネル領域４６と、を有する。導電性ソース／ドレイ
ン層４８が、ピラー４０の上部ソース／ドレイン領域４
４に垂直方向に隣接している。導電性ソース／ドレイン
層４８は、上面部とそこから下方に形成された垂直側壁
部とを有しており、上面と垂直側壁部とに隣接して、少
なくとも１つの誘電体スペーサ５０が形成されている。
路メモリ装置のメモリセル２０について説明する。メモ
リセル２０は、内部に少なくとも１つの接続線２３を有
する半導体基板２２を含む。ピラー４０は、少なくとも
１つの接続線２３に電気的に接続された下部ソース／ド
レイン領域４２と、上部ソース／ドレイン領域４４と、
下部ソースドレイン領域４２および上部ソース／ドレイ
ン領域４４の間に垂直方向に延在する少なくとも１つの
チャネル領域４６と、を有する。導電性ソース／ドレイ
ン層４８が、ピラー４０の上部ソース／ドレイン領域４
４に垂直方向に隣接している。導電性ソース／ドレイン
層４８は、上面部とそこから下方に形成された垂直側壁
部とを有しており、上面と垂直側壁部とに隣接して、少
なくとも１つの誘電体スペーサ５０が形成されている。
【００１５】少なくとも１つの下部誘電体層には、例示
的に、第１の酸化物層２４と第１の酸化物層２４上の第
２の酸化物層２６と第２の酸化物層２６上の窒化珪素層
２８とが積層されている。少なくとも１つの下部誘電体
層は、垂直方向に基板２２に隣接し、横方向にピラー４
０に隣接している。少なくとも１つの上部誘電体層に
は、例示的に、第１の窒化珪素層５５と第１の窒化珪素
層５５上の酸化物層３６と酸化物層３６上の第２の窒化
珪素層３８とが積層されている。少なくとも１つの上部
誘電体層は、垂直方向に少なくとも１つの下部誘電体層
の上方にあり、横方向にピラー４０に隣接している。
的に、第１の酸化物層２４と第１の酸化物層２４上の第
２の酸化物層２６と第２の酸化物層２６上の窒化珪素層
２８とが積層されている。少なくとも１つの下部誘電体
層は、垂直方向に基板２２に隣接し、横方向にピラー４
０に隣接している。少なくとも１つの上部誘電体層に
は、例示的に、第１の窒化珪素層５５と第１の窒化珪素
層５５上の酸化物層３６と酸化物層３６上の第２の窒化
珪素層３８とが積層されている。少なくとも１つの上部
誘電体層は、垂直方向に少なくとも１つの下部誘電体層
の上方にあり、横方向にピラー４０に隣接している。
【００１６】少なくとも１つの下部誘電体層と少なくと
も１つの上部誘電体層との間に、少なくとも１つのゲー
トが配置されており、それは例示的に、導電性ゲート層
５２と、その導電性ゲート層５２とピラー４０の隣接部
分との間のゲート酸化物層５１と、を含む。
も１つの上部誘電体層との間に、少なくとも１つのゲー
トが配置されており、それは例示的に、導電性ゲート層
５２と、その導電性ゲート層５２とピラー４０の隣接部
分との間のゲート酸化物層５１と、を含む。
【００１７】なお、上記構造はメモリセル２０のための
セルアクセストランジスタを形成するということが理解
されよう。このセルアクセストランジスタは、本発明の
譲受人に譲渡され、引用をもってその開示内容すべてが
本明細書内に包含されたものとする「Ｐｒｏｃｅｓｓ
ｆｏｒ Ｆａｂｒｉｃａｔｉｎｇ ＶｅｒｔｉｃａｌＴ
ｒａｎｓｉｓｔｏｒｓ」と題されたＨｅｒｇｅｎｒｏｔ
ｈｅｒ等に対する米国特許第６，０２７，９７５号に開
示されている、垂直金属酸化膜半導体電界効果トランジ
スタ（ＭＯＳＦＥＴ）と同様である。セルアクセストラ
ンジスタの構造およびその製作については後述する。し
かしながら、この垂直ＭＯＳＦＥＴおよびその製作に関
する更なる詳細は、言及した特許に見ることができる。
当然ながら、当業者には、本発明が、米国特許第６，０
２７，９７５号に開示されている垂直ＭＯＳＦＥＴの他
の実施の形態を包含してよく、本明細書に述べられてい
る１つの実施の形態に限定されるものではない、という
ことが認められよう。
セルアクセストランジスタを形成するということが理解
されよう。このセルアクセストランジスタは、本発明の
譲受人に譲渡され、引用をもってその開示内容すべてが
本明細書内に包含されたものとする「Ｐｒｏｃｅｓｓ
ｆｏｒ Ｆａｂｒｉｃａｔｉｎｇ ＶｅｒｔｉｃａｌＴ
ｒａｎｓｉｓｔｏｒｓ」と題されたＨｅｒｇｅｎｒｏｔ
ｈｅｒ等に対する米国特許第６，０２７，９７５号に開
示されている、垂直金属酸化膜半導体電界効果トランジ
スタ（ＭＯＳＦＥＴ）と同様である。セルアクセストラ
ンジスタの構造およびその製作については後述する。し
かしながら、この垂直ＭＯＳＦＥＴおよびその製作に関
する更なる詳細は、言及した特許に見ることができる。
当然ながら、当業者には、本発明が、米国特許第６，０
２７，９７５号に開示されている垂直ＭＯＳＦＥＴの他
の実施の形態を包含してよく、本明細書に述べられてい
る１つの実施の形態に限定されるものではない、という
ことが認められよう。
【００１８】また、メモリセル２０は、セルアクセスト
ランジスタの上部ソース／ドレイン領域４４に隣接する
蓄積キャパシタを含み、セルアクセストランジスタはそ
の蓄積キャパシタに電気的に接続されている。蓄積キャ
パシタは、上部ソース／ドレイン領域４４に隣接する第
１の電極層５６を含み、それは、導電性ソース／ドレイ
ン層４８によって電気的に上部ソース／ドレイン領域４
４に接続されている。誘電体層５８は、第１の電極層５
６に隣接しており、第２の電極層６０は、その誘電体層
５８に隣接している。この配置により、蓄積キャパシタ
が垂直に延在することによって領域が拡大する。
ランジスタの上部ソース／ドレイン領域４４に隣接する
蓄積キャパシタを含み、セルアクセストランジスタはそ
の蓄積キャパシタに電気的に接続されている。蓄積キャ
パシタは、上部ソース／ドレイン領域４４に隣接する第
１の電極層５６を含み、それは、導電性ソース／ドレイ
ン層４８によって電気的に上部ソース／ドレイン領域４
４に接続されている。誘電体層５８は、第１の電極層５
６に隣接しており、第２の電極層６０は、その誘電体層
５８に隣接している。この配置により、蓄積キャパシタ
が垂直に延在することによって領域が拡大する。
【００１９】メモリセル２０の製作について、図２ない
し図９を参照して説明する。図２に示すように、半導体
基板２２の一部が変性的にドープされることにより、メ
モリセル２０のための少なくとも１つの接続線２３がそ
の中に形成される。ドーピングは、当業者には容易に認
められるように、イオン注入または他のドーピング技術
によって行われてよい。
し図９を参照して説明する。図２に示すように、半導体
基板２２の一部が変性的にドープされることにより、メ
モリセル２０のための少なくとも１つの接続線２３がそ
の中に形成される。ドーピングは、当業者には容易に認
められるように、イオン注入または他のドーピング技術
によって行われてよい。
【００２０】図３に示すように、当業者には認められる
ような従来の技術を用いて、基板２２および接続線２３
上に第１の酸化物層２４が形成されてよい。そして、例
示として、例えば、第１の酸化物層２４の上部に第２の
酸化物層２６を堆積した後、第２の酸化物層２６上に窒
化珪素層２８を堆積または形成することにより、少なく
とも１つの下部誘電体層２５が形成される。窒化珪素層
２８上には犠牲ゲート層３０が形成されてよい。犠牲ゲ
ート層３０は、好ましくは酸化物層である。
ような従来の技術を用いて、基板２２および接続線２３
上に第１の酸化物層２４が形成されてよい。そして、例
示として、例えば、第１の酸化物層２４の上部に第２の
酸化物層２６を堆積した後、第２の酸化物層２６上に窒
化珪素層２８を堆積または形成することにより、少なく
とも１つの下部誘電体層２５が形成される。窒化珪素層
２８上には犠牲ゲート層３０が形成されてよい。犠牲ゲ
ート層３０は、好ましくは酸化物層である。
【００２１】その後、例示として、例えば、犠牲ゲート
層３０上に第１の窒化珪素層３４、第１の窒化珪素層３
４上に酸化物層３６、および酸化物層３６上に第２の窒
化珪素層３８を堆積または形成することにより、少なく
とも１つの上部誘電体層３２が形成される。次に、図４
に示されているように、窒化珪素層３８で開始し下方の
接続線２３まで達するよう、窓３９がエッチングされ
る。当業者には理解されるように、窓３９は、従来のリ
ソグラフィック技術を用いて形成されてよい。そして、
図５に示すように、窓３９内にエピタキシャルシリコン
等の単結晶半導体材料からなるピラー４０が形成され
る。その後、ピラー４０は、破線で示される、下部およ
び上部ソース／ドレイン領域４２，４４それぞれとチャ
ネル領域４６とを規定するようにドープされる。ドーピ
ングについては、Ｈｅｒｇｅｎｒｏｔｈｅｒ等に対する
上述した特許に更に述べられている。
層３０上に第１の窒化珪素層３４、第１の窒化珪素層３
４上に酸化物層３６、および酸化物層３６上に第２の窒
化珪素層３８を堆積または形成することにより、少なく
とも１つの上部誘電体層３２が形成される。次に、図４
に示されているように、窒化珪素層３８で開始し下方の
接続線２３まで達するよう、窓３９がエッチングされ
る。当業者には理解されるように、窓３９は、従来のリ
ソグラフィック技術を用いて形成されてよい。そして、
図５に示すように、窓３９内にエピタキシャルシリコン
等の単結晶半導体材料からなるピラー４０が形成され
る。その後、ピラー４０は、破線で示される、下部およ
び上部ソース／ドレイン領域４２，４４それぞれとチャ
ネル領域４６とを規定するようにドープされる。ドーピ
ングについては、Ｈｅｒｇｅｎｒｏｔｈｅｒ等に対する
上述した特許に更に述べられている。
【００２２】図６に示すように、窒化珪素層３８および
上部ソース／ドレイン領域４４の上部に、導電性ソース
／ドレイン層４８が形成される。導電性ソース／ドレイ
ン層４８は、本技術分野で周知のポリシリコンもしくは
他の適切な材料から形成されてよい。そして、図７に示
すように、ピラー４０の両側に、導電性ソース／ドレイ
ン層４８、窒化珪素層３８および酸化物層３６がパター
ニングされる。パターニングは、従来からのリソグラフ
ィック技術によって行われる。
上部ソース／ドレイン領域４４の上部に、導電性ソース
／ドレイン層４８が形成される。導電性ソース／ドレイ
ン層４８は、本技術分野で周知のポリシリコンもしくは
他の適切な材料から形成されてよい。そして、図７に示
すように、ピラー４０の両側に、導電性ソース／ドレイ
ン層４８、窒化珪素層３８および酸化物層３６がパター
ニングされる。パターニングは、従来からのリソグラフ
ィック技術によって行われる。
【００２３】次に、誘電体スペーサを提供する誘電体層
５０が形成される。誘電体スペーサ５０もまた、窒化珪
素であってよい。ドライプラズマエッチ等の異方性エッ
チング液を使用して、誘電体層５０および窒化珪素層３
４の一部が除去され、それによって犠牲ゲート層３０が
露出される。犠牲ゲート３０はその後、図８に示すよう
に除去することができる。この犠牲ゲート層３０は、例
えばウェットエッチング（例えば、水性フッ化水素酸）
もしくは等方ドライエッチング（例えば、無水フッ化水
素酸）等の、エッチングによって除去される。
５０が形成される。誘電体スペーサ５０もまた、窒化珪
素であってよい。ドライプラズマエッチ等の異方性エッ
チング液を使用して、誘電体層５０および窒化珪素層３
４の一部が除去され、それによって犠牲ゲート層３０が
露出される。犠牲ゲート３０はその後、図８に示すよう
に除去することができる。この犠牲ゲート層３０は、例
えばウェットエッチング（例えば、水性フッ化水素酸）
もしくは等方ドライエッチング（例えば、無水フッ化水
素酸）等の、エッチングによって除去される。
【００２４】その後、図９に示すように、犠牲ゲート層
３０が以前占めていた空間において、ピラー４０の周囲
にゲート酸化物層５１が形成される。当然ながら、１つ
のゲート酸化物層５１の代りに、ピラー４０に隣接して
別々のゲート酸化物層を形成することも可能である。そ
して、ゲート酸化物層５１に隣接し、かつ犠牲ゲート層
３０が以前占めていた空間に、導電性ゲート層５２が形
成される。ここでもまた、１つの導電性ゲート層５２の
代りに別々の導電性ゲート層を形成することも可能であ
る。
３０が以前占めていた空間において、ピラー４０の周囲
にゲート酸化物層５１が形成される。当然ながら、１つ
のゲート酸化物層５１の代りに、ピラー４０に隣接して
別々のゲート酸化物層を形成することも可能である。そ
して、ゲート酸化物層５１に隣接し、かつ犠牲ゲート層
３０が以前占めていた空間に、導電性ゲート層５２が形
成される。ここでもまた、１つの導電性ゲート層５２の
代りに別々の導電性ゲート層を形成することも可能であ
る。
【００２５】次に、導電性ゲート層５２の上部に、図１
に示すように窒化珪素層５５が誘電体スペーサ５０に接
触するよう付加されてよい。その後、誘電体スペーサ５
０および窒化珪素層５５の上に第１の電極層５６を堆積
することにより、メモリセル２０の蓄積キャパシタが形
成される。そして、第１の電極層５６上に誘電体層５８
が形成され、誘電体層５８上に第２の電極層６０が形成
されることにより、蓄積キャパシタが完成する。図１
は、第１および第２の電極層５６，６０が金属であるこ
とを示しているが、当業者に周知の他の適切な導電性材
料でも十分である。
に示すように窒化珪素層５５が誘電体スペーサ５０に接
触するよう付加されてよい。その後、誘電体スペーサ５
０および窒化珪素層５５の上に第１の電極層５６を堆積
することにより、メモリセル２０の蓄積キャパシタが形
成される。そして、第１の電極層５６上に誘電体層５８
が形成され、誘電体層５８上に第２の電極層６０が形成
されることにより、蓄積キャパシタが完成する。図１
は、第１および第２の電極層５６，６０が金属であるこ
とを示しているが、当業者に周知の他の適切な導電性材
料でも十分である。
【００２６】誘電体スペーサ５０は、導電性ソース／ド
レイン層４８の上面に向かってテーパ状になるよう、そ
の上端部が概して丸み付けされていることが望ましい。
従って、誘電体スペーサ５０により、その上に形成され
る第１の電極層５６に平滑な弧が提供され、また蓄積キ
ャパシタのための領域が増大する。また、誘電体スペー
サ５０は蓄電キャパシタにおいて鋭角が形成されるのを
防止するため、蓄電キャパシタが電流漏れを起こさない
ようにする。しかし、誘電体スペーサ５０は、導電性ソ
ース／ドレイン層４８の上面に向かって、かつ窒化珪素
層５５の上部に、完全に延在する必要はない。更に、１
つの誘電体スペーサ５０の代りに別個の誘電体スペーサ
を形成することも可能である。
レイン層４８の上面に向かってテーパ状になるよう、そ
の上端部が概して丸み付けされていることが望ましい。
従って、誘電体スペーサ５０により、その上に形成され
る第１の電極層５６に平滑な弧が提供され、また蓄積キ
ャパシタのための領域が増大する。また、誘電体スペー
サ５０は蓄電キャパシタにおいて鋭角が形成されるのを
防止するため、蓄電キャパシタが電流漏れを起こさない
ようにする。しかし、誘電体スペーサ５０は、導電性ソ
ース／ドレイン層４８の上面に向かって、かつ窒化珪素
層５５の上部に、完全に延在する必要はない。更に、１
つの誘電体スペーサ５０の代りに別個の誘電体スペーサ
を形成することも可能である。
【００２７】蓄積キャパシタの静電容量は、導電性ソー
ス／ドレイン層４８の高さを増大するかまたは低減する
ことによって調整することができる。図１０に、メモリ
セル２０’の代替的な実施の形態を示す。導電性ソース
／ドレイン層４８’は、垂直方向に延在されており、そ
の結果第１および第２の電極層５６’、６０’および蓄
積キャパシタの誘電体層５８’が対応して延在してい
る。かかる垂直方向の延在は、比較的容易に形成するこ
とができ、メモリセル２０’の蓄積キャパシタに対し比
較的高い静電容量を提供する。メモリセル２０’の他の
要素は、上述したものと同様であり、ここではこれ以上
説明の必要はない。
ス／ドレイン層４８の高さを増大するかまたは低減する
ことによって調整することができる。図１０に、メモリ
セル２０’の代替的な実施の形態を示す。導電性ソース
／ドレイン層４８’は、垂直方向に延在されており、そ
の結果第１および第２の電極層５６’、６０’および蓄
積キャパシタの誘電体層５８’が対応して延在してい
る。かかる垂直方向の延在は、比較的容易に形成するこ
とができ、メモリセル２０’の蓄積キャパシタに対し比
較的高い静電容量を提供する。メモリセル２０’の他の
要素は、上述したものと同様であり、ここではこれ以上
説明の必要はない。
【００２８】窓３９の形状、およびそれに従ってピラー
４０の形状は、図１１に示すように、略円筒状であって
もよい。代替的な実施の形態では、図１２に示すよう
に、ピラー４０”は略矩形状に形成することも可能であ
る。しかしながら、当業者は、ピラー４０，４０”に
は、他の形状もまた可能であるということを認めるであ
ろう。
４０の形状は、図１１に示すように、略円筒状であって
もよい。代替的な実施の形態では、図１２に示すよう
に、ピラー４０”は略矩形状に形成することも可能であ
る。しかしながら、当業者は、ピラー４０，４０”に
は、他の形状もまた可能であるということを認めるであ
ろう。
【００２９】本発明によるメモリ装置７０を図１３に示
す。メモリ装置７０は、メモリ装置の接続線２３上に形
成された複数のメモリセル２０を含み、それによりメモ
リアレイが規定されている。接続線２３に間欠的に導電
線７４が接続されることにより、その実効抵抗率が低減
される。導電線７４は金属であってよいが、他の適切な
導電性材料でも十分である。
す。メモリ装置７０は、メモリ装置の接続線２３上に形
成された複数のメモリセル２０を含み、それによりメモ
リアレイが規定されている。接続線２３に間欠的に導電
線７４が接続されることにより、その実効抵抗率が低減
される。導電線７４は金属であってよいが、他の適切な
導電性材料でも十分である。
【００３０】当業者は、上述した説明および関連する図
面において示されている教示の利点を知れば、本発明の
多くの変更態様および他の実施の形態を思い付くであろ
う。従って、本発明は、開示された特定の実施の形態に
限定されるものではなく、変更態様および実施の形態は
添付の特許請求の範囲内に含まれることが意図されてい
る、ということが理解されなければならない。
面において示されている教示の利点を知れば、本発明の
多くの変更態様および他の実施の形態を思い付くであろ
う。従って、本発明は、開示された特定の実施の形態に
限定されるものではなく、変更態様および実施の形態は
添付の特許請求の範囲内に含まれることが意図されてい
る、ということが理解されなければならない。
【図１】本発明によるメモリセルの断面図である。
【図２】図１のメモリセルの基板における接続線の形成
を示す断面図である。
を示す断面図である。
【図３】犠牲ゲート層と共に図１のメモリセルの上部お
よび下部誘電体層の形成を示す断面図である。
よび下部誘電体層の形成を示す断面図である。
【図４】図３の誘電体層における窓の形成を示す断面図
である。
である。
【図５】図１のメモリセルのピラーの形成を示す断面図
である。
である。
【図６】図１のメモリセルの導電性ソース／ドレイン層
の形成を示す断面図である。
の形成を示す断面図である。
【図７】上部誘電体層および導電性ソース／ドレイン層
のパターニングと図１のメモリセルの誘電体スペーサの
形成とを示す断面図である。
のパターニングと図１のメモリセルの誘電体スペーサの
形成とを示す断面図である。
【図８】図３ないし図７に示す犠牲ゲート層の除去を示
す断面図である。
す断面図である。
【図９】図１のメモリセルのゲート酸化物および導電性
ゲート層の形成を示す断面図である。
ゲート層の形成を示す断面図である。
【図１０】図１のメモリセルの代替的な実施の形態の断
面図である。
面図である。
【図１１】犠牲ゲート層の除去後に現れる略円筒状ピラ
ーを有する図１のメモリセルの横断立面図である。
ーを有する図１のメモリセルの横断立面図である。
【図１２】犠牲ゲート層の除去後に現れる略矩形状ピラ
ーを有する図１のメモリセルの代替的な実施の形態の横
断立面図である。
ーを有する図１のメモリセルの代替的な実施の形態の横
断立面図である。
【図１３】本発明によるメモリセルを含むメモリ装置の
断面図である。
断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 セウングムー チョイ アメリカ合衆国 32835 フロリダ，オー ランド，セイント ギリス プレイス 7927 Ｆターム(参考） 5F083 AD06 AD21 GA09 GA27 JA19 PR03 PR05 PR06 PR10 PR25 PR29
Claims (37)
- 【請求項１】 集積回路メモリ装置であって、 少なくとも１つの接続線を内部に有する基板と、 該基板上に形成された複数のメモリセルと、を具備し、 各メモリセルは、 前記少なくとも１つの接続線に電気的に接続された、セ
ルアクセストランジスタのための下部ソース／ドレイン
領域と、該セルアクセストランジスタのための上部ソー
ス／ドレイン領域と、該下部ソース／ドレイン領域と該
上部ソース／ドレイン領域との間に垂直方向に延在する
少なくとも１つのチャネル領域と、を備えたピラーと、 垂直方向に前記基板に隣接し横方向に前記ピラーに隣接
する、少なくとも１つの下部誘電体層と、 垂直方向に該少なくとも１つの下部誘電体層の上方に間
隔を空けて配置され、横方向に前記ピラーに隣接する、
少なくとも１つの上部誘電体層と、 前記セルアクセストランジスタのゲート長を規定する、
前記下部の少なくとも１つの誘電体層と前記上部の少な
くとも１つの誘電体層との間の、該セルアクセストラン
ジスタの前記少なくとも１つのチャネルのための、少な
くとも１つのゲートと、 該セルアクセストランジスタの前記上部ソース／ドレイ
ン領域に隣接し、それに電気的に接続されている、蓄積
キャパシタと、を備えていることを特徴とする集積回路
メモリ装置。 - 【請求項２】 前記蓄積キャパシタは、 前記ピラーの前記上部ソース／ドレイン領域に隣接し、
それに電気的に接続されている、第１の電極層と、 該第１の電極層に隣接する誘電体層と、 該誘電体層に隣接する第２の電極層と、を含む請求項１
記載の集積回路メモリ装置。 - 【請求項３】 前記ピラーの前記上部ソース／ドレイン
領域と前記蓄積キャパシタとの間に導電性ソース／ドレ
イン層を更に具備することを特徴とする請求項１記載の
集積回路メモリ装置。 - 【請求項４】 前記導電性ソース／ドレイン層は、上面
部とそこから下方に形成された垂直側壁部とを有し、前
記蓄積キャパシタは、該蓄積キャパシタのための領域を
増大するよう該導電性ソース／ドレイン層の該上面部お
よび垂直側壁部に隣接して延在する請求項３記載の集積
回路メモリ装置。 - 【請求項５】 前記導電性ソース／ドレイン層の前記垂
直側壁部に隣接する少なくとも１つの誘電体スペーサを
更に具備することを特徴とする請求項４記載の集積回路
メモリ装置。 - 【請求項６】 前記導電性ソース／ドレイン層はポリシ
リコンを含む請求項３記載の集積回路メモリ装置。 - 【請求項７】 前記少なくとも１つの接続線は、少なく
とも１つのドープされた基板領域からなる請求項１記載
の集積回路メモリ装置。 - 【請求項８】 前記少なくとも１つのドープされた基板
領域に間欠的に接続されることによりその実効電気抵抗
を低減する少なくとも１つの導電線を更に具備すること
を特徴とする請求項７記載の集積回路メモリ装置。 - 【請求項９】 前記ピラーは単結晶半導体材料を含む請
求項１記載の集積回路メモリ装置。 - 【請求項１０】 前記基板は珪素を含み、前記ピラーは
エピタキシャルシリコンを含む請求項１記載の集積回路
メモリ装置。 - 【請求項１１】 前記少なくとも１つのゲートは、 前記少なくとも１つの下部誘電体層と前記少なくとも１
つの上部誘電体層との間の導電性ゲート層と、 前記導電性ゲート層と前記ピラーの隣接する部分との間
の少なくとも１つのゲート酸化物層と、 を含む請求項１記載の集積回路メモリ装置。 - 【請求項１２】 前記少なくとも１つのゲートは、前記
ピラーの対向する両側に隣接する１対のゲートを含む請
求項１記載の集積回路メモリ装置。 - 【請求項１３】 前記少なくとも１つの下部誘電体層
は、前記基板上の酸化物層と該酸化物層上の窒化層とを
含む請求項１記載の集積回路メモリ装置。 - 【請求項１４】 前記少なくとも１つの上部誘電体層
は、前記少なくとも１つのゲート上の酸化物層と該酸化
物層上の窒化物層とを含む請求項１記載の集積回路メモ
リ装置。 - 【請求項１５】 前記ピラーは略円筒形状である請求項
１記載の集積回路メモリ装置。 - 【請求項１６】 前記ピラーは略矩形状である請求項１
記載の集積回路メモリ装置。 - 【請求項１７】 集積回路メモリ装置であって、 少なくとも１つの接続線を内部に有する基板と、 該基板上に形成された複数のメモリセルと、を具備し、 各メモリセルは、 前記少なくとも１つの接続線に電気的に接続された、セ
ルアクセストランジスタのための下部ソース／ドレイン
領域と、該セルアクセストランジスタのための上部ソー
ス／ドレイン領域と、該下部ソース／ドレイン領域と該
上部ソース／ドレイン領域との間に垂直方向に延在する
少なくとも１つのチャネル領域と、を備えたピラーと、 垂直方向に前記基板に隣接し横方向に前記ピラーに隣接
する、少なくとも１つの下部誘電体層と、 垂直方向に該少なくとも１つの下部誘電体層の上方に間
隔を空けて配置され、横方向に前記ピラーに隣接する、
少なくとも１つの上部誘電体層と、 前記下部の少なくとも１つの誘電体層と前記上部の少な
くとも１つの誘電体層との間の前記セルアクセストラン
ジスタの前記少なくとも１つのチャネルのための少なく
とも１つのゲートと、 前記ピラーの前記上部ソース／ドレイン領域上の、上面
部とそこから下方に形成された垂直側壁部とを有する、
導電性ソース／ドレイン層と、 該導電性ソース／ドレイン層の該上面部および該垂直側
壁部に隣接して延在する蓄積キャパシタと、を具備する
ことを特徴とする集積回路メモリ装置。 - 【請求項１８】 前記蓄積キャパシタは、 前記導電性ソース／ドレイン層の前記上面部および垂直
側壁部に隣接し、それに電気的に接続されている、第１
の電極層と、 該第１の電極層に隣接する誘電体層と、 該誘電体層に隣接する第２の電極層と、を含む請求項１
７記載の集積回路メモリ装置。 - 【請求項１９】 前記導電性ソース／ドレイン層の前記
垂直側壁部に隣接する少なくとも１つの誘電体スペーサ
を更に具備することを特徴とする請求項１７記載の集積
回路メモリ装置。 - 【請求項２０】 前記導電性ソース／ドレイン層はポリ
シリコンを含む請求項１７記載の集積回路メモリ装置。 - 【請求項２１】 前記少なくとも１つの接続線は、少な
くとも１つのドープされた基板領域からなる請求項１７
記載の集積回路メモリ装置。 - 【請求項２２】 前記少なくとも１つのドープされた基
板領域に間欠的に接続されることによりその実効電気抵
抗を低減する少なくとも１つの導電線を更に具備するこ
とを特徴とする請求項１７記載の集積回路メモリ装置。 - 【請求項２３】 前記ピラーは単結晶半導体材料を含む
請求項１７記載の集積回路メモリ装置。 - 【請求項２４】 前記ピラーはエピタキシャルシリコン
を含む請求項１７記載の集積回路メモリ装置。 - 【請求項２５】 前記少なくとも１つのゲートは、 前記少なくとも１つの下部誘電体層と前記少なくとも１
つの上部誘電体層との間の導電性ゲート層と、 前記導電性ゲート層と前記ピラーの隣接する部分との間
の少なくとも１つのゲート酸化物層と、 を含む請求項１７記載の集積回路メモリ装置。 - 【請求項２６】 前記少なくとも１つのゲートは、前記
ピラーの対向する両側に隣接する１対のゲートを含む請
求項１７記載の集積回路メモリ装置。 - 【請求項２７】 集積回路メモリ装置を作成する方法で
あって、 基板内に少なくとも１つの接続線を形成することと、 前記少なくとも１つの接続線に電気的に接続された、セ
ルアクセストランジスタのための下部ソース／ドレイン
領域と、該セルアクセストランジスタのための上部ソー
ス／ドレイン領域と、該下部ソース／ドレイン領域と該
上部ソース／ドレイン領域との間に垂直方向に延在する
少なくとも１つのチャネル領域と、を備えたピラーを形
成することと、 垂直方向に前記基板に隣接し横方向に前記ピラーに隣接
する、少なくとも１つの下部誘電体層を形成すること
と、 垂直方向に該少なくとも１つの下部誘電体層の上方に間
隔を空けて配置され、横方向に前記ピラーに隣接する、
少なくとも１つの上部誘電体層を形成することと、 前記下部および上部の少なくとも１つの誘電体層の間の
前記セルアクセストランジスタの前記少なくとも１つの
チャネルのための少なくとも１つのゲートを形成するこ
とと、 該セルアクセストランジスタの前記上部ソース／ドレイ
ン領域に隣接し、それに電気的に接続されている、蓄積
キャパシタを形成することと、を含むことを特徴とする
方法。 - 【請求項２８】 前記蓄積キャパシタを形成すること
は、 前記ピラーの前記上部ソース／ドレイン領域に隣接し、
それに電気的に接続されている、第１の電極層を形成す
ることと、 該第１の電極層に隣接する誘電体層を形成することと、 該誘電体層に隣接する第２の電極層を形成することと、
を含む請求項２７記載の方法。 - 【請求項２９】 前記ピラーの前記上部ソース／ドレイ
ン領域と前記蓄積キャパシタとの間の導電性ソース／ド
レイン層を形成することを更に含む請求項２７記載の方
法。 - 【請求項３０】 前記導電性ソース／ドレイン層は、上
面部とそこから下方に形成された垂直側壁部とを有し、
前記蓄積キャパシタは、該蓄積キャパシタのための領域
を増大するよう該導電性ソース／ドレイン層の該上面部
および垂直側壁部に隣接して延在する請求項２９記載の
方法。 - 【請求項３１】 前記導電性ソース／ドレイン層の前記
垂直側壁部に隣接する少なくとも１つの誘電体スペーサ
を形成することを更に含むことを特徴とする請求項３０
記載の方法。 - 【請求項３２】 前記導電性ソース／ドレイン層はポリ
シリコンを含む請求項２９記載の方法。 - 【請求項３３】 前記少なくとも１つの接続線は、少な
くとも１つのドープされた基板領域からなる請求項２７
記載の方法。 - 【請求項３４】 前記少なくとも１つのドープされた基
板領域に間欠的に接続されることによりその実効電気抵
抗を低減する少なくとも１つの導電線を形成するステッ
プを更に含むことを特徴とする請求項２７記載の方法。 - 【請求項３５】 前記ピラーは、エピタキシャルシリコ
ンを含む請求項２７記載の方法。 - 【請求項３６】 前記少なくとも１つのゲートを形成す
ることは、 前記少なくとも１つの下部誘電体層と前記少なくとも１
つの上部誘電体層との間でかつ前記ピラーに隣接する少
なくとも１つのゲート酸化物層を形成することと、 前記少なくとも１つのゲート酸化物層に隣接する導電性
ゲート層を形成することと、を含む請求項２７記載の方
法。 - 【請求項３７】 前記少なくとも１つのゲートは、前記
ピラーの対向する両側に隣接する１対のゲートを含む請
求項３６記載の方法。
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