KR20030080234A - 트렌치 커패시터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 DRAM 메모리 셀에 사용되는 트렌치 커패시터 및 상기 트렌치 커패시터의 제조 방법에 관한 것이다. 상기 트렌치 커패시터는 적어도 부분적으로 트렌치(5)에 배치되어 있는 하부 커패시터 전극(10), 메모리 유전체(12) 및 상부 커패시터 전극(18)을 포함한다. 상기 하부 커패시터 전극(10)은 하부 트렌치 영역에서 트렌치의 벽에 인접하는 한편, 상부 트렌치 영역에는 트렌치의 벽에 인접하는 절연 재료로 이루어진 스페이서 층(9)이 제공된다. 상기 상부 전극(18)은 그 하부 층이 텅스텐 규화물이고, 상부 층이 도핑된 폴리실리콘인 2개의 층으로 이루어지지 않는 조건으로, 적어도 하나의 층이 금속인 2개 이상의 층(13, 14, 15)을 포함하며, 상기 상부 전극의 층(13, 14, 15)은 트렌치(5)의 벽 및 베이스를 따라 적어도 스페이서 층(9)의 상부 에지까지 연장된다.
Description
DRAM-메모리 셀 장치에는 사실상 독점적으로 소위 싱글 트랜지스터 메모리 셀이 사용된다. 싱글 트랜지스터 메모리 셀은 선택 트랜지스터 및 메모리 커패시터를 포함한다. 메모리 커패시터에는 정보가 논리 값 0 또는 1을 나타내는 전하의 형태로 저장된다. 상기 정보는 워드 라인을 통한 판독 트랜지스터의 제어에 의해 비트 라인을 통해 판독될 수 있다. 전하의 확실한 저장과 동시에 판독된 정보 아이템의 구별 가능성을 위해, 메모리 커패시터는 최소 용량을 가져야 한다. 상기 메모리 커패시터의 용량에 대한 하한치는 현재 25 fF 이다.
메모리 세대마다 메모리 밀도가 증가하기 때문에, 싱글 트랜지스터 메모리 셀에 필요한 면적도 세대마다 감소되어야 한다. 동시에, 메모리 커패시터의 최소 용량은 유지되어야 한다.
1 Mbit-세대까지는 판독 트랜지스터 및 메모리 커패시터가 플레이너 소자로 구현되었다. 4 Mbit-메모리 세대부터는 판독 트랜지스터와 메모리 커패시터의 3차원 배치에 의해 메모리 셀의 면적이 부가로 감소되었다. 한가지 방법은 메모리 커패시터를 트렌치 내에 구현하는 것이다(예컨대 K. Yamada 등, Proc. Intern. Electronic Devices and Materials IEDM 85, 페이지 702 이하 참조). 이 경우, 트렌치의 벽에 인접한 확산 영역 및 트렌치 내에 있는 도핑된 폴리실리콘 충전물이 메모리 커패시터의 전극으로 작용한다. 따라서, 메모리 커패시터의 전극은 트렌치의 표면을 따라 배치된다. 이로 인해, 용량을 좌우하는 메모리 커패시터의 유효 면적은 트렌치의 횡단면에 상응하는, 기판 표면에서의 메모리 커패시터에 대한 장소 필요에 비해 커진다. 트렌치 횡단면의 감소에 의해 패킹 밀도가 더욱 커질 수 있다. 그러나, 기술적 이유로 트렌치 깊이의 확대에는 한계가 있다.
미국 공보 5,905,279호에는 트렌치 내에 배치된 메모리 커패시터 및 선택 트랜지스터를 가진 메모리 셀이 공지되어 있다. 여기서, 메모리 커패시터는 트렌치의 벽에 인접한 하부 커패시터 전극, 커패시터 유전체 및 상부 커패시터 전극을 가지며, 상기 상부 커패시터 전극은 폴리실리콘, 특히 WSi, TiSi, W, Ti 또는 TiN으로 이루어진 도전층, 및 폴리실리콘으로 이루어진 층 스택을 포함한다. 트렌치 커패시터는 먼저, 상부 커패시터 전극이 하부 트렌치 영역에 형성된 다음, 절연 칼라가 상부 트렌치 영역에 디포짓되고 상부 커패시터 전극이 완성됨으로써, 제조된다. 대안으로서, 상기 방법이 절연 칼라를 갖지 않은 SOI-기판에 적용된다. 하부 폴리실리콘 층 및 텅스텐 규화물 충전물로 이루어진 상부 커패시터 전극은 개별 층들이트렌치 내에 완전히 디포짓되는 단일 스테이지 디포짓 프로세스에 의해 제조된다.
국제 공개 WO 01/17014 A1호에는 또한 금속 전극으로서 설계되는 선택 트랜지스터 및 트렌치 커패시터를 가진 메모리 셀 내에 하부 및/또는 상부 커패시터 전극을 형성하는 것이 개시되어 있다. 상부 커패시터 전극은 하부 층이 텅스텐 규화물, 텅스텐, 텅스텐 질화물, 루테늄, 루테늄 산화물, 이리듐 또는 이리듐 산화물이고 상부 층이 도핑된 폴리실리콘인 2개의 층으로 이루어질 수 있다.
본 발명은 DRAM 메모리 셀에 사용하기 위한 트렌치 커패시터 및 상기 트렌치 커패시터의 제조 방법에 관한 것이다. 또한, 본 발명은 선택 트랜지스터 및 상기 방식의 트렌치 커패시터를 포함하는 메모리 셀 및 상기 메모리 셀의 제조 방법에 관한 것이다.
도 1 내지 도 7은 본 발명의 제 1 실시예에 따른 트렌치 커패시터 및 메모리 셀의 제조 단계를 나타낸 도.
도 8 내지 도 12는 본 발명의 제 2 실시예에 따른 트렌치 커패시터 및 메모리의 제조 단계를 나타낸 도.
도 13는 8F2-셀 아키텍처의 레이아웃.
*** 참조부호 목록 ***
1실리콘 기판2메인 표면
3SiO2층4Si3N4층
5트렌치6SiO2층
7폴리실리콘 충전물8절연체 구조물
9절연 칼라10n+-도핑된 영역
12유전체 층13폴리실리콘 층
14텅스텐 규화물 층15폴리실리콘 층
16폴리실리콘 충전물17n+-도핑된 영역
18상부 커패시터 전극19소오스 또는 드레인 전극
20게이트 전극41SOI 기판
42메인 표면43SiO2층
44Si3N4층45트렌치
46매립된 SiO2층47활성 실리콘 층
48절연체 구조물49Si3N4스페이서
50n+-도핑된 영역52유전체 층
53폴리실리콘 층54텅스텐 규화물 층
55폴리실리콘 층56폴리실리콘 충전물
57n+-도핑된 영역58상부 커패시터 전극
59소오스 또는 드레인 전극60게이트 전극
본 발명은 간단한 방법으로 제조될 수 있는, 적어도 하나가 금속인 2개 이상의 층들로 이루어진 상부 전극을 가진 트렌치 커패시터를 제공하는 것을 목적으로 한다. 본 발명의 목적은 또한 그 제조 방법을 제공하는 것이다.
상기 목적은 본 발명에 따라 적어도 부분적으로 트렌치 내에 배치되는, 하부 커패시터 전극, 메모리 유전체 및 상부 커패시터 전극이 제공되고, 상기 하부 커패시터 전극이 하부 트렌치 영역에서 트렌치의 벽에 인접하는 한편, 트렌치의 벽에 인접하는, 절연 재료로 이루어진 스페이서 층은 상부 트렌치 영역에 제공되고, 상기 상부 전극은, 하부 층이 텅스텐 규화물, 텅스텐, 텅스텐 질화물, 루테늄, 루테늄 산화물, 이리듐 또는 이리듐 산화물이며 상부 층이 도핑된 폴리실리콘인 2개의 층으로 이루어지지 않는 조건으로, 적어도 하나의 층이 금속인 2개 이상의 층을 포함하며, 상기 상부 전극의 층은 트렌치의 벽 및 베이스를 따라 적어도 스페이서 층의 상부 에지까지 연장되는 것을 특징으로 하는 DRAM 메모리 셀에 사용하기 위한 트렌치 커패시터에 의해 달성된다.
또한, 상기 목적은, - 기판 내에 트렌치를 형성하는 단계, - 상부 트렌치 영역 내에 절연 재료로 이루어진 스페이서 층을 형성하는 단계, - 그 다음에, 하부 트렌치 영역에서 트렌치의 벽에 인접하는 하부 커패시터 전극, 메모리 유전체 및 상부 커패시터 전극을 형성하는 단계를 포함하며, 상기 상부 커패시터 전극은, 하부 층이 텅스텐 규화물, 텅스텐, 텅스텐 질화물, 루테늄, 루테늄 산화물, 이리듐 또는 이리듐 산화물이며 상부 층이 도핑된 폴리실리콘인 2개의 층으로 이루어지지 않는 조건으로, 적어도 하나의 층이 금속인, 트렌치의 벽 및 베이스를 따라 연장된 2개 이상의 층을 포함하며, 상기 2개의 커패시터 전극 및 메모리 유전체는 적어도 부분적으로 트렌치 내에 배치되는, DRAM 메모리 셀에 사용하기 위한 트렌치 커패시터의 제조 방법에 의해 달성된다.
본 발명은 또한 상부 커패시터 전극이 소오스 또는 드레인 전극에 도전 접속되고, 상기에 규정된 바와 같은 메모리 커패시터 및, 소오스 전극, 드레인 전극, 게이트 전극 및 도전 채널을 포함하는 선택 트랜지스터를 가진 메모리 셀을 제공한다.
또한, 본 발명은 또한 상부 커패시터 전극이 소오스 또는 드레인 전극에 도전 접속되고, 상기에 규정된 바와 같은 메모리 커패시터를 제조하기 위한 방법의 단계 및, 소오스 전극, 드레인 전극, 게이트 전극 및 도전 채널을 형성하기 위한 단계를 이용하여 메모리 셀을 제조하는 방법을 제공한다.
바람직한 실시예는 종속 청구항에 제시된다.
본 발명에 따른 트렌치 커패시터의 상부 커패시터 전극은 적어도 하나의 층이 금속인 다수의 층을 포함한다. 이 경우, 층들은 트렌치의 베이스 및 벽을 따라 연장된다. 즉, 그것들이 트렌치와 일치하도록 디포짓된다. 본 발명은 먼저 절연 칼라가 상부 트렌치 영역에 형성된 다음, 하부 커패시터 전극, 메모리 유전체 및 상부 커패시터 전극이 형성되는 것을 기초로 한다. 이로 인해, 상부 커패시터 전극이 에칭 백(etching back)됨으로써, 절연 칼라가 형성되는 단계가 생략되고, 상부 커패시터 전극이 실질적으로 단일 스테이지에서 디포짓되기 때문에, 제조 방법이 현저히 간소화된다. 따라서, 상부 커패시터 전극이 적어도 절연 칼라의 상부 에지까지 연장된다.
실리콘 기판이 사용되면, 디포짓된 절연 칼라는 완성된 메모리 셀에서 기생 트랜지스터를 차단하는 역할을 한다. 한편, SOI-기판이 사용되면, 이 경우 감소된 두께로 디포짓된 절연 칼라가 후속하는 도핑 단계 동안 확산 배리어의 역할을 한다.
본 발명에 의해, 하기 장점이 얻어진다:
- 트렌치 커패시터를 제조하기 위한 본 발명에 따른 방법은 상부 커패시터 전극의 에칭 백(etching back) 단계가 생략되기 때문에, 미국 특허 US 5,905,279호에 공지된 것 보다 비용 면에서 유리하다.
- 본 발명에 따른 방법은 바람직하게는 많은 유전체, 예컨대 실리콘 옥시 질화물, Al2O3, ZrO2, TiO2및 당업자에게 공지된 다른 유전체들로 구현될 수 있다.
- 본 발명에 따른 방법은 간단하게는 예컨대 HSG-방법("hemisphericalgraining") 또는 메조다공(mesopore) 에칭과 같은 표면적 확대 조치와 조합될 수 있다.
- 특히 본 발명에 따른 방법의 사용 시에 커패시터 트렌치의 하부가 확대될 수 있으므로, 커패시터의 용량이 증가된다.
- 상부 커패시터 전극이 다른 층들과 함께 커패시터의 벽을 따라 적어도 스페이서 층의 상부 에지 까지 연장되어 일체로 형성되는 금속층을 포함하기 때문에, 상부 커패시터 전극이 US 특허 5,905,279호에 공지된 것 보다 낮은 저항을 갖는다.
- 기판 하부의 후속 도핑에 의해 공핍 구역이 감소되고, 경우에 따라 하부 커패시터 전극이 형성되는 것은, 하부 영역에 이미 도핑된 기판의 사용에 비해 바람직한데, 그 이유는 그러한 기판이 고가이며 획득하기가 매우 어렵기 때문이며, 특히, 주어지는 도펀트 농도(통상적으로 1017cm-3)가 하부 커패시터 전극의 형성을 위해 너무 낮기 때문이다.
- 상부 커패시터 전극에 금속층을 사용하면, 한편으로는 공핍 구역의 감소로 인해 커패시터의 용량이 증가되고, 다른 한편으로는 낮은 옴 저항을 가진 상부 커패시터 전극이 구현되므로, 특히 메모리 커패시터의 신속한 판독 시간이 가능해진다.
- 상부 커패시터 전극이 폴리실리콘 층을 포함하면, 상기 전극 컨셉의 개발 비용이 적다.
- 폴리실리콘 층이 커패시터 유전체와 금속층 사이에 배치되면, 커패시터 유전체와 금속 층 사이의 응력이 최소화될 수 있다.
- 본 발명의 컨셉은 하부 전극의 임의의 소정 배치와 조합될 수 있다.
이하, 본 발명을 첨부한 도면을 참고로 구체적으로 설명한다.
도 1에는 메인 표면(12)을 가진 실리콘 기판(1)이 도시된다. 메인 표면(2)상에 5 nm 두께의 SiO2-층(3) 및 200 nm 두께의 Si3N4-층(4)이 가해진다. 그 위에 1000 nm 두께의 BSG-층(도시되지 않음)이 하드 마스크 재료로서 가해진다.
포토리소그래피에 의해 형성된 마스크(도시되지 않음)를 사용해서, BSG-층, Si3N4-층(4) 및 SiO2-층(3)이 CF4/CHF3에 의한 플라즈마 에칭 프로세스에서 패터닝되므로, 하드 마스크가 형성된다. 포토리소그래피에 의해 형성된 마스크를 제거한 후, 에칭 마스크로서 하드 마스크를 사용해서 HBr/NF3에 의한 추가 플라즈마 에칭 프로세스에서 트렌치(5)가 메인 표면(1)에 에칭된다. 그리고 나서, H2SO4/HF에 의한 습식 에칭에 의해 BSG-층이 제거된다.
트렌치(5)는 예컨대 5 μm의 깊이, 100 x 250 nm의 폭 및 100 nm의 상호 간격을 갖는다.
그 다음에, 예컨대 인시튜 도핑에 의해 도핑될 수 있는 10 nm 두께의 SiO2-층(6)이 디포짓된다. 상기 디포짓된 SiO2-층(6)은 적어도 트렌치(5)의 벽을 커버한다. 200 nm 두께의 폴리실리콘 층의 디포지션, Si3N4-층(4)의 표면까지의 화학적-기계적 폴리싱 및 SF6에 의한 폴리실리콘 층의 에칭 백에 의해, 각 트렌치(5)내에 폴리실리콘 충전물(7)이 형성되며, 상기 충전물의 표면은 메인 표면(2) 아래 1000 nm에 배치된다(도 1 참조). 화학적-기계적 폴리싱은 경우에 따라 생략될 수 있다. 폴리실리콘 충전물(7)은 후속하는 Si3N4-스페이서 디포지션을 위한 희생층의 역할을 한다. 그 다음에, SiO2-층(6)이 트렌치(5)의 벽 상에 등방성 에칭된다.
그 다음, CVD-프로세스로 실리콘 질화물 및/또는 실리콘 이산화물을 포함하는 20 nm 두께의 스페이서 층(9)이 디포짓되고, CHF3에 의한 이방성 플라즈마 에칭 프로세스에서 에칭된다. 방금 디포짓된 스페이서 층은 완성된 메모리 셀에서 상기장소에 형성될 수 있는 기생 트랜지스터의 차단을 위해 사용되므로 절연 칼라(9)를 형성한다.
그 후, 폴리실리콘이 SF6에 의해 Si3N4및 SiO2에 대해 선택적으로 에칭된다. 상기 프로세스에서, 폴리실리콘 충전물(7)은 각각의 경우에 트렌치(5)로부터 완전히 제거된다. NH4F/HF에 의한 에칭에 의해 SiO2-층(6)의 노출된 부분이 제거된다(도 2 참조).
경우에 따라 트렌치(5)의 확대를 위해 그 하부 영역, 즉 메인 표면(2)과 떨어져 있는 영역에서, 실리콘이 스페이서 층에 대해 선택적으로 에칭된다. 이것은 예컨대 실리콘을 Si3N4에 대해 선택적으로 에칭하는, 암모니아에 의한 등방성 에칭 단계에 의해 이루어진다. 에칭 지속시간은 20 nm 실리콘이 에칭되도록 설정된다. 이로 인해, 트렌치(5)의 하부 영역에서의 횡단면이 40 nm 확대된다. 따라서, 커패시터 면적 및 커패시터의 용량이 더욱 커진다. 칼라(9)는 예컨대 트렌치 에칭 동안 칼라 형성 또는 국부적 산화(LOCOS)와 같은 여타의 프로세스 제어에 의해서도 형성될 수 있다.
도면에서는 확대되지 않은 트렌치로 프로세스 진행이 도시된다.
그리고 나서, 실리콘 기판이 도핑되는 도핑된 산화물에 의해 수행되지 않았으면, 이것이 이루어진다. 이것은 예컨대 비소 도핑된 실리케이트 유리층을 50 nm 의 두께로 그리고 TEOS-SiO2-층을 20 nm의 두께로 디포짓하고, 후속해서 1000℃로 120초 동안 열 처리함으로써 이루어지고, 이로 인해 비소 도핑된 실리케이트 유리층으로부터 외방 확산에 의해 실리콘 기판(1)에 n+-도핑된 영역(10)이 형성된다. 대안으로서, 예컨대 하기 파라미터로 기상(vapour-phase) 도핑도 실시될 수 있다: 900℃, 339 Pa 트리부틸비소(TBA) [33 %], 12분.
n+-도핑된 영역의 과제는 한편으로는 공핍 구역을 축소함으로써 커패시터의 용량을 더욱 증가시키는 것이다. 다른 한편으로는 하부 커패시터 전극이 금속이 아니라면, 1019㎝-3정도의 높은 도핑 농도에 의해 상기 전극이 제공될 수 있게 하는 것이다. 상기 전극이 금속이면, 높은 레벨의 도핑에 의해 옴 접촉이 제공된다. 옴 접촉을 위해 필요한 도핑은 근사적으로 5 x 1019㎝-3이다.
다음으로, SiO2및 Si3N4그리고 경우에 따라 실리콘 옥시 질화물을 포함하는 5 nm 두께의 유전층(12)이 커패시터 유전체로서 디포짓된다. 상기 일련의 층들은 질화물 디포지션 단계 및 열 산화 단계에 의해 구현될 수 있으며, 상기 열 산화 시에 그 아래 놓인 층의 결함이 어닐링된다. 대안으로서, 상기 유전층(12)은 Al2O3(알루미늄 산화물), TiO2(티탄 이산화물), Ta2O5(탄탈 산화물)을 포함한다. 모든 경우에, 커패시터 유전체가 전체 표면에 디포짓되므로, 상기 유전체가 트렌치(5) 및 실리콘 질화물 층(4)의 표면을 커버한다(도 3 참조).
그런 다음, 상부 커패시터 전극(18)이 형성된다. 이 실시예에서, 상부 커패시터 전극은 도 4에 도시된 바와 같이, 3개의 층, 즉 20 nm 두께의 도핑된 폴리실리콘 층(13), 20 nm 두께의 텅스텐 규화물 층(14) 및 200 nm 두께의 인시튜 도핑된 폴리실리콘 층(15)을 포함한다. 여기서, 제 1 폴리실리콘 층(13)의 두께가 감소될 수 있거나, 또는 상기 층이 완전히 생략될 수 있다. 절연 칼라(9)가 유전층(12) 및 상부 커패시터 전극(18)을 트렌치(5)의 상부에 디포짓하기 전에 이미 형성되었기 때문에, 상부 커패시터 전극(18)의 층이 트렌치(5)내에 그리고 Si3N4-층(4)의 표면상에 일반적으로 사용되는 방법에 의해 디포짓된다.
도 4에 나타나는 바와 같이, 상부 커패시터 전극의 디포지션 시에 공동부가 하부 트렌치 영역에 형성된다. 상기 공동부는 상부 커패시터 전극의 디포지션 시에 생기는 응력을 더욱 감소시키기 위해 바람직하다.
그 다음에, 상부 커패시터 전극(18)의 층들이 예컨대 SF6에 의한 플라즈마 에칭에 의해 등방성으로 에칭 백된다. 이로 인해, 상부 커패시터 전극이 도 5에 도시된 바와 같이, 메인 표면(2) 아래 약 100 nm에서 에칭 백된다.
그리고 나서, 커패시터 유전체(12) 및 산화물/질화물 스페이서 층(9)이 등방성 에칭 백됨으로써, 도 6에 도시된 구성이 얻어진다. 이것은 예컨대 H3PO4및 HF에 의한 습식 화학적 에칭에 의해 이루어질 수 있다. 도 6에 명확히 나타나는 바와 같이, 상부 커패시터 전극(18)의 층들이 절연 칼라의 상부 에지 너머로 연장된다.
따라서, 상부 커패시터 전극의 낮은 옴 저항 금속층이 일체로 형성됨으로써, 상부 커패시터 전극의 도전성이 증가되는 장점이 얻어질 수 있다. 또한, 마찬가지로 디포짓된 폴리실리콘 층이 절연체/금속 경계면에서의 응력을 감소시킨다.
그 다음에, 표준 DRAM 프로세스가 수행된다. 상기 프로세스에 의해 상부 커패시터 전극이 적합하게 패터닝되고, 선택 트랜지스터의 소오스/드레인 영역에 접속된다. 상기 프로세스에서는 물론 상기 선택 트랜지스터가 버티컬 트랜지스터로도 구현될 수 있다.
스크린 산화물(도시되지 않음)을 형성하기 위한 희생 산화 후에, 주입이 수행된다. 이 주입 시에, n+-도핑된 영역(17)이 메인 표면(2)의 영역에서 각각의 트렌치(5)의 측벽에 형성된다. 도 7에 도시된 바와 같이, 상부 커패시터 전극(18)의 상부에 남은, 각각의 트렌치(5)내의 자유 공간은 인시튜 도핑된 폴리실리콘의 디포지션 및 SF6에 의한 폴리실리콘의 에칭 백에 의해 폴리실리콘 충전물(16)로 채워진다. 상기 폴리실리콘 충전물(16)은 n+-도핑된 영역(17) 및 상부 커패시터 전극(18) 사이의 접속 구조물로서 작용한다.
다음으로, 활성 영역을 둘러싸서 규정하는 절연 구조물(8)이 형성된다. 이것을 위해, 상기 활성 영역을 규정하는 마스크(도시되지 않음)가 형성된다. 200 nm 폴리실리콘이 에칭될 정도로 설정된 에칭 지속 시간 동안, CHF3/N2/NF3에 의한 실리콘, SiO2및 폴리실리콘의 비선택적 플라즈마 에칭에 의해, O2/N2에 의해 사용된 레지스트 마스크의 제거에 의해, 3 nm 유전층의 습식 화학적 에칭에 의해, 5 nm 두께의 Si3N4-층의 산화 및 디포지션에 의해 그리고 TEOS-프로세스로 250 nm 두께의SiO2층의 디포지션 및 후속하는 화학적 기계적 폴리싱에 의해, 절연 구조물(8)이 완성된다. 그 후, 뜨거운 H3PO4에서의 에칭에 의해 Si3N4-층(4)이 제거되고, 희석된 불화수소산에서의 에칭에 의해 SiO2-층(3)이 제거된다.
그 다음에, 희생 산화에 의해 스크린 산화물이 형성된다. 포토리소그래피에 의해 형성된 마스크 및 주입이 n-도핑된 웰, p-도핑된 웰의 형성을 위해 그리고 주변 영역 및 셀 어레이의 선택 트랜지스터에 항복 전압 주입을 수행하기 위해 사용된다. 또한, 고에너지 이온 주입이 메인 표면(2) 반대편에 놓인 기판 영역의 도핑을 위해 수행된다. 이로 인해, 인접한 하부 커패시터 전극(11)을 서로 접속시키는 n+-도핑된 영역이 형성된다(소위 "매립된 웰 주입").
그 다음에, 일반적으로 공지된 공정 단계에 의해 각각 게이트산화물 및 게이트 전극(20), 즉 적합한 도체트랙(interconnects), 그리고 소오스 및 드레인 전극(19)이 규정됨으로써 트랜지스터가 완성된다.
그 후에, 메모리 셀은 공지된 방식으로 부가의 와이어링 평면의 형성에 의해 완성된다.
8-F2-셀 아키텍처용 레이아웃이 예시적으로 도 13에 도시된 메모리 셀 장치는 각각의 메모리 셀 마다 트렌치(5) 중 하나에 배치된 메모리 커패시터 및 플레이너 선택 트랜지스터를 갖는다. 메모리 셀 당 8F2의 장소가 필요하다. 여기서, F는 상응하는 기술로 제조될 수 있는 최소 피처 크기이다. 비트 라인(BL)은스트릭(strict) 형태로 서로 평행하게 연장된다. 비트 라인(BL)의 폭은 각각 F이고 그 상호 간격도 F이다. 이것에 대해 수직으로 워드 라인(WL)이 연장되며, 상기 워드 라인도 F의 폭 및 F의 상호 간격을 갖는다. 비트 라인(BL) 하부에 활성 영역(A)이 배치된다. 각각의 활성 영역(A) 상부에서 2개의 워드 라인(WL)이 교차한다. 활성 영역(A)은 인접한 비트 라인(BL) 하부에서 서로 오프셋되어 배치된다. 활성 영역(A)의 중앙에는 비트 라인 콘택(BLK)이 배치된다. 상기 콘택은 각각의 비트 라인(BL)과 활성 영역(A) 사이의 전기 접속을 가능하게 한다. 트렌치(5)는 워드 라인(WL) 하부에 배치된다. 활성 영역 내부에서 비트 라인(BL) 중 하나와 워드라인(WL) 중 하나 간의 교차점에, 관련된 선택 트랜지스터의 게이트 전극(26)이 배치된다.
활성 영역(A)은 각각 2개의 트렌치(5) 사이에 연장된다. 이것은 공동 비트 라인 콘택(BLK)을 통해 관련 비트 라인(BL)에 접속되는 2개의 선택 트랜지스터를 포함한다. 어떤 워드 라인(WL)이 작동됨에 따라, 트렌치(5) 중 하나 또는 다른 하나에 배치된 메모리 커패시터로부터 정보 아이템이 판독된다.
부가의 실시예에 따라, 도 8에 도시된 바와 같이, SOI-기판(41), 즉 매립된 SiO2층(46)을 가진 실리콘 기판이 사용된다. SOI-기판(41)의 메인 표면(42)상에, SiO2층이 5 nm 두께로 그리고 Si3N4층(44)이 200 nm의 두께로 가해진다. 그 위에, BSG-층(도시되지 않음)이 1000 nm의 두께로, Si3N4(도시되지 않음)이 200 nm의 두께로 그리고 폴리실리콘(도시되지 않음)이 350 nm의 두께로 각각 하드 마스크 재료로서 디포짓된다. 메모리 커패시터의 장치를 규정하는, 포토리소그래피에 의해 패터닝된 마스크(도시되지 않음)를 이용해서, CHF3/O2에 의한 플라즈마 에칭에 의해 폴리실리콘 층, 실리콘 질화물 층, BSG-층 및 질화물 층이 에칭된다. 그리고 나서, 활성 Si-층(47)이 HBr/NF3에 의한 플라즈마 에칭에 의해 그리고 매립된 산화물 층(46)이 CHF3/O2에 의한 플라즈마 에칭에 의해 에칭된다. 상기 에칭 단계의 파라미터는, 트렌치들이 매립된 산화물 층(46)의 하단부까지만 에칭되도록 설정된다.
BSG-하드 마스크의 제거 후에, 5 nm 두께의 Si3N4층(49)이 스페이서 재료로서 디포짓된다. 상기 실시예에서 기생 트랜지스터는 매립된 SiO2층(46)에 의해 피해지기 때문에, 이 경우 Si3N4층(49)은 상기 기생 트랜지스터를 차단하는 역할을 하지 않는다. 오히려, 상기 층은 기상 도핑에 의해 기판을 도핑하는 후속 단계 동안 또는 상부 커패시터 영역(활성 영역 47)에서 도핑된 SiO2층으로부터 도펀트의 확산을 방지하는 역할을 한다. 상기 과제를 위해 5 nm 의 두께면 충분하다. 그 다음에, 커패시터 트렌치(45)가 도 8에 도시된 바와 같이 HBr/NF3에 의한 플라즈마 에칭에 의해 5 ㎛의 깊이까지 에칭된다. 커패시터 트렌치(45)는 예컨대 100 x 250 nm의 폭 및 100 nm의 상호 간격을 갖는다.
커패시터 트렌치의 에칭은 트렌치(45)의 하부 영역, 즉 메인 표면(42) 반대편 영역이 확대되도록 이루어질 수 있다. 예컨대, 트렌치(45)의 하부 영역 횡단면은 40 nm 만큼 확대될 수 있다. 이로 인해, 커패시터 면적 및 커패시터 용량이 더욱 커질 수 있다.
도면에서는 확대되지 않은 트렌치로 프로세스 진행이 도시된다.
후속해서, 실리콘 기판의 도핑이 이루어진다. 이것은 예컨대 비소 도핑된 실리케이트 유리 층을 50 nm의 층 두께로 그리고 TEOS-SiO2층을 20 nm의 두께로 디포짓한 다음, 1000℃에서 120초 동안 열처리함으로써 이루어질 수 있다. 이로 인해 비소 도핑된 실리케이트 유리 층으로부터 외방 확산이 일어남으로써, 실리콘 기판(41)에 n+-도핑된 영역(50)이 형성된다. 대안으로서, 예컨대 하기 파라미터로 기상 도핑도 수행될 수 있다: 900℃, 399 Pa 트리부틸비소(TBA) [33%], 12분.
n+-도핑된 영역의 과제는 한편으로는 공핍 구역을 축소함으로써 커패시터의 용량을 더욱 증가시키는 것이고, 다른 한편으로는 하부 커패시터 전극이 금속이 아니라면, 대략 1019㎝-3농도의 도핑에 의해 상기 전극이 제공될 수 있게 하는 것이다. 상기 전극이 금속이면, 높은 도핑에 의해 옴 접촉이 제공된다. 옴 접촉을 위해 필요한 도핑은 대략 5 x 1019㎝-3이다.
그리고 나서, SiO2및 Si3N4그리고 경우에 따라 실리콘 옥시 질화물을 포함하는 5 nm 두께의 유전층(52)이 커패시터 유전체로서 디포짓된다. 대안으로서, 상기 유전층(52)은 Al2O3(알루미늄 산화물), TiO2(티탄 이산화물), Ta2O5(탄탈 산화물)을 포함한다. 모든 경우에, 커패시터 유전체가 전체 표면에 디포짓되므로, 상기유전체가 트렌치(45) 및 실리콘 질화물 층(44)의 표면을 완전히 커버한다(도 9 참조).
그리고 나서, 상부 커패시터 전극(58)이 형성된다. 이 실시예에서, 상부 커패시터 전극(58)은 도 9에 도시된 바와 같이, 3개의 층, 즉 20 nm 두께의 도핑된 폴리실리콘 층(53), 20 nm 두께의 텅스텐 규화물 층(54) 및 200 nm 두께의 인시튜 도핑된 폴리실리콘 층(55)을 포함한다. 여기서, 제 1 폴리실리콘 층(53)의 두께가 감소될 수 있거나, 또는 상기 층이 완전히 생략될 수 있다. 스페이서 층(49)이 비교적 얇기 때문에(5 nm), 상부 트렌치 영역에서 심한 축소가 나타나지 않으므로, 제 2 폴리실리콘 층(55)이 도 10에 도시된 바와 같이 폴리실리콘 충전물로서 디포짓된다. 제 2 폴리실리콘 층(55)이 폴리실리콘 충전물로서 구현됨으로써, 상부 커패시터 전극 내부에서 경계면 응력이 더욱 최소화될 수 있다.
스페이서 층(49)이 유전층(52) 및 상부 커패시터 전극(58)을 트렌치(45)의 상부에 디포짓하기 전에 이미 형성되었기 때문에, 상부 커패시터 전극(58)의 층이 트렌치(45)내에 그리고 Si3N4-층(44)의 표면상에 일반적으로 사용되는 방법에 의해 디포짓된다.
그 다음에, 상부 커패시터 전극(58)의 층들이 예컨대 SF6에 의한 플라즈마 에칭에 의해 등방성으로 에칭 백된다. 이로 인해, 상부 커패시터 전극이 도 11에 도시된 바와 같이, 메인 표면(2) 아래 약 100 nm에서 에칭 백된다.
그 다음에, 커패시터 유전체(52) 및 질화물-스페이서 층(49)이 예컨대 H3PO4에 의한 습식 에칭에 의해 등방성으로 에칭 백된다. 결과로서, 상부 커패시터 전극(59)의 층들이 절연 칼라의 상부 에지 너머로 연장된다.
따라서, 상부 커패시터 전극의 낮은 옴 저항 금속 층이 일체로 형성됨으로써, 상부 커패시터 전극의 도전성이 증가되는 장점이 얻어질 수 있다. 또한, 마찬가지로 디포짓된 폴리실리콘 층이 절연체/금속 경계면에서의 응력을 감소시킨다.
그 다음에, 표준 DRAM 프로세스가 수행된다. 상기 프로세스에 의해 상부 커패시터 전극이 적합하게 패터닝되고, 선택 트랜지스터의 소오스 또는 드레인 전극(59)에 접속된다. 상기 선택 트랜지스터는 버티컬 트랜지스터로도 구현될 수 있다.
10 nm Si3N4를 에칭하는 HF/에틸렌글리콜에 의한 Si3N4-에칭, 및 SiO2및 유전재료를 에칭하는 NH4F/HF에 의한 에칭이 수행된다. 스크린 산화물(도시되지 않음)을 형성하기 위한 희생 산화 후에, 주입이 수행된다. 이 주입 시에, n+-도핑된 영역(57)이 메인 표면(42)의 영역에서 각각의 트렌치(45)의 측벽에 형성된다. 도 11에 도시된 바와 같이, 상부 커패시터 전극(58)의 상부에 남은, 각각의 트렌치(45)내의 공간은 인시튜 도핑된 폴리실리콘의 디포지션 및 SF6에 의한 폴리실리콘의 에칭 백에 의해 폴리실리콘 충전물(56)로 채워진다.
상기 폴리실리콘 충전물(56)은 n+-도핑된 영역(57) 및 상부 커패시터 전극(58) 사이의 접속 구조물로서 작용한다.
그리고 나서, 활성 영역을 둘러싸서 규정하는 절연 구조물(48)이 형성된다. 이것을 위해, 상기 활성 영역을 규정하는 마스크(도시되지 않음)가 형성된다. 200 nm 폴리실리콘이 에칭될 정도로 설정된 에칭 지속 시간 동안, CHF3/N2/NF3에 의한 실리콘, 텅스텐 규화물, SiO2및 폴리실리콘의 비선택적 플라즈마 에칭에 의해, O2/N2에 의한 사용된 레지스트 마스크의 제거에 의해, 3 nm 유전층의 습식 화학적 에칭에 의해, 5 nm 두께의 Si3N4-층의 산화 및 디포지션에 의해 그리고 TEOS-프로세스로 250 nm 두께의 SiO2층의 디포지션 및 후속하는 화학적 기계적 폴리싱에 의해, 절연 구조물(48)이 완성된다. 그런 다음, 뜨거운 H3PO4에서의 에칭에 의해 Si3N4-층(44)이 제거되고, 희석된 불화수소산에서의 에칭에 의해 SiO2-층(43)이 제거된다.
그 다음에, 희생 산화에 의해 스크린 산화물이 형성된다. 포토리소그래피에 의해 형성된 마스크 및 주입이 n-도핑된 웰, p-도핑된 웰의 형성을 위해 그리고 주변 영역 및 셀 어레이의 선택 트랜지스터에 항복 전압 주입을 수행하기 위해 사용된다. 또한, 고에너지 이온 주입이 메인 표면(42) 반대편에 놓인 기판 영역의 도핑을 위해 수행된다. 이로 인해, 인접한 하부 커패시터 전극(51)을 서로 접속시키는 n+-도핑된 영역이 형성된다.
그 다음에, 일반적으로 공지된 공정 단계에 의해 각각 게이트산화물 및 게이트 전극(60), 즉 적합한 도체트랙, 그리고 소오스 및 드레인 전극(59)이 규정됨으로써 트랜지스터가 완성된다.
그 후에, 메모리 셀은 공지된 방식으로 부가의 와이어링 평면의 형성에 의해 완성된다.
Claims (22)
- DRAM 메모리 셀에 사용하기 위한 트렌치 커패시터에 있어서,적어도 부분적으로 트렌치(5, 45)내에 배치되는, 하부 커패시터 전극(10, 40), 메모리 유전체(12, 52) 및 상부 커패시터 전극(18, 58)을 구비하고, 상기 하부 커패시터 전극(10, 50)은 하부 트렌치 영역에서 트렌치의 벽에 인접하는 한편, 트렌치의 벽에 인접하는, 절연 재료로 이루어진 스페이서 층(9, 49)은 상부 트렌치 영역에 제공되며, 상기 상부 전극(18, 58)은, 그 하부 층이 텅스텐 규화물, 텅스텐, 텅스텐 질화물, 루테늄, 루테늄 산화물, 이리듐 또는 이리듐 산화물이고, 상부 층이 도핑된 폴리실리콘인 2개의 층으로 이루어지지 않는 조건으로, 적어도 하나의 층이 금속인 2개 이상의 층(13, 14, 15; 53, 54, 55)을 포함하여 이루어지며,상기 상부 전극의 층들(13, 14, 15; 53, 54, 55)은 각각 트렌치(5, 45)의 벽 및 베이스를 따라 적어도 스페이서 층(9, 49)의 상부 에지까지 연장되는 것을 특징으로 하는 트렌치 커패시터.
- 제 1항에 있어서,상기 트렌치(5, 45)가 반도체 기판(1, 41)내에 형성되는 것을 특징으로 하는 트렌치 커패시터.
- 제 2항에 있어서,상기 반도체 기판은 실리콘 기판(1)인 것을 특징으로 하는 트렌치 커패시터.
- 제 2항에 있어서,상기 반도체 기판이 SOI 기판(41)인 것을 특징으로 하는 트렌치 커패시터.
- 제 3항에 있어서,상기 스페이서 층(9)의 두께는 기판 표면에 대해 평행한 방향으로 15 내지 25 nm인 것을 특징으로 하는 트렌치 커패시터.
- 제 4항에 있어서,상기 스페이서 층(49)의 두께는 기판 표면에 대해 평행한 방향으로 3 내지 7 nm인 것을 특징으로 하는 트렌치 커패시터.
- 제 1항 내지 제 6항 중 어느 한 항에 있어서,상기 스페이서 층(9, 49)은 트렌치(5, 45)의 상부 1/3 내지 상부 1/5내에 배치되고, 기판 표면에까지 연장되지 않는 것을 특징으로 하는 트렌치 커패시터.
- 제 1항 내지 제 7항 중 어느 한 항에 있어서,상기 금속층(14, 54)은 금속의 규화물 화합물, 질화물 화합물, 탄소 화합물 또는 실리콘/질소 화합물을 포함하는 것을 특징으로 하는 트렌치 커패시터.
- 제 8항에 있어서,상기 금속이 텅스텐, 티탄, 몰리브덴, 탄탈, 코발트, 니켈, 니오븀, 백금, 팔라듐 및 희토류 금속으로부터 선택되는 것을 특징으로 하는 트렌치 커패시터.
- 제 9항에 있어서,상기 상부 커패시터 전극(18, 58)은 제 1 폴리실리콘 층(13, 53), 금속 규화물 층(14, 54) 및 제 2 폴리실리콘 층(15, 55)을 포함하는 것을 특징으로 하는 트렌치 커패시터.
- DRAM 메모리 셀에 사용하기 위한 트렌치 커패시터의 제조 방법에 있어서,- 기판(1, 41)내에 트렌치(4, 45)를 형성하는 단계,- 상부 트렌치 영역 내에 절연 재료로 이루어진 스페이서 층(9, 49)을 형성하는 단계,- 그 다음에, 하부 트렌치 영역에서 트렌치의 벽에 인접하는 하부 커패시터 전극(10, 50)을 형성하고, 메모리 유전체(12, 52) 및 상부 커패시터 전극(18, 58)을 형성하는 단계를 포함하여 이루어지며,상기 상부 커패시터 전극(18, 58)은, 그 하부 층이 텅스텐 규화물, 텅스텐, 텅스텐 질화물, 루테늄, 루테늄 산화물, 이리듐 또는 이리듐 산화물이고, 상부 층이 도핑된 폴리실리콘인 2개의 층으로 이루어지지 않는 조건으로, 적어도 하나의층이 금속인, 트렌치의 벽 및 베이스를 따라 연장되는 2개 이상의 층(13, 14, 15; 53, 54, 55)을 포함하며, 상기 2개의 커패시터 전극(10, 18; 50, 58) 및 메모리 유전체(12, 52)는 적어도 부분적으로 트렌치 내에 배치되는 것을 특징으로 하는 트렌치 커패시터의 제조 방법.
- 제 11항에 있어서,상기 트렌치가 반도체 기판(1, 41)내에 형성되는 것을 특징으로 하는 트렌치 커패시터의 제조 방법.
- 제 12항에 있어서,상기 반도체 기판이 실리콘 기판(1)인 것을 특징으로 하는 트렌치 커패시터의 제조 방법.
- 제 12항에 있어서,상기 반도체 기판이 SOI 기판(41)인 것을 특징으로 하는 트렌치 커패시터의 제조 방법.
- 제 13항에 있어서,상기 스페이서 층(9)의 두께가 기판 표면에 대해 평행한 방향으로 15 내지 25 nm 인 것을 특징으로 하는 트렌치 커패시터의 제조 방법.
- 제 14항에 있어서,상기 스페이서 층(49)의 두께가 기판 표면에 대해 평행한 방향으로 3 내지 7 nm인 것을 특징으로 하는 트렌치 커패시터의 제조 방법.
- 제 11항 내지 제 16항 중 어느 한 항에 있어서,상기 스페이서 층(9, 49)이 트렌치의 상부 1/3 내지 상부 1/5에 배치되고, 기판 표면에 인접한 스페이서 층(9, 49)의 부분이 상부 커패시터 전극(18, 58)의 형성 후에 제거되는 것을 특징으로 하는 트렌치 커패시터의 제조 방법.
- 제 11항 내지 제 17항 중 어느 한 항에 있어서,상기 금속 층(14, 54)이 금속의 규화물 화합물, 질화물 화합물, 탄소 화합물 또는 실리콘/질소 화합물을 포함하는 것을 특징으로 하는 트렌치 커패시터의 제조 방법.
- 제 18항에 있어서,상기 금속이 텅스텐, 티탄, 몰리브덴, 탄탈, 코발트, 니켈, 니오븀, 백금, 팔라듐 및 희토류 금속으로부터 선택되는 것을 특징으로 하는 트렌치 커패시터의 제조 방법.
- 제 19항에 있어서,상기 상부 커패시터 전극(18, 58)은 제 1 폴리실리콘 층(13, 53), 금속 규화물 층(14, 54) 및 제 2 폴리실리콘 층(15, 55)을 포함하는 것을 특징으로 트렌치 커패시터의 제조 방법.
- 메모리 셀에 있어서,제1항 내지 제10항 중 어느 한 항에 따른 메모리 커패시터와, 소오스 전극, 드레인 전극(19, 59), 게이트 전극(20, 60) 및 도전 채널을 포함하는 선택 트랜지스터를 구비하며, 상부 커패시터 전극(18, 58)은 소오스 또는 드레인 전극(19, 59)과 도전 접속되는 것을 특징으로 하는 메모리 셀.
- 메모리 셀의 제조 방법에 있어서,제11항 내지 제20항 중 어느 한 항에 따른 메모리 커패시터의 제조 방법 단계와, 소오스 전극, 드레인 전극(19, 59), 게이트 전극(20, 60) 및 도전 채널을 형성하여 선택 트랜지스터를 제조하는 단계를 이용하며, 상기 상부 커패시터 전극(18, 58)은 소오스 또는 드레인 전극(19, 59)과 도전 접속되는 것을 특징으로 하는 메모리 셀의 제조 방법.
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