KR20210086395A - 기판 휨을 감소시키기 위한 트렌치 캐패시터 프로파일 - Google Patents

기판 휨을 감소시키기 위한 트렌치 캐패시터 프로파일 Download PDF

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KR20210086395A
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시이-펜 후앙
쥰-잉 린
시-민 우
투오-신 치엔
팅-첸 수
유-치 창
슈-후이 수
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Abstract

본 개시의 다양한 실시예들은 트렌치 캐패시터에 인접한 필러 구조물을 포함하는 집적 회로(IC)에 관한 것이다. 기판은 트렌치를 규정하는 측벽들을 갖는다. 트렌치는 기판의 전측면 내로 연장된다. 트렌치 캐패시터는, 트렌치를 각각 라이닝하고 상기 기판 내에 캐비티를 규정하는 복수의 캐패시터 전극층들 및 복수의 캐패시터 유전체층을 포함한다. 필러 구조물은 기판 내에 배치된다. 필러 구조물은 제 1 폭, 및 제 1 폭보다 작은 제 2 폭을 갖는다. 제 1 폭은 기판의 전측면과 정렬되고 제 2 폭은 전측면 아래에 배치된 제 1 지점과 정렬된다.

Description

기판 휨을 감소시키기 위한 트렌치 캐패시터 프로파일{TRENCH CAPACITOR PROFILE TO DECREASE SUBSTRATE WARPAGE}
트렌치 캐패시터는 반도체 집적 회로(integrated circuit; IC) 내의 일부 다른 캐패시터 유형들에 비해 높은 전력 밀도(power density)를 보인다. 이와 같이, 트렌치 캐패시터들은 다른 응용들 중, 동적 랜덤 액세스 메모리(dynamic random-access memory; DRAM) 저장 셀들과 같은 응용들에서 이용된다. 트렌치 캐패시터들의 일부 예시들은 진보된 기술 노드 프로세스들에서 이용되는 고밀도 딥 트렌치 캐패시터(deep trench capacitor; DTC)들을 포함한다.
본 개시의 양태들은 첨부되는 도면들과 함께 읽었을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 트렌치 내에 배치되고 트렌치 내의 캐비티(cavity)에 측방으로(laterally) 인접한 트렌치 캐패시터를 포함하는 집적 회로(IC)의 일부 실시예들의 단면도를 예시한다.
도 2 내지 도 4는 도 1의 IC의 일부 대안적인 실시예들의 단면도들을 예시한다.
도 5, 도 6a, 및 도 6b는 기판 내에 배치된 복수의 필러 구조물(pillar structure)들 및 각각의 필러 구조물에 인접한 트렌치 캐패시터를 포함하는 IC의 일부 실시예들의 단면도들을 예시한다.
도 7 내지 도 14는 트렌치 내에 배치되고 트렌치 내의 캐비티에 측방으로 인접한 트렌치 캐패시터를 갖는 집적 칩(integrated chip; IC)을 형성하는 방법의 일부 실시예들의 단면도들을 예시한다.
도 15는 트렌치 내에 배치되고 트렌치 내의 캐비티에 측방으로 인접한 트렌치 캐패시터를 갖는 IC을 형성하기 위한 방법의 일부 실시예들의 흐름도를 예시한다.
본 개시는 본 개시의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
집적 회로들은 반도체 기판 내에 그리고/또는 위에 배치된 트렌치 캐패시터와 같은 다수의 반도체 디바이스들을 포함할 수 있다. 예를 들어, 기판은 복수의 트렌치들을 규정하는 측벽들을 포함할 수 있다. 반도체 기판은, 기판 필러가 인접한 트렌치들을 서로 측방으로 분리하도록 복수의 기판 필러들을 더 포함한다. 트렌치 캐패시터는 다수의 전극들 및 하나 이상의 유전체층을 포함하고, 다수의 전극들 및 유전체층(들)은 복수의 트렌치들 내에 교호적으로(alternatingly) 스태킹(stacking)된다. 각각의 전극은 복수의 트렌치들 중 각각의 트렌치에 걸쳐 연속적으로 연장되고 기판 필러들의 측벽들을 따라 연속적으로 연장된다. 기판 내에 배치되는 트렌치들의 개수를 증가시킴으로써 트렌치 캐패시터의 캐패시턴스 밀도가 증가될 수 있다. 이는, 인접한 전극들 간의 표면 면적이 트렌치들의 개수가 증가함에 따라 증가되기 때문이다.
트렌치 캐패시터가 갖는 도전과제는, 트렌치들의 개수가 증가함에 따른 반도체 기판 내의 물리적 응력(physical stress)이다. 예를 들어, 트렌치 캐패시터의 제조 동안, 복수의 기판 필러들 및 복수의 트렌치들을 규정하기 위해 반도체 기판에 에칭 프로세스가 수행된다. 에칭 프로세스는, 기판 필러들이 각각 실질적으로 직선형인 서로 반대측에 있는 측벽들을 포함하도록 구성된다. 트렌치들 내에 복수의 전극들 및 유전체층들을 규정하기 위해 퇴적 프로세스들이 수행되어 전극들 및 유전체층들이 각각의 트렌치를 완전히 채운다. 이는, 부분적으로 전극들 및 유전체층들이 기판 필러들의 실질적으로 직선형인 서로 반대측에 있는 측벽들을 따르기 때문이다. 그러나, 제조 프로세스 동안 그리고/또는 트렌치 캐패시터의 동작 동안, 전극들 및 유전체층들은 [예를 들어, 베이킹 프로세스(들) 및/또는 고전압 및/또는 고전류에 의해 생성되는 열로 인해] 열에 노출된다. 열은 유전체층들 및/또는 전극들이 열 팽창을 겪게 한다. 트렌치들이 완전히 채워지기 때문에, 이전에 언급된 층들의 팽창이 트렌치들을 규정하는 기판의 표면들에 대해 힘을 가한다. 이는 반도체 기판의 휨, 파괴(breaking) 및/또는 균열(cracking)로 이어질 수 있고, 이에 의해 디바이스 고장을 초래한다. (예를 들어, 더 작은 프로세스 노드로 인해) 트렌치 밀도가 증가함에 따라, 이전의 문제들이 더 두드러질 것으로 예상된다.
따라서, 본 개시의 다양한 실시예들은 높은 캐패시턴스 밀도 및 낮은 기판 휨을 갖는 트렌치 캐패시터 및 트렌치 캐패시터를 형성하기 위한 연관된 방법에 관한 것이다. 예를 들어, 트렌치 캐패시터를 형성하기 위한 방법은 복수의 기판 필러들 및 복수의 트렌치들을 규정하기 위해 반도체 기판의 전측면(front-side surface)에 에칭 프로세스를 수행하는 단계를 포함한다. 에칭 프로세스는, 각각의 기판 필러의 폭이 반도체 기판의 전측면으로부터 전측면 아래의 제 1 지점(point)까지 연속적으로 감소하도록 구성된다. 또한, 각각의 기판 필러의 폭은 제 1 지점으로부터 수직으로 제 1 지점 아래에 있는 제 2 지점까지 연속적으로 증가할 수 있다. 후속하여, 기판 필러 구조물의 측벽들을 따라 그리고 복수의 트렌치들 내에 복수의 전극들 및 유전체층들을 규정하기 위해 복수의 퇴적 프로세스들[예를 들어, 원자 층 증착(atomic layer deposition; ALD) 프로세스들]이 수행된다. 기판 필러들의 프로파일로 인해, 복수의 퇴적 프로세스들을 수행한 후 각각의 트렌치 내에 캐비티가 존재할 수 있다. 이는, 전극들 및 유전체층들이 기판 필러들의 측벽들을 따르기 때문이다. 각각의 트렌치 내의 보이드(void)의 존재는, 전극들 및 유전체층들이 열에 노출되었을 때 팽창할 공간을 제공한다. 이는, 이전에 언급된 층들이 열 팽창을 겪음에 따라 반도체 기판에 가해지는 힘을 경감시키고, 이에 의해 반도체 기판의 휨, 파괴, 및/또는 균열을 감소시킨다.
도 1은 반도체 기판(102) 내에 배치된 트렌치 캐패시터(106)를 갖는 집적 회로(IC)(100)의 일부 실시예들의 단면도를 예시한다.
일부 실시예들에서, IC(100)는 반도체 기판(102) 위에 있는 상호연결 구조물(117)을 갖는다. 반도체 기판(102)은 도핑된 영역(104)을 포함한다. 일부 실시예들에서, 도핑된 영역(104)은, 예를 들어 제 1 도핑 유형[예를 들어, p형(p-type)]일 수 있거나 제 1 도핑 유형을 포함할 수 있다. 트렌치 캐패시터(106)가 반도체 기판(102) 위에 있고, 반도체 기판(102)의 측벽들에 의해 규정된 트렌치들(102t)을 채우는 트렌치 세그먼트들(106ts)을 갖는다. 트렌치 세그먼트들(106ts)은, 도핑된 영역(104)이 반도체 기판(102) 내에 그리고/또는 상에 배치된 다른 디바이스들로부터 트렌치 캐패시터(106)를 전기적으로 격리하도록 구성되게 하기 위해, 도핑된 영역(104) 내에 배치될 수 있다. 반도체 기판(102)은 트렌치 캐패시터(106)의 트렌치 세그먼트들(106ts) 간에 측방으로 규정된 필러 구조물(101)을 포함한다. 반도체 기판(102)의 전측면(102f)을 따라 그리고 트렌치들(102t) 및 필러 구조물(101)을 규정하는 반도체 기판(102)의 측벽들을 따라 절연체층(108)이 연장된다.
일부 실시예들에서, 상호연결 구조물(117)은 상호연결 유전체 구조물(122) 내에 배치된 복수의 전도성 비아들(118) 및 복수의 전도성 와이어들(120)을 포함한다. 전도성 비아들(118) 및 전도성 와이어들(120)은 IC(100) 내에 배치된 반도체 디바이스들을 전기적으로 함께 커플링하도록 구성된다. 또한, 트렌치 캐패시터(106)의 상면을 따라 에칭 저지층(116)이 배치된다. 트렌치 캐패시터(106)와 에칭 저지층(116) 사이에 캡핑 유전체층(114)이 배치된다.
일부 실시예들에서, 트렌치 캐패시터(106)는 복수의 캐패시터 전극층들(110a 내지 110d) 및 캐패시터 전극층들(110a 내지 110d) 간에 교호적으로 배치된 복수의 캐패시터 유전체층들(112a 내지 112d)을 포함한다. 일부 실시예들에서, 캐패시터 전극층들(110a, 110c)은 그 위에 있는 전도성 와이어(120) 및 전도성 비아들(118)에 의해 직접적으로 전기적으로 커플링되고, 이에 의해 제 1 캐패시터 전극을 규정한다. 추가 실시예들에서, 캐패시터 전극층들(110b, 110d)은 그 위에 있는 전도성 와이어(120) 및 전도성 비아들(118)에 의해 직접적으로 전기적으로 커플링되고, 이에 의해 제 2 캐패시터 전극을 규정한다. 하나보다 많은 캐패시터 전극층들을 각각 갖는 제 1 전극 및 제 2 전극으로 인해, 트렌치 캐패시터(106)의 캐패시턴스 밀도가 증가될 수 있다. 예를 들어, 트렌치 캐패시터(106)의 캐패시턴스(C)(패럿)가 C = εiε0
Figure pat00001
로 규정되고, 여기서 A는 제 1 전극과 제 2 전극 사이의 오버랩의 면적이고, εi는 제 1 전극과 제 2 전극 사이의 캐패시터 유전체층들(112a 내지 112d)의 정적 비유전율(relative static permittivity)이고, ε0은 전기 상수(ε0
Figure pat00002
8.854×10-12 F m-1)이며, d는 제 1 전극과 제 2 전극을 분리하는 거리이다. 따라서, 일부 실시예들에서, 제 1 전극과 제 2 전극 사이의 오버랩의 면적(A)을 증가시킴으로써, 트렌치 캐패시터(106)의 캐패시턴스(C)가 증가될 수 있다. 추가 실시예들에서, 제 1 전극과 제 2 전극 사이의 오버랩의 면적(A)을 증가시키기 위해, 트렌치 세그먼트들(106t)의 개수가 증가될 수 있다.
일부 실시예들에서, 필러 구조물(101)은 반도체 기판(102)의 전측면(102f)과 정렬된 제 1 폭(w1)을 갖고, 또한 수직으로 전측면(102f) 아래에 있는 제 1 지점에 배치된 제 2 폭(w2)을 갖는다. 제 1 폭(w1)은 제 2 폭(w2)보다 크다. 추가 실시예들에서, 필러 구조물(101)의 폭은 반도체 기판(102)의 전측면(102f)으로부터 제 1 지점까지 연속적으로 감소한다. 이는, 부분적으로, 트렌치들(102t) 각각에 캐비티(103)가 존재할 것을 보장한다. 예를 들어, 트렌치 캐패시터(106)의 제조 동안, 캐패시터 전극층들(110a 내지 110d) 및 캐패시터 유전체층들(112a 내지 112d)은, 이들이 필러 구조물(101)의 형태를 따르도록 (예를 들어, 하나 이상의 ALD 프로세스에 의해) 퇴적된다. 필러 구조물(101)의 제 1 폭(w1)이 필러 구조물(101)의 제 2 폭(w2)보다 크기 때문에, 캐패시터 전극층들(110a 내지 110d) 및 캐패시터 유전체층들(112a 내지 112d)을 퇴적한 후 각각의 트렌치(102t) 내에 캐비티(103)가 존재할 것이다.
일부 실시예들에서, IC(100)의 동작 및/또는 제조 동안, 트렌치 캐패시터(106)의 층들이 고열에 노출된다. 고열이 캐패시터 전극층들(110a 내지 110d) 및 캐패시터 유전체층들(112a 내지 112d)의 열팽창을 초래하여 이전에 언급된 층들이 캐비티(103) 내로 팽창할 수 있다. 이는, 부분적으로, 캐패시터 전극층들(110a 내지 110d) 및 캐패시터 유전체층들(112a 내지 112d)이 팽창함에 따라 반도체 기판(102)에 가해지는 힘을 경감시킨다. 예를 들어, 다양한 실시예들에서, 캐패시터 전극층들(110a 내지 110d) 및 캐패시터 유전체층들(112a 내지 112d)은 캐비티(103)가 없도록(도시 생략) 각각의 트렌치(102t)를 완전히 채운다. 그러한 실시예들에서, 트렌치 캐패시터(106)의 층들의 팽창이 반도체 기판(102)의 표면들에 힘을 가하고 이는 반도체 기판(102)의 휨 및/또는 균열을 초래할 수 있다. 따라서, 본 개시에 따른 일부 실시예들에서, 필러 구조물(101)의 프로파일로 인해, 캐패시터 전극층들(110a 내지 110d) 및 캐패시터 유전체층들(112a 내지 112d)은, 각각의 트렌치(102t) 내에 캐비티(103)가 존재하는 방식으로 형성될 수 있다. 캐패시터 전극층들(110a 내지 110d) 및 캐패시터 유전체층들(112a 내지 112d)이 열팽창을 겪으면서 캐비티(103) 내로 확장할 수 있고, 이에 의해 반도체 기판(102)의 휨, 균열, 및/또는 파괴를 경감시킨다. 이는, 부분적으로, 반도체 기판(102) 내에 형성될 수 있는 트렌치들(102t)의 개수를 증가시키고, 이에 의해 기판 휨을 감소시키면서 트렌치 캐패시터(106)의 캐패시터 밀도를 증가시킨다.
일부 실시예들에서, 필러 구조물(101)의 제 1 폭(w1)은 약 0.1 마이크로미터 내지 0.2 마이크로미터의 범위 내에 있다. 추가 실시예들에서, 제 1 폭(w1)이 약 0.1 마이크로미터보다 작으면, 필러 구조물(101)이 너무 얇아서 트렌치 캐패시터(106)의 층들에 의해 가해지는 힘으로 인해 붕괴될 수 있다. 다른 추가 실시예들에서, 제 1 폭(w1)이 약 0.2 마이크로미터보다 크면, 반도체 기판(102) 내에 형성될 수 있는 트렌치들(102t)의 개수가 감소되고/감소되거나 트렌치들(102t) 내의 트렌치 캐패시터(106)의 층들의 적절한 퇴적을 용이하게 하기에 각각의 트렌치(102t)의 개구부(opening)가 너무 작다. 다양한 실시예들에서, 필러 구조물(101)의 제 2 폭(w2)은 약 0.07 마이크로미터 내지 0.17 마이크로미터의 범위 내에 있다. 추가 실시예들에서, 제 2 폭(w2)이 약 0.07 마이크로미터보다 작으면, 필러 구조물(101)이 너무 얇아서 트렌치 캐패시터(106)의 층들에 의해 가해지는 힘으로 인해 붕괴될 수 있다. 다른 추가 실시예들에서, 제 2 폭(w2)이 약 0.17 마이크로미터보다 크면, 캐비티(103)의 사이즈가 감소될 수 있다. 그러한 실시예들에서, 캐비티(103)의 사이즈의 감소는, 캐패시터 전극층들(110a 내지 110d) 및 캐패시터 유전체층들(112a 내지 112d)이 팽창함에 따라 반도체 기판(102)에 가해지는 응력을 증가시키고, 이에 의해 반도체 기판(102)의 휨 및/또는 균열을 초래한다. 다양한 실시예들에서, 제 1 폭(w1)은 제 2 폭(w2)보다 크다. 추가 실시예들에서, 제 1 폭(w1)과 제 2 폭(w2) 사이의 차(예를 들어, w1-w2)는 약 30 나노미터보다 크다. 일부 실시예들에서, 제 1 폭(w1)과 제 2 폭(w2) 사이의 차가 약 30 나노미터보다 작으면, 캐비티(103)의 사이즈가 감소될 수 있고, 이에 의해 반도체 기판(102)의 휨 및/또는 균열을 초래한다.
도 2는 도 1의 IC(100)의 일부 대안적인 실시예들에 따른 집적 회로(IC)(200)의 단면도의 일부 실시예들을 예시한다.
IC(200)는 반도체 기판(102)의 전측면(102f) 위에 있는 상호연결 구조물(117)을 포함한다. 일부 실시예들에서, 반도체 기판(102)은 예를 들어, 벌크 기판(예를 들어, 벌크 실리콘), SOI(silicon-on-insulator) 기판, 또는 다른 적절한 기판일 수 있거나 이들을 포함할 수 있고/있거나 제 1 도핑 유형(예를 들어, p형)을 포함할 수 있다. 도핑된 영역(104)이 반도체 기판(102) 내에 배치되고 반도체 기판(102)보다 높은 도핑 농도를 갖는 제 1 도핑 유형을 포함할 수 있다. 상호연결 구조물(117)은 상호연결 유전체 구조물(122), 복수의 전도성 비아들(118), 및 복수의 전도성 와이어들(120)을 포함한다. 상호연결 유전체 구조물(122)은 예를 들어, 하나 이상의 층간 유전체(inter-level dielectric; ILD)층을 포함할 수 있다. 하나 이상의 ILD층은 각각 예를 들어, 실리콘 이산화물과 같은 산화물, 로우 k 유전체 재료(low-k dielectric material), 극 로우 k 유전체 재료(extreme low-k dielectric material), 이들의 임의의 조합, 또는 다른 적절한 유전체 재료일 수 있거나 이들을 포함할 수 있다. 복수의 전도성 비아들 및 와이어들(118, 120)은 반도체 기판(102) 위에 그리고/또는 내에 배치된 반도체 디바이스들을 서로 전기적으로 커플링하도록 구성된다. 추가 실시예들에서, 전도성 비아들 및 와이어들(118, 120)은 각각 예를 들어, 텅스텐, 구리, 알루미늄, 티타늄 질화물, 탄탈륨 질화물, 이들의 임의의 조합 등일 수 있거나 이들을 포함할 수 있다.
반도체 기판(102)은 하나 이상의 트렌치(102t)를 규정하는 측벽들을 포함한다. 트렌치들(102t)은 반도체 기판(102)의 전측면(102f)으로부터 전측면(102f) 아래의 일 지점까지 연속적으로 연장된다. 추가 실시예들에서, 트렌치 캐패시터(106)가 전측면(102f) 위에 배치되고 트렌치들(102t)을 적어도 부분적으로 채운다. 일부 실시예들에서, 트렌치 캐패시터(106)는 복수의 캐패시터 전극층들(110a 내지 110d) 및 복수의 캐패시터 유전체층들(112a 내지 112d)을 포함한다. 절연체층(108)이 반도체 기판(102) 및/또는 반도체 기판(102) 내에/위에 배치된 디바이스들로부터 트렌치 캐패시터를 전기적으로 격리할 수 있도록, 반도체 기판(102)과 제 1 캐패시터 전극층(110a) 사이에 절연체층(108)이 배치된다. 일부 실시예들에서, 절연체층(108)은 예를 들어, 실리콘 이산화물과 같은 산화물, 또는 다른 적절한 유전체 재료일 수 있거나 이들을 포함할 수 있다. 일부 실시예들에서, 인접한 캐패시터 전극층들(110a 내지 110d)이 캐패시터 유전체층들(112a 내지 112d) 중 하나에 의해 서로 분리되도록, 캐패시터 유전체층들(112a 내지 112d)이 캐패시터 전극층들(110a 내지 110d) 간에 교호적으로 스태킹된다. 추가 실시예들에서, 캐패시터 유전체층들(112a 내지 112d) 각각의 두께는 캐패시터 전극층들(110a 내지 110d) 각각의 두께보다 크다. 일부 실시예들에서, 캐패시터 전극층들(110a 내지 110d)은 각각 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등일 수 있거나 이들을 포함할 수 있다. 추가 실시예들에서, 캐패시터 유전체층들(112a 내지 112d)은 각각 예를 들어, 하이 k 유전체 재료(high-k dielectric material), 또는 일부 다른 적절한 유전체 재료(들)일 수 있거나 이들을 포함할 수 있다. 하이 k 유전체 재료는 예를 들어, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 티타늄 산화물, 또는 일부 다른 적절한 하이 k 유전체 재료(들), 또는 이들의 임의의 조합일 수 있거나 이들을 포함할 수 있다. 다른 추가 실시예들에서, 캐패시터 전극층들(110a 내지 110d) 및/또는 캐패시터 유전체층들(112a 내지 112d)은 각각, 이전에 언급된 층들이 각각의 트렌치(102t)를 라이닝(lining)하도록 전측면(102f)을 따라 트렌치들(102t) 내로 연장될 수 있다.
트렌치 캐패시터(106)는 대응하는 트렌치(102t)를 채우는 트렌치 세그먼트들(106ts)을 갖는다. 트렌치 캐패시터(106)의 트렌치 세그먼트들(106ts)은 필러 구조물(101)을 규정하는 반도체 기판(102)의 측벽들을 따른다. 추가 실시예들에서, 최상위 캐패시터 유전체층(112d)의 상면을 따라 캡핑 유전체층(114)이 연속적으로 연장된다. 캡핑 유전체층(114)은 예를 들어, 캡핑 유전체층(114)의 내측 측벽들 사이에 캐비티(103)가 규정되도록, 대응하는 트렌치(102t) 내의 각각의 캐비티(103)를 제 1 가스 압력으로 밀봉(seal)하도록 구성될 수 있다. 일부 실시예들에서, 캡핑 유전체층(114)은 예를 들어, 실리콘 이산화물, 실리콘 산화질화물(silicon oxynitride), 실리콘 산화탄화물(silicon oxycarbide)과 같은 산화물, 또는 다른 적절한 유전체 재료일 수 있거나 이들을 포함할 수 있다. 추가 실시예들에서, 트렌치 캐패시터(106)의 상면을 따라 에칭 저지층(116)이 배치된다. 일부 실시예들에서, 에칭 저지층(116)은 예를 들어, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 실리콘 산화탄화물, 이들의 임의의 조합, 또는 다른 적절한 유전체 재료일 수 있거나 이들을 포함할 수 있다.
필러 구조물(101)은 반도체 기판(102)의 전측면(102f)과 수평으로 정렬된 제 1 폭(w1)을 갖고, 또한 전측면(102f)으로부터 수직으로 오프셋된 제 1 지점(202)에 배치된 제 2 폭(w2)을 갖는다. 일부 실시예들에서, 제 1 폭(w1)은 제 2 폭(w2)보다 크다. 또한, 필러 구조물(101)의 폭은 반도체 기판(102)의 전측면(102f)으로부터 제 1 지점(202)까지 연속적으로 감소할 수 있다. 추가 실시예들에서, 필러 구조물(101)의 제 1 높이(h1)는 반도체 기판(102)의 전측면(102f)으로부터 제 1 지점(202)까지로 규정된다. 다른 추가 실시예들에서, 제 1 높이(h1)는 예를 들어, 약 0.05 마이크로미터보다 크거나 약 0.05 마이크로미터 내지 4 마이크로미터의 범위 내에 있다. 추가 실시예들에서, 예를 들어 제 1 높이(h1)가 0.05 마이크로미터보다 작으면, 캐비티(103)의 사이즈가 감소될 수 있고 이는 반도체 기판(102)에 유도되는 응력의 양을 증가시킬 수 있다. 다른 추가 실시예들에서, 필러 구조물(101)의 폭은 제 1 높이(h1)를 지나 반도체 기판(102)의 전측면(102f)으로부터 멀어지는 방향으로 연속적으로 감소한다. 일부 실시예들에서, 필러 구조물(101)의 제 1 폭(w1)은 약 0.1 마이크로미터 내지 0.2 마이크로미터의 범위 내에 있다. 다양한 실시예들에서, 필러 구조물(101)의 제 2 폭(w2)은 약 0.07 마이크로미터 내지 0.17 마이크로미터의 범위 내에 있다. 일부 실시예들에서, 트렌치(102t)의 제 1 길이(L1)는 약 0.3 마이크로미터 내지 0.4 마이크로미터의 범위 내에 있다. 제 1 길이(L1)는 반도체 기판(102)의 전측면(102f)과 정렬되고, 트렌치(102t)의 개구부를 규정할 수 있다. 일부 실시예들에서, 제 1 길이(L1)가 약 0.3 마이크로미터보다 작으면, 트렌치(102t)의 개구부가 너무 작아서 트렌치 캐패시터(106)의 층들이 트렌치(102t) 내에 부적절하게 퇴적될 수 있다. 추가 실시예들에서, 제 1 길이(L1)가 약 0.4 마이크로미터보다 크면, 반도체 기판(102) 내에 형성될 수 있는 트렌치들(102t)의 개수가 감소되고/감소되거나 제 1 폭(w1)이 감소되어 필러 구조물(101)이 너무 얇고, 트렌치 캐패시터(106)의 층들에 의해 가해지는 힘으로 인해 붕괴될 수 있다. 일부 실시예들에서, 트렌치(102t)의 트렌치 피치는 필러 구조물(101)의 제 1 폭(w1)과 트렌치(102t)의 제 1 길이(L1)의 합(예를 들어, w1+L1)과 동일하다. 일부 실시예들에서, 트렌치 피치는 약 0.4 마이크로미터 내지 0.6 마이크로미터의 범위 내에 있다. 추가 실시예들에서, 트렌치 피치가 약 0.4 마이크로미터보다 작으면, 트렌치(102t)의 개구부가 너무 작을 수 있서 트렌치 캐패시터의 층들이 트렌치(102t)를 부적절하게 채울 수 있다. 다른 추가 실시예들에서, 트렌치 피치가 약 0.6 마이크로미터보다 크면, 트렌치 캐패시터(106)의 캐패시턴스 밀도가 감소될 수 있다.
필러 구조물(101)의 제 2 높이(h2)는 반도체 기판(102)의 전측면(102f)으로부터 제 2 지점(204)까지로 규정된다. 제 2 지점(204)은 제 1 지점(202) 아래로 수직으로 전측면(102f)으로부터 멀어지는 방향으로 배치된다. 일부 실시예들에서, 제 2 높이(h2)는 예를 들어, 약 6 마이크로미터이거나, 또는 약 0.595 마이크로미터 내지 7.65 마이크로미터의 범위 내에 있다. 일부 실시예들에서, 필러 구조물(101)의 폭은 제 1 지점(202)으로부터 제 2 지점(204)까지 연속적으로 증가한다. 필러 구조물(101)의 제 3 높이(h3)는 반도체 기판(102)의 전측면(102f)으로부터 제 3 지점(206)까지로 규정된다. 제 3 지점(206)은 반도체 기판(102)의 저면(lower surface)(102ls)과 정렬될 수 있다. 일부 실시예들에서, 반도체 기판(102)의 저면(102ls)은 트렌치(102t)의 하면을 규정하고/규정하거나 트렌치 세그먼트들(106ts)의 하면과 정렬된다. 일부 실시예들에서, 제 3 높이(h3)는 약 7 마이크로미터, 약 8.5 마이크로미터일 수 있거나, 또는 약 6.5 마이크로미터 내지 8.5 마이크로미터의 범위 내에 있을 수 있다. 트렌치(102t)의 제 2 길이(L2)는 제 2 지점(204)과 정렬된다. 일부 실시예들에서, 제 2 길이(L2)는 약 0.21 마이크로미터 내지 0.36 마이크로미터의 범위 내에 있다. 추가 실시예들에서, 제 2 길이(L2)는 제 1 길이(L1)의 약 70 퍼센트 내지 90 퍼센트의 범위 내(예를 들어, 약 0.7*L1 내지 0.9*L1의 범위 내)에 있다. 트렌치(102t)의 제 3 길이(L3)는 제 3 지점(206)과 정렬되고/정렬되거나 반도체 기판(102)의 저면(102ls)과 정렬된다. 일부 실시예들에서, 제 3 길이(L3)는 약 0.3 마이크로미터 내지 0.4 마이크로미터의 범위 내에 또는 약 0.24 마이크로미터 내지 0.4 마이크로미터의 범위 내에 있다. 추가 실시예들에서, 제 3 길이(L3)는 제 1 길이(L1)의 약 80 퍼센트 내지 100 퍼센트의 범위 내(예를 들어, 약 0.8*L1 내지 L1의 범위 내)에 있다. 따라서, 일부 실시예들에서, 제 3 길이(L3)는 제 1 길이(L1)와 실질적으로 동일하다. 일부 실시예들에서, 제 3 길이(L3)가 약 0.8*L1보다 작으면, 캐비티(103)의 사이즈가 감소되고 이는 반도체 기판(102)에 유도되는 응력의 양을 증가시킬 수 있다. 추가 실시예들에서, 제 3 길이(L3)가 제 1 길이(L1)보다 크면, 트렌치 캐패시터(106)의 층들이 트렌치(102t)의 코너부를 따라 적절하게 퇴적되지 않을 수 있다. 이는, 부분적으로, 캐패시터 유전체층들(112a 내지 112d) 간의 그리고/또는 캐패시터 전극층들(110a 내지 110d) 간의 디라미네이션(delamination)을 초래할 수 있다.
도 3은 반도체 기판(102) 내에 배치된 트렌치 캐패시터(106)를 포함하는 IC(300)의 일부 실시예들의 단면도를 예시한다.
IC(300)는 반도체 기판(102)의 전측면(102f) 위에 있는 상호연결 구조물(117)을 포함한다. 반도체 기판(102)은 트렌치들(102t)을 규정하는 측벽들을 포함한다. 또한, 반도체 기판(102)은 트렌치들(102t) 간에 배치된 필러 구조물들(101)을 포함한다. 필러 구조물(101)은 반도체 기판(102)의 전측면(102f)과 정렬된 제 1 폭(w1) 및 제 1 지점(202)에 배치된 제 2 폭(w2)을 갖는다. 제 1 지점(202)은 전측면(102f)으로부터 수직으로 전측면(102f)으로부터 멀어지는 방향으로 0이 아닌 거리만큼 오프셋된다. 일부 실시예들에서, 필러 구조물(101)은 전측면(102f)으로부터 제 1 지점(202)까지 연속적으로 연장되는 굴곡진 측벽 세그먼트를 갖는다. 추가 실시예들에서, 필러 구조물(101)의 폭은 전측면(102f)으로부터 제 1 지점(202)까지 연속적으로 감소한다. 일부 실시예들에서, 캐패시터 유전체층들(112a 및 112b) 및 캐패시터 전극층들(110a 및 110b)은 필러 구조물(101)의 굴곡진 측벽 세그먼트를 따른다. 다른 추가 실시예들에서, 트렌치(102t)의 하면을 규정하는 반도체 기판(102)의 저면(102ls)이 굴곡진다.
도 4는 도 2의 IC(200)의 일부 대안적인 실시예들에 따른 IC(400)의 일부 실시예들의 단면도를 예시한다.
트렌치 캐패시터(106)의 상면 및 에칭 저지층(116) 위에서 제 1 유전체층(402)이 연장된다. 제 2 유전체층(404)이 제 1 유전체층(402) 위에 있다. 일부 실시예들에서, 제 1 유전체층(402) 및/또는 제 2 유전체층(404)은 각각 예를 들어, 실리콘 이산화물과 같은 산화물, 도핑되지 않은 실리콘 글래스, 이들의 임의의 조합, 또는 다른 적절한 유전체 재료일 수 있거나 이들을 포함할 수 있다. 일부 실시예들에서, 상호연결 유전체 구조물(122)은 복수의 층간 유전체(ILD)층들(406) 및 복수의 유전체 보호층들(408)을 포함한다. 유전체 보호층들(408)은 ILD층들(406) 중 인접한 층들 간에 교호적으로 스태킹된다. 추가 실시예들에서, ILD층들(406)은 각각 예를 들어, 실리콘 이산화물, 로우 k 유전체 재료, 극 로우 k 유전체 재료, 이들의 임의의 조합, 또는 다른 적절한 유전체 재료일 수 있거나 이들을 포함할 수 있다. 다른 추가 실시예들에서, 유전체 보호층들(408)은 각각 예를 들어, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 또는 다른 적절한 유전체 재료일 수 있거나 이들을 포함할 수 있고/있거나 상호연결 구조물(117)을 형성하는 동안의 에칭 저지층으로서 구성될 수 있다.
도 5는 도 2의 IC(200)의 일부 대안적인 실시예들에 대응하는 IC(500)의 일부 실시예들의 단면도를 예시한다.
도 5에 예시된 바와 같이, 반도체 기판(102)은 복수의 5개의 트렌치들(102t)을 포함하고, 트렌치 캐패시터(106)는 대응하는 트렌치(102t)를 채우는 복수의 5개의 트렌치 세그먼트들(106ts)을 포함한다. 반도체 기판(102)이 임의의 개수의 트렌치들(102t)을 포함할 수 있어서 도 5가 단지 예시라는 점이 이해될 것이다. 반도체 기판(102) 내에 배치되는 트렌치들(102t)의 개수를 증가시킴으로써 트렌치 캐패시터(106)의 캐패시터 밀도가 증가된다.
도 6a는 도 2의 IC(200)의 일부 대안적인 실시예들에 대응하는 IC(600a)의 일부 실시예들의 단면도를 예시한다.
도 6a에 예시된 바와 같이, 반도체 기판(102)의 전측면(102f)을 따라 그리고 트렌치들(102t)을 규정하는 반도체 기판(102)의 측벽들을 따라 절연체층(108)이 연속적으로 연장된다. 따라서, 절연체층(108)은 트렌치 캐패시터(106)와 반도체 기판(102) 사이에 배치되고, 반도체 기판(102) 내에 그리고/또는 위에 배치된 다른 디바이스들로부터 트렌치 캐패시터(106)를 전기적으로 격리하도록 구성될 수 있다. 또한, 절연체층(108)은 각각의 필러 구조물(101)의 측벽들 및 상면을 따라 연속적으로 연장된다. 필러 구조물(101)의 제 1 폭(w1)은 반도체 기판(102)의 전측면(102f)과 정렬되고, 필러 구조물(101)의 제 2 폭(w2)보다 크다. 제 2 폭(w2)은 수직으로 전측면(102f) 아래에 배치된 제 1 지점(202)과 정렬된다. 일부 실시예들에서, 필러 구조물(101)의 폭은 전측면(102f)으로부터 제 1 지점(202)까지 연속적으로 감소한다. 또한, 필러 구조물(101)의 프로파일로 인해, 절연체층(108)의 제 1 두께(t1)는 절연체층(108)의 제 2 두께(t2)보다 작다. 추가 실시예들에서, 제 1 두께(t1)는 예를 들어, 약 250 옹스트롬일 수 있거나, 또는 약 250 옹스트롬 내지 500 옹스트롬의 범위 내에 있을 수 있다. 일부 실시예들에서, 제 2 두께(t2)는 제 1 지점(202) 아래에 배치되고, 예를 들어, 약 450 옹스트롬일 수 있거나, 또는 약 450 옹스트롬 내지 900 옹스트롬의 범위 내에 있을 수 있다. 추가 실시예들에서, 절연체층(108)의 두께는 반도체 기판(102)의 전측면(102f)으로부터 제 1 지점(202)까지 연속적으로 증가할 수 있다. 이는, 부분적으로, 캐비티(103)가 트렌치 캐패시터(106)의 층들에 인접하도록 하는, 각각의 트렌치(102t) 내의 캐비티(103)의 형성을 용이하게 한다. 일부 실시예들에서, 필러 구조물(101)의 상면(101us)이 굴곡진다. 추가 실시예들에서, 절연체층(108)의 제 3 두께(t3)는 필러 구조물(101)의 상면(101us)을 따라 배치된다. 일부 실시예들에서, 제 3 두께(t3)는 제 2 두께(t2)보다 작다.
도 6b는 도 6a의 IC(600a)의 일부 대안적인 실시예들에 대응하는 IC(600b)의 일부 실시예들의 단면도를 예시한다.
도 6b에 예시된 바와 같이, 최상위 캐패시터 유전체층(112d)의 상면을 따라 캡핑 유전체층(114)이 연속적으로 연장된다. 따라서, 일부 실시예들에서, 캡핑 유전체층(114)은, 캡핑 유전체층(114)의 내측 측벽들 사이에 캐비티(103)가 규정되도록, 대응하는 트렌치(102t) 내의 각각의 캐비티(103)를 제 1 가스 압력으로 밀봉할 수 있다.
도 7 내지 도 14는 본 개시에 따른 트렌치 내에 배치되고 캐비티를 규정하는 측벽들을 갖는 트렌치 캐패시터와 함께 집적 회로(IC)를 형성하는 방법의 일부 실시예들의 단면도들(700 내지 1400)을 예시한다. 도 7 내지 도 14에 도시된 단면도들(700 내지 1400)이 방법과 관련하여 설명되지만, 도 7 내지 도 14에 도시된 구조물들이 방법에 제한되기보다는 방법과 분리적으로 독립적일 수 있다는 점이 이해될 것이다. 또한, 도 7 내지 도 14가 일련의 액트들로서 설명되지만, 이 액트들은, 다른 실시예들에서 액트들의 순서가 변경될 수 있다는 점에서 제한적이지 않고, 개시되는 방법들이 또한 다른 구조물들에 적용가능하다는 점이 이해될 것이다. 다른 실시예들에서, 예시되고/예시되거나 설명된 일부 액트들이 전체적으로 또는 부분적으로 생략될 수 있다.
도 7의 단면도(700)에 도시된 바와 같이, 반도체 기판(102)이 제공되고, 후속하여 반도체 기판(102) 내에 트렌치들(102t) 및 필러 구조물(101)의 적어도 일부분을 규정하기 위해 패터닝된다. 일부 실시예들에서, 반도체 기판(102)은 예를 들어, 벌크 기판(예를 들어, 벌크 실리콘 기판), SOI(silicon-on-insulator) 기판, 또는 다른 적절한 기판 재료일 수 있거나 이들을 포함할 수 있다. 패터닝 프로세스를 수행하기 전에, 반도체 기판(102)의 전측면(102f) 위에 마스킹층 스택(702)이 형성된다. 일부 실시예들에서, 마스킹층 스택(702)은 제 1 하드 마스크층(704), 제 2 하드 마스크층(706), 상부 유전체층(708), 반사 방지 코팅(anti-reflection coating; ARC)층(710), 및 포토레지스트(712)를 포함한다. 일부 실시예들에서, 제 1 하드 마스크층(704)은, 반도체 기판(102)의 전측면(102f)을 따라 [예를 들어, 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자 층 증착(ALD) 등에 의해] 퇴적될 수 있다. 후속하여, 제 1 하드 마스크층(704)을 퇴적한 후, 반도체 기판(102)이 제 1 도핑 유형(예를 들어, p형)을 포함하도록, 제 1 하드 마스크층(704)을 통해 반도체 기판(102)에 이온 주입 프로세스가 수행될 수 있다. 다른 추가 실시예들에서, 반도체 기판(102) 내에 다른 도핑된 영역들(도시 생략)[예를 들어, 도 1의 도핑된 영역(104)]을 규정하도록 다른 이온 주입 프로세스가 수행될 수 있다. 이온 주입 프로세스를 수행한 후, 제 2 하드 마스크층(706), 상부 유전체층(708), ARC층(710), 및 포토레지스트(712)가 제 1 하드 마스크층(704) 위에 (예를 들어, 각각 CVD, PVD, ALD 등에 의해) 퇴적된다. 일부 실시예들에서, 필러 구조물(101)은 예를 들어, 실리콘, 진성 실리콘(intrinsic silicon), 도핑된 실리콘, 또는 다른 적절한 재료일 수 있거나 이들을 포함할 수 있다.
또한, 도 7에 예시된 바와 같이, 마스킹층 스택(702)은 마스킹층 스택(702) 내에 개구부들을 규정하고 반도체 기판(102)의 전측면(102f)을 노출시키도록 패터닝된다. 후속하여, 반도체 기판(102)은, 반도체 기판(102) 내에 트렌치들(102t)의 적어도 일부분을 규정하도록 마스킹층 스택(702)을 따라 패터닝된다. 일부 실시예들에서, 패터닝 프로세스는 하나 이상의 건식 에칭 프로세스를 수행하는 것을 포함한다. 또한, 하나 이상의 건식 에칭 프로세스의 전력, 시간, 압력, 및 각도가 필러 구조물(101)의 제 1 폭(w1), 제 2 폭(w2), 제 1 높이(h1), 및 제 2 높이(h2)를 규정하도록 구성된다. 일부 실시예들에서, 필러 구조물(101)의 제 1 폭(w1)은 약 0.1 마이크로미터 내지 0.2 마이크로미터의 범위 내에 있다. 다양한 실시예들에서, 필러 구조물(101)의 제 2 폭(w2)은 약 0.07 마이크로미터 내지 0.17 마이크로미터의 범위 내에 있다. 다른 추가 실시예들에서, 제 1 높이(h1)는 예를 들어, 약 0.05 마이크로미터보다 크거나 약 0.05 마이크로미터 내지 4 마이크로미터의 범위 내에 있다. 일부 실시예들에서, 제 2 높이(h2)는 예를 들어, 약 6 마이크로미터이거나, 또는 약 0.595 마이크로미터 내지 7.65 마이크로미터의 범위 내에 있다. 다른 추가 실시예들에서, 하나 이상의 건식 에칭 프로세스는 각각의 트렌치(102t)의 제 1 길이(L1) 및 제 2 길이(L2)가 규정되도록 수행된다. 일부 실시예들에서, 트렌치(102t)의 제 1 길이(L1)는 약 0.3 마이크로미터 내지 0.4 마이크로미터의 범위 내에 있다. 일부 실시예들에서, 제 2 길이(L2)는 약 0.21 마이크로미터 내지 0.36 마이크로미터의 범위 내에 있다. 추가 실시예들에서, 제 2 길이(L2)는 제 1 길이(L1)의 약 70 퍼센트 내지 90 퍼센트의 범위 내(예를 들어, 약 0.7*L1 내지 0.9*L1의 범위 내)에 있다.
반도체 기판(102)의 전측면(102f)과 정렬된 수평 라인 및 필러 구조물(101)의 제 1 측벽으로부터 제 1 각도(716)가 규정된다. 다양한 실시예들에서, 제 1 각도(716)는 약 92 도 내지 95 도의 범위 내에 있거나, 또는 다른 적절한 값이다. 제 1 지점(202)과 정렬된 수평 라인(715) 및 필러 구조물(102)의 제 2 측벽으로부터 제 2 각도(718)가 규정된다. 일부 실시예들에서, 제 2 각도(718)는 약 88 도 내지 90 도의 범위 내에 있거나, 또는 다른 적절한 값이다. 제 1 지점(202)은 반도체 기판(102)의 전측면(102f) 아래에 배치된다. 일부 실시예들에서, 제 1 높이(h1) 및 제 2 높이(h2)는 트렌치(102t)의 높이들에 대응한다.
일부 실시예들에서, 제 1 하드 마스크층(704)은 예를 들어, 실리콘 이산화물과 같은 산화물, 또는 다른 적절한 유전체 재료일 수 있거나 이들을 포함할 수 있다. 제 2 하드 마스크층(706)은 예를 들어, 비정질 탄소(amorphous carbon) 또는 다른 적절한 유전체 재료일 수 있거나 이들을 포함할 수 있다. 상부 유전체층(708)은 예를 들어, 실리콘 산화질화물, 실리콘 산화탄화물 등일 수 있거나 이들을 포함할 수 있다.
도 8의 단면도(800)에 예시된 바와 같이, 트렌치들(102t)을 규정하는 반도체 기판(102)의 측벽들을 따라 측벽 보호층(802)이 형성된다. 일부 실시예들에서, 측벽 보호층(802)은 예를 들어, 열 산화, CVD, PVD, 또는 다른 적절한 퇴적 또는 성장 프로세스에 의해 퇴적되거나 성장될 수 있다. 추가 실시예들에서, 측벽 보호층(802)은 예를 들어, 실리콘 이산화물과 같은 산화물, 또는 다른 적절한 유전체 재료일 수 있거나 이들을 포함할 수 있다.
도 9의 단면도(900)에 예시된 바와 같이, 반도체 기판(102)은 트렌치들(102t)을 노출시키고 또한 필러 구조물(101)을 규정하도록 패터닝된다. 일부 실시예들에서, 패터닝 프로세스는 반도체 기판(102)을 마스킹층 스택(도 8의 702)을 따라 하나 이상의 에천트에 노출시키는 것을 포함할 수 있다. 추가 실시예들에서, 도 9의 패터닝 프로세스는 도 7의 하나 이상의 건식 에칭보다 낮은 압력으로 하나 이상의 건식 에칭을 수행하는 것을 포함할 수 있다. 또한, 도 9의 패터닝 프로세스를 수행한 후, 마스킹층 스택(도 8의 702)을 제거하기 위해 제거 프로세스가 수행된다. 또한, 도 9의 하나 이상의 건식 에칭 프로세스의 전력, 시간, 압력, 및 각도가 트렌치(102t)의 제 3 길이(L3) 및 필러 구조물(101) 및/또는 트렌치(102t)의 제 3 높이(h3)를 규정하도록 구성된다. 일부 실시예들에서, 제 3 길이(L3)는 약 0.3 마이크로미터 내지 0.4 마이크로미터의 범위 내에 또는 약 0.24 마이크로미터 내지 0.4 마이크로미터의 범위 내에 있다. 추가 실시예들에서, 제 3 길이(L3)는 제 1 길이(L1)의 약 80 퍼센트 내지 100 퍼센트의 범위 내(예를 들어, 약 0.8*L1 내지 L1의 범위 내)에 있다. 따라서, 일부 실시예들에서, 제 3 길이(L3)는 제 1 길이(L1)와 실질적으로 동일하다. 추가 실시예들에서, 제 3 길이(L3)는 반도체 기판(102)의 저면(102ls)과 정렬된다. 일부 실시예들에서, 트렌치(102t)의 폭은 제 2 지점(204)으로부터 제 3 지점(206)까지 연속적으로 감소한다.
필러 구조물(101)의 측벽과 실질적으로 수평 라인(904) 사이에 제 3 각도(902)가 규정된다. 일부 실시예들에서, 실질적으로 수평 라인(904)은 제 2 지점(204)과 수평으로 정렬되고 반도체 기판(102)의 전측면(102f)과 평행하다. 일부 실시예들에서, 제 3 각도(902)는 약 90 도 내지 93 도의 범위 내에 있다. 필러 구조물(101)의 제 3 높이(h3)는 반도체 기판(102)의 전측면(102f)으로부터 제 3 지점(206)까지로 규정된다. 제 3 지점(206)은 반도체 기판(102)의 저면(102ls)과 정렬될 수 있다. 일부 실시예들에서, 제 3 높이(h3)는 약 7 마이크로미터, 약 8.5 마이크로미터일 수 있거나, 또는 약 6.5 마이크로미터 내지 8.5 마이크로미터의 범위 내에 있을 수 있다. 다른 추가 실시예들에서, 도 9의 하나 이상의 건식 에칭을 수행한 후, 측벽 보호층(802)을 제거하기 위해 제거 프로세스(예를 들어, 습식 에칭)가 수행될 수 있다. 추가 실시예들에서, 측벽 보호층(802)이 트렌치(120t) 및/또는 필러 구조물(101)의 상부[예를 들어, 전측면(102f)과 제 2 지점(204) 사이의 영역]를 규정하는 반도체 기판(102)의 측벽들에의 데미지를 방지할 수 있도록 측벽 보호층(802)이 도 9의 패터닝 프로세스 동안 제 위치에 남아있을 수 있다. 이는 결국 도 7의 패터닝 프로세스에 의해 규정된 치수들(예를 들어, w1, w2, L1, h1, h2, 및/또는 L2)이 도 9의 패터닝 프로세스 동안 실질적으로 변경되지 않는 것을 보장할 수 있다. 추가 실시예들에서, 도 7 및 도 9의 패터닝 프로세스들은, 트렌치들(102t)이 각각 높은 애스펙트비(aspect ratio)(예를 들어, 약 20:1보다 큰 애스펙트비)를 갖도록 수행된다.
도 10의 단면도(1000)에 예시된 바와 같이, 반도체 기판(102)의 전측면(102f) 및 트렌치들(102t)을 규정하는 반도체 기판(102)의 측벽들을 따라 절연체층(108)이 형성된다. 일부 실시예들에서, 절연체층(108)은 예를 들어, 실리콘 이산화물과 같은 산화물, 또는 다른 적절한 유전체 재료일 수 있거나 이들을 포함할 수 있고/있거나 250 옹스트롬보다 크거나, 또는 약 250 옹스트롬 내지 900 옹스트롬의 범위 내의, 또는 다른 적절한 값의 두께로 형성될 수 있다. 추가 실시예들에서, 예를 들어 절연체층(108)은 예를 들어, 스퍼터링, CVD, PVD, 열 산화, 또는 다른 적절한 성장 또는 퇴적 프로세스에 의해 퇴적될 수 있다. 일부 실시예들에서, 절연체층(108)은 열 산화에 의해서만 형성될 수 있다. 후속하여, 반도체 기판(102)의 트렌치들(102t) 내에 복수의 캐패시터 전극층들(110a 내지 110d) 및 복수의 캐패시터 유전체층들(112a 내지 112d)이 형성된다. 이전에 언급된 층들은, 이들이 트렌치들(102t)을 규정하는 필러 구조물(101)의 측벽들 및 반도체 기판(102)의 측벽들을 따르도록 형성되고, 이에 의해 각각의 트렌치(102t) 내에 캐비티(103)를 규정한다. 캐비티(103)는 최상위 캐패시터 유전체층(112d)의 측벽들 간에 규정된다. 또한, 최상위 캐패시터 유전체층(112d) 위에 캡핑 유전체층(114)이 형성된다. 일부 실시예들에서, 캐패시터 전극층들(110a 내지 110d) 및 캐패시터 유전체층들(112a 내지 112d)은 예를 들어, 각각 ALD, CVD, PVD, 또는 다른 적절한 퇴적 또는 성장 프로세스에 의해 형성될 수 있다. 추가 실시예들에서, 이전에 언급된 층들은, 각각의 층을 퇴적하기 위해 ALD 프로세스가 수행될 수 있도록 ALD에 의해서만 퇴적될 수 있다. 추가 실시예들에서, 캡핑 유전체층(114)은 예를 들어, ALD, CVD, 또는 다른 적절한 퇴적 또는 성장 프로세스에 의해 형성될 수 있다.
후속 프로세싱 단계들 동안, 캐패시터 전극층들(110a 내지 110d) 및/또는 캐패시터 유전체층들(112a 내지 112d)이 [예를 들어, 열 어닐링 프로세스(들)에 의해] 고열에 노출될 수 있다. 고열이 캐패시터 전극층들(110a 내지 110d) 및 캐패시터 유전체층들(112a 내지 112d)의 열팽창을 초래할 수 있어서 이전에 언급된 층들이 캐비티(103) 내로 팽창할 수 있다. 이는, 부분적으로, 캐패시터 전극층들(110a 내지 110d) 및 캐패시터 유전체층들(112a 내지 112d)이 팽창할 때 반도체 기판(102) 및/또는 필러 구조물(101)에 가해지는 힘을 경감시킨다. 따라서, 반도체 기판(102) 및/또는 필러 구조물(101)의 균열, 휨, 및/또는 파괴가 감소될 수 있다.
추가 실시예들에서, 캡핑 유전체층(114)은, 캡핑 유전체층(114)이 각각의 트렌치(102t) 내로 연장되고 이에 의해 제 1 가스 압력으로 캐비티들(103)을 밀봉하도록 형성된다(예를 들어, 도 2 및 도 6b를 각각 보라). 따라서, 캡핑 유전체층(104)은 최상위 캐패시터 유전체층(112d)의 상면을 따라 연속적으로 연장될 수 있다. 그러한 실시예들에서, 각각의 캐비티(103)는 캡핑 유전체층(114)의 내측 측벽들 간에 규정된다.
도 11의 단면도(1100)에 예시된 바와 같이, 캐패시터 전극층들(110a 내지 110d) 및/또는 캐패시터 유전체층들(112a 내지 112d)이 패터닝되고, 이에 의해 트렌치 캐패시터(106)를 규정한다. 일부 실시예들에서, 각각의 캐패시터 전극층들(110a 내지 110d) 및/또는 캐패시터 유전체층들(112a 내지 112d)을 패터닝하기 위한 프로세스는, 타겟 캐패시터 전극층 및/또는 캐패시터 유전체층 위에 마스킹층(도시 생략)을 형성하는 것; 타겟 캐패시터 전극층 및/또는 캐패시터 유전체층의 마스킹되지 않은 영역들을 하나 이상의 에천트에 노출시키고, 이에 의해 타겟 층(들)의 폭을 감소시키는 것; 및 마스킹층을 제거하기 위해 제거 프로세스(예를 들어, 습식 에칭 프로세스)를 수행하는 것을 포함한다. 예를 들어, 제 1 마스킹층(도시 생략)에 따른 제 1 패터닝 프로세스가 제 1 캐패시터 전극층(110a)에 수행될 수 있고, 제 2 마스킹층(도시 생략)에 따른 제 2 패터닝 프로세스가 제 2 캐패시터 전극층(110b) 및 제 1 캐패시터 유전체층(112a)에 수행될 수 있으며, 추가 패터닝 프로세스들이 남아있는 캐패시터층들에 수행될 수 있다. 또한, 트렌치 캐패시터(106)의 상면 위에 에칭 저지층(116)이 형성된다. 일부 실시예들에서, 에칭 저지층(116)은 CVD, PVD, ALD, 또는 다른 적절한 성장 또는 퇴적 프로세스에 의해 퇴적될 수 있다. 일부 실시예들에서, 에칭 저지층(116)은 예를 들어, 실리콘 질화물, 실리콘 탄화물, 또는 다른 적절한 유전체 재료일 수 있거나 이들을 포함할 수 있다.
도 12의 단면도(1200)에 예시된 바와 같이, 반도체 기판(102) 위에 제 1 유전체층(402)이 형성되고 제 1 유전체층(402) 위에 제 2 유전체층(404)이 형성된다. 일부 실시예들에서, 제 1 유전체층(402) 및/또는 제 2 유전체층(404)은 각각 예를 들어, 실리콘 이산화물과 같은 산화물, 도핑되지 않은 실리콘 글래스, 이들의 임의의 조합, 또는 다른 적절한 유전체 재료일 수 있거나 이들을 포함할 수 있다. 또한, 제 2 유전체층(404) 위에 층간 유전체(ILD)층(406)이 형성된다. 일부 실시예들에서, ILD층(406), 제 1 유전체층(402), 및 제 2 유전체층(404)은 예를 들어, 각각 CVD, PVD, 열 산화, 또는 다른 적절한 퇴적 또는 성장 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, ILD층(406)은 예를 들어, 실리콘 이산화물, 로우 k 유전체 재료, 극 로우 k 유전체 재료, 또는 다른 적절한 유전체 재료일 수 있거나 이들을 포함할 수 있다. 또한, ILD층(406), 제 1 유전체층(402), 및 제 2 유전체층(404)은 트렌치 캐패시터(106) 위에 복수의 접촉 개구부(contact opening)들(1202)을 규정하도록 그리고 캐패시터 전극층들(110a 내지 110d) 각각의 상면을 노출시키도록 패터닝된다.
도 13의 단면도(1300)에 예시된 바와 같이, 캐패시터 전극층들(110a 내지 110d) 위에 전도성 비아들(118)이 형성된다. 일부 실시예들에서, 전도성 비아들(118)을 형성하기 위한 프로세스는, 반도체 기판(102) 위에 전도성 재료(예를 들어, 구리, 알루미늄, 텅스텐, 티타늄 질화물, 탄탈륨 질화물 등)을 [예를 들어, CVD, PVD, 스퍼터링, 전기도금(electroplating), 무전해 도금(electroless plating) 등에 의해] 퇴적하고, 이에 의해 접촉 개구부들(도 12의 1202)을 채우는 것; 및 ILD층(406)의 상면에 도달될 때까지 전도성 재료에 평탄화 프로세스[예를 들어, 화학 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스]를 수행하고, 이에 의해 전도성 비아들(118)을 규정하는 것을 포함할 수 있다.
도 14의 단면도(1400)에 의해 예시된 바와 같이, 트렌치 캐패시터(106) 위에 상호연결 구조물(117)의 나머지 층들이 형성된다. 상호연결 구조물(117)은 상호연결 유전체 구조물(122), 복수의 전도성 와이어들(120), 및 복수의 전도성 비아들(118)을 포함한다. 일부 실시예들에서, 상호연결 구조물(117)은 ILD층들(406) 및 복수의 유전체 보호층들(408)을 포함한다. 일부 실시예들에서, ILD층들(406) 및/또는 유전체 보호층들(408)은 예를 들어, 각각 CVD, PVD, 열 산화, 또는 다른 적절한 퇴적 또는 성장 프로세스에 의해 퇴적될 수 있다. 또한, 전도성 와이어들(120) 및/또는 전도성 비아들(118)은 단일 다마신 프로세스(single damascene process) 또는 이중 다마신 프로세스(dual damascene process)에 의해 형성될 수 있다. 다른 추가 실시예들에서, 전도성 와이어들(120)은 예를 들어, 텅스텐, 구리, 알루미늄, 티타늄 질화물, 탄탈륨 질화물, 또는 다른 적절한 전도성 재료일 수 있거나 이들을 포함할 수 있다.
도 15는 본 개시에 따른 트렌치 내에 배치되고 트렌치 내의 캐비티에 측방으로 인접한 트렌치 캐패시터를 포함하는 집적 회로(IC)를 형성하는 방법(1500)을 예시한다. 방법(1500)이 일련의 액트들 또는 이벤트들로서 예시되고/예시되거나 설명되지만, 예시된 순서 또는 액트들에 방법이 제한되는 것은 아니라는 점이 이해될 것이다. 따라서, 일부 실시예들에서, 액트들은 예시된 것과 상이한 순서들로 실시될 수 있고/있거나 동시에 실시될 수 있다. 또한, 일부 실시예들에서, 예시된 액트들 또는 이벤트들은, 다른 액트들 또는 하위 액트(sub-act)들과 분리된 시간들에 또는 동시에 실시될 수 있는 다수의 액트들 또는 이벤트들로 세분화될 수 있다. 일부 실시예들에서, 일부 예시된 액트들 또는 이벤트들이 생략될 수 있고, 다른 예시되지 않은 액트들 또는 이벤트들이 포함될 수 있다.
액트(1502)에서, 반도체 기판의 전측면 위에 마스킹층 스택이 형성된다. 도 7은 액트(1502)에 대응하는 일부 실시예들의 단면도(700)를 예시한다.
액트(1504)에서, 마스킹층 스택을 따라 반도체 기판에 제 1 패터닝 프로세스가 수행되고, 이에 의해 필러 구조물의 상부 및 인접한 트렌치들의 상부들을 규정한다. 필러 구조물은 트렌치들 간에 측방으로 배치된다. 또한, 필러 구조물의 폭은 반도체 기판의 전측면으로부터 전측면 아래에 배치된 제 1 지점까지 연속적으로 감소한다. 도 7은 액트(1504)에 대응하는 일부 실시예들의 단면도(700)를 예시한다.
액트(1506)에서, 필러 구조물 및 트렌치들을 규정하는 반도체 기판의 측벽들을 따라 측벽 보호층이 형성된다. 도 8은 액트(1506)에 대응하는 일부 실시예들의 단면도(800)를 예시한다.
액트(1508)에서, 마스킹층 스택을 따라 반도체 기판에 제 2 패터닝 프로세스가 수행되고, 이에 의해 트렌치들을 확장시키고 필러 구조물의 높이를 증가시킨다. 도 9는 액트(1508)에 대응하는 일부 실시예들의 단면도(900)를 예시한다.
액트(1510)에서, 반도체 기판의 전측면 위에 그리고 트렌치들 내에 절연체층, 복수의 캐패시터 전극층들, 및 복수의 캐패시터 유전체층들이 형성된다. 따라서, 이전에 언급된 층들은 필러 구조물의 측벽들을 따르고, 이에 의해 각각의 트렌치 내에 캐비티를 규정한다. 도 10은 액트(1510)에 대응하는 일부 실시예들의 단면도(1000)를 예시한다.
액트(1512)에서, 캐패시터 전극층들 및 캐패시터 유전체층들에 패터닝 프로세스들이 수행되고, 이에 의해 트렌치 캐패시터를 규정한다. 도 11은 액트(1512)에 대응하는 일부 실시예들의 단면도(1100)를 예시한다.
액트(1514)에서, 트렌치 캐패시터 위에 그리고 반도체 기판의 전측면 위에 상호연결 구조물이 형성된다. 도 12 내지 도 14는 액트(1514)에 대응하는 일부 실시예들의 단면도들(1200 내지 1400)을 예시한다.
따라서, 일부 실시예들에서, 본 개시는 기판 내에 배치되고 기판의 전측면으로부터 전측면 아래의 지점까지 연속적으로 감소하는 폭을 갖는 필러 구조물을 포함하는 집적 회로(IC)에 관한 것이다. 트렌치 캐패시터는 기판 내로 리세싱되고 필러 구조물의 서로 반대측에 있는 측부들에 배치된 제 1 캐비티 및 제 2 캐비티를 규정하는 제 1 및 제 2 트렌치 세그먼트들을 포함한다.
일부 실시예들에서, 본 출원은, 트렌치를 규정하는 측벽들을 갖는 기판 - 트렌치는 기판의 전측면 내로 연장됨 - ; 트렌치를 각각 라이닝하고 기판 내에 캐비티를 규정하는 복수의 캐패시터 전극층들 및 복수의 캐패시터 유전체층을 포함하는 트렌치 캐패시터; 및 기판 내에 배치되고 트렌치에 인접한 필러 구조물 - 필러 구조물은 제 1 폭 및 제 1 폭보다 작은 제 2 폭을 갖고, 제 1 폭은 기판의 전측면과 정렬되고 제 2 폭은 전측면 아래에 배치된 제 1 지점과 정렬됨 - 을 포함하는 집적 회로(IC)를 제공한다.
일부 실시예들에서, 본 출원은, 기판; 기판의 전측면 위에 있는 복수의 캐패시터 전극층들 및 복수의 캐패시터 유전체층들을 포함하는 트렌치 캐패시터 - 캐패시터 전극층들 및 캐패시터 유전체층들은 기판 내로 돌출된 제 1 트렌치 세그먼트 및 제 2 트렌치 세그먼트를 규정하고 또한 제 1 트렌치 세그먼트 및 제 2 트렌치 세그먼트에서 각각 기판 내로 리세싱된 제 1 캐비티 및 제 2 캐비티를 규정함 - ; 및 제 1 트렌치 세그먼트와 제 2 트렌치 세그먼트 사이에 측방으로 배치된 필러 구조물 - 필러 구조물의 폭은 전측면으로부터 제 1 트렌치 세그먼트 및 제 2 트렌치 세그먼트의 하면을 향하는 제 1 방향으로 연속적으로 감소함 - 을 포함하는 반도체 구조물을 제공한다.
일부 실시예들에서, 본 출원은 트렌치 캐패시터를 형성하기 위한 방법을 제공하고, 방법은, 트렌치의 상부 및 필러 구조물의 상부를 규정하기 위해 기판의 전측면에 제 1 패터닝 프로세스를 수행하는 단계 - 제 1 패터닝 프로세스는, 필러 구조물의 폭이 전측면으로부터 전측면 아래의 제 1 지점까지 감소하도록 수행됨 - ; 트렌치를 확장시키고 필러 구조물의 높이를 증가시키기 위해 기판에 제 2 패터닝 프로세스를 수행하는 단계; 및 트렌치 내에 복수의 캐패시터 유전체층들 및 복수의 캐패시터 전극층들을, 최상위 캐패시터 유전체층의 측벽들 간에 캐비티가 규정되도록 형성하는 단계 - 캐비티는 트렌치 내에 배치되고, 최상위 캐패시터 유전체층은 캐비티를 밀봉함 - 를 포함한다.
상술한 것은 당업자가 본 개시의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 집적 회로(integrated circuit; IC)에 있어서,
트렌치를 규정하는 측벽들을 포함하는 기판 - 상기 트렌치는 상기 기판의 전측면(front-side surface) 내로 연장됨 - ;
상기 트렌치를 각각 라이닝(lining)하고 상기 기판 내에 캐비티(cavity)를 규정하는 복수의 캐패시터 전극층들 및 복수의 캐패시터 유전체층을 포함하는 트렌치 캐패시터; 및
상기 기판 내에 배치되고 상기 트렌치에 인접한 필러 구조물(pillar structure) - 상기 필러 구조물은 제 1 폭 및 상기 제 1 폭보다 작은 제 2 폭을 갖고, 상기 제 1 폭은 상기 기판의 전측면과 정렬되고 상기 제 2 폭은 상기 전측면 아래에 배치된 제 1 지점(point)과 정렬됨 - 을 포함하는, 집적 회로.
실시예 2. 실시예 1에 있어서, 상기 필러 구조물의 폭은 상기 제 1 지점으로부터 제 2 지점까지 연속적으로 증가하고, 상기 제 2 지점은 상기 제 1 지점 아래에 배치되는 것인, 집적 회로.
실시예 3. 실시예 2에 있어서, 상기 필러 구조물의 폭은 상기 제 2 지점으로부터 제 3 지점까지 연속적으로 감소하고, 상기 제 3 지점은 상기 제 2 지점 아래에 배치되며, 상기 제 3 지점은 상기 트렌치의 하부(bottom)를 규정하는 상기 기판의 저면(lower surface)과 정렬되는 것인, 집적 회로.
실시예 4. 실시예 1에 있어서, 상기 필러 구조물은 상기 기판의 전측면과 상기 제 1 지점 사이에 배치된 제 1의 굴곡진 측벽 세그먼트를 포함하고, 상기 필러 구조물은 상기 제 1의 굴곡진 측벽 세그먼트 아래에 배치된 수직 측벽 세그먼트를 포함하는 것인, 집적 회로.
실시예 5. 실시예 4에 있어서, 상기 필러 구조물은 상기 수직 측벽 세그먼트 아래에 배치된 제 2의 굴곡진 측벽 세그먼트를 포함하는 것인, 집적 회로.
실시예 6. 실시예 1에 있어서, 상기 복수의 캐패시터 유전체층들은 상기 트렌치를 연속적으로 라이닝하고 상기 트렌치 내의 상기 캐비티를 밀봉(seal)하는 최상위 캐패시터 유전체층을 포함하는 것인, 집적 회로.
실시예 7. 실시예 1에 있어서,
상기 기판의 전측면으로부터 상기 트렌치를 규정하는 상기 기판의 측벽들까지 연속적으로 연장되는 절연체층 - 상기 절연체층은 상기 트렌치 캐패시터와 상기 기판 사이에 배치되고, 상기 절연체층의 두께는 상기 캐패시터 전극층들 및 상기 캐패시터 유전체층들 각각의 두께보다 큼 - 을 더 포함하는, 집적 회로.
실시예 8. 실시예 7에 있어서, 상기 절연체층은 상기 필러 구조물의 측벽들 및 상면을 따라 연속적으로 연장되는 것인, 집적 회로.
실시예 9. 실시예 7에 있어서, 상기 절연체층은 제 1 유전체 재료를 포함하고 상기 캐패시터 유전체층들은 상기 제 1 유전체 재료와는 상이한 제 2 유전체 재료를 포함하는 것인, 집적 회로.
실시예 10. 반도체 구조물에 있어서,
기판;
상기 기판의 전측면 위에 있는 복수의 캐패시터 전극층들 및 복수의 캐패시터 유전체층들을 포함하는 트렌치 캐패시터 - 상기 캐패시터 전극층들 및 상기 캐패시터 유전체층들은 상기 기판 내로 돌출된 제 1 트렌치 세그먼트 및 제 2 트렌치 세그먼트를 규정하고 또한 상기 제 1 트렌치 세그먼트 및 상기 제 2 트렌치 세그먼트에서 각각 상기 기판 내로 리세싱된 제 1 캐비티 및 제 2 캐비티를 규정함 - ; 및
상기 제 1 트렌치 세그먼트와 상기 제 2 트렌치 세그먼트 사이에 측방으로(laterally) 배치된 필러 구조물 - 상기 필러 구조물의 폭은 상기 전측면으로부터 상기 제 1 트렌치 세그먼트 및 상기 제 2 트렌치 세그먼트의 하면을 향하는 제 1 방향으로 연속적으로 감소함 - 을 포함하는, 반도체 구조물.
실시예 11. 실시예 10에 있어서, 상기 필러 구조물은 제 1의 경사진 측벽 세그먼트, 제 2의 경사진 측벽 세그먼트, 및 제 3의 경사진 측벽 세그먼트를 포함하고, 상기 제 2의 경사진 측벽 세그먼트는 상기 제 1의 경사진 측벽 세그먼트와 상기 제 3의 경사진 측벽 세그먼트 사이에 수직으로 배치되고, 상기 제 1의 경사진 측벽 세그먼트 및 상기 제 3의 경사진 측벽 세그먼트는 상기 제 2의 경사진 측벽 세그먼트의 각도의 방향과 반대인 동일한 방향으로 경사진 것인, 반도체 구조물.
실시예 12. 실시예 10에 있어서, 상기 제 1 캐비티의 폭 및 상기 제 2 캐비티의 폭은 상기 제 1 방향으로 연속적으로 증가하는 것인, 반도체 구조물.
실시예 13. 실시예 10에 있어서, 상기 필러 구조물은 제 1 수직 거리를 따라 상기 제 1 방향으로 연속적으로 감소하고, 상기 필러 구조물의 제 1 폭은 상기 제 1 수직 거리보다 크며, 상기 제 1 폭은 상기 기판의 전측면과 정렬되는 것인, 반도체 구조물.
실시예 14. 실시예 10에 있어서,
상기 기판과, 상기 제 1 트렌치 세그먼트 및 상기 제 2 트렌치 세그먼트 사이에 배치된 절연체층 - 상기 절연체층은 상기 필러 구조물의 측벽들 및 상면을 따라 연속적으로 연장되고, 상기 절연체층의 두께는 상기 제 1 방향으로 연속적으로 증가함 - 을 더 포함하는, 반도체 구조물.
실시예 15. 실시예 14에 있어서, 상기 절연체층은 실리콘 이산화물을 포함하고 상기 캐패시터 유전체층들은 하이 k 유전체 재료(high-k dielectric material)를 각각 포함하는 것인, 반도체 구조물.
실시예 16. 실시예 14에 있어서, 상기 필러 구조물의 상면을 따라 배치된 상기 절연체층의 제 1 두께는 상기 필러 구조물의 측벽을 따라 배치된 상기 절연체층의 제 2 두께보다 작은 것인, 반도체 구조물.
실시예 17. 실시예 10에 있어서, 상기 필러 구조물은 굴곡진 상면을 갖는 것인, 반도체 구조물.
실시예 18. 트렌치 캐패시터를 형성하기 위한 방법에 있어서,
트렌치의 상부 및 필러 구조물의 상부를 규정하기 위해 기판의 전측면에 제 1 패터닝 프로세스를 수행하는 단계 - 상기 제 1 패터닝 프로세스는, 상기 필러 구조물의 폭이 상기 전측면으로부터 상기 전측면 아래의 제 1 지점까지 감소하도록 수행됨 - ;
상기 트렌치를 확장시키고 상기 필러 구조물의 높이를 증가시키기 위해 상기 기판에 제 2 패터닝 프로세스를 수행하는 단계; 및
상기 트렌치 내에 복수의 캐패시터 유전체층들 및 복수의 캐패시터 전극층들을, 최상위 캐패시터 유전체층의 측벽들 간에 캐비티가 규정되도록 형성하는 단계 - 상기 캐비티는 상기 트렌치 내에 배치되고, 상기 최상위 캐패시터 유전체층은 상기 캐비티를 밀봉함 - 를 포함하는, 트렌치 캐패시터를 형성하기 위한 방법.
실시예 19. 실시예 18에 있어서,
상기 트렌치를 규정하는 상기 기판의 측벽들을 따라 측벽 보호층을 형성하는 단계 - 상기 측벽 보호층은 상기 제 1 패터닝 프로세스 후에 그리고 상기 제 2 패터닝 프로세스 전에 형성됨 - 를 더 포함하는, 방법.
실시예 20. 실시예 18에 있어서, 상기 제 2 패터닝 프로세스는, 상기 필러 구조물의 폭이 제 2 지점으로부터 상기 기판의 저면까지 연속적으로 감소하도록 수행되고, 상기 제 2 지점은 수직으로 상기 제 1 지점 아래에 배치되며 상기 기판의 저면은 상기 트렌치의 하면을 규정하는 것인, 방법.

Claims (10)

  1. 집적 회로(integrated circuit; IC)에 있어서,
    트렌치를 규정하는 측벽들을 포함하는 기판 - 상기 트렌치는 상기 기판의 전측면(front-side surface) 내로 연장됨 - ;
    상기 트렌치를 각각 라이닝(lining)하고 상기 기판 내에 캐비티(cavity)를 규정하는 복수의 캐패시터 전극층들 및 복수의 캐패시터 유전체층을 포함하는 트렌치 캐패시터; 및
    상기 기판 내에 배치되고 상기 트렌치에 인접한 필러 구조물(pillar structure) - 상기 필러 구조물은 제 1 폭 및 상기 제 1 폭보다 작은 제 2 폭을 갖고, 상기 제 1 폭은 상기 기판의 전측면과 정렬되고 상기 제 2 폭은 상기 전측면 아래에 배치된 제 1 지점(point)과 정렬됨 - 을 포함하는, 집적 회로.
  2. 제 1 항에 있어서, 상기 필러 구조물의 폭은 상기 제 1 지점으로부터 제 2 지점까지 연속적으로 증가하고, 상기 제 2 지점은 상기 제 1 지점 아래에 배치되는 것인, 집적 회로.
  3. 제 2 항에 있어서, 상기 필러 구조물의 폭은 상기 제 2 지점으로부터 제 3 지점까지 연속적으로 감소하고, 상기 제 3 지점은 상기 제 2 지점 아래에 배치되며, 상기 제 3 지점은 상기 트렌치의 하부(bottom)를 규정하는 상기 기판의 저면(lower surface)과 정렬되는 것인, 집적 회로.
  4. 제 1 항에 있어서, 상기 필러 구조물은 상기 기판의 전측면과 상기 제 1 지점 사이에 배치된 제 1의 굴곡진 측벽 세그먼트를 포함하고, 상기 필러 구조물은 상기 제 1의 굴곡진 측벽 세그먼트 아래에 배치된 수직 측벽 세그먼트를 포함하는 것인, 집적 회로.
  5. 제 4 항에 있어서, 상기 필러 구조물은 상기 수직 측벽 세그먼트 아래에 배치된 제 2의 굴곡진 측벽 세그먼트를 포함하는 것인, 집적 회로.
  6. 제 1 항에 있어서, 상기 복수의 캐패시터 유전체층들은 상기 트렌치를 연속적으로 라이닝하고 상기 트렌치 내의 상기 캐비티를 밀봉(seal)하는 최상위 캐패시터 유전체층을 포함하는 것인, 집적 회로.
  7. 제 1 항에 있어서,
    상기 기판의 전측면으로부터 상기 트렌치를 규정하는 상기 기판의 측벽들까지 연속적으로 연장되는 절연체층 - 상기 절연체층은 상기 트렌치 캐패시터와 상기 기판 사이에 배치되고, 상기 절연체층의 두께는 상기 캐패시터 전극층들 및 상기 캐패시터 유전체층들 각각의 두께보다 큼 - 을 더 포함하는, 집적 회로.
  8. 제 7 항에 있어서, 상기 절연체층은 상기 필러 구조물의 측벽들 및 상면을 따라 연속적으로 연장되는 것인, 집적 회로.
  9. 반도체 구조물에 있어서,
    기판;
    상기 기판의 전측면 위에 있는 복수의 캐패시터 전극층들 및 복수의 캐패시터 유전체층들을 포함하는 트렌치 캐패시터 - 상기 캐패시터 전극층들 및 상기 캐패시터 유전체층들은 상기 기판 내로 돌출된 제 1 트렌치 세그먼트 및 제 2 트렌치 세그먼트를 규정하고 또한 상기 제 1 트렌치 세그먼트 및 상기 제 2 트렌치 세그먼트에서 각각 상기 기판 내로 리세싱된 제 1 캐비티 및 제 2 캐비티를 규정함 - ; 및
    상기 제 1 트렌치 세그먼트와 상기 제 2 트렌치 세그먼트 사이에 측방으로(laterally) 배치된 필러 구조물 - 상기 필러 구조물의 폭은 상기 전측면으로부터 상기 제 1 트렌치 세그먼트 및 상기 제 2 트렌치 세그먼트의 하면을 향하는 제 1 방향으로 연속적으로 감소함 - 을 포함하는, 반도체 구조물.
  10. 트렌치 캐패시터를 형성하기 위한 방법에 있어서,
    트렌치의 상부 및 필러 구조물의 상부를 규정하기 위해 기판의 전측면에 제 1 패터닝 프로세스를 수행하는 단계 - 상기 제 1 패터닝 프로세스는, 상기 필러 구조물의 폭이 상기 전측면으로부터 상기 전측면 아래의 제 1 지점까지 감소하도록 수행됨 - ;
    상기 트렌치를 확장시키고 상기 필러 구조물의 높이를 증가시키기 위해 상기 기판에 제 2 패터닝 프로세스를 수행하는 단계; 및
    상기 트렌치 내에 복수의 캐패시터 유전체층들 및 복수의 캐패시터 전극층들을, 최상위 캐패시터 유전체층의 측벽들 간에 캐비티가 규정되도록 형성하는 단계 - 상기 캐비티는 상기 트렌치 내에 배치되고, 상기 최상위 캐패시터 유전체층은 상기 캐비티를 밀봉함 - 를 포함하는, 트렌치 캐패시터를 형성하기 위한 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230009025A (ko) * 2021-07-08 2023-01-17 주식회사 키파운드리 스캘롭 프로파일을 갖는 깊은 트렌치 식각 방법
KR20230009576A (ko) * 2021-07-09 2023-01-17 주식회사 키파운드리 웨이퍼 휨 현상이 개선된 트렌치 커패시터 제조방법
US11916100B2 (en) * 2021-08-02 2024-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer trench capacitor structure
US20230092429A1 (en) * 2021-09-23 2023-03-23 Qualcomm Incorporated High density silicon based capacitor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980064222A (ko) * 1996-12-20 1998-10-07 로더리히네테부쉬 수직 트랜지스터 및 트렌치 캐패시터를 포함하는 메모리 셀
KR0182248B1 (ko) * 1994-11-30 1999-04-15 사토 후미오 반도체 장치의 제조방법
KR20030080234A (ko) * 2001-02-28 2003-10-11 인피네온 테크놀로지스 아게 트렌치 커패시터 및 그 제조 방법
KR20150059807A (ko) * 2011-02-04 2015-06-02 퀄컴 인코포레이티드 고밀도 금속-절연체-금속 트랜치 커패시터

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6103585A (en) * 1998-06-09 2000-08-15 Siemens Aktiengesellschaft Method of forming deep trench capacitors
EP0981164A3 (en) 1998-08-18 2003-10-15 International Business Machines Corporation Low resistance fill for deep trench capacitor
US6297527B1 (en) * 1999-05-12 2001-10-02 Micron Technology, Inc. Multilayer electrode for ferroelectric and high dielectric constant capacitors
US6188096B1 (en) * 1999-06-09 2001-02-13 International Business Machines Corporation DRAM cell capacitor having increased trench capacitance
DE19956078B4 (de) * 1999-11-22 2006-12-28 Infineon Technologies Ag Verfahren zur Herstellung eines Isolationskragens in einem Grabenkondensators
US6437385B1 (en) * 2000-06-29 2002-08-20 International Business Machines Corporation Integrated circuit capacitor
DE10128326C1 (de) * 2001-06-12 2003-02-13 Infineon Technologies Ag Mehrfachabscheidung von Metallschichten zur Herstellung der oberen Kondensatorelektrode eines Grabenkondensators
DE10130934A1 (de) * 2001-06-27 2003-01-16 Infineon Technologies Ag Grabenkondensator und entsprechendes Herstellungsverfahren
US6960365B2 (en) * 2002-01-25 2005-11-01 Infineon Technologies Ag Vertical MIMCap manufacturing method
US6897508B2 (en) * 2002-05-01 2005-05-24 Sundew Technologies, Llc Integrated capacitor with enhanced capacitance density and method of fabricating same
DE10337858B4 (de) * 2003-08-18 2007-04-05 Infineon Technologies Ag Grabenkondensator und Verfahren zur Herstellung eines Grabenkondensators
US8049264B2 (en) * 2005-01-28 2011-11-01 Qimonda Ag Method for producing a dielectric material on a semiconductor device and semiconductor device
US20070232011A1 (en) 2006-03-31 2007-10-04 Freescale Semiconductor, Inc. Method of forming an active semiconductor device over a passive device and semiconductor component thereof
JP2008159988A (ja) * 2006-12-26 2008-07-10 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
US20090096001A1 (en) * 2007-10-15 2009-04-16 Qimonda Ag Integrated Circuit and Method of Manufacturing the Same
US7671394B2 (en) * 2007-10-17 2010-03-02 International Business Machines Corporation Embedded trench capacitor having a high-k node dielectric and a metallic inner electrode
US7910451B2 (en) * 2008-04-04 2011-03-22 International Business Machines Corporation Simultaneous buried strap and buried contact via formation for SOI deep trench capacitor
US8101497B2 (en) * 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US7943474B2 (en) * 2009-02-24 2011-05-17 International Business Machines Corporation EDRAM including metal plates
US8492818B2 (en) * 2010-09-14 2013-07-23 International Business Machines Corporation High capacitance trench capacitor
US8647945B2 (en) * 2010-12-03 2014-02-11 International Business Machines Corporation Method of forming substrate contact for semiconductor on insulator (SOI) substrate
JP5689392B2 (ja) * 2011-09-02 2015-03-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8916435B2 (en) * 2011-09-09 2014-12-23 International Business Machines Corporation Self-aligned bottom plate for metal high-K dielectric metal insulator metal (MIM) embedded dynamic random access memory
US8901706B2 (en) * 2012-01-06 2014-12-02 International Business Machines Corporation Thermally stable high-K tetragonal HFO2 layer within high aspect ratio deep trenches
DE102013100025B4 (de) 2012-01-06 2022-02-17 Maxim Integrated Products, Inc. Halbleiterbauelement mit darin integriertem Kondensator und Verfahren zu seiner Herstellung
US9978829B2 (en) * 2012-11-26 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Low impedance high density deep trench capacitor
TWI538226B (zh) * 2013-12-13 2016-06-11 華亞科技股份有限公司 具有高結構強度之堆疊型電容器之製造方法
US20180047807A1 (en) * 2016-08-10 2018-02-15 Globalfoundries Inc. Deep trench capacitors with a diffusion pad
JP6891502B2 (ja) * 2017-01-16 2021-06-18 セイコーエプソン株式会社 電気光学装置、電子機器
KR101952869B1 (ko) * 2017-05-29 2019-02-27 삼성전기주식회사 커패시터
US10276651B2 (en) * 2017-09-01 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Low warpage high density trench capacitor
JP6818712B2 (ja) 2018-03-22 2021-01-20 株式会社東芝 半導体装置
JP7178187B2 (ja) * 2018-06-27 2022-11-25 太陽誘電株式会社 トレンチキャパシタ
US10693019B2 (en) * 2018-08-27 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Film scheme for a high density trench capacitor
US11088239B2 (en) * 2018-11-30 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Cap structure for trench capacitors
US11018169B2 (en) * 2019-08-19 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal capacitor structure to increase capacitance density

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0182248B1 (ko) * 1994-11-30 1999-04-15 사토 후미오 반도체 장치의 제조방법
KR19980064222A (ko) * 1996-12-20 1998-10-07 로더리히네테부쉬 수직 트랜지스터 및 트렌치 캐패시터를 포함하는 메모리 셀
KR20030080234A (ko) * 2001-02-28 2003-10-11 인피네온 테크놀로지스 아게 트렌치 커패시터 및 그 제조 방법
KR20150059807A (ko) * 2011-02-04 2015-06-02 퀄컴 인코포레이티드 고밀도 금속-절연체-금속 트랜치 커패시터

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