KR20150059807A - 고밀도 금속-절연체-금속 트랜치 커패시터 - Google Patents

고밀도 금속-절연체-금속 트랜치 커패시터 Download PDF

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KR20150059807A
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제-흐싱 란
매튜 마이클 노왁
이브지니 피. 고우세브
종해 김
클라렌스 추이
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Abstract

더 높은 커패시턴스 밀도는 커패시터의 표면 영역을 증가시킴으로써 달성된다. 더 큰 표면 영역은 반도체 다이 상의 트랜치들에 등방성 볼 형상(오목한 표면)을 형성함으로써 획득될 수 있다. 오목한 표면들은 비정질-실리콘 및 실리콘 산화물의 이중층들을 증착함으로써 제조된다. 개구들은 트랜치들에 대한 실리콘 산화물 하드 마스크에서 패터닝된다. 개구들은 오목한 표면을 형성하기 위해 등방성 에칭을 통해 비정질-실리콘 층들에 전사된다. 전도, 절연, 및 전도 층들은 원자층 증착에 의해 트랜치들의 오목한 표면 상에 증착된다.

Description

고밀도 금속-절연체-금속 트랜치 커패시터{HIGH DENSITY METAL-INSULATOR-METAL TRENCH CAPACITOR WITH CONCAVE SURFACES}
[0001] 본 개시는 일반적으로 집적 회로들에 관한 것이다. 보다 구체적으로, 본 개시는 집적 회로들을 패키징하는 것에 관한 것이다.
[0002] 금속-절연체-금속(MIM) 커패시터들은 반도체 다이 상의 회로에 커패시턴스를 제공하기 위해 반도체 다이들에서 흔히 이용된다. 예를 들어, MIM 커패시터들은 바이-패스(by-pass) 커패시턴스를 제공하기 위해 라디오 주파수(RF) 회로를 갖는 반도체 다이들에 부가된다. RF 회로는 셀룰러 전화들과 같은 디바이스들에서 공통적으로 발견된다. 도 1은 반도체 다이 상의 종래의 MIM 커패시터 구조를 예시하는 단면도이다.
[0003] MIM 커패시터(110)는 기판(102) 상의 절연체(104)의 트랜치들(120)에 증착된다. MIM 커패시터(110)는 금속층(112), 유전체 층(114) 및 금속 층(116)을 포함한다. 유전체 층(114)은 금속 층(116)으로부터 금속 층(112)을 분리한다. 금속층들(112, 116)은 MIM 커패시터(110)의 전극들이다.
[0004] 도 1에서 예시되는 MIM 커패시터와 같은 MIM 커패시터의 커패시턴스는 유전체 층의 두께 및 금속 전극들의 영역에 비례한다. 반도체 디바이스들의 형태 인자(form factor)는 셀룰러 전화들과 같이 더 작고 더욱 휴대 가능한 전자 디바이스들에 대한 소비자 수요를 충족시키기 위해 크기면에서 감소하고 있다. 디바이스들이 크기면에서 축소됨에 따라, MIM 커패시터들에 대해 이용 가능한 영역이 감소하여 커패시턴스의 손실을 초래한다. 부가적으로, 유전체 두께가 감소하여 커패시턴스의 추가의 손실을 초래한다.
[0005] 따라서 MIM 커패시터에 대한 더 높은 커패시턴스 구조에 대한 필요성이 존재한다.
[0006] 본 개시의 예시적인 실시예들은 금속-절연체-금속(MIM) 커패시터들에 대한 높은 커패시턴스 구조들을 포함한다. 본 개시의 일 양상에서, 장치는 기판, 제 1 층에 패터닝된 다수의 트랜치들을 갖는 기판에 결합된 제 1 층을 포함하며, 트랜치들은 각각 오목한 표면을 갖는다. 커패시터는 트랜치들 중 적어도 하나에 형성될 수 있다. 예시적인 실시예에서, 커패시터는 트랜치들에 제 1 전도층, 제 1 전도층 상의 제 1 절연층 및 제 1 절연층 상의 제 2 전도층을 포함한다.
[0007] 본 개시의 추가의 양상에 따라, 커패시터는 또한 제 2 전도층 상의 제 2 절연층, 및 제 2 절연층 상의 제 3 전도층을 포함할 수 있다. 제 1 층은 기판에 결합된 제 1 반도체 층 및 제 1 반도체 층 상의 제 1 절연층을 포함할 수 있으며, 트랜치들은 제 1 반도체 층 및 제 1 절연층 내로 연장한다. 제 1 층은 또한 제 1 절연층 상의 제 2 반도체 층 및 제 2 반도체 층 상의 제 2 절연층을 포함할 수 있다. 트랜치들은 제 2 반도체 층 및 제 2 절연층 내로 연장할 수 있다. 예를 들어, 제 1 반도체 층은 비정질 실리콘 층일 수 있고, 제 1 절연층은 실리콘 이산화물 층일 수 있다.
[0008] 본 개시의 다른 양상에 따라, 기판은 유리 기판일 수 있다. 전도성 경로의 제 1 부분을 포함하는 반도체 다이는 커패시터에 결합될 수 있다. 전도성 경로의 제 2 부분을 포함하는 인쇄 회로 보드는 커패시터에 결합될 수 있다. 커패시터는 전도성 경로 상의 바이패스 커패시터로서 구성될 수 있다.
[0009] 본 개시의 예시적인 실시예들에 따라, 커패시터는 모바일 전화, 셋톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 고정 위치 데이터 유닛 및/또는 Mirasol 디스플레이 내에 통합될 수 있다.
[0010] 본 개시의 다른 양상은 기판 상에 제 1 층을 증착하는 단계, 다수의 트랜치들 상에 오목한 표면들을 갖는 제 1 층에 다수의 트랜치들을 패터닝하는 단계; 및 트랜치들 중 적어도 하나에 커패시터를 증착하는 단계를 포함하는 방법을 제공한다. 제 1 층을 증착하는 단계는 비정질 실리콘 층 및 절연층을 갖는 다수의 이중층들을 증착하는 단계를 포함한다. 다수의 트랜치들을 패터닝하는 단계는 트랜치들 상에 오목한 표면들을 형성하도록 비정질 실리콘 층을 등방성으로 에칭하는 단계를 포함한다.
[0011] 커패시터를 증착하는 단계는 트랜치들 상에 제 1 전도층을 증착하는 단계, 제 1 전도층 상에 제 1 절연층을 증착하는 단계; 및 제 1 절연층 상에 제 2 전도층을 증착하는 단계를 포함할 수 있다. 예시적인 실시예에서, 방법은 제 2 전도층 상에 제 2 절연층을 증착하는 단계 및 제 2 절연층 상에 제 3 전도층을 증착하는 단계를 또한 포함할 수 있다.
[0012] 본 개시의 다른 양상에 따라 기판은 유리 기판일 수 있다. 이 방법은 전도성 경로의 제 1 부분을 포함하는 반도체 다이를 커패시터에 결합하는 단계 및 전도성 경로의 제 2 부분을 포함하는 인쇄 회로 보드를 커패시터에 결합하는 단계를 포함한다. 이 방법은 추가로 전도성 경로 상에 바이패스 커패시터로서 커패시터를 구성하는 단계를 포함할 수 있다.
[0013] 예시적인 실시예들은 커패시터를 모바일 전화, 셋톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 고정 위치 데이터 유닛 및/또는 Mirasol 디스플레이 내에 통합하기 위한 방법을 포함한다.
[0014] 이는 이어지는 상세한 설명이 더 잘 이해될 수 있게 하기 위해 본 개시의 특징들 및 기술적 이점들을 광의적으로 보단 오히려 약술하였다. 본 개시의 부가적인 특징들 및 이점들이 아래에서 기술될 것이다. 본 개시의 동일한 목적들을 수행하기 위해 수정 또는 다른 구조들을 설계하기 위한 토대(basis)로서 본 개시가 쉽게 활용될 수 있다는 것이 당업자들에 의해 인지되어야 한다. 또한 이러한 등가의 구조들은 첨부된 청구항들에서 기술되는 바와 같은 본 개시의 기술들로부터 벗어나지 않는다는 것이 당업자들에 의해 또한 자각되어야 한다. 추가의 목적들 및 이점들과 함께 본 개시의 구조 및 동작의 방법 둘 다에 관하여 본 개시의 특성이라 여겨지는 신규한 특징들은 첨부 도면들과 함께 고려될 때 다음의 설명으로부터 더 잘 이해될 것이다. 그러나 도면들 각각은 단지 예시 및 설명의 목적들만을 위해 제공되며, 본 개시의 제한들의 정의로서 의도되지 않는다는 것이 명시적으로 이해될 것이다.
[0015] 본 개시의 보다 완전한 이해를 위해, 이제 첨부 도면들과 함께 이루어지는 다음의 설명을 참조한다.
[0016] 도 1은 반도체 다이 상의 종래의 트랜치 MIM 커패시터 구조를 예시하는 단면도.
도 2는 일 실시예에 따라 고밀도(HD) 트랜치 MIM 커패시터 구조들을 제조하기 위한 예시적인 방법을 예시하는 흐름도.
도 3a 내지 3h는 일 실시예에 따라 예시적인 HD-MIM 구조의 단면도들.
도 4는 일 실시예에 따라 예시적인 적층 MIM 커패시터를 예시하는 단면도.
도 5a는 본 개시의 양상에 따라 고밀도(HD) 트랜치 MIM 커패시터의 예시적인 애플리케이션을 도시하는 블록도.
도 5b는 일 실시예에 따라 도 5a에서 도시된 예시적인 애플리케이션 상의 전도성 경로의 개략도.
도 6은 본 개시의 실시예가 유리하게 이용될 수 있는 예시적인 무선 통신 시스템을 도시하는 블록도.
도 7은 일 실시예에 따른 반도체 컴포넌트의 회로, 레이아웃 및 로직 설계를 위해 이용되는 설계 워크스테이션을 예시하는 블록도.
[0024] 보다 높은 밀도의 커패시턴스 MIM 구조들은 MIM 커패시터에서 금속 전극들의 표면 영역을 증가시킴으로써 전자 디바이스들에서 제조될 수 있다. 일 실시예에 따라, MIM 커패시터에서 금속 전극들의 표면 영역은 MIM 커패시터의 증착 이전에 트랜치들에 형성되는 등방성 볼 형상들을 통해 증가된다.
[0025] 도 2는 일 실시예에 따라 고밀도 MIM 구조들을 제조하기 위한 예시적인 방법을 예시하는 흐름도이다. 도 3a 내지 도 3h는 일 실시예에 따른 예시적인 MIM 구조의 단면도들이다. 도 3a 내지 도 3h는 도 2의 예시적인 방법을 예시하기 위해 도 2의 흐름도와 함께 제시될 것이다.
[0026] 흐름도(200)는 기판 상에 다수의 비정질-실리콘(a-Si)/실리콘 이산화물(SiO2) 이중층(bilayer)들을 증착하는 것으로 블록(205)에서 시작한다. 도 3a는 일 실시예에 따라 이중층들을 증착한 이후 예시적인 층 구조를 예시하는 단면도이다. 비정질 실리콘 층(304) 및 실리콘 이산화물층(306)의 이중층이 기판(302) 상에 증착된다. 일 실시예에 따라, 이중층은 에피택셜 구조이다. 기판(302)은 예를 들어, 실리콘, 유리, 알루미늄 산화물, 마그네슘 산화물 또는 알카라인 토류 보로-알루미나실리케이트, 또는 갈륨-비화물, 인듐-아인산염 또는 실리콘-탄화물 화합물 반도체 기판일 수 있다. 부가적인 이중층들은 기판(302) 상에 증착될 수 있다. 예를 들어, 비정질 실리콘 층(308), 실리콘 이산화물 층(310), 비정질 실리콘 층(312) 및 실리콘 이산화물 층(314)이 기판(302) 상에 증착될 수 있다.
[0027] 비정질-실리콘/실리콘 이산화물 이중층들이 도 2 및 도 3을 참조하여 논의되지만, 다른 이중층 물질들이 가능하다. 예를 들어, 비정질-실리콘 층들(304, 308, 312)은 등방성으로 에칭하는 다른 물질에 의해 대체될 수 있고, 실리콘 이산화물 층들(306, 310, 314)은 다른 하드 마스크 물질들에 의해 대체될 수 있다. 알루미늄 및 몰리브덴과 같은 전도성 물질이 또한 예견된다.
[0028] 블록(210)에서, 하드 마스크는 기판 상에 증착된다. 도 3b는 일 실시예에 따라 하드 마스크의 증착 이후에 예시적인 층 구조를 예시하는 단면도이다. 기판(302) 상에 증착되는 하드 마스크(316)는 예를 들어, 금속층(예를 들어, Al, 또는 Ti) 또는 포토레지스트 타입의 폴리머 층일 수 있다.
[0029] 블록(215)에서, 하드 마스크는 이중층들의 트랜치들에 대한 개구를 갖도록 패터닝된다. 도 3c는 일 실시예에 따라 하드 마스크의 패터닝 이후에 예시적인 층 구조의 단면도이다. 개구(318)는 하드 마스크(316)에서 패터닝된다. 개구(318)는 고밀도 커패시턴스 MIM 커패시터들에 대한 층들(304, 306, 308, 310, 312, 314)의 트랜치들(아직 도시되지 않음)에 대응할 수 있다.
[0030] 블록(220)에서, 실리콘 이산화물 층이 에칭된다. 도 3d는 일 실시예에 따른 실리콘 이산화물 층의 에칭 이후에 예시적인 층 구조의 단면도이다. 개구(318)는 예를 들어, 반응성 이온 에칭(RIE)을 통해 실리콘 이산화물 층(314)에 전사된다.
[0031] 블록(225)에서, 비정질-실리콘 층이 에칭된다. 도 3e는 일 실시예에 따라 비정질 실리콘 층의 에칭 이후에 예시적인 층 구조의 단면도이다. 개구(318)는 등방성 에칭에 의해 비정질-실리콘 층(312)에 전사된다. 예를 들어, 비정질-실리콘 층(312)의 습식 화학 에칭(wet chemical etch)은 에칭 이후에 비정질-실리콘 층(312) 내의 개구(318)의 측벽들 상에 등방성 볼 형상을 발생시킨다. 비정질-실리콘 층(312)의 개구(318)의 등방성 볼 형상은 개구(318)에 증착된 MIM 커패시터에서 이용 가능한 표면 영역을 증가시킨다. 일 실시예에 따라, 비정질-실리콘 층(312)의 제논 다이플루오라이드(xenon difluoride; XeF2) 등방성 릴리즈 에칭(이를 테면, XeF2 릴리즈 프로세스)은 비정질-실리콘 층(312)에 개구(318)를 전사하도록 수행된다. 다른 실시예들에서, 표면 영역을 증가시키기 위한 이방성 에칭이 또한 예견된다.
[0032]블록(230)에서, 실리콘 이산화물 층 및 비정질-실리콘 층의 부가적인 이중층들이 기판 상에서 에칭되는지가 결정된다. 부가적인 이중층들이 존재하는 경우, 프로세스는 블록(220)으로 복귀하여 잔여 이중층들을 에칭한다. 도 3f는 일 실시예에 따라 이중층들을 에칭한 이후 예시적인 층 구조를 예시하는 단면도이다. 개구(318)는 층들(310, 308, 306, 304)을 통해 전사된다. 에칭될 이중층들이 남아있지 않으면, 프로세스는 블록(235)으로 지속된다.
[0033] 블록(235)에서, 하드 마스크가 제거된다. 도 3g는 일 실시예에 따른 예시적인 층 구조를 예시하는 단면도이다. 하드 마스크(316)는 예를 들어, 습식 화학 에칭으로 벗겨진다.
[0034] 블록(240)에서, MIM 커패시터는 제 1 금속층, 유전체 층 및 제 2 금속층을 증착함으로써 제조된다. 도 3h는 일 실시예에 따라 고밀도 MIM 커패시터의 증착 이후에 예시적인 층 구조를 예시하는 단면도이다. 제 1 전도층(320)은 개구(318)의 측벽들 상에 증착되고 절연층(322) 및 제 2 전도층(324)이 이어서 증착된다. 일 실시예에 따라, 층들(320, 322, 324)은 원자층 증착(ALD)에 의해 증착된다.
[0035] 제 1 전도층(320) 및 제 2 전도층(324)은 커패시터의 전극들을 형성한다. 일 실시예에 따라, 전도층들(320, 324)은 알루미늄-실리콘 합금, 알루미늄-구리 합금, 알루미늄-티타늄-구리 합금, 알루미늄 합금, 티타늄 질화물, 몰리브덴, 또는 구리일 수 있다. 일 실시예에 따라, 절연층(322)은 지르코늄 산화물, 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 또는 실리콘 이산화물이다. 층들(320, 322, 324)에 의해 형성된 MIM 커패시터의 표면 영역은 비정질-실리콘 층들(304, 308, 312) 내 개구(318)의 측벽들의 등방성 볼 형상에 의해 증가된다.
[0036] 부가적인 층들은 적층 MIM 커패시터를 형성하기 위해 트랜치 구조에 증착될 수 있다. 도 4는 일 실시예에 따라 예시적인 적층 고밀도 MIM 커패시터 구조를 예시하는 단면도이다. 제 2 절연체(426)는 제 2 전도층(324) 상에 증착되고, 제 3 전도층(428)은 제 2 절연층(426) 상에 증착된다. 단지 2개의 부가적인 층들(426, 428)이 도시되지만, 부가적인 절연체 및 전도층들이 전도층(428) 상에 증착될 수 있다. 전도층들(320, 324, 428)은 병렬판 커패시터를 형성한다.
[0037] 전도층, 절연층, 및 전도층의 시퀀스를 증착함으로써 트랜치들에서 제조되는 커패시터들은 커패시터의 표면 영역이 증가될 때 더 큰 커패시턴스를 생성한다. 트랜치들의 표면 영역은 트랜치들의 측벽들 상에서 등방성 볼을 생성함으로써 증가될 수 있다. 대안적으로, 커패시터의 표면 영역을 또한 증가시키는 다른 등방성 형상들이 형성될 수 있다. 더 높은 표면 영역 측벽들을 갖는 트랜치들에서 제조되는 커패시터들의 증가된 커패시턴스 밀도는 커패시터들의 다이 크기가 감소하도록 허용한다. 커패시터들은 예를 들어, Mirasol 디스플레이의 전면광 모듈들에서, 또는 라디오 주파수(RF) 모듈에서 커패시턴스로서 이용될 수 있다. Mirasol 디스플레이에서, 커패시터들은 홀 구조들을 통해 반사/회절하여 증착될 수 있다.
[0038] 도 5a는 본 개시의 양상에 따라 고밀도 MIM 커패시터의 예시적인 애플리케이션을 도시하는 블록도이다. 예시적인 애플리케이션에서, 고밀도 MIM 커패시터들은 CMOS 다이(502)가 중간 기판(506)(POG(passive on glass)로서 또한 지칭됨)을 통해 인쇄 회로 보드(PCB)(504)에 장착되는 플립-칩 애플리케이션에서의 노이즈를 감소시키기 위해 바이패스 커패시턴스를 제공한다. 전력 관리 집적 회로(PMIC)(508)는 PCB에 직접 결합된다. 예를 들어, 전력 공급 전도체들을 포함하는 다수의 전도성 경로들이 PMIC와 CMOS 다이 사이에 접속된다.
[0039] 도 5b는 PMIC(508)와 CMOS 다이(502) 간의 예시적인 전도성 경로(510)의 개략도이다. 예시적인 전도성 경로는 PCB(504) 상의 제 1 부분(512), 중간 기판(506) 상의 제 2 부분(514) 및 CMOS 다이(502) 상의 제 3 부분(516)을 포함한다. CMOS 다이(502)에서 노이즈를 감소시키기 위해 전도성 경로 상의 바이패스 커패시터의 배치는 CMOS 다이(502) 상의 경로 종결 위치에 가능한 근접하게 되어야 한다. 즉, 바이패스 커패시터들은 위치들(512, 514, 516)에 제공될 수 있다. 그러나 CMOS 다이(502) 상에 커패시터를 제공하는 것이 불가능하거나 실행 불가능할 수 있다. 본 개시에 따른 예시적인 애플리케이션은 바이패스 커패시터가 CMOS 다이(502) 상의 경로 종결 위치에 매우 가까이 위치되도록 허용한다. 유사하게, 바이패스 커패시터들에 대한 다른 위치들(512, 514)은 적절할 때 미세하게 조정될 수 있다.
[0040] 예시적인 애플리케이션에서, POG(passive on glass) 구조는 CMOS 다이(502)가 장착되는 중간 기판(506)으로서 역할한다. POG 구조(506)는 본 개시의 양상들에 따라 고밀도 MIM 커패시터들을 포함한다. 예를 들어, 고밀도 커패시터들은 트랜치 MIM 구조, 적층 커패시터 구조, 또는 하이브리드 적층 트랜치 MIM 구조로서 본 개시에 따라 POG 기판(506) 상에서 제조될 수 있다. POG 구조(506)는 실리콘 기판보다 더 높은 밀도 커패시터들을 제공하고, 그에 의해 중간 기판(506) 상에서 바이패스 커패시터와 CMOS 다이(502) 간의 더 짧은 경로 길이를 제공한다. POG 구조(506)는 실리콘 또는 다른 물질들로 제조된 중간 구조들보다 제조하는데 덜 비싸다.
[0041] 도 6은 본 개시의 실시예가 유리하게 이용될 수 있는 예시적인 무선 통신 시스템(600)을 도시하는 블록도이다. 예시의 목적들을 위해, 도 6은 3개의 원격 유닛들(620, 630, 및 650) 및 2개의 기지국들(640)을 도시한다. 무선 통신 시스템들은 훨씬 더 많은 원격 유닛들 및 기지국을 가질 수 있다는 것이 인지될 것이다. 원격 유닛들(620, 630 및 650)은 개시된 고밀도 MIM 커패시터를 포함하는 IC 디바이스들(625A, 625C 및 625B)을 포함한다. IC를 포함하는 임의의 디바이스는 또한 기지국, 스위칭 디바이스들, 및 네트워크 장비를 포함해서 여기서 기재되는 고밀도 MIM 커패시터 구조들을 포함할 수 있다는 것이 인지될 것이다. 도 6은 기지국(640)으로부터 원격 유닛들(620, 630 및 650)로의 순방향 링크 신호들(680) 및 원격 유닛들(620, 630 및 650)로부터 기지국들(640)로의 역방향 링크 신호들(690)을 도시한다.
[0042] 도 6에서, 원격 유닛(620)이 모바일 전화로서 도시되고, 원격 유닛(630)이 휴대용 컴퓨터로서 도시되고, 원격 유닛(650)이 무선 로컬 루프 시스템에서 고정된 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 모바일 전화들, 핸드-헬드 개인 통신 시스템들(PCS) 유닛들, 개인 휴대 정보 단말과 같은 휴대용 데이터 유닛들, GPS 인에이블 디바이스들, 네비게이션 디바이스들, 셋톱 박스들, 음악 재생기들, 비디오 재생기들, 엔터테인먼트 유닛들, 미터 판독 장비와 같은 고정된 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 조합일 수 있다. 도 6이 본 개시의 교시들에 따라 원격 유닛들을 예시하지만, 개시는 이 예시적인 예시된 유닛들로 제한되지 않는다. 본 개시의 실시예들은 고밀도 MIM 커패시터를 갖는 반도체 다이들을 포함하는 임의의 디바이스에서 적합하게 이용될 수 있다.
[0043] 도 7은 위에서 개시된 바와 같이 높은 커패시턴스 MIM 커패시터와 같은 반도체 컴포넌트의 회로, 레이아웃 및 로직 설계를 위해 이용되는 설계 워크스테이션을 예시하는 블록도이다. 설계 워크스테이션(700)은 운영 체제 소프트웨어, 지원 파일들 및 Cadence 또는 OrCAD와 같은 설계 소프트웨어를 포함하는 하드 디스크(701)를 포함한다. 설계 워크스테이션(700)은 또한 높은 커패시턴스 MIM 커패시터를 갖는 패키지된 집적 회로와 같이 반도체 컴포넌트(712) 또는 회로(710)의 설계를 용이하게 하기 위한 디스플레이를 포함한다. 저장 매체(704)는 회로 설계(710) 또는 반도체 컴포넌트(712)를 유형으로(tangibly) 저장하기 위해 제공된다. 회로 설계(710) 또는 반도체 컴포넌트(712)는 GDSII 또는 GERBER와 같은 파일 포맷으로 저장 매체(704) 상에 저장될 수 있다. 저장 매체(704)는 CD-ROM, DVD, 하드디스크, 플래시 메모리, 또는 다른 적절한 디바이스일 수 있다. 또한, 설계 워크스테이션(700)은 저장 매체(704)에 출력을 기록하거나 이로부터 입력을 받기 위한 드라이브 장치(703)를 포함한다.
[0044] 저장 매체(704) 상에 레코딩된 데이터는 로직 회로 구성들, 포토리소그라피 마스크들에 대한 패턴 데이터, 또는 전자 빔 리소그라피와 같은 직렬 기록 툴들에 대한 마스크 패턴 데이터를 특정할 수 있다. 데이터는 추가로 로직 시뮬레이션과 연관된 넷(net) 회로들 또는 타이밍 다이어그램들과 같은 로직 검증 데이터를 포함할 수 있다. 저장 매체(704) 상에 데이터를 제공하는 것은 반도체 웨이퍼들을 설계하기 위한 프로세스들의 수를 감소시킴으로써 반도체 컴포넌트(712) 또는 회로 설계(710)의 설계를 용이하게 한다.
[0045] 펌웨어 및/또는 소프트웨어 구현에 대해, 방법론들은 여기서 기술된 기능들을 수행하는 모듈들(예를 들어, 프로시저들, 기능들 등)로 구현될 수 있다. 명령들을 유형으로 실현하는 임의의 기계-판독 가능한 매체는 여기서 기술된 방법론들을 구현하는데 이용될 수 있다. 예를 들어, 소프트웨어 코드들은 메모리에 저장되고 프로세서 유닛에 의해 실행될 수 있다. 메모리는 프로세서 유닛 외부에 또는 프로세서 유닛 내에 구현될 수 있다. 여기서 이용된 바와 같이, 용어 "메모리"는 임의의 타입의 장기, 단기, 휘발성, 비휘발성, 또는 다른 메모리를 지칭하며, 임의의 특정한 타입의 메모리 또는 메모리들의 수, 또는 메모리가 저장되는 매체들의 타입으로 제한되지 않는다.
[0046] 펌웨어 및/또는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터-판독 가능한 매체 상의 하나 이상의 명령들 또는 코드로서 저장될 수 있다. 예들은 데이터 구조가 인코딩된 컴퓨터-판독 가능한 매체들 및 컴퓨터 프로그램이 인코딩된 컴퓨터-판독 가능한 매체를 포함한다. 컴퓨터-판독 가능한 매체들은 물리적인 컴퓨터 저장 매체들을 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 제한이 아닌 예로서, 이러한 컴퓨터-판독 가능한 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 컴퓨터에 의해 액세스될 수 있고 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 저장하는데 이용될 수 있는 임의의 다른 매체를 포함할 수 있고; 여기서 사용되는 바와 같은 disk 및 disc은 컴팩트 disc(CD), 레이저 disc, 광 disc, 디지털 다용도 disc(DVD), 플로피 disk, 및 블루-레이 disc를 포함하며, 여기서 disk들은 보통 데이터를 자기적으로 재생하지만, disc들은 레이저들을 통해 광학적으로 데이터를 재생한다. 이러한 것들의 조합들 역시 컴퓨터 판독 가능한 매체들의 범위 내에 포함되어야 한다.
[0047] 컴퓨터 판독 가능한 매체 상의 저장 외에, 명령들 및/또는 데이터는 통신 장치에 포함되는 전송 매체들 상의 신호들로서 제공될 수 있다. 예를 들어, 통신 장치는 명령들 및 데이터를 나타내는 신호들을 갖는 트랜시버를 포함할 수 있다. 명령들 및 데이터는 하나 이상의 프로세서들이 청구항들에서 약술된 기능들을 구현하게 하도록 구성된다.
[0048] 특정한 회로가 기술되었지만, 개시된 회로 모두가 본 개시를 실시하는데 요구되는 것은 아니란 것이 당업자에 의해 인지될 것이다. 또한, 본 개시에 초점을 맞춘 채로 유지하기 위해 특정한 잘 알려진 회로들은 기술되지 않는다.
[0049] 본 개시 및 그 이점들이 상세히 기술되었지만, 다양한 변경들, 교체들 및 변형들이 첨부된 청구항들에 의해 정의된 바와 같은 본 개시의 기술로부터 벗어남 없이 여기서 이루어질 수 있다는 것이 이해되어야 한다. 예를 들어, "위" 및 "아래"와 같은 관계 용어들은 기판 또는 전자 디바이스에 관하여 이용된다. 물론, 기판 또는 전자 디바이스가 뒤집어지는 경우, 위는 아래가 되고 그 반대도 가능하다. 부가적으로 옆으로 지향되는 경우, 위 및 아래는 기판 또는 전자 디바이스의 측면들을 지칭할 수 있다. 또한, 본 출원의 범위는 명세서에서 기술된 프로세스, 머신, 제조, 성분의 합성, 수단, 방법들 및 단계들의 특정한 실시예들로 제한되도록 의도되지 않는다. 당업자들이 본 개시로부터 쉽게 인지할 바와 같이, 여기서 기술된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 현재 존재하거나 추후에 개발될 프로세스들, 머신들, 제조, 성분의 합성, 수단, 방법들, 또는 단계들은 본 개시에 따라 활용될 수 있다. 이에 따라, 첨부된 청구항들은 이러한 프로세스들, 머신들, 제조, 성분의 합성들, 수단, 방법들 또는 단계들을 그의 범위 내에 포함하도록 의도된다.

Claims (26)

  1. 장치로서,
    기판;
    제 1 층에 패터닝되는 복수의 트랜치들을 갖는 상기 기판에 결합된 상기 제 1 층 - 상기 복수의 트랜치들은 각각은 오목한 표면을 각각 가짐 - ;
    복수의 트랜치들 내의 커패시터
    를 포함하는,
    장치.
  2. 제 1 항에 있어서,
    상기 커패시터는,
    상기 복수의 트랜치들 내의 제 1 전도층;
    상기 제 1 전도층 상의 제 1 절연층; 및
    상기 제 1 절연층 상의 제 2 전도층
    을 포함하는,
    장치.
  3. 제 2 항에 있어서,
    상기 커패시터는,
    상기 제 2 전도층 상의 제 2 절연층; 및
    상기 제 2 절연층 상의 제 3 전도층
    을 더 포함하는,
    장치.
  4. 제 1 항에 있어서,
    상기 제 1 층은,
    상기 기판에 결합된 제 1 반도체 층; 및
    상기 제 1 반도체 층 상의 제 1 절연층
    을 포함하고,
    상기 복수의 트랜치들은 상기 제 1 반도체 층 및 상기 제 1 절연층 내로 연장하는,
    장치.
  5. 제 4 항에 있어서,
    상기 제 1 층은,
    상기 제 1 절연층 상의 제 2 반도체 층; 및
    상기 제 2 반도체 층 상의 제 2 절연층
    을 더 포함하고,
    상기 복수의 트랜치들은 상기 제 2 반도체 층 및 상기 제 2 절연층 내로 연장하는,
    장치.
  6. 제 4 항에 있어서,
    상기 제 1 반도체 층은,
    비정질 실리콘 층이고, 상기 제 1 절연층은 실리콘 이산화물 층인,
    장치.
  7. 제 1 항에 있어서,
    상기 커패시터는,
    모바일 전화, 셋톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 고정 위치 데이터 유닛 및 Mirasol 디스플레이 중 적어도 하나 내에 통합되는,
    장치.
  8. 제 1 항에 있어서,
    상기 기판은,
    유리 기판을 포함하는,
    장치.
  9. 제 1 항에 있어서,
    상기 커패시터에 결합된 전도성 경로의 제 1 부분을 포함하는 반도체 다이; 및
    상기 커패시터에 결합된 전도성 경로의 제 2 부분을 포함하는 인쇄 회로 보드
    를 더 포함하는,
    장치.
  10. 제 9 항에 있어서,
    상기 커패시터는,
    전도성 경로 상의 바이패스 커패시터로서 구성되는,
    장치.
  11. 방법으로서,
    기판 상에 제 1 층을 증착하는 단계;
    복수의 트랜치들 상에 오목한 표면들을 갖는 제 1 층의 상기 복수의 트랜치들을 패터닝하는 단계;
    상기 복수의 트랜치들에 커패시터를 증착하는 단계
    를 포함하는,
    방법.
  12. 제 11 항에 있어서,
    상기 제 1 층을 증착하는 단계는,
    비정질 실리콘 층 및 절연층을 갖는 복수의 이중층들을 증착하는 단계
    를 포함하는,
    방법.
  13. 제 12 항에 있어서,
    상기 복수의 트랜치들을 패터닝하는 단계는,
    상기 복수의 트랜치들 상에 오목한 표면을 형성하기 위해 상기 비정질 실리콘 층을 등방성으로 에칭하는 단계
    를 포함하는,
    방법.
  14. 제 11 항에 있어서,
    상기 커패시터를 증착하는 단계는,
    상기 복수의 트랜치들 상에 제 1 전도층을 증착하는 단계;
    상기 제 1 전도층 상에 제 1 절연층을 증착하는 단계; 및
    상기 제 1 절연층 상에 제 2 전도층을 증착하는 단계
    를 포함하는,
    방법.
  15. 제 14 항에 있어서,
    상기 제 2 전도층 상에 제 2 절연층을 증착하는 단계; 및
    상기 제 2 절연층 상에 제 3 전도층을 증착하는 단계
    를 더 포함하는,
    방법.
  16. 제 11 항에 있어서,
    상기 커패시터를 모바일 전화, 셋톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 고정 위치 데이터 유닛 및 Mirasol 디스플레이 중 적어도 하나 내에 통합하는 단계
    를 더 포함하는,
    방법.
  17. 제 11 항에 있어서,
    상기 기판은,
    유리 기판을 포함하는,
    방법.
  18. 제 11 항에 있어서,
    전도성 경로의 제 1 부분을 포함하는 반도체 다이를 상기 커패시터에 결합하는 단계; 및
    상기 전도성 경로의 제 2 부분을 포함하는 인쇄 회로 보드를 상기 커패시터에 결합하는 단계
    를 더 포함하는,
    방법.
  19. 제 18 항에 있어서,
    상기 커패시터를 상기 전도성 경로 상의 바이패스 커패시터(bypass capacitor)로서 구성하는 단계
    를 더 포함하는,
    방법.
  20. 방법으로서,
    기판 상에 제 1 층을 증착하는 단계
    복수의 트랜치들 상에 오목한 표면을 갖는 제 1 층의 복수의 트랜치들을 패터닝하는 단계;
    상기 복수의 트랜치들에 커패시터를 증착하는 단계
    를 포함하는,
    방법.
  21. 제 20 항에 있어서,
    상기 제 1 층을 증착하는 단계는,
    비정질 실리콘 층 및 절연층을 갖는 복수의 이중층들을 증착하는 단계
    를 포함하는,
    방법.
  22. 제 20 항에 있어서,
    상기 커패시터를 모바일 전화, 셋톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 고정 위치 데이터 유닛 및 Mirasol 디스플레이 중 적어도 하나 내에 통합하는 단계
    를 더 포함하는,
    방법.
  23. 장치로서,
    기판;
    제 1 층에 패터닝되는 복수의 트랜치들을 갖는 기판에 결합된 제 1 층 - 상기 복수의 트랜치들은 오목한 표면을 가짐 - ; 및
    상기 복수의 트랜치들에 커패시턴스를 제공하기 위한 수단
    을 포함하는,
    장치.
  24. 제 23 항에 있어서,
    상기 제 1 층은,
    비정질 실리콘 층 및 절연층의 적어도 하나의 이중층을 포함하는,
    장치.
  25. 제 23 항에 있어서,
    상기 기판은,
    유리 기판을 포함하는,
    장치.
  26. 제 23 항에 있어서,
    모바일 전화, 셋톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 고정 위치 데이터 유닛 및 Mirasol 디스플레이 중 적어도 하나 내에 통합되는,
    장치.
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