KR101842901B1 - 반도체 장치의 형성방법 - Google Patents
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Abstract
반도체 장치의 형성방법이 제공된다. 기판 상에 리세스 영역을 갖는 패턴을 형성하고, 상기 기판 상으로 유기 리간드를 갖는 실리콘 전구체를 제공하여 상기 리세스 영역의 측벽들 및 바닥면에 실리콘을 흡착시켜 상기 리세스 영역을 갖는 패턴 상에 실리콘 단일층을 형성하고, 상기 실리콘 단일층 상에 보이드 없는 실리콘막을 형성한다.
Description
본 발명은 반도체 장치의 형성방법에 관한 것으로, 보다 상세하게는 리세스 영역 내에 형성되는 실리콘막을 포함하는 반도체 장치의 형성방법에 관한 것이다.
반도체 산업이 고도로 발전함에 따라, 반도체 장치의 고집적화, 저소비전력화 및/또는 고속화 등이 심화되고 있다. 이러한 반도체 장치의 다양한 특성을 충족시키기 위하여, 반도체 장치를 구성하는 다양한 패턴들의 선폭 및 이들 사이의 간격이 좁아지고 있다. 즉, 반도체 장치의 고집적화 경향이 심화됨에 따라, 상기 패턴들 사이의 리세스 영역의 종횡비가 증가되고 있다. 이로써, 반도체 장치의 특성이 열화되거나, 반도체 장치의 불량이 초래될 수 있다.
본 발명은 좁은 패턴들 사이의 리세스 영역에 실리콘막을 보이드 및 끊김 없이 채울 수 있는 반도체 장치의 형성방법을 제공하기 위한 것이다.
본 발명은 반도체 장치의 형성방법을 제공한다. 상기 방법은 기판 상에 리세스 영역을 갖는 패턴을 형성하는 것; 상기 기판 상으로 유기 리간드를 갖는 실리콘 전구체를 제공하여 상기 리세스 영역의 측벽들 및 바닥면에 실리콘을 흡착시켜, 상기 리세스 영역을 갖는 패턴 상에 실리콘 단일층을 형성하는 것; 그리고 상기 실리콘 단일층 상에 보이드 및 끊김 없는 실리콘막을 형성하는 것을 포함한다. 상기 리세스 영역의 측벽들 사이의 간격은 10nm 이하일 수 있다.
상기 유기 리간드를 갖는 전구체는 H3SiN(CH(CH3)2)2, H2Si(N(C2H5)2)2, H2Si(NHC(CH3)3)2 또는 H2Si(N(C2H5)(CH3))2 일 수 있다.
상기 실리콘 단일층을 형성하는 것은, 500℃ 이하의 기판 온도에서 수행될 수 있다.
일 실시예에서, 상기 패턴을 형성하는 것은: 성기 기판에 활성 영역들을 정의하는 소자분리 멤버를 형성하고; 상기 활성 영역들 상에 터널 절연막 및 부유 게이트를 순차적으로 형성하되, 상기 소자분리 멤버의 상부면은 상기 부유 게이트의 상부면보다 낮은; 그리고 상기 부유 게이트 상에, 상기 소자분리 챔버의 상부면 상으로 연장하는, 게이트간 절연막을 형성하는 것을 포함할 수 있다.
상기 부유 게이트는 복수개이고, 상기 리세스 영역은 상기 복수개의 부유 게이트들 사이에 제공되고, 상기 실리콘막은 상기 복수개의 부유 게이트들 사이의 상기 리세스 영역을 보이드 및 끊김 없이 채우도록 형성될 수 있다.
상기 게이트간 절연막은 상기 부유 게이트를 노출하는 오프닝을 갖고, 상기 실리콘 단일층은 상기 오프닝의 프로파일을 따라 형성되고, 상기 실리콘막은 상기 오프닝을 보이드 및 끊김 없이 채우도록 형성될 수 있다.
일 실시예에서, 상기 패턴을 형성하는 것은 상기 기판을 식각하여 상기 기판에 상기 리세스 영역을 형성하는 것을 포함하고, 상기 실리콘 단일층은 상기 리세스 영역의 측벽 및 바닥면의 프로파일을 따라 형성될 수 있다.
상기 방법은 상기 실리콘막은 상기 리세스 영역의 하부를 채우고, 상기 리세스 영역에 의하여 분리된 상기 기판의 영역들에 불순물 이온을 주입하여, 소스/드레인 영역을 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 패턴을 형성하는 것은 상기 리세스 영역으로부터 상기 기판의 상부면과 평행한 방향으로 연장하는 언더 컷 영역을 형성하는 것을 더 포함하고, 상기 실리콘 단일층 및 상기 실리콘막은, 상기 리세스 영역의 측벽 및 상기 언더컷 영역의 프로파일을 따라 형성될 수 있다.
일 실시예에서, 상기 방법은 기판 상에 제1 물질막들 및 제2 물질막들을 순차적으로 적층하고; 상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 기판을 노출하는 채널 홀들을 형성하고; 상기 기판 상으로 유기 리간드를 갖는 실리콘 전구체를 제공하여 상기 채널 홀들의 측벽 및 상기 노출된 기판에 실리콘을 흡착시켜, 상기 채널 홀들의 측벽 및 상기 노출된 기판의 프로파일을 따라 제1 실리콘 단일층을 형성하고; 그리고 상기 제1 실리콘 단일층 상에 보이드 및 끊김 없는 제1 실리콘막을 형성하여, 활성 기둥들을 형성하는 것을 포함할 수 있다.
상기 방법은 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여, 상기 채널 홀들 사이에 그루브를 형성하고; 상기 그루브에 노출된 상기 제2 물질막을 선택적으로 제거하여 상기 활성 기둥들 및 상기 제1 물질막들의 상부면 및 하부면을 노출하고, 상기 그루브로부터 상기 활성 기둥들을 향하여 연장되는 언더 컷 영역을 형성하고; 상기 노출된 활성 기둥들 및 상기 제1 물질막들의 상부면 및 하부면에 정보 저장막을 형성하고; 상기 정보 저장막 상으로 유기 리간드를 갖는 실리콘 전구체를 제공하여 정보 저장막의 표면에 실리콘을 흡착시켜, 상기 정보 저장막 상에 제2 실리콘 단일층을 형성하고; 그리고 상기 제2 실리콘 단일층 상에 보이드 및 끊김 없는 제2 실리콘막을 형성하여, 상기 언더 컷 영역을 채우는 것을 더 포함할 수 있다.
본 발명의 개념에 따르면, 좁은 패턴들 사이의 리세스 영역에 실리콘막을 보이드 및 끊김 없이 채울 수 있다.
도 1 내지 도 3은 본 발명의 개념을 설명하는 단면도들이다.
도 4는 본 발명의 개념을 설명하는 개념도이다.
도 5는 본 발명의 개념에 따라 사용되는 실리콘 전구체들의 흡착 특성을 비교한 그래프이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 형성방법을 설명하는 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 레이아웃이다.
도 10 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 장치의 형성방법을 설명하는 것으로, 도 9의 I-I' 및 II-II'에 대응되는 단면도들이다.
도 17은 본 발명의 개념에 따라 형성된 실리콘막의 채움 특성을 나타낸다.
도 18A 및 도 18B는 각각 본 발명의 개념 및 일반적인 증착방법에 따라 형성된 NAND 플래시 메모리의 제어 게이트들의 단면도들을 도시한다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃이다.
도 20 내지 도 22, 도 24 내지 도 26, 도 28 및 도 29는 본 발명의 또 다른 실시예에 따른 반도체 장치의 형성방법을 설명하는 도면들이다.
도 23은 도 22의 A 부분의 확대 단면도이다.
도 27은 도 26의 B 부분의 확대 단면도이다.
도 30은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 31은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 32는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 4는 본 발명의 개념을 설명하는 개념도이다.
도 5는 본 발명의 개념에 따라 사용되는 실리콘 전구체들의 흡착 특성을 비교한 그래프이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 형성방법을 설명하는 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 레이아웃이다.
도 10 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 장치의 형성방법을 설명하는 것으로, 도 9의 I-I' 및 II-II'에 대응되는 단면도들이다.
도 17은 본 발명의 개념에 따라 형성된 실리콘막의 채움 특성을 나타낸다.
도 18A 및 도 18B는 각각 본 발명의 개념 및 일반적인 증착방법에 따라 형성된 NAND 플래시 메모리의 제어 게이트들의 단면도들을 도시한다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃이다.
도 20 내지 도 22, 도 24 내지 도 26, 도 28 및 도 29는 본 발명의 또 다른 실시예에 따른 반도체 장치의 형성방법을 설명하는 도면들이다.
도 23은 도 22의 A 부분의 확대 단면도이다.
도 27은 도 26의 B 부분의 확대 단면도이다.
도 30은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 31은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 32는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "연결되어" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 연결되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다. 또한, "적어도 하나"는 최소한 하나와 동일한 의미로 사용되며 하나 또는 그 이상을 선택적으로 지칭할 수 있다.
이하, 도면들을 참조하여, 본 발명의 개념 및 이에 따른 실시예들에 대해 상세히 설명하기로 한다.
도 1 내지 도 3은 본 발명의 개념을 설명하는 단면도들이고, 도 4는 본 발명의 개념을 설명하는 개념도이다. 도 5는 본 발명의 개념에 따라 사용되는 실리콘 전구체들의 흡착 특성을 비교한 그래프이다.
도 1을 참조하여, 기판(1) 상에 패턴들(3)이 서로 인접하여 형성된다. 상기 기판(1)은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄막, 실리콘 게르마늄막 상의 실리콘막, 절연막 상의 실리콘 단결정막, 및 절연막 상의 폴리 실리콘막을 구비하는 그룹에서 선택된 하나를 포함할 수 있다. 상기 기판(10)은 그의 상부에 형성된 절연 구조, 회로 구조 또는 배선 구조를 더 포함할 수 있다.
상기 패턴들(3)은 절연성 물질, 도전성 물질, 금속 또는 반도체로 구성될 수 있다. 상기 패턴들(3)은 상기 기판(1)이 돌출되어 연장된 부분일 수 있다. 상기 패턴들(3) 사이에 리세스 영역(5)이 제공된다. 상기 패턴들(3) 사이의 간격(L)은 10nm 이하일 수 있다.
도 2를 참조하여, 상기 리세스 영역(5)을 갖는 패턴들(3) 상에 시드층(7)을 형성한다. 본 발명에 개념에 따르면, 상기 시드층(7)은 실리콘 단일층(silicon monolayer)으로 형성된다.
도 4를 참조하여, 상기 실리콘 단일층은 상기 기판(1) 상으로 유기 리간드를 갖는 실리콘 전구체를 제공하여, 상기 리세스 영역(5)의 측벽들 및 바닥면에 실리콘을 흡착시켜 형성된다. 상기 유기 리간드를 갖는 실리콘 전구체는 DiIsoPropylAminoSilane(H3SiN(CH(CH3)2)2), BisDiEthylAminoSilane(H2Si(N(C2H5)2)2),
BisTertButylAminoSilane(H2Si(NHC(CH3)3)2) 또는 BisEthylMethylAminoSilane( H2Si(N(C2H5)(CH3))2)일 수 있다. 상기 실리콘 전구체의 유기 리간드에 의하여, 화학 흡착(chemisorption)이 강화되어 실리콘 원자가 용이하게 기저(base)의 표면에 흡착된다. 이에 따라, 실리콘 원자가 서로 뭉치지 않아, 상기 표면에 실리콘 단일층이 형성될 수 있다. 이러한 특성은 원자층 증착에 사용되는 일반적인 실리콘 전구체들(예를 들면, Si2H6, SiH4)과 다른 점이다. 일반적인 실리콘 전구체들에 의하면, 실리콘 원자들이 서로 뭉쳐 실리콘 단일층이 형성되지 않고 실리콘 박막이 증착된다.
도 5를 참조하여, H3SiN(CH(CH3)2)2의 흡착 시간(즉, incubation time)이 가장 짧다. H2Si(N(C2H5)2)2, H2Si(NHC(CH3)3)2, H2Si(N(C2H5)(CH3))2, Si2H6, SiH4 순으로 흡착 시간이 증가한다. 도 5의 (a), (b), (c) 및 (d)는 각각 H3SiN(CH(CH3)2)2, H2Si(N(C2H5)2)2, H2Si(NHC(CH3)3)2, Si2H6이다. H2Si(N(C2H5)(CH3))2는 (c)와 (d) 사이의 흡착시간을 가지고 SiH4의 흡착 시간은 가장 길다. 상기 유기 리간드를 갖는 실리콘 전구체들, 예를 들면, H3SiN(CH(CH3)2)2, H3SiN(CH(CH3)2)2, H2Si(N(C2H5)2)2 및 H2Si(N(C2H5)(CH3))2)은 원자층 증착에 사용되는 일반적인 실리콘 전구체들, 예를 들면 Si2H6 및 SiH4 보다 좋은 흡착 특성을 가진다.
이와 같은 이유로 원자층 증착에 사용되는 일반적인 실리콘 전구체들 보다 본 발명에 따른 유기 리간드를 갖는 실리콘 전구체들을 사용하여 실리콘 단일층을 용이하게 형성할 수 있다.
도 2 및 도 4를 재 참조하여, 상기 시드층(7)을 형성하는 것은 500℃ 이하의 기판 온도에서 수행되어, 상기 흡착된 실리콘 원자는 열처리될 수 있다. 상기 실리콘 전구체의 제공 후 퍼지공정이 수행될 수 있다. 상기 열처리 및 상기 퍼지 공정에 의하여, 유기물을 포함하는 잔류물이 탈착 및 제거될 수 있다. 이후, 상기 시드층(7) 상에 일반적인 실리콘막 형성 공정, 예를 들면 ALD 또는 CVD 방법으로, 실리콘막(9)을 형성한다. 이러한 실리콘막(9)의 형성 과정은 도 4의 ① 및 ②의 경로를 통하여 가능할 것이다.
도 3을 참조하여, 상기 실리콘막(9)은 상기 실리콘 단일층의 시드층(7)으로부터 성장되어, 상기 리세스 영역(5)을 보이드 및 끊김 없이 채울 수 있다. 원자층 증착에 사용되는 일반적인 실리콘 전구체들을 사용하여 실리콘 시드층을 형성하면, 일반적인 실리콘 전구체들의 나쁜 흡착 특성으로 인하여 실리콘 단일층이 아니라 실리콘 원자들이 뭉쳐져 실리콘 박막의 시드층이 형성되므로, 그 위에 형성되는 실리콘막에 보이드(또는 끊김)가 발생할 수 있다. 특히, 10nm 이하의 간격을 갖는 리세스 영역에 상기 실리콘막(9)이 형성되어야 할 때, 이러한 현상은 더욱 심각할 수 있다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 형성방법을 설명하는 단면도들이다.
도 6을 참조하여, 기판(10)에 그루브(21)가 형성된다. 상기 그루브(21)는 상기 기판(10)의 상부면에 평행한 방향으로 연장할 수 있다. 상기 그루브(21)는 도 1에서 전술한 리세스 영역에 대응될 수 있다. 상기 그루브(21)에 의하여 분리된 상기 기판의 영역들(11)은 도 1에서 전술한 패턴들에 대응될 수 있다.
상기 그루브(21)는 상기 기판(10)을 식각하여 형성될 수 있다. 나아가, 상기 그루브(21)의 하부로부터 상기 기판의 상부면과 평행한 방향으로 연장하는 언더 컷 영역(23)이 추가로 형성될 수 있다. 상기 언더 컷 영역(23)은 상기 그루브(21)의 측벽에 측벽 스페이서(미도시)를 형성하고, 상기 측벽 스페이서에 의하여 노출된 기판을 등방성 식각하는 것에 의하여 형성될 수 있다. 상기 측벽 스페이서는 실리콘 산화막 또는 실리콘 질화막일 수 있다. 상기 등방성 식각은 상기 측벽 스페이서에 비하여 상기 기판을 선택적으로 식각할 수 있는 식각 용액을 사용하여 수행될 수 있다. 상기 언더 컷 영역(23)의 형성 후 상기 측벽 스페이서는 제거된다. 상기 언더컷 영역(23)은 전술한 도 1의 리세스 영역에 대응될 수 있다.
도 7을 참조하여, 상기 그루브(21) 및 상기 언더컷 영역(23)의 측벽 및 바닥면 상에 게이트 절연막(24)을 형성한다. 상기 게이트 절연막(24)은 상기 기판을 열산화하여 형성될 수 있다.
전술한 도 2 내지 도 4의 방법과 같이, 상기 게이트간 절연막(24) 상에 시드층(25) 및 실리콘막(26)이 순차적으로 형성된다. 상기 실리콘막(28)은 실리콘 단일층의 시드층(25)으로부터 형성되므로 좁은 폭의 그루브(21) 내에서 보이드 및 끊김 없이 형성될 수 있다. 상기 실리콘 단일층 및 상기 실리콘막은, 상기 그루브(21)의 측벽 및 상기 언더컷 영역(23)의 프로파일을 따라 형성될 수 있다.
도 8을 참조하여, 상기 그루브(21) 상부의 실리콘막 및 시드층이 제거될 수 있다. 즉, 상기 실리콘막(26)은 상기 그루브(21)의 하부를 채울 수 있다. 상기 그루브(21)의 상부에는 캐핑막(27)이 형성될 수 있다. 상기 캐핑막(27)은 실리콘 산화막 또는 실리콘 질화막일 수 있다. 상기 그루브(21)에 의하여 분리된 상기 기판의 영역들(11)에 불순물 이온을 주입하여, 소스/드레인 영역(28)을 형성할 수 있다. 상기 실리콘막(26)은 게이트일 수 있다. 이에 따라, 보이드 없는 게이트를 갖는 매몰 채널 트랜지스터가 형성될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 레이아웃이다. 도 9에 도시된 바와 같이, 상기 반도체 장치의 메모리 셀은, 예를 들어 낸드(NAND) 비휘발성 메모리 셀일 수 있다.
도 9를 참조하여, 활성영역들(13)이 제1 방향으로 나란히 연장될 수 있다. 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 상기 활성 영역들(13)을 나란히 가로지르고, 복수의 워드라인들(WL0 ~ WLn-1)이 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 사이의 활성영역들(13)을 나란히 가로지를 수 있다. 상기 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 및 워드 라인들(WL0 ~ WLn-1)은 상기 제1 방향에 교차하는 제2 방향을 따라 나란히 연장될 수 있다. 공통 소스 라인(CSL)이 이웃하는 접지 선택 라인들(GSL) 사이에 제공되어, 상기 제1 방향으로 연장될 수 있다. 비트 라인(BL)이 상기 제2 방향으로 연장된다. 상기 비트 라인(BL)은 비트라인 콘택들을 통하여 이웃하는 스트링 선택 라인들(SSL) 사이의 소스/드레인 영역들에 연결된다. 상기 스트링 선택 라인(SSL), 워드 라인들(WL0 ~ WLn-1), 및 접지 선택 라인(GSL)은 셀 스트링 군에 포함될 수 있다. 상기 셀 스트링 군은 상기 제1 방향을 따라 미러(mirror) 대칭으로 반복적으로 배치될 수 있다.
도 10 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 장치의 형성방법을 설명하는 것으로, 도 9의 I-I' 및 II-II'에 대응되는 단면도들이다.
도 10을 참조하여, 기판(10) 상에 마스크 패턴들(33)이 형성될 수 있다. 상기 반도체 기판(10)은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상의 실리콘막, 절연막 상의 실리콘 단결정막, 및 절연막 상의 폴리실리콘막을 구비하는 그룹에서 선택된 하나를 포함할 수 있다. 상기 기판(10)과 상기 마스크 패턴들(33) 사이에 버퍼 산화막(31)이 형성될 수 있다. 상기 마스크 패턴들(33)은 실리콘 질화막을 포함할 수 있다. 상기 마스크 패턴들(33)을 마스크로 상기 기판(10)을 식각하여, 트렌치(35)가 형성된다. 상기 트렌치(35)는 상기 기판(10) 상의 서로 인접하는 마스크 패턴들(33) 사이에 제공된다. 상기 트렌치(35)는 활성 영역들(13)을 정의한다. 상기 트렌치(35)는 상기 제1 방향으로 연장한다.
도 11을 참조하여, 상기 트렌치(35) 내에 소자분리 멤버(37)가 형성된다. 상기 소자분리 멤버(37)는 갭필 특성이 우수한 절연 물질로 형성될 수 있다. 상기 소자분리 멤버(37)는 실리콘 산화막을 포함할 수 있다. 상기 소자분리 멤버(37)는, 예를 들면 TOSZ(Tonen Silazane)을 이용하여 형성될 수 있다. 상기 TOSZ막은 폴리 실라젠(polysilazane) 막일 수 있다. 상기 TOSZ 막은, 스핀 코팅되고, O2와 H2O를 공급하고 어닐링 공정을 진행하여 TOSZ막으로부터 암모니아와 수소를 제거한다. 이로써 상기 TOSZ막은 실리콘 산화막으로 될 수 있다. 이와는 달리, 상기 소자분리 멤버(37)는 예를 들면 SOG 산화막, HDP 산화막, USG 산화막 또는 TEOS 산화막일 수 있다. 상기 소자분리 멤버(37)는 화학적 기계적 평탄화(CMP)에 의하여 평탄화될 수 있다. 상기 소자분리 멤버(37)의 상부면은 상기 마스크 패턴들(33)의 상부면과 동일한 레벨을 가질 수 있다.
상기 소자분리 멤버(37)는 상기 트렌치(35)와 상기 실리콘 산화막 사이의 라이너 절연막을 더 포함할 수 있다. 예를 들면, 상기 트렌치(35)의 측벽 및 바닥에 라이너 절연막이 형성된다. 상기 라이너 절연막은 상기 트렌치가 형성된 기판을 열산화하여 상기 트렌치의 측벽 및 바닥에 형성된 실리콘 산화막, 및 상기 실리콘 산화막 상의 실리콘 질화막 (또는 실리콘 산화질화막)을 포함할 수 있다. 상기 실리콘 산화막은 상기 트렌치(35)의 형성을 위한 식각 공정에 의한 손상을 치유할 수 있다.
도 12를 참조하여, 상기 마스크 패턴들(33) 및 상기 버퍼 산화막(31)이 제거되어, 상기 활성 영역들(13)이 노출된다. 상기 마스크 패턴들(33) 및 상기 버퍼 산화막(31)의 제거 공정 동안, 상기 마스크 패턴들(33)에 인접한 소자분리 멤버(37)의 일부가 제거되어, 그의 폭이 감소할 수 있다.(미도시) 상기 노출된 활성 영역들(13) 상에 터널 절연막(41) 및 복수개의 부유 게이트들(43)이 순차적으로 형성된다. 상기 터널 절연막(41)은 상기 기판(10)의 열산화에 의하여, 상기 노출된 활성 영역들(13)의 상부면에 형성될 수 있다. 상기 부유 게이트들(43)은 전하를 저장할 수 있는 전하 저장막일 수 있다. 상기 부유 게이트들(43)은 도핑된 폴리 실리콘으로 형성될 수 있다. 상기 부유 게이트들(43)은 화학적 기계적 평탄화에 의하여 평탄화될 수 있다. 상기 부유 게이트들(43)의 상부면은 상기 소자분리 멤버(37)의 상부면과 동일한 레벨을 가질 수 있다. 이 경우, 상기 부유 게이트들(43)의 폭이 상기 활성 영역들(13)의 폭 보다 넓을 수 있다.
상기 부유 게이트 전극들은 도 10 내지 도 12를 참조하여 전술한 방법과는 다른 방법으로 형성될 수 있다. 예를 들면, 도 11의 공정에서 상기 버퍼 산화막(31) 및 상기 마스크 패턴들(32) 대신 터널 절연막과 부유 게이트들이 형성될 수 있다. 상기 부유 게이트들을 식각 마스크로 기판을 식각하여, 상기 트렌치(35)가 형성될 수 있다. 그 후 도 11의 공정과 같이 소자분리 멤버(37)가 형성되어, 도 12의 구조가 형성될 수 있다. 이 경우, 상기 부유 게이트들(43)의 폭은 상기 활성 영역들(13)의 폭과 동일할 수 있다.
도 13을 참조하여, 상기 소자분리 멤버(37)의 상부가 제거되어, 상기 소자분리 멤버(37)이 리세스된다. 상기 소자분리 멤버(37)의 리세스는 에치백 공정에 의하여 수행될 수 있다. 상기 소자분리 멤버(37)의 상부면은 상기 부유 게이트들(43)의 상부면보다 낮다. 이에 따라, 상기 리세스 영역(39)이 상기 복수개의 부유 게이트들(43) 사이에 제공된다.
도 14 및 도 15를 참조하여, 상기 부유 게이트들(43) 상에 게이트간 절연막(45)을 형성한다. 상기 게이트간 절연막(45)은 상기 터널 절연막(41) 보다 유전율이 큰 물질, 예를 들면 ONO 막(실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막), 알루미늄 산화막, 하프늄 산화막, 하프늄 알루미늄 산화막 및 지르코늄 산화막 등과 같은 고유전막들(high-k dielectrics) 중의 적어도 한가지일 수 있다. 상기 게이트간 절연막(45)은 상기 소자분리 벰버(37)의 상부면 상으로 연장할 수 있다. 상기 게이트간 절연막(45)은, 상기 선택 라인들(GSL, SSL)에 대응하는 부분에서, 상기 부유 게이트들(43)을 노출하는 오프닝(46)을 가질 수 있다.
전술한 도 2 내지 도 4의 방법과 같이, 시드층(47) 및 실리콘막(49)이 순차적으로 형성된다. 상기 실리콘막(49)은 실리콘 단일층의 시드층(47)으로부터 형성되므로 좁은 폭의 상기 리세스 영역(39) 및 상기 오프닝(46) 내에서 보이드 및 끊김 없이 형성될 수 있다. 상기 시드층(47)은, 상기 리세스 영역(39) 및 상기 오프닝(46)의 프로파일을 따라 형성된다.
도 15 및 도 16을 참조하여, 상기 실리콘막(49)은 상기 리세스 영역(39) 및 상기 오프닝(46)을 보이드 및 끊김 없이 채우도록 형성된다. 상기 실리콘막(49)은 패터닝되어 상기 제2 방향으로 연장하는 게어 게이트들(CG)가 형성될 수 있다. 상기 시드층(47), 상기 게이트간 절연막(45) 및 상기 부유 게이트들(43)도 상기 제2 방향으로 패너닝된다. 상기 제어 게이트들(CG)은 도 9를 참조하여 설명된 상기 워드 라인들(WL0 ~ WLn-1) 및 상기 선택 라인들(GSL, SSL)으로 될 수 있다.
도 17은 본 발명의 개념에 따라 도 15의 리세스 영역(39)에 형성된 실리콘막의 채움 특성을 나타낸다. 상기 리세스 영역(39)의 측벽의 높이는 50nm이었다. 상기 부유 게이트들 사이의 간격(L)이 감소함에 따라 상기 리세스 영역(39) 내에 보이드(또는 끊김)가 증가한다. 상기 시드층의 형성을 위하여 실리콘 전구체로 H3SiN(CH(CH3)2)2및 H2Si(N(C2H5)2)2을 사용한 경우, 각각 상기 패턴들 사이의 간격(L)이 7nm 및 8nm로 감소할 때까지 상기 보이드(또는 끊김)가 발생하지 않았다.((a), (b) 참조) 반면, 본 발명에 따라 상기 시드층의 형성 없이 실리콘막을 형성한 경우, 상기 패턴들 사이의 간격(L)이 10nm 이하로 감소하면 상기 보이드(또는 끊김)가 발생하였다. ((c) 참조)
도 18A 및 도 18B는 도 16에 대응되는 NAND 플래시 메모리의 제어 게이트들(CG)의 단면도들을 도시한다. 도 18A는 본 발명의 개념에 따라 형성된 제어 게이트의 단면도를 도시하고, 도 18B는 실리콘 단일층의 시드층없이 일반적인 증착방법에 따라 형성된 제어 게이트의 단면도를 도시한다. 부유 게이트들(43) 사이의 간격(L)은 10nm이고, 상기 부유 게이트들의 높이는 50nm이었다. 일반적인 증착방법에 따라 형성된 제어 게이트들(CG)은 끊겨진 부분들이 발견되었다.(도 18B 참조) 반면, 본 발명의 개념에 따르면, 이러한 끊김이 발견되지 않았다.(도 18A 참조)
본 발명의 또 다른 실시예에 따른 반도체 장치의 형성방법이 설명된다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃이다. 도 19에 도시된 바와 같이, 상기 반도체 장치의 메모리 셀은, 예를 들어 3차원의 수직형 낸드(VNAND) 비휘발성 메모리 셀일 수 있다.
도 19를 참조하여, 게이트 전극 스택들(G)이 제1 방향으로 나란히 연장할 수 있다. 상기 게이트 전극 스택들(G) 사이의 기판에 공통 소오스 라인들(CSL)이 제공될 수 있다. 비트라인들(BL)이 상기 게이트 전극 스택들(G)에 교차하도록, 상기 제1 방향에 교차하는 제2 방향으로 연장할 수 있다. 활성 기둥들(PL)이, 상기 게이트 전극 스택들(G)과 상기 비트라인들(BL) 교차하는 지점에 제공될 수 있다. 상기 활성기둥들(PL)은 상기 기판에 수직하는 방향(즉, 상기 제1 방향 및 상기 제2 방향에 수직인 방향)으로 연장할 수 있다.
도 20 내지 도 22, 도 24 내지 도 26, 도 28 및 도 29는 본 발명의 또 다른 실시예에 따른 반도체 장치의 형성방법을 설명하는 단면도들이다. 도 23은 도 22의 A부분의 확대 단면도이다. 도 27은 도 26의 B 부분의 확대 단면도이다.
도 20을 참조하여, 기판(10)이 제공된다. 상기 기판(10) 내에 제1 도전형의 불순물 이온을 제공하여 웰 영역(15)을 형성할 수 있다. 상기 웰 영역(15)은 불순물 이온 주입 공정에 의하여 형성될 수 있다.
상기 웰 영역(15)을 갖는 기판(11) 상에 버퍼 유전막(51)이 형성될 수 있다. 상기 버퍼 유전막(51)은, 예를 들어 실리콘 산화막일 수 있다. 상기 버퍼 유전막(51)은, 예를 들어 열산화 공정에 의하여 형성될 수 있다. 제1 물질막들(53) 및 제2 물질막들(55)이 상기 버퍼 유전막(51) 상에 교대로 적층되어, 형성된다. 상기 버퍼 유전막(51)에 접하는 최하층의 물질막은 제1 물질막일 수 있다. 최상층의 물질막은 제2 물질막(55)일 수 있다. 상기 제2 물질막들(55)은 절연막일 수 있다. 상기 제2 물질막들(55)은, 예를 들어 실리콘 산화막을 포함할 수 있다. 상기 제1 물질막들(53)은 상기 버퍼 유전막(51) 및 상기 제2 물질막들(55)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 상기 제1 물질막들은, 예를 들면 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 제1 물질막들(53) 및 상기 제2 물질막들(55)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
도 21을 참조하여, 상기 버퍼 유전막(51), 상기 제1 물질막들(53) 및 상기 제2 물질막들(55)을 관통하여, 상기 기판(10)을 노출하는 채널 홀들(57)이 형성된다. 상기 채널 홀들(57)은 상기 제1 방향 및 상기 제2 방향을 따라 매트릭스형으로 배열될 수 있다. 상기 제1 방향 및 상기 제2 방향은 상기 기판(10)에 수직하고, 서로 교차할 수 있다.
도 22 및 도 23을 참조하여, 상기 채널 홀들(57) 내에 상기 기판(10)에 연결되는 활성 기둥들(PL)이 형성된다. 상기 활성 기둥들(PL)을 형성하는 방법이 설명된다. 전술한 도 2 내지 도 4의 방법과 같이, 상기 채널 홀들(57) 내에 시드층(61) 및 실리콘막(63)이 순차적으로 형성된다. 상기 실리콘막(63)은 실리콘 단일층의 시드층(61)으로부터 형성되므로 좁은 폭의 채널 홀들(57) 내에서 끊김 없이 형성될 수 있다. 상기 시드층(61)은, 상기 채널 홀들(57)의 측면 및 바닥면의 프로파일을 따라 형성된다.
일 실시예에서, 상기 실리콘막은 상기 채널 홀들을 완전히 채우지 않도록 형성되고, 상기 실리콘막 상에 절연 물질이 형성되어 상기 채널 홀들을 완전하게 채울 수 있다. 상기 실리콘막 및 상기 절연 물질은 평탄화되어, 상기 최상층의 제1 물질막이 노출되도록 할 수 있다. 이에 따라 그 내부의 빈속이 충진 절연막(65)으로 채워진, 실린더 형의 활성 기둥들(PL)이 형성될 수 있다. 다른 실시예에서, 상기 실리콘막은 상기 채널 홀들(57)을 채우도록 형성될 수 있다. 이 경우, 상기 충진 절연막은 요구되지 않을 수 있다.
도 24를 참조하여, 상기 활성 기둥들(PL)의 상부는 리세스되어, 상기 최상층의 제2 물질막(55)의 상부면 보다 낮게 될 수 있다. 상기 활성 기둥들(PL)이 리세스된 상기 채널 홀들 내에 캐핑 반도체 패턴들(67)이 형성될 수 있다. 상기 활성 기둥들(PL)의 윗부분에 제2 도전형의 불순물 이온을 주입하여, 드레인 영역들이 형성될 수 있다. 이와 동시에, 상기 캐핑 반도체 패턴들(67)에도 상기 제2 도전형의 불순물 이온이 주입될 수 있다.
도 25를 참조하여, 상기 제1 물질막들(53) 및 상기 제2 물질막들(55)을 연속적으로 패터닝하여, 서로 이격된 그루브들(58)이 형성된다. 상기 그루브들(58)은 상기 활성 기둥들(PL) 사이에서 상기 제1 방향으로 연장된다.
상기 그루브들(58)에 노출된 상기 제1 물질막들(53)을 선택적으로 제거하여 언더 컷 영역(59)이 형성된다. 상기 언더 컷 영역(59)은 상기 제1 물질막들(53)이 제거된 부분에 해당한다. 상기 제1 물질막들(53)이 실리콘 질화막을 포함하는 경우, 상기 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 상기 언더 컷 영역(59)에 의하여 상기 활성 기둥들(PL)의 측벽의 일부분들이 노출된다. 상기 그루브들(58) 및 상기 언더 컷 영역(59)은 도 1에서 전술한 리세스 영역에 대응될 수 있다.
도 26 및 도 27을 참조하여, 상기 언더 컷 영역(59)에 정보 저장막(71)을 콘포말하게 형성한다. 상기 정보 저장막(71)은 상기 활성 기둥들(PL)에 접촉하는 터널 절연막, 상기 터널 절연막 상의 전하 저장막, 및 상기 전하 저장막 상의 블로킹 절연막을 포함할 수 있다. 상기 터널 절연막은, 실리콘 산화막을 포함할 수 있다. 상기 터널 절연막은, 상기 언더 컷 영역(59)에 노출된 활성 기둥들(PL)을 열산화하여 형성될 수 있다. 이와는 달리, 상기 터널 절연막은 원자층 적층법으로 형성될 수 있다. 상기 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 상기 전하 트랩막, 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 블로킹 절연막은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 상기 블록킹 절연막은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 상기 블록킹 절연막은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 상기 전하 저장막 및 상기 블로킹 유전막은 단차도포성이 우수한 원자층 적층법 및/또는 화학기상증착법으로 형성될 수 있다.
상기 정보 저장막(71) 상에, 상기 언더 컷 영역(59)을 채우는, 게이트 도전막(74)이 형성된다. 상기 게이트 도전막(74)은 상기 그루브들(58)을 완전히 또는 일부분을 채울 수 있다. 상기 게이트 도전막(74)은 전술한 도 2 내지 도 4의 방법과 같이, 시드층(73) 및 실리콘막(75)이 순차적으로 형성된 것이다. 상기 실리콘막(75)은 실리콘 단일층의 시드층(73)으로부터 형성되므로 상기 언더 컷 영역(59) 내에서 보이드 및 끊김 없이 형성될 수 있다. 상기 시드층(73)은, 상기 언더 컷 영역(59)의 프로파일을 따라 형성된다. 상기 실리콘막(75)은 도핑된 실리콘막일 수 있다. 상기 게이트 도전막(74)은 상기 실리콘막(75) 상의 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 더 포함할 수 있다. 상기 실리콘막(75)은 원자층증착방법에 의하여 형성될 수 있다.
도 28을 참조하면, 상기 언더 컷 영역(59)의 외부에 형성된 상기 게이트 도전막(74)이 제거된다. 이에 따라, 상기 언더 컷 영역(59)의 내에 게이트들이 형성된다. 상기 게이트들은 상부 선택 게이트(USG), 제어 게이트들(CG0 ~ CG3), 및 하부 선택 게이트(LSG)를 포함할 수 있다. 상기 게이트들(USG, CG0 ~ CG3, LSG)은 분리 영역(81)에 의하여 상기 제2 방향으로 분리될 수 있다. 상기 분리 영역(81)은 상기 제2 방향으로 연장할 수 있다. 이때, 상기 그루브들(58)에 형성된 게이트 도전막(75)이 제거되어 상기 기판(10)이 노출될 수 있다. 노출된 상기 기판(10)에 상기 제2 도전형의 불순물 이온이 제공되어 공통 소오스 라인(CSL)이 형성될 수 있다. 상기 게이트들(USG, CG0 ~ CG3, LSG) 사이의 상기 제2 물질막들(55)은 상기 게이트간 절연막들로 기능할 수 있다.
도 29를 참조하여, 층간 절연막(83)이 상기 그루브들(81)을 채울 수 있다.상기 층간 절연막(83)은 실리콘 산화막일 수 있다. 상기 층간 절연막(83)을 관통하여 상기 캐핑 반도체 패턴들(67)에 접속하는 도전 기둥들(85)이 형성될 수 있다. 상기 제2 방향으로 연장하는 비트 라인들(BL)이 상기 층간 절연막(83) 상에 형성되어, 상기 도전 기둥들(85)에 접속할 수 있다.
본 발명의 개념에 따라 전술한 방법으로 리세스 영역 및 언더 컷 영역에 실리콘막을 보이드 및 끊김 없이 채우는 것은, 반도체 공정의 다양한 분야들에서 응용될 수 있음은 자명할 것이다.
도 30은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 30을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device),및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키버퍼(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 31은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 31을 참조하면, 상기 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 전술한 실시예들에 개시된 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 상기 기억장치(1210) 및/또는 상기 컨터롤러(1220)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 32는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 32는 참조하면, 본 발명의 개념에 의한 실시예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명의 개념에 의한 실시 예들에 따른 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상에 리세스 영역을 갖는 패턴을 형성하는 것;
상기 기판 상으로 유기 리간드를 갖는 실리콘 전구체를 제공하여 상기 리세스 영역의 측벽들 및 바닥면에 실리콘을 흡착시켜, 상기 리세스 영역을 갖는 패턴 상에 실리콘 단일층(silicon monolayer)을 형성하는 것; 그리고
상기 실리콘 단일층 상에 보이드 및 끊김 없는 실리콘막을 형성하는 것을 포함하는 반도체 장치의 형성방법. - 청구항 1에 있어서,
상기 리세스 영역의 측벽들 사이의 간격은 10nm 이하인 반도체 장치의 형성방법. - 청구항 1에 있어서,
상기 유기 리간드를 갖는 전구체는 H3SiN(CH(CH3)2)2, H2Si(N(C2H5)2)2, H2Si(NHC(CH3)3)2 또는 H2Si(N(C2H5)(CH3))2인 반도체 장치의 형성방법. - 청구항 1에 있어서,
상기 패턴을 형성하는 것은:
성기 기판에 활성 영역들을 정의하는 소자분리 멤버를 형성하고;
상기 활성 영역들 상에 터널 절연막 및 부유 게이트를 순차적으로 형성하되, 상기 소자분리 멤버의 상부면은 상기 부유 게이트의 상부면보다 낮은; 그리고
상기 부유 게이트 상에, 상기 소자분리 멤버의 상부면 상으로 연장하는, 게이트간 절연막을 형성하는 것을 포함하는 반도체 장치의 형성방법. - 청구항 4에 있어서,
상기 부유 게이트는 복수개이고, 상기 리세스 영역은 상기 복수개의 부유 게이트들 사이에 제공되고,
상기 실리콘막은 상기 복수개의 부유 게이트들 사이의 상기 리세스 영역을 보이드 및 끊김 없이 채우도록 형성되는 반도체 장치의 형성방법. - 청구항 4에 있어서,
상기 게이트간 절연막은 상기 부유 게이트를 노출하는 오프닝을 갖고,
상기 실리콘 단일층은 상기 오프닝의 프로파일을 따라 형성되고, 상기 실리콘막은 상기 오프닝을 보이드 및 끊김 없이 채우도록 형성되는 반도체 장치의 형성방법. - 청구항 1에 있어서,
상기 패턴을 형성하는 것은 상기 기판을 식각하여 상기 기판에 상기 리세스 영역을 형성하는 것을 포함하고,
상기 실리콘 단일층은 상기 리세스 영역의 측벽 및 바닥면의 프로파일을 따라 형성되는 반도체 장치의 형성방법. - 청구항 7에 있어서,
상기 패턴을 형성하는 것은 상기 리세스 영역으로부터 상기 기판의 상부면과 평행한 방향으로 연장하는 언더 컷 영역을 형성하는 것을 더 포함하고,
상기 실리콘 단일층 및 상기 실리콘막은, 상기 리세스 영역의 측벽 및 상기 언더컷 영역의 프로파일을 따라 형성되는 반도체 장치의 형성방법. - 기판 상에 제1 물질막들 및 제2 물질막들을 순차적으로 적층하고;
상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 기판을 노출하는 채널 홀들을 형성하고;
상기 기판 상으로 유기 리간드를 갖는 실리콘 전구체를 제공하여 상기 채널 홀들의 측벽 및 상기 노출된 기판에 실리콘을 흡착시켜, 상기 채널 홀들의 측벽 및 상기 노출된 기판의 프로파일을 따라 제1 실리콘 단일층(silicon monolayer)을 형성하고; 그리고
상기 제1 실리콘 단일층 상에 보이드 및 끊김 없는 제1 실리콘막을 형성하여, 활성 기둥들을 형성하는 것을 포함하는 반도체 장치의 형성방법. - 청구항 9에 있어서,
상기 제1 물질막들 및 상기 제2 물질막들을 식각하여, 상기 채널 홀들 사이에 그루브를 형성하고;
상기 그루브에 노출된 상기 제2 물질막을 선택적으로 제거하여 상기 활성 기둥들 및 상기 제1 물질막들의 상부면 및 하부면을 노출하고, 상기 그루브로부터 상기 활성 기둥들을 향하여 연장되는 언더 컷 영역을 형성하고;
상기 노출된 활성 기둥들 및 상기 제1 물질막들의 상부면 및 하부면에 정보 저장막을 형성하고;
상기 정보 저장막 상으로 유기 리간드를 갖는 실리콘 전구체를 제공하여 정보 저장막의 표면에 실리콘을 흡착시켜, 상기 정보 저장막 상에 제2 실리콘 단일층을 형성하고;
상기 제2 실리콘 단일층 상에 보이드 및 끊김 없는 제2 실리콘막을 형성하여, 상기 언더 컷 영역을 채우고; 그리고
상기 그루브에 형성된 제2 실리콘막을 제거하여, 상기 언더 컷 영역에 게이트들을 형성하는 것을 더 포함하는 반도체 장치의 형성방법.
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| JP2010539730A (ja) * | 2007-09-18 | 2010-12-16 | レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード | シリコン含有膜を形成する方法 |
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| US8697519B2 (en) | 2014-04-15 |
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