KR20230149741A - 플라즈마 유발 손상을 감소시키기 위한 막 체계 - Google Patents

플라즈마 유발 손상을 감소시키기 위한 막 체계 Download PDF

Info

Publication number
KR20230149741A
KR20230149741A KR1020230050820A KR20230050820A KR20230149741A KR 20230149741 A KR20230149741 A KR 20230149741A KR 1020230050820 A KR1020230050820 A KR 1020230050820A KR 20230050820 A KR20230050820 A KR 20230050820A KR 20230149741 A KR20230149741 A KR 20230149741A
Authority
KR
South Korea
Prior art keywords
pid
layer
relaxation layer
ild
relaxation
Prior art date
Application number
KR1020230050820A
Other languages
English (en)
Inventor
치아-웬 종
옌-리앙 린
야오-웬 창
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20230149741A publication Critical patent/KR20230149741A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

본 개시물은 집적 칩 구조물에 관한 것이다. 집적 칩 구조물은 기판을 포함한다. 하나 이상의 하부 상호연결부는 기판 위의 하부 레벨간 유전체(ILD, inter-level dielectric) 구조물 내에 배치된다. 플라즈마 유도 손상(PID, plasma induced damage) 완화 층이 하부 ILD 구조물 위에 배치된다. PID 완화 층은 금속을 포함하는 다공성 구조물을 갖는다. 제1 상부 상호연결부는 PID 완화 층 위의 상부 ILD 구조물에 의해 측방향으로 둘러싸인다. 제1 상부 상호연결부는 PID 완화 층 위로부터 하나 이상의 하부 상호연결부까지 연장된다.

Description

플라즈마 유발 손상을 감소시키기 위한 막 체계{FILM SCHEME TO REDUCE PLASMA-INDUCED DAMAGE}
관련 출원에 대한 참조
본 출원은 2022년 4월 20일자로 출원된 미국 가출원 번호 제63/332,900호의 우선권을 주장하며, 이로써, 이 미국 가출원의 내용들은 그 전체가 인용에 의해 포함된다.
집적 칩 제조는 반도체 재료(예를 들어, 실리콘)로 만들어진 웨이퍼 상에 전자 회로들이 형성되는 복잡한 다단계 프로세스이다. 집적 칩 제조는 크게 FEOL(front-end-of-line) 프로세싱 및 BEOL(back-end-of-line) 프로세싱으로 나뉠 수 있다. FEOL 프로세싱은 일반적으로 반도체 재료 내에 소자들(예를 들어, 트랜지스터들)을 형성하는 것과 관련된 반면, BEOL 프로세싱은 일반적으로 반도체 재료 위의 유전체 구조물 내에 도전성 상호연결부들을 형성하는 것과 관련된다.
본 개시물의 양상들은 첨부 도면들과 함께 읽을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 플라즈마 유도 손상(PID, plasma induced damage)을 감소시키도록 구성되는 플라즈마 유도 손상 완화 층을 포함하는 집적 칩 구조물의 몇몇 실시예들의 단면도를 예시한다.
도 2는 PID 완화 층을 포함하는 집적 칩 구조물의 몇몇 부가적인 실시예들의 단면도를 예시한다.
도 3은 복수의 PID 완화 층들을 포함하는 집적 칩 구조물의 몇몇 부가적인 실시예들의 단면도를 예시한다.
도 4는 PID 완화 층을 포함하는 집적 칩 구조물의 몇몇 부가적인 실시예들의 단면도를 예시한다.
도 5a 내지 도 5b는 PID 완화 층을 포함하는 집적 칩 구조물들의 몇몇 부가적인 실시예들의 단면도들을 예시한다.
도 6은 복수의 서브층들을 갖는 PID 완화 층을 포함하는 집적 칩 구조물의 몇몇 부가적인 실시예들의 단면도를 예시한다.
도 7은 PID 완화 층을 포함하는 집적 칩 구조물의 몇몇 부가적인 실시예들의 단면도를 예시한다.
도 8은 PID 완화 층을 갖는 MIM 구조물을 포함하는 집적 칩 구조물의 몇몇 부가적인 실시예들의 단면도를 예시한다.
도 9는 복수의 PID 완화 층들을 포함하는 집적 칩 구조물의 몇몇 부가적인 실시예들의 단면도를 예시한다.
도 10a 내지 도 10b는 개시된 PID 완화 층을 갖는 집적 칩 구조물 상의 트랜지스터 소자들에 대한 예시적인 게이트 누설 전류를 보여주는 그래프들을 예시한다.
도 11 내지 도 20은 PID 완화 층을 포함하는 집적 칩 구조물을 형성하는 방법의 몇몇 실시예들을 예시한다.
도 21 내지 도 28은 PID 완화 층을 포함하는 집적 칩 구조물을 형성하는 방법의 몇몇 부가적인 실시예들을 예시한다.
도 29 내지 도 34는 PID 완화 층을 포함하는 집적 칩 구조물을 형성하는 방법의 몇몇 부가적인 실시예들을 예시한다.
도 35 내지 도 42는 복수의 서브층들을 갖는 PID 완화 층을 포함하는 집적 칩 구조물을 형성하는 방법의 몇몇 부가적인 실시예들을 예시한다.
도 43 내지 도 49는 PID 완화 층을 갖는 MIM 구조물을 포함하는 집적 칩 구조물을 형성하는 방법의 몇몇 부가적인 실시예들을 예시한다.
도 50은 PID 완화 층을 포함하는 집적 칩 구조물을 형성하는 방법의 몇몇 실시예들의 흐름도를 예시한다.
아래의 개시내용은 제공된 주제의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 부가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
반도체 산업은 무어의 법칙에 따라 집적 칩(IC, integrated chip) 컴포넌트들의 최소 피처 사이즈를 스케일링함으로써 집적 칩들의 성능을 지속적으로 개선해 왔다. 최소 피처 사이즈들이 감소함에 따라 BEOL(back-end-of-the line)의 도전성 상호연결부들의 사이즈와 도전성 상호연결부들 사이의 공간이 또한 감소했다. 도전성 상호연결부들 및 그들 사이의 공간이 작을수록 상호연결부들의 밀도가 증가하여 대응 집적 칩의 성능이 향상되었다.
현대 집적 칩들 내의 고밀도 상호연결부들은 부분적으로 플라즈마 프로세스들(예를 들어, 플라즈마 에칭 및 성막 프로세스들)에 의해 가능해진다. 예를 들어, 플라즈마 에칭 프로세스들은 다마신 프로세스들에 사용되는 트렌치들 및/또는 비아 홀들이 비플라즈마 프로세스들보다 더 높은 종횡비들로 형성되도록 허용한다. 유사하게, 플라즈마 성막 프로세스들은 비플라즈마 프로세스들보다 개선된 갭 충전을 제공한다. 그러나 플라즈마 프로세스들이 상호연결 구조물들을 형성하는 데 사용되는 경우, 플라즈마로부터의 전하들은 도전성 상호연결부들을 통해 아래 놓인 반도체 소자들로 흐를 수 있다. 전하는 아래 놓인 반도체 소자들의 게이트 유전체들에 스트레스를 가하거나 손상시킬 수 있어, 게이트 유전체들의 품질을 저하시키고 높은 게이트 누설 전류, 소자 고장 및/또는 기타 신뢰성 문제들을 초래할 수 있다. 5% 미만의 전류 누설 고장률을 가질 수 있는 코어 NMOS/PMOS 소자들의 경우, 이러한 스트레스 및 손상은 소자들이 신뢰성 인증을 통과하기 어려렵게 만들 수 있다.
본 개시물은 플라즈마 유도 손상을 감소시키도록 구성되는 플라즈마 유도 손상(PID) 완화 층을 갖는 상호연결 구조물을 형성하는 방법에 관한 것이다. 몇몇 실시예들에서, 방법은 기판 위에 형성된 하부 레벨간 유전체(ILD, inter-level dielectric) 구조물 내에 하부 상호연결부를 형성한다. 플라즈마 유도 손상(PID) 완화 층은 비교적 높은 압력에서 수행되는 플라즈마 성막 프로세스를 사용하여 하부 상호연결부 및 하부 ILD 구조물 위에 형성된다. 비교적 높은 압력은 플라즈마 내 하전 입자들 사이의 충돌들을 증가시켜 플라즈마 내 하전 입자들의 에너지를 감소시키고 PID 완화 층의 형성 동안 야기되는 플라즈마 유도 손상을 완화한다. PID 완화 층은 위에 놓이는 층들(예를 들어, 위에 놓이는 금속 질화물 층, 상부 상호연결부 등)의 후속 형성 동안의 플라즈마 손상을 방지하여 집적 칩 구조물 상의 플라즈마 유도 손상을 완화할 수 있다.
도 1은 플라즈마 유도 손상(PID, plasma induced damage)을 감소시키도록 구성되는 플라즈마 유도 손상 완화 층을 포함하는 집적 칩 구조물(100)의 몇몇 실시예들의 단면도를 예시한다.
집적 칩 구조물(100)은 기판(102) 위에 배치된 하부 레벨간 유전체(ILD) 구조물(104L)을 포함한다. 몇몇 실시예들에서, 하부 ILD 구조물(104L)은 서로 위에 적층된 하나 이상의 하부 ILD 층을 포함한다. 하부 ILD 구조물(104L)은 하나 이상의 하부 상호연결부(106)를 둘러싼다. 몇몇 실시예들에서, 하나 이상의 하부 상호연결부(106)는 제1 하부 상호연결부(108), 제2 하부 상호연결부(110) 및 제3 하부 상호연결부(112)를 포함할 수 있다. 몇몇 실시예들에서, 제1 하부 상호연결부(108)는 도전성 콘택 또는 MEOL(Middle-end-of-the-line) 상호연결부이거나 이를 포함할 수 있고, 제2 하부 상호연결부(110)는 상호연결 와이어이거나 이를 포함할 수 있고, 제3 하부 상호연결부(112)는 상호연결 비아이거나 이를 포함할 수 있다.
몇몇 실시예들에서, 하나 이상의 하부 상호연결부(106)는 기판(102) 상에 및/또는 기판 내에 배치된 반도체 소자(114)에 커플링된다. 몇몇 실시예들에서, 반도체 소자(114)는 트랜지스터 소자(예를 들어, 평면 전계 효과 트랜지스터(FET, field effect transistor), FinFET, 게이트 올 어라운드(GAA, gate all around) 소자, 나노시트 소자 등)를 포함할 수 있다. 다른 실시예들에서, 반도체 소자(114)는 메모리 소자(예를 들어, 강유전성 전계 효과 트랜지스터(FeFET), 나노입자 유기 메모리 FET(NOMFET) 등)를 포함할 수 있다.
플라즈마 유도 손상(PID) 완화 층(116)은 하부 ILD 구조물(104L) 위에 배열된다. 몇몇 실시예들에서, PID 완화 층(116)은 도전성 재료 및/또는 금속을 포함한다. 몇몇 실시예들에서, PID 완화 층(116)은 티타늄 질화물, 탄탈룸 질화물 등과 같은 금속 질화물을 포함할 수 있다. 몇몇 실시예들에서, PID 완화 층(116)은 1보다 큰, 즉 대략 1 내지 대략 1.5인, 즉 대략 1 내지 대략 1.1인, 또는 다른 유사한 값인 금속 대 질소 비율을 갖는 금속 질화물을 포함할 수 있다.
몇몇 실시예들에서, 금속 질화물 층(118)은 PID 완화 층(116) 위에 배치된다. 하나 이상의 상부 상호연결부(119)는 금속 질화물 층(118) 위에 배치된 상부 ILD 구조물(104U) 내에 배치된다. 하나 이상의 상부 상호연결부(119)는 하나 이상의 하부 상호연결부(106) 상에 배열된 제1 상부 상호연결부(120) 및 제1 상부 상호연결부(120) 상에 배치된 제2 상부 상호연결부(122)를 포함할 수 있다. 몇몇 실시예들에서, 제1 상부 상호연결부(120)는 PID 완화 층(116) 및/또는 금속 질화물 층(118)의 측벽들 사이로부터 PID 완화 층(116) 위로 연장된다.
몇몇 실시예들에서, PID 완화 층(116)은 비교적 높은(예를 들어, 약 15 mTorr 이상) 제1 압력에서 수행되는 제1 플라즈마 성막 프로세스에 의해 형성될 수 있다. 비교적 높은 제1 압력은 제1 플라즈마 성막 프로세스의 제1 플라즈마 내에서 이온 충돌들을 증가시켜, 이온의 에너지를 감소시키고 PID 완화 층(116)의 형성 동안 야기되는 플라즈마 유도 손상을 완화시킨다. 제1 압력은 또한 PID 완화 층(116)이 PID 완화 층(116)에 제1 밀도를 제공하는 다공성 구조를 갖도록 한다. 몇몇 실시예들에서, 다공성 구조물은 복수의 주상(columnar) 구조물들을 포함한다.
몇몇 실시예들에서, 금속 질화물 층(118)은 제1 압력보다 낮은 제2 압력에서 수행되는 제2 플라즈마 성막 프로세스를 사용하여 형성될 수 있다. 제2 압력은 금속 질화물 층(118)이 PID 완화 층(116)보다 낮은 조도 및 제1 밀도보다 큰 제2 밀도를 갖도록 한다. 금속 질화물 층(118)의 더 낮은 조도는 위에 놓인 층들의 평탄성을 개선하여 위에 놓인 층들의 프로세스 윈도우를 개선한다.
PID 완화 층(116)은 제2 플라즈마 성막 프로세스의 제2 플라즈마 내의 하전 입자들(예를 들어, 이온들)이 하나 이상의 하부 상호연결부(106) 내에서 흐르는 것을 방지하도록 구성된다. 예를 들어, 몇몇 실시예들에서 PID 완화 층(116)은 하나 이상의 하부 상호연결부(106)보다 낮은 저항을 갖는 도전성 층을 포함할 수 있다. PID 완화 층(116)이 하나 이상의 하부 상호연결부(106)보다 더 낮은 저항을 갖기 때문에, 제2 플라즈마 내의 하전 입자들은 하나 이상의 하부 상호연결부(106)를 통하지 않고 PID 완화 층(116)을 가로질러 흐를 것이다. 제2 플라즈마 내의 하전 입자들이 하나 이상의 하부 상호연결부(106) 내에서 흐르는 것을 방지함으로써, PID 완화 층(116)은 반도체 소자(114) 상의 플라즈마 유도 손상을 감소시킨다.
도 2는 PID 완화 층을 포함하는 집적 칩 구조물(200)의 몇몇 부가적인 실시예들의 단면도를 예시한다.
집적 칩 구조물(200)은 기판(102) 위에 배치된 ILD 구조물(104L)을 포함한다. 하부 ILD 구조물(104L)은 서로의 위에 적층된 복수의 하부 유전체 층들(104a-104b)을 포함한다. 몇몇 실시예들에서, 복수의 하부 유전체 층들(104a-104b)은 실리콘 이산화물, SiCOH, 보로포스페이트 실리케이트 유리(BSG, borophosphate silicate glass), 포스포실리케이트 유리(PSG, phosphosilicate glass), 보로포스포실리케이트 유리(BPSG, borophosphosilicate glass), 플루오로실리케이트 유리(FSG, fluorosilicate glass), 도핑되지 않은 실리케이트 유리(USG, undoped silicate glass) 등 중 하나 이상을 포함할 수 있다. 몇몇 실시예들에서, 하부 ILD 구조물(104L)은 기판(102) 상에 배치된 콘택 에칭 스탑 층(CESL, contact etch stop layer)(202)을 더 포함할 수 있다. 몇몇 실시예들에서, CESL(202)은 질화물(예를 들어, 실리콘 질화물, 실리콘 산질화물 등), 탄화물(예를 들어, 실리콘 탄화물, 실리콘 산탄화물 등) 등 중 하나 이상을 포함할 수 있다.
하부 ILD 구조물(104L)은 하나 이상의 하부 상호연결부(106)를 둘러싼다. 몇몇 실시예들에서, 하나 이상의 하부 상호연결부(106)는 제1 하부 상호연결부(108), 제2 하부 상호연결부(110) 및 제3 하부 상호연결부(112)를 포함할 수 있다. 몇몇 실시예들에서, 하나 이상의 하부 상호연결부(106)는 텅스텐, 구리, 루테늄, 탄탈룸, 티타늄 등과 같은 도전성 재료를 포함할 수 있다. 몇몇 실시예들에서, 하나 이상의 하부 상호연결부(106) 중 하나 이상은 도전성 코어를 둘러싸는 배리어 층을 포함할 수 있다. 예를 들어, 제3 하부 상호연결부(112)는 도전성 코어(112c)를 둘러싸는 배리어 층(112b)을 포함할 수 있다. 몇몇 실시예들에서, 배리어 층(112b)은 금속 질화물(예를 들어, 티타늄 질화물, 탄탈룸 질화물 등)을 포함할 수 있는 반면, 도전성 코어(112c)는 금속(예를 들어, 구리, 텅스텐, 알루미늄 등)을 포함할 수 있다.
몇몇 실시예들에서, 하나 이상의 하부 상호연결부(106)는 기판(102) 상에 및/또는 기판 내에 배치된 반도체 소자(114)에 커플링된다. 몇몇 실시예들에서, 반도체 소자(114)는 소스/드레인 구역들(206) 사이에 측방향으로 배치된 게이트 전극(204)을 포함할 수 있다. 다양한 실시예들에서, 소스/드레인 구역들(206)은 콘텍스트에 따라 개별적으로 또는 집합적으로 소스 또는 드레인을 포함할 수 있다. 게이트 전극(204)은 게이트 유전체(208)에 의해 기판(102)으로부터 수직으로 분리될 수 있다. 다양한 실시예들에서, 게이트 전극(204)은 폴리실리콘, 금속 등을 포함할 수 있다. 몇몇 실시예들에서, 게이트 유전체(208)는 산화물(예를 들어, 실리콘 산화물), 하이-k 유전체 재료(예를 들어, 하프늄 산화물) 등을 포함할 수 있다.
PID 완화 층(116)은 하부 ILD 구조물(104L) 위에 배치되고 금속 질화물 층(118)은 PID 완화 층(116) 위에 배열된다. 몇몇 실시예들에서, PID 완화 층(116)은 PID 완화 층(116)의 최외곽 측벽들 사이로 연장되는 실질적으로 평탄한 상부면을 갖는다. 몇몇 실시예들에서, 금속 질화물 층(118)은 금속 질화물 층(118)의 최외곽 측벽들 사이로 연장되는 실질적으로 평탄한 상부면을 갖는다. 몇몇 실시예들에서, PID 완화 층(116)은 제1 질소 함량(예를 들어, 대략 40% 내지 대략 50%의 범위)을 가질 수 있고, 금속 질화물 층(118)은 제1 질소 함량보다 높은 제2 질소 함량을 가질 수 있다. 몇몇 실시예들에서, 금속 질화물 층(118)은 PID 완화 층(116)보다 낮은 유전 상수를 가질 수 있다.
몇몇 실시예들에서, PID 완화 층(116)은 제1 두께(210)를 가질 수 있고, 금속 질화물 층(118)은 제2 두께(212)를 가질 수 있다. 몇몇 실시예들에서, 제1 두께(210) 대 제2 두께(212)의 비율은 대략 3/25 내지 대략 9/15의 범위에 있을 수 있다. 몇몇 실시예들에서, 제1 두께(210)는 대략 25 A 내지 대략 100 A, 대략 30 A 내지 대략 90 A, 대략 30 A 초과, 또는 다른 유사한 값들의 범위에 있을 수 있다. 대략 25 A 또는 30 A 미만인 두께는 플라즈마 유도 손상을 방지하기에 충분하지 않을 수 있다. 몇몇 실시예들에서, 제2 두께(212)는 대략 100 A 내지 대략 300 A, 대략 150 A 내지 대략 250 A, 또는 다른 유사한 값들의 범위에 있을 수 있다.
제1 상부 상호연결부(120)는 PID 완화 층(116)의 측벽들 사이로부터 PID 완화 층(116)의 상단 위로 연장된다. 몇몇 실시예들에서, PID 완화 층(116)은 제1 상부 상호연결부(120)의 주변 구역들 바로 아래에 배열되고 제1 상부 상호연결부(120)의 중앙 구역 바로 아래에는 배열되지 않으므로, PID 완화 층(116)은 제1 상부 상호연결부(120)의 중앙 구역의 측방향으로 완전히 외부에 있다. 제2 상부 상호연결부(122)는 제1 상부 상호연결부(120) 상에 배열된다. 몇몇 실시예들에서, 제2 상부 상호연결부(122)는 도전성 코어(122c) 및 배리어 층(122b)을 포함할 수 있다. 몇몇 실시예들(미도시)에서, 제1 상부 상호연결부(120)는 또한 PID 완화 층(116) 위에 있는 제1 상부 상호연결부(120)의 측벽들을 따라 연장되는 배리어 층을 포함할 수 있다.
상부 ILD 구조물(104U)은 제1 상부 상호연결부(120) 및 제2 상부 상호연결부(122)를 측방향으로 둘러싼다. 상부 ILD 구조물(104U)은 하나 이상의 상부 ILD 층을 포함한다. 몇몇 실시예들에서, 하나 이상의 상부 ILD 층은 실리콘 이산화물, SiCOH, BSG, PSG, BPSG, FSG, USG 등 중 하나 이상을 포함할 수 있다. 몇몇 실시예들에서, 제1 상부 상호연결부(120)는 상부 ILD 구조물(104U)의 하부면과 PID 완화 층(116) 및/또는 금속 질화물 층(118)의 상부면 바로 사이에 배열되는 상부면을 갖는다.
도 3은 복수의 PID 완화 층들을 포함하는 집적 칩 구조물(300)의 몇몇 부가적인 실시예들의 단면도를 예시한다.
집적 칩 구조물(300)은 기판(102) 상에 및/또는 기판(102) 내에 배치되는 반도체 소자(114)를 포함한다. 몇몇 실시예들에서, 반도체 소자(114)는 전계 효과 트랜지스터(FET, field effect transistor)를 포함할 수 있다. 몇몇의 실시예들에서, 반도체 소자(114)는 강유전성 전계 효과 트랜지스터(FeFET, ferroelectric field effect transistor) 소자를 포함할 수 있다. 이러한 실시예들에서, 반도체 소자(114)는 소스/드레인 구역들(206) 사이에 배치되는 게이트 전극(204)을 포함한다. 게이트 전극(204)은 게이트 유전체(208)에 의해 기판(102)으로부터 분리된다. 게이트 전극(204)은 강유전체 층(302)에 의해 게이트 유전체(208)로부터 추가로 분리된다. 몇몇 실시예들에서, 강유전체 층(302)은 게이트 전극(204)의 하부면 및 측벽들을 따라 연장될 수 있다. 다양한 실시예에서, 강유전체 층(302)은 하프늄 산화물, 하프늄-지르코늄-산화물(예를 들어, HfxZr1-xOy, Hf0.5Zr0.5O2 등), 스칸듐으로 도핑된 알루미늄 질화물, 하나 이상의 도펀트(예를 들어, 알루미늄, 실리콘, 란타늄, 스칸듐, 칼슘, 바륨, 가돌리늄, 이트륨, 다른 적합한 도펀트, 또는 전술한 것의 임의의 조합)로 도핑된 하프늄-지르코늄 산화물, 베릴륨 산화물, 아연 산화물, 칼슘 산화물, 스트론튬 산화물, 붕소 산화물, 지르코늄 이산화물 등이거나 이를 포함할 수 있다. 몇몇 실시예들에서, 측벽 스페이서들(304)은 강유전체 층(302)의 양측을 따라 배열될 수 있다.
복수의 하부 상호연결부들(106)은 복수의 적층된 하부 ILD 층들(104a-104c)을 포함하는 하부 ILD 구조물(104L) 내에 배열된다. 복수의 하부 상호연결부들(106)은 반도체 소자(114)에 커플링된다. PID 완화 층(116)은 하부 ILD 구조물(104L) 위에 배열되고 금속 질화물 층(118)은 PID 완화 층(116) 위에 배열된다. 제1 상부 상호연결부(120)는 PID 완화 층(116) 및 금속 질화물 층(118)을 관통해 금속 질화물 층(118) 위까지 연장된다. 제2 상부 상호연결부(122)는 제1 상부 상호연결부(120) 상에 배열된다. 상부 ILD 구조물(104U)은 제1 상부 상호연결부(120) 및 제2 상부 상호연결부(122) 주위에 배열된다.
몇몇 실시예들에서, PID 완화 층(116) 및 금속 질화물 층(118)은 상부 ILD 구조물(104U)에 의해 서로로부터 측방향으로 분리되는 복수의 개별 세그먼트들을 포함할 수 있다. PID 완화 층(116)과 금속 질화물 층(118)의 개별 세그먼트들을 서로 분리함으로써, 복수의 상부 상호연결부들(119)이 서로 전기적으로 절연된다. 몇몇 실시예들에서, PID 완화 층(116) 및 금속 질화물 층(118)은 제1 상부 상호연결부(120) 아래에 완전히 한정된 세그먼트들을 포함할 수 있다. 몇몇 실시예들에서, PID 완화 층(116) 및 금속 질화물 층(118)은 제1 상부 상호연결부(120)의 최외곽 측벽을 지나 측방향으로 연장되는 세그먼트들을 포함할 수 있다. 몇몇 실시예들에서, PID 완화 층(116) 및 금속 질화물 층(118)은 복수의 상부 상호연결부들(119) 중 2개의 인접한 상호연결부들 사이에서 연속적으로 연장되는 세그먼트들을 포함할 수 있다. 그러한 실시예들에서, 복수의 상부 상호연결부들(119) 중 2개의 인접한 상호연결부들은 함께 전기적으로 커플링된다.
추가 PID 완화 층(306)은 상부 ILD 구조물(104U) 위에 배열되고 추가 금속 질화물 층(308)은 부가적인 PID 완화 층(306) 위에 배열된다. 제3 상부 상호연결부(310)는 부가적인 PID 완화 층(306) 및 부가적인 금속 질화물 층(308)을 관통해 부가적인 금속 질화물 층(308) 위까지 연장된다. 부가적인 상부 ILD 구조물(104UA)은 제3 상부 상호연결부(310) 주위에 배열된다.
도 4는 PID 완화 층을 포함하는 집적 칩 구조물(400)의 몇몇 부가적인 실시예들의 단면도를 예시한다.
집적 칩 구조물(400)은 기판(102) 위에 배치된 ILD 구조물(104L)을 포함한다. 하부 ILD 구조물(104L)은 기판(102) 상에 또는 기판(102) 내에 배치된 반도체 소자(114)에 커플링되는 하나 이상의 하부 상호연결부(106)를 둘러싼다. 유전체 층(402)은 하부 ILD 구조물(104L) 위에 배열된다. 유전체 층(402)은 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물, 실리콘 산질화물 등), 탄화물(예를 들어, 실리콘 탄화물, 실리콘 산탄화물 등) 등을 포함할 수 있다.
유전체 층(402)은 두께(404)를 갖는다. 몇몇 실시예들에서, PID 완화 층(116)의 두께에 대한 두께(404)의 비율은 대략 1/2 내지 대략 7의 범위에 있다. 몇몇 실시예들에서, 유전체 층(402)은 대략 50 옹스트롬(A) 내지 대략 200 A, 대략 100 A 내지 대략 150 A, 또는 다른 유사한 값들의 범위에 있는 두께(404)를 가질 수 있다. PID 완화 층(116)은 유전체 층(402) 위에 배열되고 금속 질화물 층(118)은 PID 완화 층(116) 위에 배치된다.
유전체 층(402)은 비교적 낮은 전력을 갖는 플라즈마 성막 프로세스를 사용하여 형성될 수 있다. 예를 들어, 몇몇 실시예들에서 유전체 층(402)은 PID 완화 층(116)을 형성하는 데 사용되는 전력보다 이하인 전력에서 형성될 수 있다. 플라즈마 성막 프로세스의 저전력은 유전체 층(402)이 반도체 소자(114)에 플라즈마 유도 손상을 일으키지 않고 형성되도록 허용한다.
하나 이상의 상부 상호연결부(119)는 금속 질화물 층(118) 위에 배치된 상부 ILD 구조물(104U) 내에 배치된다. 하나 이상의 상부 상호연결부(119)는 제1 상부 상호연결부(120) 및 제2 상부 상호연결부(122)를 포함한다. 제1 상부 상호연결부(120)는 유전체 층(402), PID 완화 층(116) 및 금속 질화물 층(118)을 관통해 연장되어 하나 이상의 하부 상호연결부(106)와 접촉한다. 몇몇 실시예들에서, 유전체 층(402)은 제1 상부 상호연결부(120)의 형성 동안 사용되는 에칭 스탑 층으로서 작용하도록 구성될 수 있다.
도 5a는 PID 완화 층을 포함하는 집적 칩 구조물(500)의 몇몇 부가적인 실시예들의 단면도를 예시한다.
집적 칩 구조물(500)은 기판(102) 위에 배치된 ILD 구조물(104L)을 포함한다. 하부 ILD 구조물(104L)은 기판(102) 상에 또는 기판(102) 내에 배치된 반도체 소자(114)에 커플링되는 하나 이상의 하부 상호연결부(106)를 둘러싼다.
PID 완화 층(116)은 하부 ILD 구조물(104L) 위에 배열된다. 제1 상부 상호연결부(120)는 PID 완화 층(116)을 통해 연장된다. 몇몇 실시예들에서, 제1 상부 상호연결부(120)는 하나 이상의 하부 상호연결부(106)와 접촉하는 하부면으로부터 PID 완화 층(116)의 측벽들 바로 사이로, 그리고 PID 완화 층(116) 바로 위로 연장될 수 있다. 몇몇 실시예들에서, 제1 상부 상호연결부(120)는 PID 완화 층(116)의 측벽들 및 상부면과 접촉한다. 몇몇 실시예들에서, PID 완화 층(116)은 대략 100 A 내지 대략 500 A, 대략 200 A 내지 대략 400 A, 또는 다른 유사한 값들의 범위에 있는 두께(502)를 가질 수 있다.
제1 상부 상호연결부(120)가 PID 완화 층(116)의 상부면 및 측벽들과 접촉하면, 집적 칩 구조물(500)이 예를 들어, 도 1에 도시된 구조물에 비해 제작 비용을 줄일 수 있는 비교적 간단한 제조 프로세스(예를 들어, 금속 질화물 층을 형성하기 위한 추가 성막 프로세스 제외)를 사용하여 형성되게 허용할 수 있다. 그러나, PID 완화 층(116)은 고압에서 수행되는 플라즈마 성막 프로세스에 의해 형성되기 때문에, PID 완화 층(116)은 반도체 소자(114)에 대한 플라즈마 유도 손상을 감소시킬 것이다.
도 5b는 PID 완화 층을 포함하는 집적 칩 구조물(504)의 몇몇 부가적인 실시예들의 단면도를 예시한다.
집적 칩 구조물(504)은 PID 완화 층(116)과 하부 ILD 구조물(104L) 사이에 배치되는 유전체 층(402)을 포함한다. 제1 상부 상호연결부(120)는 PID 완화 층(116) 및 유전체 층(402)을 통해 연장된다.
도 6은 PID 완화 층을 포함하는 집적 칩 구조물(600)의 몇몇 부가적인 실시예들의 단면도를 예시한다.
집적 칩 구조물(600)은 기판(102) 위에 배치된 ILD 구조물(104L)을 포함한다. 하부 ILD 구조물(104L)은 기판(102) 상에 또는 기판(102) 내에 배치된 반도체 소자(114)에 커플링되는 하나 이상의 하부 상호연결부(106)를 둘러싼다.
PID 완화 층(116)은 하부 ILD 구조물(104L) 위에 배열된다. 몇몇 실시예들에서, PID 완화 층(116)의 하부면은 제1 질소 농도를 가질 수 있는 반면, PID 완화 층(116)의 상부면은 제1 질소 농도와 상이한(예를 들어, 더 큰) 제2 질소 농도를 가질 수 있다. 몇몇 실시예들에서, PID 완화 층(116)은 하부면에서 상부면으로 연속적으로 증가하는 그래디언트 농도를 가질 수 있다. 다른 실시예들에서, PID 완화 층(116)은 상이한 질소 농도들을 각각 갖는 복수의 상이한 PID 완화 서브층들(116a-116b)을 포함할 수 있다. 이러한 실시예들에서, PID 완화 층(116)의 전체 농도는 상이한 PID 완화 서브층들(116a-116b)의 상이한 질소 농도들 사이에서 계단식으로 증가할 수 있다.
몇몇 실시예들에서, 복수의 상이한 PID 완화 서브층들(116a-116b)은 제1 PID 완화 서브층들(116a) 및 제2 PID 완화 서브층들(116b)을 포함할 수 있다. 제1 PID 완화 서브층(116a)은 제1 질소 농도를 갖고 제2 PID 완화 서브층(116b)은 제1 질소 농도보다 더 큰 제2 질소 농도를 갖는다. 예를 들어, 제1 질소 농도는 대략 40% 내지 대략 45%의 범위에 있을 수 있는 반면, 제2 질소 농도는 대략 45% 내지 대략 50%의 범위에 있을 수 있다.
몇몇 실시예들에서, 금속 질화물 층(118)은 PID 완화 층(116) 위에 배열된다. 몇몇 실시예들에서, 금속 질화물 층(118)은 PID 완화 층(116)의 최대 질소 농도보다 높은 질소 농도를 가질 수 있다. 제1 상부 상호연결부(120)는 금속 질화물 층(118) 상에 배열되고, 금속 질화물 층(118) 위로부터 하나 이상의 하부 상호연결부(106)로 연장된다.
도 7은 PID 완화 층을 포함하는 집적 칩 구조물(700)의 몇몇 부가적인 실시예들의 단면도를 예시한다.
집적 칩 구조물(700)은 기판(102) 위에 배치된 ILD 구조물(104L)을 포함한다. 하부 ILD 구조물(104L)은 기판(102) 상에 또는 기판(102) 내에 배치된 반도체 소자(114)에 커플링되는 하나 이상의 하부 상호연결부(106)를 둘러싼다. 하나 이상의 하부 상호연결부(106)는 제1 하부 상호연결부(108), 제2 하부 상호연결부(110) 및 제3 하부 상호연결부(112)를 포함한다. 몇몇 실시예들에서, 하부 에칭 스탑 층(702)은 제2 하부 상호연결부(110)의 상단을 따라 배열될 수 있다. 제3 하부 상호연결부(112)는 제2 하부 상호연결부(110)에 접촉하도록 하부 에칭 스탑 층(702)을 관통해 연장될 수 있다. 몇몇 실시예들에서, 하부 에칭 스탑 층(702)은 질화물(예를 들어, 실리콘 질화물, 실리콘 산질화물 등), 탄화물(예를 들어, 실리콘 탄화물, 실리콘 산탄화물 등) 등 중 하나 이상을 포함할 수 있다.
유전체 층(402)은 하부 ILD 구조물(104L) 위에 배열되고, PID 완화 층(116)은 유전체 층(402) 위에 배열되고, 금속 질화물 층(118)은 PID 완화 층(116) 위에 배열된다. 제1 상부 상호연결부(120)는 유전체 층(402), PID 완화 층(116) 및 금속 질화물 층(118)을 관통해 연장되어 하나 이상의 하부 상호연결부(106)와 접촉한다. 제2 상부 상호연결부(122)는 제1 상부 상호연결부(120) 상에 배열된다. 몇몇 실시예들에서, 상부 에칭 스탑 층(704)은 제1 상부 상호연결부(120)의 상부면을 따라 배열될 수 있다. 제2 상부 상호연결부(122)는 제1 상부 상호연결부(120)에 접촉하도록 상부 에칭 스탑 층(704)을 관통해 연장된다. 몇몇 실시예들에서, 상부 에칭 스탑 층(704)은 질화물(예를 들어, 실리콘 질화물, 실리콘 산질화물 등), 탄화물(예를 들어, 실리콘 탄화물, 실리콘 산탄화물 등) 등 중 하나 이상을 포함할 수 있다.
몇몇 실시예들에서, 제1 상부 상호연결부(120)는 PID 완화 층(116)의 측벽들과 PID 완화 층(116) 위에 배치되는 상부 측벽들 사이에 배열되는 하부 측벽들을 가질 수 있다. 몇몇 실시예들에서, 하부 측벽들은 기판(102)의 상단에 평행한 수평 라인에 대해 제1 각도(α)를 이룬다. 하부 측벽들의 제1 각도(α)는 제1 상부 상호연결부(120)의 하부 부분으로 하여금 기판(102)으로부터의 거리가 증가함에 따라 증가하는 폭을 갖게 한다. 몇몇 실시예들에서, 상부 측벽들은 금속 질화물 층(118)의 상부면에 대해 제2 각도(β)를 이룬다. 상부 측벽들의 제2 각도(β)는 제1 상부 상호연결부(120)의 상부 부분으로 하여금 기판(102)으로부터의 거리가 증가함에 따라 감소하는 폭을 갖게 한다. 몇몇 실시예에서, 제2 상부 상호연결부(122)는 제1 상부 상호연결부(122)의 상부면에 대해 제3 각도(γ)의 각도를 이루는 측벽들을 가질 수 있다. 측벽의 제3 각도(γ)는 제2 상부 상호연결부(122)로 하여금 기판(102)으로부터의 거리가 감소함에 따라 감소하는 폭을 갖게 한다.
몇몇 실시예들에서, 제1 상부 상호연결부(120)는 유전체 층(402)의 측벽들, PID 완화 층(116)의 측벽들, 및 금속 질화물 층(118)의 측벽들 바로 사이에서 상이한 폭들을 가질 수 있다. 예를 들어, 제1 상부 상호연결부(120)는 유전체 층(402)의 측벽들 바로 사이에서 제1 폭(706)을, PID 완화 층(116)의 측벽들 바로 사이에서 제2 폭(708)을, 그리고 금속 질화물 층(118)의 측벽들 바로 사이에서 제3 폭(710)을 가질 수 있다.
도 1 내지 도 7에 예시되는 개시된 PID 완화 층이 하나 이상의 하부 상호연결부의 노출된 표면들을 통한 하전 입자들의 흐름을 감소시키지만, 플라즈마 유도 손상은 또한 하나 이상의 하부 상호연결부를 커버하는 유전체 층(예를 들어, 에칭 스탑 층)을 갖는 집적 칩 구조물들에서도 발생할 수 있다는 것을 이해할 것이다. 예를 들어, 하부 상호연결부 위에 있는 유전체 층 상에 금속을 형성하는 것은 하나 이상의 하부 상호연결부에 용량성 결합되는(예를 들어, 하전 입자들로 하여금 하나 이상의 하부 상호연결부 내에서 형성되게 하는 커패시턴스를 갖는) MIM(metal-insulator-metal) 구조물을 형성할 수 있다. 용량성 결합은 아래 놓이는 반도체 소자의 게이트 유전체에 스트레스를 가하여 플라즈마 유도 손상을 초래할 수 있다. 이러한 MIM 구조물들에서 플라즈마 유도 손상의 정도는 유전체 층 위 및/또는 아래의 금속의 사이즈가 증가함에 따라 증가할 수 있다(커패시턴스가 도전성 구조물의 사이즈에 비례하기 때문).
몇몇 실시예들에서, 개시된 PID 완화 층은 또한 아래 놓이는 반도체 소자들에서 플라즈마 유도 손상을 방지하기 위해 MIM 구조물에서 사용될 수 있다. 도 8은 MIM 구조물 상의 플라즈마 유도 손상을 감소시키도록 구성되는 PID 완화 층을 포함하는 집적 칩 구조물(800)의 몇몇 부가적인 실시예들의 단면도를 예시한다.
집적 칩 구조물(800)은 기판(102) 위에 배치된 ILD 구조물(104L)을 포함한다. 하부 ILD 구조물(104L)은 기판(102) 상에 또는 기판(102) 내에 배치된 반도체 소자(114)에 커플링되는 하나 이상의 하부 상호연결부(106)를 둘러싼다. PID 완화 층(116)은 하부 ILD 구조물(104L) 위에 배열된다. 몇몇 실시예들에서, 유전체 층(402)은 PID 완화 층(116)과 하부 ILD 구조물(104L) 사이에 배열될 수 있다. 몇몇 실시예들에서, 금속 질화물 층(118)은 PID 완화 층(116) 위에 배열될 수 있다. 제1 상부 상호연결부(120)는 단면도에서 볼 때, PID 완화 층(116)의 상단 및/또는 금속 질화물 층(118)의 상단 위에 전체적으로 배열된다. 제2 상부 상호연결부(122)는 제1 상부 상호연결부(120) 상에 배열될 수 있다.
제1 상부 상호연결부(120)는 유전체 층(402), PID 완화 층(116) 및/또는 금속 질화물 층(118)에 의해 하나 이상의 하부 상호연결부(106)로부터 분리된다. PID 완화 층(116) 없이, 제1 상부 상호연결부(120)를 형성하는 데 사용되는 플라즈마 성막 프로세스는 하나 이상의 하부 상호연결부(106)에 용량성 결합하여, 반도체 소자(114)에 플라즈마 유도 손상을 초래할 수 있다. 그러나, PID 완화 층(116)은 하나 이상의 하부 상호연결부(106)와 제1 상부 상호연결부(120) 사이의 용량성 결합을 완화하여, 반도체 소자(114) 상의 플라즈마 유도 손상을 완화시킨다.
도 1 내지 도 8에 예시된 PID 완화 막 체계들 중 상이한 것들이 동일한 집적 칩 구조물 내에 집적될 수 있음을 이해할 것이다. 다양한 PID 완화 막 체계들을 통합하면 설계, 비용 및/또는 신뢰성의 유연성을 허용한다. 예를 들어, 몇몇 실시예들에서 하부 상호연결부들은 평면성을 개선하기 위해 금속 질화물 층을 이용할 수 있는 반면, 위에 놓인 상호연결부는 비용 및 처리량을 개선하기 위해 금속 질화물 층을 이용하지 않을 수 있다(예를 들어, 이는 프로세스 공차들이 더 높은 상호연결부들에서 덜 엄격할 수 있기 때문임).
도 9는 복수의 PID 완화 층들을 포함하는 집적 칩 구조물의 몇몇 부가적인 실시예들의 단면도를 예시한다.
집적 칩 구조물(900)은 기판(102) 상에 및/또는 기판(102) 내부에 배치된 반도체 소자(114)에 커플링되는 하나 이상의 하부 상호연결부(106)를 둘러싸는 하부 ILD 구조물(104L) 위에 배열되는 PID 완화 층(116)을 포함한다. 금속 질화물 층(118)은 PID 완화 층(116) 상에 배열된다. 제1 상부 상호연결부(120)는 PID 완화 층(116) 및 금속 질화물 층(118)을 관통해 금속 질화물 층(118) 위까지 연장된다. 제2 상부 상호연결부(122)는 제1 상부 상호연결부(120) 상에 배열된다. 상부 ILD 구조물(104U)은 제1 상부 상호연결부(120) 및 제2 상부 상호연결부(122) 주위에 배열된다.
유전체 층(402)은 상부 ILD 구조물(104U) 위에 배열되고, 부가적인 PID 완화 층(306)은 유전체 층(402) 위에 배열되고, 부가적인 금속 질화물 층(308)은 부가적인 PID 완화 층(306) 위에 배열된다. 제3 상부 상호연결부(310)는 유전체 층(402), 부가적인 PID 완화 층(306) 및 부가적인 금속 질화물 층(308)을 관통해 부가적인 금속 질화물 층(308) 위까지 연장된다. 부가적인 상부 ILD 구조물(104UA)은 제3 상부 상호연결부(310) 주위에 배열된다. 몇몇 실시예들에서, PID 완화 층(116) 및 부가적인 PID 완화 층(306)은 동일한 재료(예를 들어, 동일한 금속 질화물)를 포함할 수 있다. 다른 실시예들에서, PID 완화 층(116) 및 부가적인 PID 완화 층(306)은 상이한 재료들(예를 들어, 상이한 금속 질화물들)을 포함할 수 있다.
도 10a 내지 도 10b는 반도체 몸체 상의 트랜지스터 소자들에 대한 예시적인 게이트 누설 전류의 몇몇 실시예들을 보여주는 그래프들(1000 및 1006)을 예시한다.
금속 상호연결 라우팅은 FEOL 소자들(예를 들어, 트랜지스터 소자들) 위에 안테나 구조물을 구축한다. 안테나 구조물은 전하들이 상호연결부들을 통해 FEOL 소자들을 향하도록 하여 원하지 않는 게이트 전압을 FEOL 소자의 게이트 전극에 인가한다. 원하지 않는 게이트 전압은 게이트 유전체의 품질을 저하시키고, 이에 의해 PID 효과로 인해 높은 게이트 누설 전류를 초래할 수 있다. 도 10a는 반도체 몸체(예를 들어, 다이, 웨이퍼 등) 상의 NMOS 소자들에 대한 예시적인 게이트 누설 전류들의 몇몇 실시예들을 보여주는 그래프(1000)를 예시한다.
그래프(1000)에서, x 축은 게이트 누설 전류 값을 예시한다. y 축은 상이한 게이트 누설 전류들을 갖는 소자들의 퍼센트를 예시한다. 개시된 PID 완화 층을 갖지 않는 집적 칩 구조물들의 트랜지스터 소자들에 대한 게이트 누설 전류(1002)는 반도체 몸체 상의 대부분의 소자들에 대해 실질적으로 일정하다. 그러나, 게이트 누설 전류(1002)는 몇몇 트랜지스터 소자들에 대해(예를 들어, 반도체 몸체 상의 트랜지스터 소자들의 약 3% 내지 약 10%에 대해, 트랜지스터 소자들의 약 3% 내지 약 5%에 대해, 트랜지스터 소자들의 약 3% 또는 기타 유사한 값들에 대해) 증가한다. 대조적으로, 개시된 PID 완화 층을 갖는 집적 칩 구조물들의 소자들에 대한 게이트 누설 전류(1004)는 반도체 몸체 상의 실질적으로 모든 트랜지스터 소자들에 대해(예를 들어, 반도체 몸체 상의 트랜지스터 소자들의 대략 1% 미만에 대해) 실질적으로 일정하다. 따라서, 개시된 PID 완화 층은 반도체 몸체 위의 NMOS 소자들에 대해(예를 들어, 트랜지스터 소자들의 약 3% 내지 약 10%에 대해, 트랜지스터 소자들의 약 3% 내지 약 5%에 대해, 트랜지스터 소자들의 약 3% 또는 기타 유사한 값들에 대해) 게이트 누설 전류들을 감소시킨다.
도 10b는 반도체 몸체 상의 PMOS 소자들에 대한 예시적인 게이트 누설 전류들의 몇몇 실시예들을 보여주는 그래프(1006)를 예시한다.
그래프(1006)에서, x 축은 게이트 누설 전류 값을 예시한다. y 축은 상이한 게이트 누설 전류들을 갖는 소자들의 퍼센트를 예시한다. 개시된 PID 완화 층을 갖지 않는 집적 칩 구조물들의 소자들에 대한 게이트 누설 전류(1008)는 몇몇 트랜지스터 소자들에 대해(예를 들어, 반도체 몸체 상의 트랜지스터 소자들의 약 40% 내지 약 50%에 대해, 트랜지스터 소자들의 약 45% 내지 약 50%에 대해, 트랜지스터 소자들의 약 47% 또는 기타 유사한 값들에 대해) 증가한다. 대조적으로, 개시된 PID 완화 층을 갖는 집적 칩 구조물들의 소자들에 대한 게이트 누설 전류(1010)는 반도체 몸체 상의 실질적으로 모든 소자들에 대해(예를 들어, 반도체 몸체 상의 트랜지스터 소자들의 대략 2% 미만에 대해, 트랜지스터 소자들의 대략 1% 미만 또는 다른 유사한 값들에 대해) 실질적으로 일정하다. 따라서, 개시된 PID 완화 층은 반도체 몸체 위의 PMOS 소자들에 대해(예를 들어, 반도체 몸체 상의 트랜지스터 소자들의 약 40% 내지 약 50%에 대해, 트랜지스터 소자들의 약 45% 내지 약 50%에 대해, 트랜지스터 소자들의 약 47% 또는 기타 유사한 값들에 대해) 게이트 누설 전류들을 감소시킨다.
도 11 내지 도 20은 개시된 PID 완화 층을 포함하는 집적 칩 구조물을 형성하는 방법의 몇몇 실시예들의 단면도들(1100-2000)을 예시한다. 도 11 내지 도 20, 도 21 내지 도 28, 도 29 내지 도 34, 도 35 내지 도 42 및 도 43 내지 도 50은 방법들과 관련하여 설명되었지만, 방법들에 개시된 구조물들은 그러한 방법들로 제한되지 않고, 방법들과는 별도의 구조물들로서 독립적일 수 있음을 이해할 것이다.
도 11의 단면도(1100)에 도시된 바와 같이, 기판(102)이 제공된다. 다양한 실시예들에서, 기판(102)은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 타입의 반도체 몸체(예컨대, 실리콘, SiGe, SOI 등) 뿐만 아니라, 이와 연관된 임의의 다른 타입의 반도체 및/또는 에피택셜 층들 등을 포함할 수 있다. 몇몇 실시예들에서, 하나 이상의 반도체 소자(114)가 기판(102) 상에 및/또는 기판(102) 내에 형성된다. 몇몇 실시예들에서, 하나 이상의 반도체 소자(114)를 형성하는 것은 기판(102) 위에 게이트 유전체 막을 형성하는 것, 게이트 유전체 막 위에 게이트 전극 막을 형성하는 것, 및 에칭 프로세스에 따라 게이트 유전체 막과 게이트 전극 막을 선택적으로 패터닝하여 게이트 유전체(208)에 의해 기판(102)으로부터 분리된 게이트 전극(204)을 형성하는 것을 포함한다. 소스/드레인 구역(206)은 이어서 게이트 전극(204)의 양측 상의 기판(102)에 주입될 수 있다.
제1 하부 상호연결부(108)가 기판(102) 위에 형성된다. 몇몇 실시예들에서, 제1 하부 상호연결부(108)는 다마신 프로세스(예를 들어, 단일 다마신 프로세스 또는 이중 다마신 프로세스)를 사용하여 형성될 수 있다. 다마신 프로세스는 기판(102) 위에 제1 하부 ILD 층(104a)을 형성하고, 홀 및/또는 트렌치를 형성하기 위해 제1 하부 ILD 층(104a)을 에칭하고, 홀 및/또는 트렌치를 도전성 재료로 채움으로써 수행된다. 몇몇 실시예들에서, 제1 하부 ILD 층(104a)은 성막 프로세스(예를 들어, 물리 기상 증착(PVD) 프로세스, 화학 기상 증착(CVD) 프로세스, 플라즈마 강화 CVD(PE-CVD) 프로세스 등)에 의해 성막될 수 있고, 도전성 재료는 성막 프로세스 및/또는 도금 프로세스(예를 들어, 전기 도금, 무전해 도금 등)을 사용하여 형성될 수 있다. 다양한 실시예들에서, 제1 하부 상호연결부(108)는 텅스텐, 구리 또는 알루미늄 구리 등을 포함할 수 있다.
제2 하부 상호연결부(110)는 제1 하부 상호연결부(108) 위에 형성된다. 몇몇 실시예들에서, 제2 하부 상호연결부(110)는 기판(102) 위에 도전성 재료를 성막함으로써, 그리고 이어서 도전성 재료를 에칭하여 제2 하부 상호연결부(110)를 형성함으로써 형성될 수 있다. 다른 실시예들(미도시)에서, 제2 하부 상호연결부(110)는 다마신 프로세스에 의해 형성될 수 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 제2 하부 ILD 층(104b)이 하부 ILD 구조물(104L)을 형성하기 위해 제2 하부 상호연결부(110) 상에 및/또는 위에 형성된다. 몇몇 실시예들에서, 제2 하부 ILD 층(104b)은 제2 하부 상호연결부(110) 주위로부터 제2 하부 상호접속부(110) 위로 연장될 수 있다. 제2 하부 ILD 층(104b)은 성막 프로세스(예를 들어, PVD 프로세스, CVD 프로세스, PE-CVD 프로세스, ALD 프로세스 등)에 의해 형성될 수 있다.
하부 ILD 구조(104L)는 이어서 패터닝되어 제2 하부 상호연결부(110)의 상부면을 노출시키는 하부 상호연결 개구부(1202)를 형성한다. 몇몇 실시예들에서, 하부 ILD 구조물(104L)은 제1 마스크(1206)에 따라 하부 ILD 구조물(104L)을 제1 에천트(1204)에 선택적으로 노출시킴으로써 패터닝될 수 있다.
도 13의 단면도(1300)에 도시된 바와 같이, 하부 ILD 구조물(104L) 위에 그리고 하부 상호연결 개구부(1202) 내에 제1 확산 배리어 층(1302)이 형성된다. 제1 확산 배리어 층(104b)은 성막 프로세스(예를 들어, PVD 프로세스, CVD 프로세스, PE-CVD 프로세스, ALD 프로세스 등)에 의해 형성될 수 있다. 제1 도전성 재료(1304)가 제1 확산 배리어 (1302) 상에 그리고 하부 상호연결 개구부(1202) 내에 형성된다. 제1 도전성 재료(1304)는 성막 프로세스(예를 들어, PVD 프로세스, CVD 프로세스, PE-CVD 프로세스 등) 및/또는 도금 프로세스(예를 들어, 전기 도금, 무전해 도금, 등.)에 의해 형성될 수 있다.
도 14의 단면도(1400)에 도시된 바와 같이, 제1 도전성 재료(예를 들어, 도 13의 1304) 및 제1 확산 배리어 층(예를 들어, 도 13의 1302)의 부분들을 하부 ILD 구조물(104L) 위로부터 제거하기 위해 평탄화 프로세스가 수행된다. 제1 도전성 재료 및 제1 확산 배리어 층의 부분들을 제거함으로써, 평탄화 프로세스는 배리어 층(112b) 및 도전성 코어(112c)를 포함하는 제3 하부 상호연결부(112)를 형성한다. 몇몇 실시예들에서, 평탄화 프로세스는 화학 기계적 평탄화(CMP) 프로세스, 습식 에칭 프로세스, 건식 에칭 프로세스, 기계적 연삭 프로세스 등을 포함할 수 있다.
도 15a의 단면도(1500)에 도시된 바와 같이, PID 완화 층(116)은 하부 ILD 구조(104L) 상에 형성된다. PID 완화 층(116)은 금속 막을 포함한다. 몇몇 실시예들에서, PID 완화 층(116)은 티타늄 질화물, 탄탈룸 질화물 등과 같은 금속 질화물을 포함할 수 있다. 몇몇 실시예들에서, PID 완화 층(116)은 제1 압력에서 수행되는 제1 플라즈마 성막 프로세스(예를 들어, 플라즈마 강화 PVD 프로세스, 플라즈마 강화 CVD 프로세스, 플라즈마 스퍼터링 프로세스 등)에 의해 형성될 수 있다. 이러한 실시예들에서, 제1 압력은 플라즈마(1502)의 하전 입자들(1504) 사이의 충돌 횟수를 증가시킨다. 충돌은 하전 입자(1504)의 에너지를 감소시켜 하전 입자들(1504)이 하나 이상의 하부 상호연결부(106)에 갖는 하전 효과를 감소시키고 반도체 소자(114) 상의 플라즈마 유도 손상을 감소시킨다. 제1 압력은 또한 PID 완화 층(116)에 제1 질소 함량을 제공한다.
몇몇 실시예들에서, PID 완화 층(116)은 대략 20 mTorr 초과, 대략 15 mTorr 초과 등의 스퍼터링 가스 압력에서(예를 들어, 아르곤 스퍼터링 가스 압력에서) 형성될 수 있다. 몇몇 실시예들에서, PID 완화 층(116)은 대략 100 초 내지 대략 750 초, 대략 200 초 내지 대략 700 초, 또는 다른 유사한 값들의 시간에 걸쳐 형성될 수 있다. 그러한 시간에 걸쳐 PID 완화 층(116)을 형성하는 것은 PID 완화 층(116)이 1보다 큰, 즉 대략 1 내지 대략 1.1인, 대략 1.1, 또는 다른 유사한 값들과 동일한 금속 대 질소 비율을 갖는 결과를 낳는다.
예를 들어, 도 15b는 성막 시간의 함수로서 PID 완화 층의 예시적인 함유량을 보여주는 그래프(1506)를 예시한다. 그래프(1506)에 도시된 바와 같이, 몇몇 실시예들에서 PID 완화 층(116)은 라인(1508)에 의해 도시된 금속 값(예를 들어, 티타늄 값) 및 라인(1510)에 의해 도시된 질소 값을 포함할 수 있다. 몇몇 추가 실시예들에서, PID 완화 층(116)은 산소(라인(1512)에 의해 도시됨) 및/또는 실리콘(라인(1514)에 의해 도시됨)을 더 포함할 수 있다. 몇몇 실시예들에서, 박스(1516)는 PID 완화 층(116)이 형성될 수 있는 범위를 예시한다. 몇몇 실시예들에서, 박스(1516) 내에서 라인(1508)에 의해 도시된 금속 값은 대략 45% 내지 대략 50%의 값을 가질 수 있다. 몇몇 실시예들에서, 박스(1516) 내에서 라인(1510)에 의해 도시된 질소 값은 대략 45% 내지 대략 50%일 수 있다.
몇몇 실시예들에서, 제1 압력은 PID 완화 층(116)으로 하여금 저밀도를 갖는 다공성 구조로서 형성되게 한다. 몇몇 실시예들에서, 제1 압력은 PID 완화 층(116)으로 하여금 섬유상 및/또는 주상 구조물들로서 형성되게 할 수 있다. 예를 들어, 도 15c는 제1 압력에서 형성된 PID 완화 층(116)의 몇몇 실시예들의 단면도(1518)를 예시한다. 단면도(1518)에 도시된 바와 같이, PID 완화 층(116)은 서로 측방향으로 인접한 복수의 주상 구조물들(1520)을 포함한다. 복수의 주상 구조물들(1520)은 PID 완화 층(116)에 다공성 구조를 제공하도록 서로 분리되고 구별된다. 몇몇 실시예들에서, 복수의 주상 구조물들(1520)은 또한 상이한 높이들을 가져, PID 완화 층(116)의 상단에 제1 조도를 제공한다.
도 16의 단면도(1600)에 도시된 바와 같이, 금속 질화물 층(118)은 PID 완화 층(116) 위에 형성된다. 금속 질화물 막(118)은 제2 플라즈마 성막 프로세스를 사용하여 형성될 수 있다. 제2 플라즈마 성막 프로세스는 PID 완화 층(116) 상에 금속 질화물 층(118)을 형성하기 위해 하전 입자들(1604)을 갖는 플라즈마(1602)를 이용한다. PID 완화 층(116)은 플라즈마(1602)로부터의 하전 입자들(1604)이 하나 이상의 하부 상호연결부(106)로 전달되는 것을 방지한다. 몇몇 실시예들에서 PID 완화 층(116)은 하나 이상의 하부 상호연결부(106)보다 낮은 저항을 갖는 도전성 층(예를 들어, 도전성 금속 질화물 층)을 포함할 수 있다. PID 완화 층(116)이 하나 이상의 하부 상호연결부(106)보다 더 낮은 저항을 갖기 때문에, 플라즈마(1602) 내의 하전 입자들(1604)은 하나 이상의 하부 상호연결부(106)를 통해 흐르기보다는 PID 완화 층(116)을 가로질러 흐를 것이고, 이에 의해 플라즈마 유도 손상을 완화시킬 것이다.
몇몇 실시예들에서, 제1 플라즈마 성막 프로세스는 제1 압력보다 낮은 제2 압력에서 수행될 수 있다. 예를 들어, 금속 질화물 막(118)은 대략 7 mTorr 이하, 대략 5 mTorr 이하 등의 스퍼터링 가스 압력에서 형성될 수 있다. 제2 압력에서 금속 질화물 막(118)을 형성하면 금속 질화물 막(118)의 상부면이 제1 조도 미만인 제2 조도를 갖게 하여, 금속 질화물 막(118)의 상부면에 PID 완화 층(116)의 상부면보다 더 큰 조도를 제공한다. 몇몇 실시예들에서, 제2 압력은 또한 금속 질화물 층(118)으로 하여금 PID 완화 층(116)의 제1 질소 농도보다 높은 제2 질소 농도를 갖도록 형성되게 한다. 몇몇 실시예들에서, 금속 질화물 층(118)은 또한 PID 완화 층(116)보다 높은 밀도를 갖도록 형성될 수 있다.
도 17의 단면도(1700)에 도시된 바와 같이, 금속 질화물 층(118) 및 PID 완화 층(116)은 제1 상부 상호연결 개구부(1702)를 형성하기 위해 제2 패터닝 프로세스에 따라 패터닝된다. 제1 상부 상호연결 개구부(1702)는 금속 질화물 층(118) 및 PID 완화 층(116)을 통해 연장되어 제3 하부 상호연결부(112)의 상부면을 노출시킨다. 몇몇 실시예들에서, 금속 질화물 층(118) 및 PID 완화 층(116)은 금속 질화물 층(118) 및 PID 완화 층(116)을 제2 마스크(1706)에 따라 제2 에천트(1704)에 선택적으로 노출시킴으로써 패터닝될 수 있다. 몇몇 실시예들에서, 제2 패터닝 프로세스는 플라즈마 유도 손상을 피하도록 비교적 낮은 전력(예를 들어, 100W 이하)에서 수행될 수 있다.
도 18의 단면도(1800)에 도시된 바와 같이, 금속 질화물 층(118) 상에 그리고 제1 상부 상호연결 개구부(1702) 내에 제2 도전성 재료(1802)가 형성된다. 다양한 실시예들에서, 제2 도전성 재료(1802)는 알루미늄, 루테늄, 텅스텐, 구리 등을 포함할 수 있다. 제1 도전성 재료(1802)는 성막 프로세스(예를 들어, PVD 프로세스, CVD 프로세스, PE-CVD 프로세스 등) 및/또는 도금 프로세스(예를 들어, 전기 도금, 무전해 도금, 등.)에 의해 형성될 수 있다. 몇몇 실시예들에서, 제2 도전성 재료(1802)는 플라즈마 유도 손상을 피하도록 비교적 낮은 전력(예를 들어, 100W 이하)에서 형성될 수 있다.
도 19의 단면도(1900)에 도시된 바와 같이, 제2 도전성 재료(예를 들어, 도 18의 1802)는 제1 상부 상호연결부(120)를 형성하기 위해 제3 패터닝 프로세스에 따라 패터닝된다. 제1 상부 상호연결부(120)는 제3 하부 상호연결부(112)와 접촉한다. 몇몇 실시예들에서, 제2 도전성 재료는 제3 마스크(1904)에 따라 제2 도전성 재료를 제3 에천트(1902)에 선택적으로 노출시키는 제3 패터닝 프로세스에 따라 패터닝될 수 있다. 몇몇 실시예들에서, 제3 패터닝 프로세스는 플라즈마 유도 손상을 피하도록 비교적 낮은 전력(예를 들어, 100W 이하)에서 수행될 수 있다.
도 20의 단면도(2000)에 도시된 바와 같이, 상부 ILD 구조물(104U)은 제1 상부 상호연결부(120) 위에 형성되고 이를 측방향으로 둘러싼다. 상부 ILD 구조물(104U)은 하나 이상의 상부 ILD 층을 포함할 수 있다. 몇몇 실시예들에서, 상부 ILD 구조물(104U)은 하나 이상의 성막 프로세스(예를 들어, PVD 프로세스, CVD 프로세스, PE-CVD 프로세스 등)에 의해 형성될 수 있다. 상부 ILD 구조물(104U)은 실리콘 이산화물, SiCOH, BSG, PSG, BPSG, FSG, USG 등 중 하나 이상을 포함할 수 있다.
제2 상부 상호연결부(122)는 상부 ILD 구조물(104U) 내에 형성된다. 제2 상부 상호연결부(122)는 제1 상부 상호연결부(120)에 접촉하도록 상부 ILD 구조물(104U)을 관통해 연장된다. 몇몇 실시예들에서, 제2 상부 상호연결부(122)는 다마신 프로세스(예를 들어, 단일 다마신 프로세스 또는 이중 다마신 프로세스)를 사용하여 형성될 수 있다. 다마신 프로세스는 상부 ILD 구조물(104U)을 에칭하여 제2 상부 상호연결 개구부(예를 들어, 비아 홀 및/또는 트렌치)을 형성하고 제2 상부 상호연결 개구부를 제3 도전성 재료로 채움으로써 수행된다. 몇몇 실시예들에서, 제3 도전성 재료(예를 들어, 텅스텐, 구리, 알루미늄 등)는 성막 프로세스 및/또는 도금 프로세스(예를 들어, 전기 도금, 무전해 도금 등)를 사용하여 형성될 수 있다.
도 21 내지 도 28은 PID 완화 층을 포함하는 집적 칩 구조물을 형성하는 방법의 몇몇 부가적인 실시예들을 예시한다.
도 21의 단면도(2100)에 도시된 바와 같이, 반도체 소자(114)는 기판(102) 상에 및/또는 내에 형성된다. 하나 이상의 하부 상호연결부(106)는 기판(102) 위에 형성된 하부 ILD 구조물(104L) 내에 형성된다. 몇몇 실시예들에서, 하나 이상의 하부 상호연결부(106)는 제1 하부 상호연결부(108), 제2 하부 상호연결부(110) 및 제3 하부 상호연결부(112)를 포함할 수 있다. 몇몇 실시예들에서, 반도체 소자(114) 및 하나 이상의 하부 상호연결부(106)는 도 10 내지 도 14와 연관된 설명에 설명된 바와 같이 형성될 수 있다.
도 22의 단면도(2200)에 도시된 바와 같이, 유전체 층(402)은 하부 ILD 구조(104L) 상에 형성된다. 유전체 층(402)은 비교적 낮은 전력(예를 들어, 대략 100W 미만, 대략 200W 미만, 또는 다른 유사한 값들)에서 수행되는 성막 프로세스를 사용하여 형성된다. 낮은 전력은 유전체 층(402)의 형성 동안 플라즈마 유도 손상이 발생하는 것을 방지한다.
도 23의 단면도(2300)에 도시된 바와 같이, PID 완화 층(116)은 유전체 층(402) 상에 형성된다. 몇몇 실시예들에서, PID 완화 층(116)은 제1 압력(예를 들어, 대략 20 mTorr 초과, 대략 15 mTorr 초과 등)에서 수행되는 제1 플라즈마 성막 프로세스를 사용하여 형성된다. 이러한 실시예들에서, 제1 압력은 플라즈마(2302)의 하전 입자들(2304) 사이의 충돌 횟수를 증가시킨다. 충돌들은 하전 입자(2304)의 에너지를 감소시켜 플라즈마 유도 손상을 감소시킨다. 몇몇 실시예들에서, 제1 압력은 PID 완화 층(116)으로 하여금 섬유상 및/또는 기둥형 구조물들을 갖는 다공성 구조물로서 형성되게 할 수 있다.
도 24의 단면도(2400)에 도시된 바와 같이, 금속 질화물 층(118)은 PID 완화 층(116) 위에 형성된다. 몇몇 실시예들에서, 금속 질화물 층(118)은 제1 압력보다 낮은 제2 압력에서 수행되는 제2 플라즈마 성막 프로세스를 사용하여 형성될 수 있다. 제2 플라즈마 성막 프로세스는 PID 완화 층(116) 상에 금속 질화물 층(118)을 형성하기 위해 하전 입자들(2404)을 갖는 플라즈마(2402)를 이용한다. PID 완화 층(116)은 플라즈마(2402)로부터의 하전 입자들(2404)이 하나 이상의 하부 상호연결부(106)로 전달되는 것을 방지한다.
도 25의 단면도(2500)에 도시된 바와 같이, 금속 질화물 층(118), PID 완화 층(116) 및 유전체 층(402)은 제1 상부 상호연결 개구부(2502)를 형성하기 위해 패터닝된다. 제1 상부 상호연결 개구부(2502)는금속 질화물 층(118), PID 완화 층(116) 및 유전체 층(402)을 통해 연장되어 제3 하부 상호연결부(112)의 상부면을 노출시킨다. 몇몇 실시예들에서, 금속 질화물 층(118), PID 완화 층(116) 및 유전체 층(402)은 제1 마스크(2506)에 따라 금속 질화물 층(118), PID 완화 층(116) 및 유전체 층(402)을 제1 에천트(2504)에 선택적으로 노출시키는 제1 패터닝 프로세스에 의해 패터닝될 수 있다.
도 26의 단면도(2600)에 도시된 바와 같이, 금속 질화물 층(118) 상에 그리고 제1 상부 상호연결 개구부(2502) 내에 제2 도전성 재료(2602)가 형성된다. 몇몇 실시예들에서, 제2 도전성 재료(2602)은 도 18과 연관된 설명에 설명된 바와 같이 형성될 수 있다.
도 27의 단면도(2700)에 도시된 바와 같이, 제2 도전성 재료(예를 들어, 도 26의 2602)는 제1 상부 상호연결부(120)를 형성하도록 패터닝된다. 제1 상부 상호연결부(120)는 제3 하부 상호연결부(112)에 접촉하도록 제1 상부 상호연결 개구부(2502)을 관통해 연장된다. 몇몇 실시예들에서, 제2 도전성 재료는 제2 마스크(2704)에 따라 제2 도전성 재료를 제2 에천트(2702)에 선택적으로 노출시키는 제2 패터닝 프로세스에 의해 패터닝될 수 있다.
도 28의 단면도(2800)에 도시된 바와 같이, 상부 ILD 구조물(104U)은 제1 상부 상호연결부(120) 위에 형성되고 이를 측방향으로 둘러싼다. 상부 ILD 구조물(104U)은 성막 프로세스(예를 들어, PVD 프로세스, CVD 프로세스, PE-CVD 프로세스 등)에 의해 형성될 수 있다. 제2 상부 상호연결부(122)는 상부 ILD 구조물(104U) 내에 형성된다. 제2 상부 상호연결부(122)는 제1 상부 상호연결부(120)에 접촉하도록 상부 ILD 층을 관통해 연장된다.
도 29 내지 도 34는 PID 완화 층을 포함하는 집적 칩 구조물을 형성하는 방법의 몇몇 부가적인 실시예들을 예시한다.
도 29의 단면도(2900)에 도시된 바와 같이, 반도체 소자(114)는 기판(102) 상에 및/또는 내에 형성된다. 하나 이상의 하부 상호연결부(106)는 기판(102) 위에 형성된 하부 ILD 구조물(104L) 내에 형성된다. 몇몇 실시예들에서, 하나 이상의 하부 상호연결부(106)는 제1 하부 상호연결부(108), 제2 하부 상호연결부(110) 및 제3 하부 상호연결부(112)를 포함할 수 있다. 몇몇 실시예들에서, 반도체 소자(114) 및 하나 이상의 하부 상호연결부(106)는 도 10 내지 도 14와 연관된 설명에 설명된 바와 같이 형성될 수 있다.
도 30의 단면도(3000)에 도시된 바와 같이, PID 완화 층(116)은 하부 ILD 구조(104L) 상에 형성된다. 몇몇 실시예들에서, PID 완화 층(116)은 제1 압력(예를 들어, 대략 20 mTorr 초과, 대략 15 mTorr 초과 등)에서 수행되는 제1 플라즈마 성막 프로세스를 사용하여 형성된다. 이러한 실시예들에서, 제1 압력은 플라즈마(3002)의 하전 입자들(3004) 사이의 충돌 횟수를 증가시킨다. 충돌들은 하전 입자(3004)의 에너지를 감소시켜 플라즈마 유도 손상을 감소시킨다. 몇몇 실시예들에서, 제1 압력은 PID 완화 층(116)으로 하여금 섬유상 및/또는 기둥형 구조물들을 갖는 다공성 구조물로서 형성되게 할 수 있다.
도 31의 단면도(3100)에 도시된 바와 같이, PID 완화 층(116)은 제1 상부 상호연결 개구부(3102)를 형성하도록 패터닝된다. 제1 상부 상호연결 개구부(3102)는 PID 완화 층(116)을 통해 연장되어 제3 하부 상호연결부(112)의 상부면을 노출시킨다. 몇몇 실시예들에서, PID 완화 층(116)은 제1 마스크(3106)에 따라 PID 완화 층(116)을 제1 에천트(3104)에 선택적으로 노출시키는 제1 패터닝 프로세스에 의해 패터닝될 수 있다. 몇몇 실시예들에서, 제1 패터닝 프로세스는 반도체 소자(114) 상에 플라즈마 유도 손상을 피하도록 비교적 낮은 전력(예를 들어, 100W 이하)에서 수행될 수 있다.
도 32의 단면도(3200)에 도시된 바와 같이, PID 완화 층(116) 상에 그리고 제1 상부 상호연결 개구부(3102) 내에 제2 도전성 재료(3202)가 형성된다. 몇몇 실시예들에서, 제2 도전성 재료(3202)은 도 18과 연관된 설명에 설명된 바와 같이 형성될 수 있다.
도 33의 단면도(3300)에 도시된 바와 같이, 제1 도전성 재료(예를 들어, 3202)는 제1 상부 상호연결부(120)를 형성하도록 패터닝된다. 제1 상부 상호연결부(120)는 제3 하부 상호연결부(112)에 접촉하도록 제1 상부 상호연결 개구부(3102)을 관통해 연장된다. 몇몇 실시예들에서, 제2 도전성 재료는 제2 마스크(3304)에 따라 제2 도전성 재료를 제2 에천트(3302)에 선택적으로 노출시키는 제2 패터닝 프로세스에 의해 패터닝될 수 있다.
도 34의 단면도(3400)에 도시된 바와 같이, 상부 ILD 구조물(104U)은 제1 상부 상호연결부(120) 위에 형성되고 이를 측방향으로 둘러싼다. 제2 상부 상호연결부(122)는 상부 ILD 구조물(104U) 내에 형성된다. 제2 상부 상호연결부(122)는 제1 상부 상호연결부(120)에 접촉하도록 상부 ILD 층을 관통해 연장된다.
도 35 내지 도 42는 복수의 서브층들을 갖는 PID 완화 층을 포함하는 집적 칩 구조물을 형성하는 방법의 몇몇 실시예들을 예시한다.
도 35의 단면도(3500)에 도시된 바와 같이, 반도체 소자(114)는 기판(102) 상에 및/또는 내에 형성된다. 하나 이상의 하부 상호연결부(106)는 기판(102) 위에 형성된 하부 ILD 구조물(104L) 내에 형성된다. 몇몇 실시예들에서, 하나 이상의 하부 상호연결부(106)는 제1 하부 상호연결부(108), 제2 하부 상호연결부(110) 및 제3 하부 상호연결부(112)를 포함할 수 있다. 몇몇 실시예들에서, 반도체 소자(114) 및 하나 이상의 하부 상호연결부(106)는 도 10 내지 도 14와 연관된 설명에 설명된 바와 같이 형성될 수 있다.
도 36의 단면도(3600)에 도시된 바와 같이, 제1 PID 완화 서브층(116a)은 하부 ILD 구조(104L) 상에 형성된다. 몇몇 실시예들에서, 제1 PID 완화 서브층(116a)은 제1 질소 함유량을 갖도록 형성될 수 있다. 몇몇 실시예들에서, 제1 PID 완화 서브층(116a)은 제1 압력에서 수행되는 제1 플라즈마 성막 프로세스에 의해 형성될 수 있다.
도 37의 단면도(3700)에 도시된 바와 같이, 제2 PID 완화 서브층(116b)은 PID 완화 층(116)을 형성하기 위해 제1 PID 완화 서브층(116a) 상에 형성된다. 몇몇 실시예들에서, 제2 PID 완화 서브층(116b)은 제1 질소 함유량보다 큰 제2 질소 함유량을 갖도록 형성될 수 있다. 몇몇 실시예들에서, 제2 PID 완화 서브층(116b)은 제1 압력보다 낮은 제2 압력에서 수행되는 제2 플라즈마 성막 프로세스에 의해 형성될 수 있다. 몇몇 실시예들에서, 제1 압력 및 제2 압력 모두는 대략 20 mTorr 초과, 대략 15 mTorr 초과 등일 수 있다.
도 38의 단면도(3800)에 도시된 바와 같이, 금속 질화물 층(118)은 PID 완화 층(116) 위에 형성된다. 몇몇 실시예들에서, 금속 질화물 층(118)은 제2 압력보다 높은 제3 압력에서 수행되는 제3 플라즈마 성막 프로세스에 의해 형성될 수 있다. PID 완화 층(116)은 제3 플라즈마 성막 프로세스에서 사용되는 플라즈마로부터의 하전 입자들이 하나 이상의 하부 상호연결부(106)로 전달되는 것을 방지한다.
도 39의 단면도(3900)에 도시된 바와 같이, PID 완화 층(116) 및 금속 질화물 층(118)은 제1 상부 상호연결 개구부(3902)를 형성하기 위해 패터닝된다. 제1 상부 상호연결 개구부(3902)는 PID 완화 층(116) 및 금속 질화물 층(118)을 통해 연장되어 제3 하부 상호연결부(112)의 상부면을 노출시킨다. 몇몇 실시예들에서, PID 완화 층(116) 및 금속 질화물 층(118)은 제1 마스크(3906)에 따라 PID 완화 층(116) 및 금속 질화물 층(118)을 제1 에천트(3904)에 선택적으로 노출시키는 제1 패터닝 프로세스에 의해 패터닝될 수 있다.
도 40의 단면도(4000)에 도시된 바와 같이, 금속 질화물 층(118) 상에 그리고 제1 상부 상호연결 개구부(3902) 내에 제2 도전성 재료(4002)가 형성된다. 몇몇 실시예들에서, 제2 도전성 재료(4002)은 도 18과 연관된 설명에 설명된 바와 같이 형성될 수 있다.
도 41의 단면도(4100)에 도시된 바와 같이, 제2 도전성 재료(예를 들어, 도 40의 4002)는 제1 상부 상호연결부(120)를 형성하도록 패터닝된다. 제1 상부 상호연결부(120)는 제3 하부 상호연결부(112)에 접촉하도록 제1 상부 상호연결 개구부(3902)을 관통해 연장된다. 몇몇 실시예들에서, 제2 도전성 재료는 제2 마스크(4104)에 따라 제2 도전성 재료를 제2 에천트(4102)에 선택적으로 노출시키는 제2 패터닝 프로세스에 의해 패터닝될 수 있다.
도 42의 단면도(4200)에 도시된 바와 같이, 상부 ILD 구조물(104U)은 제1 상부 상호연결부(120) 위에 형성되고 이를 측방향으로 둘러싼다. 제2 상부 상호연결부(122)는 상부 ILD 구조물(104U) 내에 형성된다. 제2 상부 상호연결부(122)는 제1 상부 상호연결부(120)에 접촉하도록 상부 ILD 층을 관통해 연장된다.
도 43 내지 도 49는 PID 완화 층을 갖는 MIM 구조물을 포함하는 집적 칩 구조물을 형성하는 방법의 몇몇 부가적인 실시예들을 예시한다.
도 43의 단면도(4300)에 도시된 바와 같이, 반도체 소자(114)는 기판(102) 상에 및/또는 내에 형성된다. 하나 이상의 하부 상호연결부(106)는 기판(102) 위에 형성된 하부 ILD 구조물(104L) 내에 형성된다. 몇몇 실시예들에서, 하나 이상의 하부 상호연결부(106)는 제1 하부 상호연결부(108), 제2 하부 상호연결부(110) 및 제3 하부 상호연결부(112)를 포함할 수 있다. 몇몇 실시예들에서, 반도체 소자(114) 및 하나 이상의 하부 상호연결부(106)는 도 10 내지 도 14와 연관된 설명에 설명된 바와 같이 형성될 수 있다.
도 44의 단면도(4400)에 도시된 바와 같이, 유전체 층(402)은 하부 ILD 구조(104L) 상에 형성된다. 유전체 층(402)은 비교적 낮은 전력(예를 들어, 대략 100W 미만, 대략 200W 미만, 또는 다른 유사한 값들)에서 수행되는 성막 프로세스를 사용하여 형성된다. 낮은 전력은 유전체 층(402)의 형성 동안 플라즈마 유도 손상이 발생하는 것을 방지한다.
도 45의 단면도(4500)에 도시된 바와 같이, PID 완화 층(116)은 유전체 층(402) 상에 형성된다. 몇몇 실시예들에서, PID 완화 층(116)은 제1 압력(예를 들어, 대략 20 mTorr 초과, 대략 15 mTorr 초과 등)에서 수행되는 제1 플라즈마 성막 프로세스를 사용하여 형성된다. 몇몇 실시예들에서, 제1 압력은 PID 완화 층(116)으로 하여금 섬유상 및/또는 기둥형 구조물들을 갖는 다공성 구조물로서 형성되게 할 수 있다.
도 46의 단면도(4600)에 도시된 바와 같이, 금속 질화물 층(118)은 PID 완화 층(116) 위에 형성된다. 몇몇 실시예들에서, 금속 질화물 층(118)은 제1 압력보다 낮은 제2 압력에서 수행되는 제2 플라즈마 성막 프로세스를 사용하여 형성될 수 있다. PID 완화 층(116)은 제2 플라즈마 성막 프로세스 동안 사용되는 플라즈마로부터의 하전 입자들(2404)이 하나 이상의 하부 상호연결부(106)로 전달되는 것을 방지한다.
도 47의 단면도(4700)에 도시된 바와 같이, 제2 도전성 재료(4702)는 금속 질화물 층(118) 상에 형성된다. 몇몇 실시예들에서, 제2 도전성 재료(4702)은 도 18과 연관된 설명에 설명된 바와 같이 형성될 수 있다.
도 48의 단면도(4800)에 도시된 바와 같이, 제2 도전성 재료(예를 들어, 도 47의 4702)는 제1 상부 상호연결부(120)를 형성하도록 패터닝된다. 제1 상부 상호연결부(120)는 단면도(4800)에서 볼 때 금속 질화물 층(118) 위에 있다. 몇몇 실시예들에서, 제2 도전성 재료는 제1 마스크(4804)에 따라 제2 도전성 재료를 제1 에천트(4802)에 선택적으로 노출시키는 제1 패터닝 프로세스를 사용함으로써 패터닝될 수 있다.
도 49의 단면도(4900)에 도시된 바와 같이, 상부 ILD 구조물(104U)은 제1 상부 상호연결부(120) 위에 형성되고 이를 측방향으로 둘러싼다. 제2 상부 상호연결부(122)는 상부 ILD 구조물(104U) 내에 형성된다. 제2 상부 상호연결부(122)는 제1 상부 상호연결부(120)에 접촉하도록 상부 ILD 층을 관통해 연장된다.
도 50은 개시된 PID 완화 층을 포함하는 집적 칩 구조물을 형성하는 방법(5000)의 몇몇 실시예들의 흐름도를 예시한다.
방법(5000)은 여기서 일련의 동작들 또는 이벤트들로서 예시되고 설명되지만, 이러한 동작들 또는 이벤트들의 나타난 순서는 제한적인 의미로서 해석되어서는 안된다는 것을 알 것이다. 예를 들어, 몇몇의 동작들은 여기서 도시되고 및/또는 설명된 것 이외에도 이와 다른 순서로 발생할 수 있고 및/또는 다른 동작들 또는 이벤트들과 동시적으로 발생할 수 있다. 또한, 여기서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하기 위해 도시된 동작들 모두가 필요한 것은 아닐 수 있다. 더 나아가, 여기서 도시된 동작들 중 하나 이상은 하나 이상의 별개의 동작들 및/또는 단계들로 수행될 수 있다.
동작(5002)에서, 하나 이상의 하부 상호연결부가 기판 위의 하부 ILD 구조물 내에 형성된다. 도 10 내지 도 14는 동작(5002)에 대응하는 몇몇 실시예들의 단면도들(1000-1400)을 예시한다. 도 21, 도 29, 도 35 및 도 43은 동작(5002)에 대응하는 몇몇 대안적인 실시예들의 단면도들(2100, 2900, 3500, 및 4300)을 예시한다.
동작(5004)에서, 유전체 층은 몇몇 실시예들에서 하나 이상의 하부 상호연결부 및 하부 ILD 구조물 위에 형성될 수 있다. 도 22는 동작(5004)에 대응하는 몇몇 실시예들의 단면도(2200)를 예시한다. 도 44는 동작(5004)에 대응하는 몇몇 대안적인 실시예들의 단면도(4400)를 예시한다.
동작(5006)에서, PID 완화 층은 제1 압력에서 하나 이상의 하부 상호연결부, 하부 ILD 구조물 및/또는 유전체 층 위에 형성된다. 도 15a, 도 23, 도 30, 도 36, 도 37 및 도 45는 동작(5006)에 대응하는 몇몇 실시예들의 단면도들(1500, 2300, 3000, 3600-3700, 및 4500)을 예시한다.
동작(5008)에서, 금속 질화물 층은 몇몇 실시예들에서 제1 압력 미만인 제2 압력에서 PID 완화 층 위에 형성된다. 도 16, 도 24, 도 38 및 도 46은 동작(5008)에 대응하는 몇몇 실시예들의 단면도들(1600, 2400, 3800, 및 4600)을 예시한다.
동작(5010)에서, 금속 질화물 층, PID 완화 층 및/또는 유전체 층은 몇몇 실시예들에서 상부 상호연결 개구부를 형성하도록 패터닝되어 하나 이상의 하부 상호연결부를 노출시킨다. 도 17, 도 25, 도 31 및 도 39는 동작(5010)에 대응하는 몇몇 실시예들의 단면도들(1700, 2500, 3100, 및 3900)을 예시한다.
동작(5012)에서, 제1 상부 상호연결부가 상부 상호연결 개구부 내에 그리고/또는 PID 완화 층 위에 형성된다. 도 18 및 도 19는 동작(5012)에 대응하는 몇몇 실시예들의 단면도들(1700-1800)을 예시한다. 도 26 및 도 27은 동작(5012)에 대응하는 몇몇 대안적인 실시예들의 단면도들(2600-2700)을 예시한다. 도 32 및 도 33은 동작(5012)에 대응하는 몇몇 대안적인 실시예들의 단면도들(3200-3300)을 예시한다. 도 40 및 도 41은 동작(5012)에 대응하는 몇몇 대안적인 실시예들의 단면도들(4000-4100)을 예시한다. 도 47 및 도 48은 동작(5012)에 대응하는 몇몇 대안적인 실시예들의 단면도들(4700-4800)을 예시한다.
동작(5014)에서, 제2 상부 상호연결부는 제1 상부 상호연결부 위에 그리고 측방향으로 주위에 형성되는 상부 ILD 구조물 내에 형성된다. 도 20, 도 28, 도 34, 도 42 및 도 49는 동작(5014)에 대응하는 몇몇 실시예들의 단면도들(2000, 2800, 3400, 4200, 및 4900)을 예시한다.
따라서, 본 개시물은 플라즈마 유도 손상을 감소시키도록 구성되는 플라즈마 유도 손상(PID) 완화 층을 갖는 집적 칩 구조물에 관한 것이다.
몇몇 실시예들에서, 본 개시물은 집적 칩(IC) 구조물에 관한 것이다. 집적 칩 구조물은 기판; 기판 위의 하부 레벨간 유전체(ILD, inter-level dielectric) 구조물 내에 배치되는 하나 이상의 하부 상호연결부; 하부 ILD 구조물 위에 배치되는 플라즈마 유도 손상(PID, plasma induced damage) 완화 층 ― PID 완화 층은 금속을 포함하는 다공성 구조물을 포함함 ― ; 및 PID 완화 층 위의 상부 ILD 구조물에 의해 측방향으로 둘러싸이는 제1 상부 상호연결부 ― 제1 상부 상호연결부는 PID 완화 층 위로부터 하나 이상의 하부 상호연결부까지 연장됨 ― 를 포함한다. 몇몇 실시예들에서, 집적 칩 구조물은 수직으로 PID 완화 층과 상부 ILD 구조물 사이에 있는 금속 질화물 층을 더 포함하고, 제1 상부 상호연결부는 상부 ILD 구조물 내로부터 PID 완화 층 및 금속 질화물 층을 관통할 때까지 연장된다. 몇몇 실시예들에서, PID 완화 층은 금속 질화물 층보다 낮은 질소 농도를 갖는다. 몇몇 실시예들에서, PID 완화 층은 PID 완화 층의 최외곽 측벽들 사이로 연장되는 실질적으로 평탄한 상부면을 갖는다. 몇몇 실시예들에서, PID 완화 층은 티타늄 질화물 또는 탄탈룸 질화물을 포함한다. 몇몇 실시예들에서, PID 완화 층은 대략 1 내지 대략 1.5인 범위에 있는 금속 대 질소 비율을 갖는다. 몇몇 실시예들에서, 집적 칩 구조물은 하부 ILD 구조물과 PID 완화 층 사이에 배열되는 유전체 층을 더 포함하고, 제1 상부 상호연결부는 PID 완화 층 바로 위로부터 연속적으로 연장되어 하나 이상의 하부 상호연결부와 물리적으로 접촉한다. 몇몇 실시예들에서, 상부 ILD 구조물 위에 배열되는 유전체 층; 유전체 층 위에 배치되는 제2 PID 완화 층 ― 제2 PID 완화 층은 제2 금속 및 질소를 갖는 제2 다공성 구조물을 포함함 ― ; 및 제2 PID 완화 층 위의 부가적인 상부 ILD 구조물 내에 배치되는 제3 상부 상호연결부 ― 제3 상부 상호연결부는 부가적인 상부 ILD 구조물 내로부터 제2 PID 완화 층 및 유전체 층을 관통할 때까지 연장됨 ― 를 더 포함한다.
몇몇 실시예들에서, 본 개시물은 집적 칩 구조물에 관한 것이다. 집적 칩 구조물은 기판 위의 하부 레벨간 유전체(ILD) 구조물 내에 배치되는 하나 이상의 하부 상호연결부; 하부 ILD 구조물 위에 배치되는 플라즈마 유도 손상(PID) 완화 층 ― PID 완화 층은 1보다 큰 금속 대 질소 비율을 갖는 금속 질화물을 포함함 ― ; 및 PID 완화 층 위의 상부 ILD 구조물 내에 배치되는 제1 상부 상호연결부 ― 제1 상부 상호연결부는 상부 ILD 구조물 및 PID 완화 층을 관통해 연장되어 하나 이상의 하부 상호연결부와 접촉함 ― 를 포함한다. 몇몇 실시예들에서, 제1 상부 상호연결부는 PID 완화 층의 측벽들 바로 사이로부터 PID 완화 층의 상부면 바로 위까지 연속적으로 연장된다. 몇몇 실시예들에서, 제1 상부 상호연결부는 상부 ILD 구조물의 하부면과 PID 완화 층의 상부면 바로 사이에 있는 상부면을 갖는다. 몇몇 실시예들에서, 집적 칩 구조물은 수직으로 PID 완화 층과 상부 ILD 구조물 사이에 있는 금속 질화물 층을 더 포함하고, 금속 질화물 층은 PID 완화 층보다 높은 질소 농도를 갖는다. 몇몇 실시예들에서, PID 완화 층은 대략 30 옹스트롬보다 큰 두께를 갖는다.
또 다른 실시예들에서, 본 개시물은 집적 칩 구조물을 형성하는 방법에 관한 것이다. 방법은 기판 위의 하부 레벨간 유전체(ILD) 구조물 내에 하나 이상의 하부 상호연결부를 형성하는 단계; 하부 ILD 구조물 위에 플라즈마 유도 손상(PID) 완화 층을 형성하는 단계 ― PID 완화 층은 제1 압력에서 형성되는 금속 질화물을 포함함 ― ; PID 완화 층 위에 금속 질화물 층을 형성하는 단계 ― 금속 질화물 층은 제1 압력보다 낮은 제2 압력에서 형성됨 ― ; PID 완화 층 및 금속 질화물 층을 패터닝하여 상부 상호연결 개구부를 형성하는 단계; 및 상부 상호연결 개구부 내에 그리고 금속 질화물 층 위에 도전성 재료를 형성하는 단계를 포함한다. 몇몇 실시예들에서, PID 완화 층은 섬유상 또는 원주형 구조물들을 갖는 다공성 구조물을 포함한다. 몇몇 실시예들에서, 방법은 도전성 재료를 패터닝하여 제1 상부 상호연결부를 형성하는 단계; 및 제1 상부 상호연결부 위에 상부 레벨간 유전체(ILD) 구조물을 형성하는 단계를 더 포함한다. 몇몇 실시예들에서, 제1 압력은 대략 20 mTorr보다 크다. 몇몇 실시예들에서, PID 완화 층은 금속 질화물 층보다 낮은 질소 농도를 갖는다. 몇몇 실시예들에서, PID 완화 층은 대략 40% 내지 대략 50%의 질소 농도를 갖는다. 몇몇 실시예들에서, PID 완화 층 및 금속 질화물 층은 플라즈마 성막 프로세스들을 사용하여 형성된다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 집적 칩 구조물에 있어서,
기판;
상기 기판 위의 하부 레벨간 유전체(ILD, inter-level dielectric) 구조물 내에 배치되는 하나 이상의 하부 상호연결부;
상기 하부 ILD 구조물 위에 배치되는 플라즈마 유도 손상(PID, plasma induced damage) 완화 층 ― 상기 PID 완화 층은 금속을 포함하는 다공성 구조물을 포함함 ― ; 및
상기 PID 완화 층 위의 상부 ILD 구조물에 의해 측방향으로 둘러싸이는 제1 상부 상호연결부 ― 상기 제1 상부 상호연결부는 상기 PID 완화 층 위로부터 상기 하나 이상의 하부 상호연결부까지 연장됨 ―
를 포함하는, 집적 칩 구조물.
실시예 2. 실시예 1에 있어서,
수직으로 상기 PID 완화 층과 상기 상부 ILD 구조물 사이에 있는 금속 질화물 층
을 더 포함하고, 상기 제1 상부 상호연결부는 상기 상부 ILD 구조물 내로부터 상기 PID 완화 층 및 상기 금속 질화물 층을 관통할 때까지 연장되는 것인, 집적 칩 구조물.
실시예 3. 실시예 2에 있어서,
상기 PID 완화 층은 상기 금속 질화물 층보다 낮은 질소 농도를 갖는 것인, 집적 칩 구조물.
실시예 4. 실시예 2에 있어서,
상기 PID 완화 층은 상기 PID 완화 층의 최외곽 측벽들 사이에서 연장되는 실질적으로 평탄한 상부면을 갖는 것인, 집적 칩 구조물.
실시예 5. 실시예 1에 있어서,
상기 PID 완화 층은 티타늄 질화물 또는 탄탈룸 질화물을 포함하는 것인, 집적 칩 구조물.
실시예 6. 실시예 5에 있어서,
상기 PID 완화 층은 대략 1 내지 대략 1.5인 범위에 있는 금속 대 질소 비율을 갖는 것인, 집적 칩 구조물.
실시예 7. 실시예 1에 있어서,
상기 하부 ILD 구조물과 상기 PID 완화 층 사이에 배열되는 유전체 층
을 더 포함하고, 상기 제1 상부 상호연결부는 상기 PID 완화 층 바로 위로부터 연속적으로 연장되어 상기 하나 이상의 하부 상호연결부와 물리적으로 접촉하는 것인, 집적 칩 구조물.
실시예 8. 실시예 1에 있어서,
상기 상부 ILD 구조물 위에 배열되는 유전체 층;
상기 유전체 층 위에 배치되는 제2 PID 완화 층 ― 상기 제2 PID 완화 층은 제2 금속 및 질소를 갖는 제2 다공성 구조물을 포함함 ― ; 및
상기 제2 PID 완화 층 위의 부가적인 상부 ILD 구조물 내에 배치되는 제3 상부 상호연결부 ― 상기 제3 상부 상호연결부는 상기 부가적인 상부 ILD 구조물 내로부터 상기 제2 PID 완화 층 및 상기 유전체 층을 관통할 때까지 연장됨 ―
를 더 포함하는, 집적 칩 구조물.
실시예 9. 집적 칩 구조물에 있어서,
기판 위의 하부 레벨간 유전체(ILD) 구조물 내에 배치되는 하나 이상의 하부 상호연결부;
상기 하부 ILD 구조물 위에 배치되는 플라즈마 유도 손상(PID) 완화 층 ― 상기 PID 완화 층은 1보다 큰 금속 대 질소 비율을 갖는 금속 질화물을 포함함 ― ; 및
상기 PID 완화 층 위의 상부 ILD 구조물 내에 배치되는 제1 상부 상호연결부 ― 상기 제1 상부 상호연결부는 상기 상부 ILD 구조물 및 상기 PID 완화 층을 관통해 연장되어 상기 하나 이상의 하부 상호연결부와 접촉함 ―
를 포함하는, 집적 칩 구조물.
실시예 10. 실시예 9에 있어서,
상기 제1 상부 상호연결부는 상기 PID 완화 층의 측벽들 바로 사이로부터 상기 PID 완화 층의 상부면 바로 위까지 연속적으로 연장되는 것인, 집적 칩 구조물.
실시예 11. 실시예 10에 있어서,
상기 제1 상부 상호연결부는 상기 상부 ILD 구조물의 하부면과 상기 PID 완화 층의 상부면 바로 사이에 있는 상부면을 갖는 것인, 집적 칩 구조물.
실시예 12. 실시예 9에 있어서,
수직으로 상기 PID 완화 층과 상기 상부 ILD 구조물 사이에 있는 금속 질화물 층
을 더 포함하고, 상기 금속 질화물 층은 상기 PID 완화 층보다 높은 질소 농도를 갖는 것인, 집적 칩 구조물.
실시예 13. 실시예 12에 있어서,
상기 PID 완화 층은 대략 30 옹스트롬보다 큰 두께를 갖는 것인, 집적 칩 구조물.
실시예 14. 집적 칩 구조물을 형성하는 방법에 있어서,
기판 위의 하부 레벨간 유전체(ILD) 구조물 내에 하나 이상의 하부 상호연결부를 형성하는 단계;
상기 하부 ILD 구조물 위에 플라즈마 유도 손상(PID) 완화 층을 형성하는 단계 ― 상기 PID 완화 층은 제1 압력에서 형성되는 금속 질화물을 포함함 ― ;
상기 PID 완화 층 위에 금속 질화물 층을 형성하는 단계 ― 상기 금속 질화물 층은 상기 제1 압력보다 낮은 제2 압력에서 형성됨 ― ;
상기 PID 완화 층 및 상기 금속 질화물 층을 패터닝하여 상부 상호연결 개구부를 형성하는 단계; 및
상기 상부 상호연결 개구부 내에 그리고 상기 금속 질화물 층 위에 도전성 재료를 형성하는 단계
를 포함하는, 집적 칩 구조물을 형성하는 방법.
실시예 15. 실시예 14에 있어서,
상기 PID 완화 층은 섬유상 또는 원주형 구조물들을 갖는 다공성 구조물을 포함하는 것인, 집적 칩 구조물을 형성하는 방법.
실시예 16. 실시예 14에 있어서,
상기 도전성 재료를 패터닝하여 제1 상부 상호연결부를 형성하는 단계; 및
상기 제1 상부 상호연결부 위에 상부 레벨간 유전체(ILD) 구조물을 형성하는 단계
를 더 포함하는, 집적 칩 구조물을 형성하는 방법.
실시예 17. 실시예 14에 있어서,
상기 제1 압력은 대략 20 mTorr보다 큰 것인, 집적 칩 구조물을 형성하는 방법.
실시예 18. 실시예 14에 있어서,
상기 PID 완화 층은 상기 금속 질화물 층보다 낮은 질소 농도를 갖는 것인, 집적 칩 구조물을 형성하는 방법.
실시예 19. 실시예 14에 있어서,
상기 PID 완화 층은 대략 40% 내지 대략 50%의 질소 농도를 갖는 것인, 집적 칩 구조물을 형성하는 방법.
실시예 20. 실시예 14에 있어서,
상기 PID 완화 층 및 상기 금속 질화물 층은 플라즈마 성막 프로세스들을 사용하여 형성되는 것인, 집적 칩 구조물을 형성하는 방법.

Claims (10)

  1. 집적 칩 구조물에 있어서,
    기판;
    상기 기판 위의 하부 레벨간 유전체(ILD, inter-level dielectric) 구조물 내에 배치되는 하나 이상의 하부 상호연결부;
    상기 하부 ILD 구조물 위에 배치되는 플라즈마 유도 손상(PID, plasma induced damage) 완화 층 ― 상기 PID 완화 층은 금속을 포함하는 다공성 구조물을 포함함 ― ; 및
    상기 PID 완화 층 위의 상부 ILD 구조물에 의해 측방향으로 둘러싸이는 제1 상부 상호연결부 ― 상기 제1 상부 상호연결부는 상기 PID 완화 층 위로부터 상기 하나 이상의 하부 상호연결부까지 연장됨 ―
    를 포함하는, 집적 칩 구조물.
  2. 제1항에 있어서,
    수직으로 상기 PID 완화 층과 상기 상부 ILD 구조물 사이에 있는 금속 질화물 층
    을 더 포함하고, 상기 제1 상부 상호연결부는 상기 상부 ILD 구조물 내로부터 상기 PID 완화 층 및 상기 금속 질화물 층을 관통할 때까지 연장되는 것인, 집적 칩 구조물.
  3. 제2항에 있어서,
    상기 PID 완화 층은 상기 금속 질화물 층보다 낮은 질소 농도를 갖는 것인, 집적 칩 구조물.
  4. 제2항에 있어서,
    상기 PID 완화 층은 상기 PID 완화 층의 최외곽 측벽들 사이에서 연장되는 평탄한 상부면을 갖는 것인, 집적 칩 구조물.
  5. 제1항에 있어서,
    상기 PID 완화 층은 티타늄 질화물 또는 탄탈룸 질화물을 포함하는 것인, 집적 칩 구조물.
  6. 제5항에 있어서,
    상기 PID 완화 층은 1 내지 1.5인 범위에 있는 금속 대 질소 비율을 갖는 것인, 집적 칩 구조물.
  7. 제1항에 있어서,
    상기 하부 ILD 구조물과 상기 PID 완화 층 사이에 배열되는 유전체 층
    을 더 포함하고, 상기 제1 상부 상호연결부는 상기 PID 완화 층 바로 위로부터 연속적으로 연장되어 상기 하나 이상의 하부 상호연결부와 물리적으로 접촉하는 것인, 집적 칩 구조물.
  8. 제1항에 있어서,
    상기 상부 ILD 구조물 위에 배열되는 유전체 층;
    상기 유전체 층 위에 배치되는 제2 PID 완화 층 ― 상기 제2 PID 완화 층은 제2 금속 및 질소를 갖는 제2 다공성 구조물을 포함함 ― ; 및
    상기 제2 PID 완화 층 위의 부가적인 상부 ILD 구조물 내에 배치되는 제3 상부 상호연결부 ― 상기 제3 상부 상호연결부는 상기 부가적인 상부 ILD 구조물 내로부터 상기 제2 PID 완화 층 및 상기 유전체 층을 관통할 때까지 연장됨 ―
    를 더 포함하는, 집적 칩 구조물.
  9. 집적 칩 구조물에 있어서,
    기판 위의 하부 레벨간 유전체(ILD) 구조물 내에 배치되는 하나 이상의 하부 상호연결부;
    상기 하부 ILD 구조물 위에 배치되는 플라즈마 유도 손상(PID) 완화 층 ― 상기 PID 완화 층은 1보다 큰 금속 대 질소 비율을 갖는 금속 질화물을 포함함 ― ; 및
    상기 PID 완화 층 위의 상부 ILD 구조물 내에 배치되는 제1 상부 상호연결부 ― 상기 제1 상부 상호연결부는 상기 상부 ILD 구조물 및 상기 PID 완화 층을 관통해 연장되어 상기 하나 이상의 하부 상호연결부와 접촉함 ―
    를 포함하는, 집적 칩 구조물.
  10. 집적 칩 구조물을 형성하는 방법에 있어서,
    기판 위의 하부 레벨간 유전체(ILD) 구조물 내에 하나 이상의 하부 상호연결부를 형성하는 단계;
    상기 하부 ILD 구조물 위에 플라즈마 유도 손상(PID) 완화 층을 형성하는 단계 ― 상기 PID 완화 층은 제1 압력에서 형성되는 금속 질화물을 포함함 ― ;
    상기 PID 완화 층 위에 금속 질화물 층을 형성하는 단계 ― 상기 금속 질화물 층은 상기 제1 압력보다 낮은 제2 압력에서 형성됨 ― ;
    상기 PID 완화 층 및 상기 금속 질화물 층을 패터닝하여 상부 상호연결 개구부를 형성하는 단계; 및
    상기 상부 상호연결 개구부 내에 그리고 상기 금속 질화물 층 위에 도전성 재료를 형성하는 단계
    를 포함하는, 집적 칩 구조물을 형성하는 방법.
KR1020230050820A 2022-04-20 2023-04-18 플라즈마 유발 손상을 감소시키기 위한 막 체계 KR20230149741A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263332900P 2022-04-20 2022-04-20
US63/332,900 2022-04-20
US17/856,419 2022-07-01
US17/856,419 US20230343642A1 (en) 2022-04-20 2022-07-01 Film scheme to reduce plasma-induced damage

Publications (1)

Publication Number Publication Date
KR20230149741A true KR20230149741A (ko) 2023-10-27

Family

ID=88238502

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230050820A KR20230149741A (ko) 2022-04-20 2023-04-18 플라즈마 유발 손상을 감소시키기 위한 막 체계

Country Status (4)

Country Link
US (1) US20230343642A1 (ko)
KR (1) KR20230149741A (ko)
DE (1) DE102023104972A1 (ko)
TW (1) TWI823534B (ko)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9190319B2 (en) * 2013-03-08 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming interconnect structure
US11658064B2 (en) * 2020-09-29 2023-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure with dielectric cap layer and etch stop layer stack

Also Published As

Publication number Publication date
TWI823534B (zh) 2023-11-21
US20230343642A1 (en) 2023-10-26
DE102023104972A1 (de) 2023-10-26
TW202343562A (zh) 2023-11-01

Similar Documents

Publication Publication Date Title
US10692966B2 (en) Deep trench capacitor with scallop profile
US11923405B2 (en) Metal-insulator-metal structure and methods of fabrication thereof
US8987086B2 (en) MIM capacitor with lower electrode extending through a conductive layer to an STI
US11532698B2 (en) Diffusion barrier layer in top electrode to increase break down voltage
US11903192B2 (en) Semiconductor device and method of manufacturing
US11309241B2 (en) Protection liner on interconnect wire to enlarge processing window for overlying interconnect via
US11257844B2 (en) Ferroelectric random access memory (FRAM) cell
US20240188289A1 (en) Semiconductor device and method of manufacturing
CN116581101A (zh) 集成芯片结构及其形成方法
CN110556425B (zh) 用于减小半导体器件中的栅致漏极泄露的方法和相关装置
US20230163163A1 (en) Semiconductor device with integrated metal-insulator-metal capacitors
US20230154843A1 (en) Semiconductor Device with Integrated Metal-Insulator-Metal Capacitors
TWI823534B (zh) 積體晶片結構及其形成方法
KR20230012403A (ko) 개선된 FeRAM(Ferroelectric Random-Access Memory)에 관한 방법 및 구조
US20240021513A1 (en) Etch stop structure for ic to increase stability and endurance
US20120322225A1 (en) Method of Forming Conductive Contacts on a Semiconductor Device with Embedded Memory and the Resulting Device
TWI769503B (zh) 電容裝置及電容結構與其形成方法
US20230154972A1 (en) Capacitor device with multi-layer dielectric structure
KR102685443B1 (ko) 자가 정렬 스페이서를 갖는 고용량 mim 디바이스
CN113113349B (zh) 半导体结构的形成方法
US20240243165A1 (en) Capacitor and method for forming the same
KR20240147973A (ko) 개선된 FeRAM(Ferroelectric Random-Access Memory)에 관한 방법 및 구조
TW202401663A (zh) 互連結構和其製造方法
CN117038630A (zh) 集成电路、集成芯片及形成半导体器件的方法
CN115527988A (zh) 集成电路结构及其形成方法