CN117038630A - 集成电路、集成芯片及形成半导体器件的方法 - Google Patents

集成电路、集成芯片及形成半导体器件的方法 Download PDF

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曾李全
林佳桦
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Abstract

本公开的多种实施例涉及一种集成电路(IC)，其包括在半导体衬底之上的多个导电接触件。多个第一导电线设置在多个导电接触件上。多个导电通孔在第一导电线之上。蚀刻停止结构设置在第一导电线上。多个导电通孔延伸穿过蚀刻停止结构。蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层和第二蚀刻停止层。第一绝缘体层设置在第一蚀刻停止层和第二蚀刻停止层之间。本申请的实施例还涉及集成芯片及形成半导体器件的方法。

Description

集成电路、集成芯片及形成半导体器件的方法
技术领域
本申请的实施例涉及集成电路、集成芯片及形成半导体器件的方法。
背景技术
集成电路(IC)形成在包括数百万或数十亿晶体管的半导体管芯上。晶体管被配置为充当开关和/或产生功率增益，以便实现逻辑功能。IC还包括用于控制增益、时间常数和其他IC特性的无源器件。一种类型的无源器件是金属绝缘体金属(MIM)电容器。
发明内容
根据本申请的实施例的一个方面，提供了一种集成电路(IC)，包括：多个导电接触件，位于半导体衬底之上；多个第一导电线，设置在多个导电接触件上；多个导电通孔，位于第一导电线之上；以及蚀刻停止结构，设置在第一导电线上，其中多个导电通孔延伸穿过蚀刻停止结构，并且其中蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层和第二蚀刻停止层，其中第一绝缘体层设置在第一蚀刻停止层和第二蚀刻停止层之间。
根据本申请的实施例的另一个方面，提供了一种集成芯片，包括：电容器，设置在半导体衬底上方；下介电结构，位于半导体衬底之上；多个第一导电线，设置在下介电结构内，其中第一导电线电耦接到电容器；以及蚀刻停止结构，直接接触第一导电线，其中蚀刻停止结构从第一导电导电线的顶面连续延伸到下介电结构的顶面，其中蚀刻停止结构包括第一蚀刻停止层、位于第一蚀刻停止层上方的第一绝缘体层和位于第一绝缘体层上方的第二蚀刻停止层，其中第一绝缘体层直接接触第一蚀刻停止层和第二蚀刻停止层。
根据本申请的实施例的又一个方面，提供了一种形成半导体器件的方法，包括：在半导体衬底上方形成下介电结构；在下介电结构内形成多个第一导电线；在多个第一导电线上方形成蚀刻停止结构，其中蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层和第二蚀刻停止层；在蚀刻停止结构上方形成上介电结构；对上介电结构执行第一蚀刻工艺以在上介电结构中形成多个开口，其中第一蚀刻停止工艺暴露蚀刻停止结构的上表面；以及对上介电结构和蚀刻停止结构执行第二蚀刻工艺以扩展多个开口，其中第二蚀刻工艺蚀刻穿过蚀刻停止结构并且暴露第一导电线的上表面，其中第二蚀刻工艺包括执行彼此具有不同的功率水平的两个或更多个蚀刻工艺。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了集成电路(IC)的一些实施例的截面图，该集成电路包括沿着第一导电线设置的蚀刻停止结构，其中蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层和第二蚀刻停止层。
图2A和图2B示出了图1的IC的一些其他实施例的截面图。
图3A和图3B示出了图1的IC的其他实施例的截面图。
图4A-图4C示出了IC的多种实施例的截面图，该IC包括沿着第一导电线设置的蚀刻停止结构，其中蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层、第二蚀刻停止层，第二绝缘体层和第三蚀刻停止层。
图5-图14示出了用于形成IC的方法的一些实施例的截面图，该IC包括沿着第一导电线设置的蚀刻停止结构，其中蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层和第二蚀刻停止层。
图15-图21示出了用于形成IC的方法的一些实施例的截面图，该IC包括沿着第一导电线设置的蚀刻停止结构，其中蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层、第二蚀刻停止层，第二绝缘体层和第三蚀刻停止层。
图22-图24示出了用于形成IC的方法的一些其他实施例的截面图，该IC包括沿着第一导电线设置的蚀刻停止结构，其中蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层和第二蚀刻停止层。
图25-图29示出了用于形成IC的方法的进一步实施例的截面图，该IC包括沿着第一导电线设置的蚀刻停止结构，其中所述蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层和第二蚀刻停止层。
图30示出了形成IC的方法的一些实施例的流程图，该IC包括沿着第一导电线设置的蚀刻停止结构，其中蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层和第二蚀刻停止层。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
集成电路(IC)可以包括多个半导体器件，诸如设置在半导体衬底内和/或上方的电容器。电容器可以包括设置在第一导电层和第二导电层之间的介电层。互连结构在半导体衬底之上，并且被配置为提供到达电容器的电连接。互连结构包括设置在介电结构内的金属化层。金属化层可以包括多个导电接触件(例如，垂直布线)、多个导电线(例如，水平布线)和多个导电通孔(例如，竖直布线)。互连结构在电容器之上并且具有电耦接到第一导电层和第二导电层的一个或多个导电接触件、导电通孔和导电线。可以通过金属化层向电容器施加偏置电压。
IC的一个挑战是互连结构内的电容器和下部导电线之间的连接。例如，互连结构包括耦接到电容器的多个导电接触件和设置在导电接触件上的多个第一导电线。下导电通孔在第一导电线之上，使得在下导电通孔和电容器之间存在电路径(例如，通过第一导电线和导电接触件)。在制造期间，在多个第一导电线上形成蚀刻停止层，并且沿着蚀刻停止层形成上介电层。在一些情况下，蚀刻停止层(例如，氮化硅)在相对较高的温度(例如，约400摄氏度或更高)下沉积和/或形成至相对较高的厚度(例如，大于约750埃)，这可能导致沿着第一导电线的顶面形成小丘(hillock)。随后，可以在上介电层和/或蚀刻停止层上执行等离子体蚀刻，以形成用于下导电通孔的开口。在等离子体蚀刻期间，沿着第一导电线的小丘可能导致在蚀刻停止层中形成针孔，其中等离子体蚀刻中使用的等离子体可能向第一导电线添加电荷载流子(例如，电子)。
由于等离子体蚀刻的功率水平和/或持续时间，大量电荷载流子可能在第一导电线中积聚，并且可能对电容器充电。在等离子体蚀刻之后，可以执行湿蚀刻(例如，清洁工艺)，其中在湿蚀刻期间使用的一种或多种湿蚀刻剂可以通过蚀刻停止层中的针孔与第一导电线相互作用。当第一导电线暴露于一个或多个湿蚀刻剂时，随着电容器在湿蚀刻期间放电，第一导电线的导电材料(例如，铜)可能发生电化学腐蚀和/或加速第一导电线的导电材料(例如，铜)的扩散。这可能导致随后形成的导电通孔中的缺陷(例如，通孔诱发金属岛腐蚀(VIMIC，via induce metal island corrosion))，这降低了电容器和互连结构之间的电路径的完整性(例如，由于导电线和/或通孔的腐蚀和/或空隙)。结果，IC的性能可能受到负面影响(例如，良率降低、互连故障、耐久性和/或可靠性降低等)。
本公开的多种实施例针对具有蚀刻停止结构的IC，该蚀刻停止结构设置在耦接到电容器的多个第一导电线上。在一些实施例中，电容器设置在衬底内/衬底上，并且互连结构在电容器之上。互连结构包括电容器上方的多个导电接触件和设置在导电接触件上的多个第一导电线。多个导电通孔在第一导电线之上。蚀刻停止结构沿着多个第一导电线的顶面设置，并且导电通孔延伸穿过蚀刻停止结构。蚀刻停止结构包括第一蚀刻停止层、第二蚀刻停止层和设置在第一蚀刻停止层和第二蚀刻停止层之间的第一绝缘体层。由于蚀刻停止结构中的层的材料、厚度和布局，减少了沿着第一导电线的小丘的形成，并且减少了在蚀刻工艺(例如，等离子体蚀刻)期间在蚀刻停止结构内形成针孔。此外，减少了在等离子体蚀刻之后执行的湿蚀刻工艺期间导电材料(例如，铜)从导电线的扩散。结果，减少了互连结构中的缺陷(例如，VIMIC)，从而提高了互连结构和电容器中的金属化层之间的电连接的可靠性和/或性能。因此，提高了IC的良率和可靠性。
图1示出了集成电路(IC)的一些实施例的截面图100，该集成电路包括沿着第一导电线设置的蚀刻停止结构，其中蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层和第二蚀刻停止层。
图1的IC包括设置在半导体衬底102上方的互连结构122。电容器104设置在半导体衬底102的前侧表面102f上。在一些实施例中，电容器104包括多个导电层106-112和交替设置在导电层106-1102之间的多个电容器介电层114-120。在多种实施例中，导电层106-112可以被称为电容器电极层。多个导电层106-112包括第一导电层106、第二导电层108、第三导电层110和第四导电层112。在一些实施例中，第一导电层106和第三导电层110可以通过互连结构122电耦接在一起以限定电容器104的第一板，并且第二导电层108和第四导电层112可以通过互连结构122电耦接到一起以限定容器104的第二板。在一些实施例中，电容器104可以被配置为沟槽电容器、平面电容器、圆柱电容器、条形电容器、双镶嵌电容器等。在多种实施例中，当电容器104被配置为沟槽电容器时，多个导电层106-112和多个电容器介电层114-120设置在半导体衬底102的在前侧表面102f(未示出)下方延伸的沟槽中。
互连结构122在半导体衬底102之上，并被配置为以预定义的方式电耦接器件(例如，晶体管、电容器104等)。互连结构122包括设置在介电结构中的多个金属化层。金属化层包括多个导电接触件136、多个导电线138、142和多个导电通孔140。介电结构包括下介电结构124、蚀刻停止结构126和上介电结构128。多个导电线138、142包括在多个第二导电线142的垂直下方的多个第一导电线138。在一些实施例中，第一导电线138是第一层的导电线(例如，最底层的导电线)的部分，其中第一导电线138相对于设置在互连结构122中的其他导电线(例如，相对于第二导电线142)具有到半导体衬底102的前侧表面102f的最短距离。蚀刻停止结构126沿着第一导电线138的顶面设置。
在一些实施例中，蚀刻停止结构126包括第一蚀刻停止层130、第一绝缘体层132和第二蚀刻停止层134。第一绝缘体层132设置在第一蚀刻停止层130和第二蚀刻停止层134之间。第一蚀刻停止层130具有第一厚度t1，第一绝缘体层132具有第二厚度t2，第二蚀刻停止层134具有第三厚度t3。在一些实施例中，第一厚度t1大于第三厚度t3，第二厚度t2小于第三厚度t3。在进一步的实施例中，第一蚀刻停止层和第二蚀刻停止层130、134包括第一介电材料(例如，氮化硅)，并且第一绝缘体层132包括不同于第一介电材料的第二介电材料(例如，二氧化硅)。
在IC制造期间，对上介电结构128执行第一蚀刻工艺以形成用于导电通孔140的多个开口，并且对上介结构128和蚀刻停止结构126执行第二蚀刻工艺以扩展开口并暴露第一导电线138的顶面。第一蚀刻工艺可以包括以高功率执行的至少一个等离子体蚀刻，以蚀刻穿过上介电结构128。由于蚀刻停止结构126中的层的材料、厚度和布局，在第一蚀刻工艺期间减少了对蚀刻停止结构124的损伤(例如，针孔的形成)，并且减轻了电荷载流子(例如，电子)在第一导电线138中的注入。随后，可以对上介电结构128和/或蚀刻停止结构126执行清洁工艺(例如，湿蚀刻)。由于在第一蚀刻工艺期间减轻了对蚀刻停止结构126的损坏，因此在清洁工艺期间使用的一种或多种工艺液体(例如，湿蚀刻剂)可以不会到达第一导电线138。结果，减少了互连结构122的金属化层的导电材料(例如，铜)的电化学腐蚀和/或扩散，从而减轻了互连结构122的金属化层(例如，第一导电线138和/或导电通孔140)中的缺陷(例如，VIMIC)。因此，沿着第一导电线138设置蚀刻停止结构126提高了电容器104和互连结构122的金属化层之间的电连接的可靠性和/或性能，从而提高了IC的整体性能(例如，可靠性和/或者良率)。
例如，第一蚀刻停止层130可以是或包括氮化硅、碳化硅、碳氮化硅、碳氧化硅、氮氧化硅、高k介电材料、一些其他介电材料或前述材料的任何组合。如本文所用，高k介电材料是介电常数大于3.9的介电材料。例如，第一绝缘体层132可以是或包括低k介电材料、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、诸如二氧化硅的氧化物、另一种合适的介电材料或前述的任何组合。如本文所用，低k介电材料是介电常数小于3.9的介电材料。例如，第二蚀刻停止层134可以是或包括氮化硅、碳化硅、碳氮化硅、碳氧化硅、氮氧化硅、高k介电材料、一些其他介电材料或前述材料的任何组合。在一些实施例中，第一蚀刻停止层130和第二蚀刻停止层134都可以包括相同的介电材料(例如，氮化硅)。在进一步的实施例中，第一蚀刻停止层130可以包括第一材料(例如，氮化硅)，第二蚀刻停止层134可以包括不同于第一材料的第二材料(例如，碳化硅)。
在一些实施例中，第一蚀刻停止层130的第一厚度t1可以在约50至350埃的范围内、约350至750埃的范围内、约50至750埃的范围内或一些其他合适的值。在多种实施例中，如果第一厚度t1相对较大(例如，等于或大于50埃)，则第一蚀刻停止层130足够厚以防止例如蚀刻工艺对第一导电线138的损坏。在进一步的实施例中，由于第一厚度t1小于约750埃，第一蚀刻停止层130足够厚，以保护第一导电线138，同时减少第一导电线138在沉积第一蚀刻停止层130期间暴露于高温的持续时间。这部分地减轻了沿着第一导电线138的顶面的小丘的形成。在多种实施例中，第一绝缘体层132的第二厚度t2可以在约50至175埃的范围内、约175至300埃的范围内、约50至300埃的范围内或一些其他合适的值。在进一步的实施例中，如果第二厚度t2相对较大(例如，等于或大于50埃)，则第一绝缘体层132足够厚，以防止对第一导电线138的损坏和/或防止对第一蚀刻停止层130的损坏(例如，针孔的形成)。在一些实施例中，由于第二厚度t2小于约300埃，减少了用于形成导电通孔140的开口的蚀刻工艺的时间和/或功率水平，从而降低了制造成本并且减轻了对第一导电线138的损坏。在又一些实施例中，第二蚀刻停止层134的第三厚度t3可以在约50至275埃的范围内、约275至500埃的范围内、约50至500埃的范围内或一些其他合适的值。在一些实施例中，如果厚度t3相对较大(例如，等于或大于50埃)，则第二蚀刻停止层134足够厚，以防止对第一导电线138和/或第一绝缘体层132的损坏。在进一步的实施例中，由于第三厚度t3小于约500埃，减少了用于形成导电通孔140的开口的蚀刻工艺的时间和/或功率水平，从而降低了制造成本并且减轻了对第一导电线138的损坏。
图2A示出了包括沿着第一导电线设置的蚀刻停止结构的IC的一些其他实施例的截面图200a，其中蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层和第二蚀刻停止层。
图2A的IC包括与第二区域204相邻的第一区域202。第一区域202可以被配置为电容器区域，其中IC包括一个或多个电容器，诸如电容器104。电容器104设置在半导体衬底102内和/或上。例如，半导体衬底102可以是或包括硅、单晶硅、CMOS块体、硅锗、绝缘体上硅(SOI)、一些其他合适的衬底材料等。第二区域204可以被配置为非电容器区域、逻辑区域或一些其他合适的器件区域。在一些实施例中，第二区域204没有电容器。在一些实施例中，电容器104包括多个导电层106-112和交替设置在导电层106-1102之间的多个电容器介电层114-120。在多种实施例中，多个导电层106-112例如可以是或包括钛、钽、氮化钛、氮化钽、另一种导电材料或前述的任何组合。在进一步的实施例中，多个电容器介电层114-120例如可以是或包括高k介电材料、氧化铝、氧化铪、氧化锆、氧化钛、另一介电材料或前述的任何组合。
互连结构122在半导体衬底102之上，并且被配置为将设置在半导体衬底上和/或上方的半导体器件彼此电耦接。互连结构包括设置在介电结构中的多个金属化层。金属化层包括多个导电接触件136、多个导电线138、142和多个导电通孔140。介电结构包括下介电结构124、蚀刻停止结构126和上介电结构128。多个导电线138、142包括位于多个第二导电线142下面的多个第一导电线138。在一些实施例中，多个导电接触件136、多个导电线138、142和多个导电通孔140可以例如是或包含铝、铜、钨、钌、氮化钛、氮化钽、另一种合适的导电材料或前述的任何组合。在多种实施例中，多个导电接触件136、多个导电线138、142和多个导电通孔140可以各自包括导电体和导电衬垫，导电体包括第一导电材料(例如，铜、铝、钨、钌等)，导电衬垫包括不同于第一导电材料的第二导电材料(例如，氮化钛、氮化钽)，其中导电衬垫沿着导电体(未示出)的侧壁和底面延伸。
在一些实施例中，设置在第一区域202内的导电接触件136的子集可以接触电容器104的多个导电层106-112。在进一步的实施例中，设置在第二区域204内的导电接触件136可以直接接触半导体衬底102。在多种实施例中，半导体衬底102可以包括一个或多个掺杂区，其中设置在第二区域204内的导电接触件136被配置为将一个或更多个掺杂区偏置至参考电压(例如，地)。
下介电结构124可以包括层间介电(ILD)层206、第一介电保护层208和第一金属间介电(IMD)层210。ILD层206沿着半导体衬底102的前侧表面102f设置，并且横向包裹围绕多个导电接触件136。在一些实施例中，第一介电保护层208包裹围绕第一导电线138的侧壁，并具有与第一导电线138底面对齐的底面。第一IMD层210在第一介电保护层208之上。例如，ILD层206和第一IMD层210可以是或包括氧化物(诸如二氧化硅)、低k介电材料、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、极低k(ELK)介电材料、另一种合适的介电材料或前述材料的任何组合。第一介电保护层208例如可以是或包括氮化硅、碳化硅、氮氧化硅、碳氧化硅等。
蚀刻停止结构126沿着第一导电线138的顶面和第一IMD层210的顶面设置。在一些实施例中，蚀刻停止结构126包括第一蚀刻停止层130、第一绝缘体层132和第二蚀刻停止层134。第一蚀刻停止层130直接接触第一导电线138的顶面和第一IMD层210的顶面。第一绝缘体层132在第一蚀刻停止层130之上，第二蚀刻停止层134在第一绝缘体层132之上。第一蚀刻停止层130具有第一厚度t1，第一绝缘体层132具有第二厚度t2，第二蚀刻停止层134具有第三厚度t3。在一些实施例中，第一厚度t1大于第三厚度t3，第二厚度t2小于第三厚度t3。
上介电结构128可以包括第二IMD层212、第二介电保护层214和第三IMD层216。第二IMD层212沿着蚀刻停止结构126的顶面设置。第二介电保护层214在第二IMD层212之上，并且第三IMD层216在第三介电保护层214之上。导电通孔140延伸穿过第二IMD层212和蚀刻停止结构126以接触多个第一导电线138。此外，第二导电线142延伸穿过第三IMD层216、第二介电保护层214和第二IMD层212的至少部分，以接触多个导电通孔140。
在多种实施例中，在图2A的IC制造期间，对上介电结构128的层和蚀刻停止结构126的层执行蚀刻工艺，以限定导电通孔140和第二导电线142的开口。由于蚀刻停止结构126中的层的材料、厚度和布局，减轻了对第一导电线138的损坏(例如，由于电荷载流子的注入和/或由于一种或多种工艺液体的损坏)。这减轻了互连结构122中的缺陷并减少了对电容器104的损坏，从而提高了IC的整体性能和稳定性。
例如，第二IMD层212可以是或包括氧化物(诸如二氧化硅)、低k介电材料、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃、ELK介电材料、另一种合适的介电材料或前述材料的任何组合。第二介电保护层214例如可以是或包括氮化硅、碳化硅、氮氧化硅、碳氧化硅等。此外，例如，第三IMD层216可以是或包括氧化物(诸如二氧化硅)、低k介电材料、ELK介电材料、另一种合适的介电材料或前述材料的任何组合。在一些实施例中，第三IMD层216的厚度大于第一和第二IMD层210、212的厚度。
在下介电结构124的顶面和第二介电保护层214的底面之间定义距离d1。在一些实施例中，下介电结构124的顶面与第一导电线138的顶面对齐或共面。在一些实施例中，距离d1可以例如在约4000至6500埃的范围内、约6500至9000埃的范围内、约4000至9000埃的范围内或一些其他合适的值。在多种实施例中，第二蚀刻停止层134的第三厚度t3与距离d1之间的比率(例如，t3:d1)在约1:20至1:33的范围内或一些其他合适的值。在进一步的实施例中，第一绝缘体层132的第二厚度t2与距离d1之间的比率(例如，t2:d1)在约1:25至1:35的范围内或一些其他合适的值。在又进一步的实施例中，第二厚度t2和第三厚度t3之和(例如，t2+t3)大于约300埃。
图2B示出了图2A的IC的一些替代实施例的截面图200b，其中半导体器件218设置在第二区域204内。在一些实施例中，第一区域202被配置为电容器区域，第二区域204被配置为逻辑区域。在多种实施例中，半导体器件218被配置为晶体管，并且可以包括源极/漏极区220、栅极介电层222和栅电极224。源极/漏极区220可以设置在半导体衬底102内的栅电极224的相对侧上。此外，沿着栅极介电层222的侧壁和栅极电极224的侧壁设置侧壁间隔件。
图3A示出了图2A的IC的一些其他实施例的截面图300a，其中在第二区域204内的第一导电线138a的正上方第二蚀刻停止层134具有U形。在进一步的实施例中，第一绝缘体层132在第二区域204内是不连续的，其中第二蚀刻停止层134具有U形。在这样的实施例中，第一绝缘体层132接触至少部分限定U形的第二蚀刻停止层134的侧壁。此外，第二IMD层212包括在第二区域204内的突起，该突起在蚀刻停止结构126的顶面下方延伸。在多种实施例中，第二蚀刻停止层134直接接触第一蚀刻停止层130的顶面。
图3B示出了图3A的IC的一些其他实施例的截面图300b，其中第一绝缘体层132和第二蚀刻停止层134从第二区域204横向偏移。在一些实施例中，第二IMD层212从第二蚀刻停止层134的顶面沿着第二蚀刻停止层134的侧壁和第一绝缘体层132的侧壁连续延伸到第一蚀刻停止层130的顶面。在多种实施例中，在第二区域204内的第一导电线138a正上方的区域中第一绝缘体层132和第二蚀刻停止层134是不连续的。在进一步的实施例中，第二IMD层212包括在第二区域204中的突起，该突起在蚀刻停止结构126的顶面下方延伸。
图4A示出了IC的一些替代实施例的截面图400a，IC包括沿着第一导电线设置的蚀刻停止结构，其中蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层、第二蚀刻停止层、第二绝缘体层和第三蚀刻停止层。
在一些实施例中，蚀刻停止结构126包括第一蚀刻停止层130、第一绝缘体层132、第二蚀刻停止层134、第二绝缘体层402和第三蚀刻停止层404。第一蚀刻停止层130沿着第一导电线138的顶面和第一IMD层210的顶面连续延伸。第一绝缘体层132在第一蚀刻停止层130之上，第二蚀刻停止层134在第一绝缘体层132之上。第二绝缘体层402在第二蚀刻停止层134之上，第三蚀刻停止层404在第三绝缘体层402之上。
第一蚀刻停止层130具有第一厚度t1，第一绝缘体层132具有第二厚度t2，第二蚀刻停止层134具有第三厚度t3，第二绝缘体层402具有第四厚度t4，第三蚀刻停止层404具有第五厚度t5。在一些实施例中，第一厚度t1大于第三厚度t3和第五厚度t5，并且第三厚度t3和第五厚度t5大于第二厚度t2和第四厚度t4。在一些实施例中，第一厚度t1可以在约50至350埃的范围内、约350至750埃的范围内、约50至750埃的范围内或一些其他合适的值。在多种实施例中，第二和第四厚度t2、t4可以在约50至175埃的范围内、约175至300埃的范围内、约50至300埃的范围内或一些其他合适的值。在又进一步的实施例中，第三和第五厚度t3、t5可以在约50至275埃的范围内、约275至500埃的范围内、约50至500埃的范围内或一些其他合适的值。
例如，第一、第二和第三蚀刻停止层130、134、404可以是或包括氮化硅、碳化硅、碳氮化硅、碳氧化硅、氮氧化硅、高k介电材料、一些其他介电材料或前述材料的任何组合。第一绝缘体层132和第二绝缘体层402例如可以是或包括低k介电材料、PSG、BPSG、氧化物(诸如二氧化硅)、另一种合适的介电材料或前述材料的任何组合。在多种实施例中，第一、第二和第三蚀刻停止层130、134、404包括第一介电材料(例如，氮化硅)，并且第一和第二绝缘体层132、402包括不同于第一介电材料的第二介电材料(例如，二氧化硅)。在又一实施例中，第一、第二和第三蚀刻停止层130、134、404包括彼此不同的材料。例如，第一蚀刻停止层130可以包括氮化硅，第二蚀刻停止层134可以包括碳化硅，第三蚀刻停止层404可以包括碳氮化硅。在多种实施例中，第一绝缘体层132和第二绝缘体层402可以包括彼此不同的材料。例如，第一绝缘体层132可以包括二氧化硅，第二绝缘体层402可以包括PSG。
在一些实施例中，由于蚀刻停止结构126还包括第二绝缘体层402和第三蚀刻停止层404，在图4A的IC制造期间(例如，在用于形成导电通孔140和/或第二导电线142的蚀刻工艺期间)对第一导电线138的损坏可以进一步减少。这进一步减轻了互连结构122中的缺陷并减少了对电容器104的损坏，从而提高了IC的整体性能和稳定性。
图4B示出了图4A的IC的一些替代实施例的截面图400b，其中在第二区域204内的第一导电线138a的正上方第三蚀刻停止层404具有U形。在进一步的实施例中，第一绝缘体层132、第二蚀刻停止层134和第二绝缘体层402在第三蚀刻停止层404具有U形的第二区域204内是不连续的。在这样的实施例中，第一绝缘体层132、第二蚀刻停止层134和第二绝缘体层402接触至少部分限定U形的第三蚀刻停止层404的侧壁。此外，第二IMD层212包括在第二区域204内的突起，该突起在蚀刻停止结构126的顶面下方延伸。在一些实施例中，第三蚀刻停止层404直接接触第一蚀刻停止层130的顶面。
图4C示出了图4A的IC的一些替代实施例的截面图400c，其中第一绝缘体层132、第二蚀刻停止层134、第二绝缘体层402和第三蚀刻停止层404从第二区域204横向偏移。在一些实施例中，第二IMD层212从第三蚀刻停止层404的顶面沿着第三蚀刻停止层404、第二绝缘体层402、第二蚀刻停止层134和第一绝缘体层132的侧壁连续延伸到第一蚀刻停止层130的顶面。在多种实施例中，第一绝缘体层132、第二蚀刻停止层134、第二绝缘体层402和第三蚀刻停止层404在第二区域204内的第一导电线138a正上方的区域中是不连续的。在进一步的实施例中，第二IMD层212包括在第二区域204中的突起，该突起在蚀刻停止结构126的顶面下方延伸。
图5-图14示出了用于形成IC的方法的一些实施例的截面图500-1400，该IC包括沿着第一导电线设置的蚀刻停止结构，其中蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层和第二蚀刻停止层。尽管图5-图14中所示的截面图500-1400是参考一种方法描述的，但应当理解，图5-图14所示的结构不限于该方法，而是可以独立于该方法。此外，尽管图5-图14被描述为一系列动作，但应当理解，这些动作不受限制，因为在其他实施例中可以改变动作的顺序，并且所公开的方法也适用于其他结构。在其他实施例中，可以全部或部分省略图示和/或描述的一些动作。
如图5的截面图500所示，电容器104形成在半导体衬底102的第一区域202内，半导体器件218形成在半导体衬底102的第二区域内。半导体衬底102例如可以是或包括体硅衬底、SOI衬底或一些其他合适的衬底。电容器104和半导体器件218可以分别通过一个或多个沉积工艺、一个或多个光刻工艺、一个或多个离子注入工艺、其他合适的制造工艺等形成。
此外，如图5所示，在半导体衬底102上形成多个导电接触件136和下介电结构124。下介电结构124包括ILD层206、第一介电保护层208和第一IMD层210。下ILD层206、第一介电保护层208和第一IMD层210可以例如通过化学气相沉积(CVD)、物理气相淀积(PVD)、原子层淀积(ALD)或其他合适的生长或淀积工艺来淀积。例如，ILD层206和第一IMD层210可以是或包括氧化物(诸如二氧化硅)、低k介电材料、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、极低k(ELK)介电材料，另一种合适的介电材料或前述材料的任何组合。第一介电保护层208例如可以是或包括氮化硅、碳化硅、氮氧化硅、碳氧化硅等。此外，导电接触136可以形成在ILD层206内。在一些实施例中，导电接触件136可以通过单镶嵌工艺或一些其他合适的制造工艺形成。导电接触件136例如可以是或包括铝、铜、钨、钌、氮化钛、氮化钽、另一种合适的导电材料或前述的任何组合。
如图6的截面图600所示，多个第一导电线138形成在下介电结构124内。在一些实施例中，用于形成第一导电线138的工艺可以包括：在第一IMD层210上形成掩模层(未示出)；在掩模层就位的情况下，对第一IMD层210和第一介电保护层208执行蚀刻工艺以形成多个开口；在多个开口中沉积(例如，通过CVD、PVD、溅射、电镀、化学镀等)导电材料(例如，铝、铜、钌、氮化钛、氮化钽等)；以及对导电材料执行平坦化工艺(例如，化学机械平坦化(CMP)工艺)。在一些实施例中，第一导电线138是第一导电线层(例如，最底层的导电线)的部分，其中第一导电线138相对于形成在半导体衬底102上的其他导电线(例如，图14的142)具有到半导体衬底102的前侧表面102f的最短距离。
如图7的截面图700所示，在多个第一导电线138和下介电结构124上形成蚀刻停止结构126。在一些实施例中，蚀刻停止结构126包括第一蚀刻停止层130、设置在第一蚀刻停止结构130上的第一绝缘体层132和设置在第一绝缘体层130上的第二蚀刻停止层134。在多种实施例中，用于形成蚀刻停止结构126的工艺包括：执行第一沉积工艺(例如，CVD工艺、PVD工艺、ALD工艺等)以在第一导电线138上沉积第一蚀刻停止层130；执行第二沉积工艺(例如，CVD工艺、PVD工艺、ALD工艺等)以在第一蚀刻停止层130上沉积第一绝缘体层132；以及执行第三沉积工艺(例如，CVD工艺、PVD工艺、ALD工艺等)以在第一绝缘体层132上沉积第二蚀刻停止层134。
在一些实施例中，第一蚀刻停止层130例如可以是或包括氮化硅、碳化硅、碳氮化硅、碳氧化硅、氮氧化硅、高k介电材料等，并且可以形成至第一厚度t1，第一厚度t1在约50至350埃的范围内、约350至750埃的范围内、约50至750埃的范围内或一些其它合适的值。例如，第一绝缘体层132可以是或包括低k介电材料、PSG、BPSG、诸如二氧化硅的氧化物等，并且可以形成至第二厚度t2，第二厚度t2在约50至175埃的范围内、约175至300埃的范围内、约50至300埃范围内或一些其他合适的值。第二蚀刻停止层134例如可以是或包括氮化硅、碳化硅、碳氮化硅、碳氧化硅、氮氧化硅、高k介电材料等，并且第三厚度t3在约50至275埃的范围内、约275至500埃的范围内、约50至500埃范围内或一些其他合适的值。
如图8的截面图800所示，在蚀刻停止结构126上方形成上介电结构128。在一些实施例中，上介电结构128包括第二IMD层212、第二介电保护层214和第三IMD层216。在多种实施例中，第二IMD层212、第二介电保护层214和第三IMD层216可以例如通过单独的沉积工艺(例如，CVD工艺、PVD工艺、ALD工艺或其他合适的生长或沉积工艺)来沉积。第二和第三IMD层212、216例如可以是或包括氧化物(诸如二氧化硅)、低k介电材料、PSG、BPSG、ELK介电材料等。第二介电保护层214例如可以是或包括氮化硅、碳化硅、氮氧化硅、碳氧化硅等。
在多种实施例中，形成上介电结构128，使得在下介电结构124的顶面和第二介电保护层214的底面之间限定距离d1。在一些实施例中，下介电结构124的顶面与第一导电线138的顶面对齐或共面。在一些实施例中，距离d1可以例如在约4000至6500埃的范围内、约6500至9000埃的范围内、约4000至9000的埃范围内或一些其他合适的值。在多种实施例中，第二蚀刻停止层134的第三厚度t3与距离d1之间的比率(例如，t3:d1)在约1:20至1:33的范围内或一些其他合适的值。在进一步的实施例中，第一绝缘体层132的第二厚度t2与距离d1之间的比率(例如，t2:d1)在约1:25至1:35的范围内或一些其他合适的值。在又一实施例中，第二厚度t2和第三厚度t3的和(例如，t2+t3)大于约300埃。
如图9的截面图900所示，在上介电结构128上方形成上介电层902和第一掩模层904。第一掩模层904包括限定开口906的多个侧壁。
如图10的截面图1000所示，对上介电结构128执行第一蚀刻工艺，以在上部介结构128中形成开口1002。在一些实施例中，第一蚀刻工艺可以是或包括使用由等离子体源形成的一种或多种蚀刻剂气体的感应耦接等离子体(ICP)工艺、电容耦接等离子体(CCP)工艺、离子束蚀刻(IBE)工艺等。一种或多种蚀刻剂气体例如可以是或包括氩气、甲烷(例如，CH4)、另一种合适的蚀刻剂或前述的任何组合。在多种实施例中，第一蚀刻工艺可以在处理室中执行，其中一种或多种蚀刻剂气体和氧气和/或一氧化碳在包括半导体衬底102的处理室中流动。第一蚀刻工艺可以包括执行初始蚀刻，然后进行最终蚀刻。在一些实施例中，初始蚀刻是高功率的，并且包括通过等离子体源以约2000至3500瓦或另一合适值的功率形成一种或多种蚀刻剂气体。在进一步的实施例中，最终蚀刻是低功率的，并且包括通过等离子体源以约500瓦、约450至550瓦范围内或其他合适的值的功率形成一种或多种蚀刻剂气体。初始蚀刻可以蚀刻穿过第三IMD层216、第二介电保护层214和第二IMD层212的至少部分。在多种实施例中，最终蚀刻可蚀刻穿过第二IMD层212的至少下部，并暴露蚀刻停止结构126的顶面。在进一步的实施例中，在第一蚀刻工艺之后，执行去除工艺以去除第一掩模层(图9的904)。此外，可以在第一蚀刻工艺之后对图10的结构执行清洁工艺(例如，湿蚀刻)。
在多种实施例中，由于蚀刻停止结构126中的层的材料、厚度和布局，减少了对蚀刻停止结构126的损伤(例如，针孔的形成)，并且在第一蚀刻工艺期间减少了第一导电线138中电荷载流子(例如，电子)的注入。由于在第一蚀刻工艺期间减轻了对蚀刻停止结构126的损坏，因此在清洁工艺期间使用的一种或多种工艺液体(例如，蚀刻剂)可能不会到达第一导电线138。结果，减少了第一导电线138的导电材料(例如，铜)的电化学腐蚀和/或扩散，从而减轻了导电接触件136、第一导电线138和其他金属化层(例如，图14的导电通孔140和第二导电线142)中的缺陷(例如，VIMIC)。因此，在第一导电线138上形成蚀刻停止结构126提高了电容器104和上覆金属化层(例如，导电接触件136、第一导电线138等)之间的电连接的可靠性和/或性能，从而提高了IC的整体性能。
如图11的截面图1100所示，多个插塞1102形成在多个开口1002内。多个插塞1102的顶面设置在上介电结构128的顶面之下。
如图12的截面图1200所示，在上介电层902上方形成第二掩模层1202。第二掩模层1202包括从多个开口1002横向偏移的侧壁。
如图13的截面图1300所示，对上介电结构128和蚀刻停止结构126执行第二蚀刻工艺，以扩展开口1002。在多种实施例中，开口1002各自包括直接位于一个或多个通孔开口上方的线开口。在一些实施例中，第二蚀刻工艺包括：以第一功率水平执行主蚀刻；以第二功率水平执行中间蚀刻；以及以第三功率水平执行低功率蚀刻。此外，在第二蚀刻工艺之后，可以对图13的结构执行清洁工艺(例如，湿蚀刻)。
在多种实施例中，在主蚀刻之后立即进行中间蚀刻，并且在中间蚀刻之后立即执行低功率蚀刻。在进一步的实施例中，主蚀刻、中间蚀刻和低功率蚀刻可以例如是或包括使用由等离子体源形成的一种或多种蚀刻剂气体的ICP蚀刻、CCP蚀刻、IBE蚀刻等。在一些实施例中，主蚀刻包括通过等离子体源以约2500至3500瓦或另一合适值的范围内的第一功率水平形成一种或多种蚀刻剂气体。在进一步的实施例中，中间蚀刻包括通过等离子体源以约1100至1300瓦或另一合适值的范围内的第二功率水平形成一种或多种蚀刻剂气体。在又一实施例中，低功率蚀刻包括通过等离子体源以约300至400瓦或另一合适值的范围内的第三功率水平形成一种或多种蚀刻剂气体。因此，在一些实施例中，第一功率水平大于第二功率水平，并且第二功率水平大于第三功率水平。一种或多种蚀刻剂气体例如可以是或包括氩气、甲烷(例如，CH4)、另一种合适的蚀刻剂或前述的任何组合。在多种实施例中，可以在处理室中执行第二蚀刻工艺，其中一种或多种蚀刻剂气体和氧气和/或一氧化碳在包括半导体衬底102的处理室中流动。
在一些实施例中，主蚀刻从插塞(图12的1102)、第三IMD层216和/或第二介电保护层214中去除材料，并停止在第二介电保护层214上。在进一步的实施例中，中间蚀刻从第二介电保护层214、第二IMD层212和插塞(图12的1102)去除材料，并停止在蚀刻停止结构126上。在多种实施例中，中间蚀刻限定第二IMD层212的上表面212us，并从开口1002去除插塞(图12的1102)。在又进一步的实施例中，低功率蚀刻从蚀刻停止结构126去除材料并暴露第一导电线138的顶面。由于第二功率水平小于第一功率水平并且第三功率水平小于第二功率水平，减少了对第一导电线138的损坏。
如图14的截面图1400所示，多个导电通孔140和多个第二导电线142形成在多个开口(图13的1002)内。在多种实施例中，同时形成多个导电通孔140和多个第二导电线142。在一些实施例中，用于形成多个导电通孔140和多个第二导电线142的工艺包括：在开口(图13的1002)内沉积(例如，通过CVD、PVD、溅射、电镀、化学镀等)导电材料，并对导电材料执行平坦化工艺(例如，CMP工艺)。在多种实施例中，平坦化工艺可以去除上介电层(图13的902)。在进一步的实施例中，可以在形成多个第二导电线142之后执行去除工艺，以去除上介电层(图13的902)。多个导电通孔140和多个第二导电线142例如可以是或包括铝、铜、钨、钌、氮化钛、氮化钽、另一种合适的导电材料或前述的任何组合。
图15-图21示出了用于形成IC的方法的一些实施例的截面图1500-2100，IC包括沿着第一导电线设置的蚀刻停止结构，其中所述蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层、第二蚀刻停止层，第二绝缘体层和第三蚀刻停止层。尽管图15-图21所示的截面图1500-2100是参考一种方法描述的，但应理解，图15-图21中所示的结构不限于该方法，而是可以独立于该方法。此外，尽管图15-图21被描述为一系列动作，但应当理解，这些动作不受限制，因为在其他实施例中可以改变动作的顺序，并且所公开的方法也适用于其他结构。在其他实施例中，可以全部或部分省略图示和/或描述的一些动作。
如图15的截面图1500所示，电容器104形成在半导体衬底102的第一区域202内，半导体器件218形成在半导体衬底102的第二区域内。此外，在半导体衬底102上形成下介电结构124、多个导电接触件136和多个第一导电线138。例如，图15的结构可以如图5和图6所示和/或所描述的来形成。
如图16的截面图1600所示，蚀刻停止结构126形成在多个第一导电线138和下介电结构124上。在一些实施例中，蚀刻停止结构126包括第一蚀刻停止层130、第一绝缘体层132、第二蚀刻停止层134、第二绝缘体层402和第三蚀刻停止层404。在多种实施例中，用于形成蚀刻停止结构126的工艺包括：执行第一沉积工艺(例如，CVD工艺、PVD工艺、ALD工艺等)以在第一导电线138上沉积第一蚀刻停止层130；执行第二沉积工艺(例如，CVD工艺、PVD工艺、ALD工艺等)以在第一蚀刻停止层130上沉积第一绝缘体层132；执行第三沉积工艺(例如，CVD工艺、PVD工艺、ALD工艺等)以在第一绝缘体层132上沉积第二蚀刻停止层134；执行第四沉积工艺(例如，CVD工艺、PVD工艺、ALD工艺等)以在第二蚀刻停止层134上沉积第二绝缘体层402；以及执行第五沉积工艺(例如，CVD工艺、PVD工艺、ALD工艺等)以在第二绝缘体层402上沉积第三蚀刻停止层404。
例如，第一、第二和第三蚀刻停止层130、134、404可以是或包括氮化硅、碳化硅、碳氮化硅、碳氧化硅、氮氧化硅、高k介电材料、一些其他介电材料或前述材料的任何组合。第一绝缘体层132和第二绝缘体层402例如可以是或包括低k介电材料、PSG、BPSG、氧化物(诸如二氧化硅)、另一种合适的介电材料或前述材料的任何组合。第一蚀刻停止层130形成至第一厚度t1，第一绝缘体层132形成至第二厚度t2，第二蚀刻停止层134形成至第三厚度t3，第二绝缘体层402形成至第四厚度t4，第三蚀刻停止层404形成至第五厚度t5。在一些实施例中，第一厚度t1可以在约50至350埃的范围内、约350至750埃的范围内、约50至750埃的范围内或一些其他合适的值。在多种实施例中，第二和第四厚度t2、t4可以在约50至175埃的范围内、约175至300埃的范围内、约50至300埃的范围内或一些其他合适的值。在又进一步的实施例中，第三和第五厚度t3、t5可以在约50至275埃的范围内、约275至500埃的范围内、约50至500埃的范围内或一些其他合适的值。
如图17的截面图1700所示，在蚀刻停止结构126上方形成上介电结构128。在一些实施例中，上介电结构128包括第二IMD层212、第二介电保护层214和第三IMD层216。在多种实施例中，第二IMD层212、第二介电保护层214和第三IMD层216可以例如通过单独的沉积工艺(例如，CVD工艺、PVD工艺、ALD工艺或其他合适的生长或沉积工艺)来沉积。
如图18的截面图1800所示，上介电层1802和第一掩模层1804形成在上介电结构128上方。此外，对上介电结构执行第一蚀刻工艺以在上介结构128中形成开口1806。在一些实施例中，图18的第一蚀刻工艺可以例如如图10的第一蚀刻工艺所示和/或描述的那样执行。在这样的实施例中，第一蚀刻工艺包括执行初始蚀刻(例如，高功率蚀刻，其中一种或多种蚀刻剂气体由等离子体源以约2000至3500瓦范围内的功率形成)，随后执行最终蚀刻(例如，低功率蚀刻，一种或多种蚀刻剂气体由等离子体源以约500瓦或约450至550瓦范围内的功率形成)。此外，在第一次蚀刻工艺之后，可以对图18的结构执行清洁工艺(例如，湿蚀刻)。
如图19的截面图1900所示，多个插塞1902形成在多个开口1806内，第二掩模层1904形成在上介电层1802上方。
如图20的截面图2000所示，对上介电结构128和蚀刻停止结构126执行第二蚀刻工艺，以扩展开口1806。在多种实施例中，开口1806中的每个都包括直接在一个或多个通孔开口上方的线开口。在一些实施例中，图20的第二蚀刻工艺可以例如如图13的第二蚀刻工艺所示和/或描述的那样执行。在这样的实施例中，第二蚀刻工艺包括：执行主蚀刻，其中一种或多种蚀刻剂气体由等离子体源以约2500至3500瓦范围内的第一功率水平形成；执行中间蚀刻，其中一种或多种蚀刻剂气体由等离子体源以约1100至1300瓦范围内的第二功率水平形成；以及执行低功率蚀刻，其中一种或多种蚀刻剂气体由等离子体源以约300至400瓦范围内的第三功率水平形成。此外，在第二蚀刻工艺之后，可以对图20的结构执行清洁工艺(例如，湿蚀刻)。
如图21的截面图2100所示，多个导电通孔140和多个第二导电线142形成在多个开口内(图20的1806)。在多种实施例中，同时形成多个导电通孔140和多个第二导电线142。在一些实施例中，用于形成多个导电通孔140和多个第二导电线142的工艺包括：在开口(图20的1806)内沉积(例如，通过CVD、PVD、溅射、电镀、化学镀等)导电材料，并对导电材料执行平坦化工艺(例如，CMP工艺)。在多种实施例中，平坦化工艺可以去除上介电层(图20的1802)。在进一步的实施例中，可以在形成多个第二导电线142之后执行去除工艺，以去除上介电层(图20的1802)。
图22-图24示出了可以代替图8中的动作执行的动作的一些实施例的截面图2200-2400，使得图5-图14的方法可以替代地从图5-图7进行到图22-图24，然后从图24进行到图9-图14(即，跳过图8)。尽管图22-图24中所示的截面图2200-2400是参考一种方法描述的，但应当理解，图22-图24所示的结构不限于该方法，而是可以独立于该方法。此外，尽管图22-图24被描述为一系列动作，但应当理解，这些动作并不是限制性的，在其他实施例中可以改变动作的顺序，并且所公开的方法也适用于其他结构。在其他实施例中，可以全部或部分省略图示和/或描述的一些动作。
如图22的截面图2200所示，在蚀刻停止结构126上形成掩模层2202。掩蔽层2202包括在第二区域204内的第一导电线138a上方限定开口2204的侧壁。开口2204暴露第二区域204中的蚀刻停止结构126的顶面。
如图23的截面图2300所示，对蚀刻停止结构126执行蚀刻工艺，以从设置在第二区域204内的第一导电线138a上方去除第一绝缘体层132和第二蚀刻停止层134的至少部分。在多种实施例中，蚀刻工艺包括执行等离子体蚀刻工艺、干蚀刻工艺，随后进行湿蚀刻工艺或一些其他合适的蚀刻工艺。在蚀刻工艺之后，第一蚀刻停止层130的顶面暴露在第二区域204内。在一些实施例中，在蚀刻工艺之后，第一绝缘体层132和第二蚀刻停止层134在第二区域204内是不连续的。
如图24的截面图2400所示，在蚀刻停止结构126上方形成上介电结构128。在一些实施例中，上介电结构128包括第二IMD层212、第二介电保护层214和第三IMD层216。在多种实施例中，第二IMD层212、第二介电保护层214和第三IMD层216可以例如通过单独的沉积工艺(例如，CVD工艺、PVD工艺、ALD工艺或其他合适的生长或沉积工艺)来沉积。在多种实施例中，第二IMD层212被形成为使得第二IMD层212包括在第二区域204内的突起，该突起在蚀刻停止结构126的顶面下方延伸并且接触第一绝缘体层132的侧壁和第二蚀刻停止层134的侧壁。
图25-图29示出了可以代替图7和图8中的动作执行的动作的一些实施例的截面图2500-2900，使得图5-图14的方法可以替代地从图5和图6进行到图25-图29，然后从图29进行到图9-图14(即，跳过图7和图8)。尽管图25-图29中所示的截面图2500-2900是参考一种方法描述的，但应当理解，图25-图29所示的结构不限于该方法，而是可以独立于该方法。此外，尽管图25-图29被描述为一系列动作，但应当理解，这些动作并不是限制性的，在其他实施例中可以改变动作的顺序，并且所公开的方法也适用于其他结构。在其他实施例中，可以全部或部分省略图示和/或描述的一些动作。
如图25的截面图2500所示，第一蚀刻停止层130形成在第一导电线138上方，第一绝缘体层132形成在第一蚀刻停止层130上。在一些实施例中，第一蚀刻停止层130和第一绝缘体层132可以例如通过单独的沉积工艺(例如，CVD工艺、PVD工艺、ALD工艺或其他合适的生长或沉积工艺)来沉积。在多种实施例中，第一蚀刻停止层130形成至第一厚度t1，并且第一绝缘体层132形成至小于第一厚度t1的第二厚度t2。
如图26的截面图2600所示，在第一绝缘体层132上方形成掩蔽层2602。掩蔽层2602包括在第二区域204内的第一导电线138a上限定开口2604的侧壁。开口2604暴露第二区域204中的第一绝缘体层132的顶面。
如图27的截面图2700所示，对第一绝缘体层132执行蚀刻工艺，以从设置在第二区域204内的第一导电线138a上方去除第一绝缘体层132的至少部分。在一些实施例中，蚀刻工艺包括执行干蚀刻工艺、湿蚀刻工艺或前述的组合。在蚀刻工艺之后，第一蚀刻停止层130的顶面暴露在第二区域204内。在多种实施例中，在蚀刻工艺之后，第一绝缘体层132在第二区域204内是不连续的。
如图28的截面图2800所示，在第一绝缘体层132上方形成第二蚀刻停止层134，从而限定蚀刻停止结构126。在一些实施例中，蚀刻停止结构126包括第一蚀刻停止层130、第一绝缘体层132和第二蚀刻停止层134。在多种实施例中，第二蚀刻停止层134可以通过沉积工艺形成，例如CVD工艺、PVD工艺、ALD工艺或其他合适的生长或沉积工艺。在进一步的实施例中，第二蚀刻停止层134包括在第一导电线138a正上方的第二区域204内的U形。在一些实施例中，第二蚀刻停止层134直接接触第一蚀刻停止层130的顶面，并形成至大于第二厚度t2的第三厚度t3。
如图29的截面图2900所示，在蚀刻停止结构126上方形成上介电结构128。在一些实施例中，上介电结构128包括第二IMD层212、第二介电保护层214和第三IMD层216。在多种实施例中，第二IMD层212、第二介电保护层214和第三IMD层216可以例如通过单独的沉积工艺(例如，CVD工艺、PVD工艺、ALD工艺或其他合适的生长或沉积工艺)来沉积。在多种实施例中，第二IMD层212形成为使得第二IMD层212包括在第二区域204内的突起，该突起在蚀刻停止结构126的顶面下方延伸并接触第二蚀刻停止层134的内侧壁。
图30示出了形成集成电路(IC)的方法3000，该集成电路包括沿着第一导电线设置的蚀刻停止结构，其中蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层和第二蚀刻停止层。尽管方法3000被示出和/或描述为一系列动作或事件，但是应当理解，该方法不限于所示的顺序或动作。因此，在一些实施例中，可以按照与所示不同的顺序执行动作，和/或可以同时执行动作。此外，在一些实施例中，所示的动作或事件可以被细分为多个动作或事件，这些动作或事件可在单独的时间执行或与其他动作或子动作同时执行。在一些实施例中，可以省略一些示出的动作或事件，并且可以包括其他未示出的动作或事件。
在动作3002处，在半导体衬底上形成电容器。图5示出了对应于动作3002的各个实施例的截面图500。
在动作3004处，在电容器上方形成下介电结构。图5示出了对应于动作3004的各个实施例的截面图500。
在动作3006处，在下介电结构内形成多个导电接触件和多个第一导电线。导电接触件设置在电容器和第一导电线之间。图5和图6示出了与动作3006的各个实施例相对应的截面图500和600。
在动作3008处，在多个第一导电线上形成蚀刻停止结构。蚀刻停止结构包括第一蚀刻停止层、在第一蚀刻停止层上的第一绝缘体层和在第一绝缘体层上的第二蚀刻停止层。图7示出了对应于动作3008的各个实施例的截面图700。图16示出了对应于动作3008的一些实施例的截面图1600。图22和图23示出了对应于动作3008的一些其他实施例的截面图2200和2300。图25-图28示出了对应于动作3008的其他实施例的截面图2500-2800。
在动作3010处，在蚀刻停止结构上方形成上介电结构。图8示出了对应于动作3010的各个实施例的截面图800。图17示出了对应于动作3010的一些实施例的截面图1700。图24示出了对应于动作3010的一些其他实施例的截面图2400。图29示出了对应于动作3010的其他实施例的截面图2900。
在动作3012处，在上介电结构上执行第一蚀刻工艺，以在上介电结构中形成多个开口，并暴露蚀刻停止结构的上表面。图9和图10示出了对应于动作3012的一些实施例的截面图900和1000。图18示出了对应于动作3012的一些其他实施例的截面图1800。
在动作3014处，在多个开口内形成多个插塞。图11示出了对应于动作3014的一些实施例的截面图1100。图19示出了对应于动作3014的一些其他实施例的截面图1900。
在动作3016处，对上介电结构和蚀刻停止结构执行第二蚀刻工艺，以扩展多个开口并暴露多个第一导电线的上表面。图12和图13示出了对应于动作3016的一些实施例的截面图1200和1300。图20示出了对应于动作3016的一些其他实施例的截面图2000。
在动作3018处，在多个开口内形成多个导电通孔和多个第二导电线。第二导电线在导电通孔之上。图14示出了对应于动作3018的一些实施例的截面图1400。图21示出了对应于动作3018的一些其他实施例的截面图2100。
因此，在一些实施例中，本公开涉及一种IC，该IC包括耦接到下方电容器的多个第一导电线和设置在多个第一导电线的顶面上的蚀刻停止结构。蚀刻停止结构包括在第一导电线上方的第一蚀刻停止层、在第一蚀刻停止层上方的第一绝缘体层和在绝缘体层上方的第二蚀刻停止层。
在一些实施例中，本申请提供了一种集成电路(IC)，包括：多个导电接触件，位于半导体衬底之上；多个第一导电线，设置在多个导电接触件上；多个导电通孔，位于第一导电线之上；以及蚀刻停止结构，设置在第一导电线上，其中多个导电通孔延伸穿过蚀刻停止结构，并且其中蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层和第二蚀刻停止层，其中第一绝缘体层设置在第一蚀刻停止层和第二蚀刻停止层之间。在实施例中，第一蚀刻停止层具有第一厚度，并且第一绝缘体层具有小于第一厚度的第二厚度。在实施例中，第二蚀刻停止层具有大于第二厚度且小于第一厚度的第三厚度。在实施例中，第一厚度在约50埃至750埃的范围内，第二厚度在约50埃至300埃的范围内，并且第三厚度在约50埃至500埃的范围内。在实施例中，多个第一导电线是位于半导体衬底之上的最底层导电线的部分，其中第一蚀刻停止层直接接触第一导电线的顶面。在实施例中，IC还包括第一金属间介电(IMD)层，该第一IMD层位于多个导电接触件之上并且设置在第一导电线的侧壁周围，其中第一蚀刻停止层从第一IMD层的顶面连续延伸到第一导电线的顶面。在实施例中，IC还包括第二IMD层，第二IMD层位于蚀刻停止结构之上并且设置在导电通孔的侧壁周围，其中蚀刻停止结构夹在第一IMD层和第二IMD层之间，并且其中第二IMD层的厚度大于蚀刻停止结构的厚度。在实施例中，IC还包括设置在多个导电通孔上的多个第二导电线，其中第二导电线接触第二IMD层的上表面。在实施例中，IC还包括设置在半导体衬底和多个导电接触件之间的电容器，其中电容器包括多个导电层，其中导电通孔通过导电接触件和第一导电线电耦接到多个导电层。
在一些实施例中，本申请提供了一种集成芯片，包括：电容器，设置在半导体衬底上方；下介电结构，位于半导体衬底之上；多个第一导电线，设置在下介电结构内，其中第一导电线电耦接到电容器；以及蚀刻停止结构，直接接触第一导电线，其中蚀刻停止结构从第一导电导电线的顶面连续延伸到下介电结构的顶面，其中蚀刻停止结构包括第一蚀刻停止层、位于第一蚀刻停止层上方的第一绝缘体层和位于第一绝缘体层上方的第二蚀刻停止层，其中第一绝缘体层直接接触第一蚀刻停止层和第二蚀刻停止层。在实施例中，下介电结构包括位于第一导电线下方的层间介电层(ILD)、位于ILD层上方的第一介电保护层和位于第一介电保护层上方的第一金属间介电(IMD)层，其中第一介电保护层接触第一导电线的侧壁，并且其中蚀刻停止结构的厚度大于第一介电保护层的厚度。在实施例中，第一介电保护层、第一蚀刻停止层和第二蚀刻停止层分别包括第一介电材料，其中第一绝缘体层包括不同于第一介电材料的第二介电材料。在实施例中，第一IMD层包括第二介电材料。在实施例中，蚀刻停止结构还包括位于第二蚀刻停止层上方的第二绝缘体层和位于第二绝缘体层上方的第三蚀刻停止层。在实施例中，第一蚀刻停止层的厚度大于第二蚀刻停止层的厚度和第三蚀刻停止层的厚度，并且其中，第一蚀刻停止层的宽度大于第一绝缘体层的厚度和第二绝缘体层的厚度。
在一些实施例中，本申请提供了一种形成半导体器件的方法，该方法包括：在半导体衬底上方形成下介电结构；在下介电结构内形成多个第一导电线；在多个第一导电线上方形成蚀刻停止结构，其中蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层和第二蚀刻停止层；在蚀刻停止结构上方形成上介电结构；对上介电结构执行第一蚀刻工艺以在上介电结构中形成多个开口，其中第一蚀刻停止工艺暴露蚀刻停止结构的上表面；以及对上介电结构和蚀刻停止结构执行第二蚀刻工艺以扩展多个开口，其中第二蚀刻工艺蚀刻穿过蚀刻停止结构并且暴露第一导电线的上表面，其中第二蚀刻工艺包括执行彼此具有不同的功率水平的两个或更多个蚀刻工艺。在实施例中，第一蚀刻工艺包括执行初始高功率蚀刻，随后执行最终低功率蚀刻，其中初始高功率蚀刻包括以第一功率形成一种或多种蚀刻剂气体，并且最终低功率蚀刻包括以小于第一功率的第二功率形成一种或多种蚀刻剂气体。在实施例中，两个或更多个蚀刻工艺包括以第一功率水平执行第一等离子体蚀刻、以第二功率水平执行第二等离子体蚀刻以及以第三功率水平执行三等离子体蚀刻，其中第一功率水平大于第二功率水平，并且第二功率水平大于三功率水平。在实施例中，在第一等离子体蚀刻之后立即执行第二等离子体蚀刻，并且在第二等离子体蚀刻之后立即执行第三等离子体蚀刻。在实施例中，方法还包括：在半导体衬底上形成电容器，其中多个第一导电线直接电耦接到电容器。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种集成电路，包括：
多个导电接触件，位于半导体衬底之上；
多个第一导电线，设置在所述多个导电接触件上；
多个导电通孔，位于所述第一导电线之上；以及
蚀刻停止结构，设置在所述第一导电线上，其中所述多个导电通孔延伸穿过所述蚀刻停止结构，并且其中所述蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层和第二蚀刻停止层，其中所述第一绝缘体层设置在所述第一蚀刻停止层和所述第二蚀刻停止层之间。
2.根据权利要求1所述的集成电路，其中，所述第一蚀刻停止层具有第一厚度，并且所述第一绝缘体层具有小于所述第一厚度的第二厚度。
3.根据权利要求2所述的集成电路，其中，所述第二蚀刻停止层具有大于所述第二厚度且小于所述第一厚度的第三厚度。
4.根据权利要求3所述的集成电路，其中，所述第一厚度在50埃至750埃的范围内，所述第二厚度在50埃至300埃的范围内，并且所述第三厚度在50埃至500埃的范围内。
5.根据权利要求1所述的集成电路，其中，所述多个第一导电线是位于所述半导体衬底之上的最底层导电线的部分，其中所述第一蚀刻停止层直接接触所述第一导电线的顶面。
6.根据权利要求1所述的集成电路，还包括：
第一金属间介电层，位于所述多个导电接触件之上并且设置在所述第一导电线的侧壁周围，其中所述第一蚀刻停止层从所述第一金属间介电层的顶面连续延伸到所述第一导电线的顶面。
7.根据权利要求6所述的集成电路，还包括：
第二金属间介电层，位于所述蚀刻停止结构之上并且设置在所述导电通孔的侧壁周围，其中所述蚀刻停止结构夹在所述第一金属间介电层和所述第二金属间介电层之间，并且其中所述第二金属间介电层的厚度大于所述蚀刻停止结构的厚度。
8.根据权利要求7所述的集成电路，还包括：
多个第二导电线，设置在所述多个导电通孔上，其中所述第二导电线接触所述第二金属间介电层的上表面。
9.一种集成芯片，包括：
电容器，设置在半导体衬底上方；
下介电结构，位于所述半导体衬底之上；
多个第一导电线，设置在所述下介电结构内，其中所述第一导电线电耦接到所述电容器；以及
蚀刻停止结构，直接接触所述第一导电线，其中所述蚀刻停止结构从所述第一导电导电线的顶面连续延伸到所述下介电结构的顶面，其中所述蚀刻停止结构包括第一蚀刻停止层、位于所述第一蚀刻停止层上方的第一绝缘体层和位于所述第一绝缘体层上方的第二蚀刻停止层，其中所述第一绝缘体层直接接触所述第一蚀刻停止层和所述第二蚀刻停止层。
10.一种形成半导体器件的方法，包括：
在半导体衬底上方形成下介电结构；
在所述下介电结构内形成多个第一导电线；
在所述多个第一导电线上方形成蚀刻停止结构，其中所述蚀刻停止结构包括第一蚀刻停止层、第一绝缘体层和第二蚀刻停止层；
在所述蚀刻停止结构上方形成上介电结构；
对所述上介电结构执行第一蚀刻工艺以在所述上介电结构中形成多个开口，其中所述第一蚀刻停止工艺暴露所述蚀刻停止结构的上表面；以及
对所述上介电结构和所述蚀刻停止结构执行第二蚀刻工艺以扩展所述多个开口，其中所述第二蚀刻工艺蚀刻穿过所述蚀刻停止结构并且暴露所述第一导电线的上表面，其中所述第二蚀刻工艺包括执行彼此具有不同的功率水平的两个或更多个蚀刻工艺。
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