KR20110077411A - 반도체 소자의 캐패시터 및 그 제조방법 - Google Patents
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Abstract
실시예에 따른 반도체 소자의 캐패시터는 반도체 기판의 층간절연층 상에 배치된 캐패시터 하부전극; 상기 캐패시터 하부전극 상에 배치된 유전체막; 상기 유전체막이 선택적으로 노출되도록 상기 유전체막 상에 배치된 캐패시터 상부전극; 및 상기 상부전극과 유전체막을 덮도록 배치된 질화막을 포함한다.
실시예에 따른 반도체 소자의 캐패시터 제조 방법은 반도체 기판의 층간절연층 상에 캐패시터 하부전극층을 형성하는 단계; 상기 캐패시터 하부전극 상에 유전체막을 형성하는 단계; 상기 유전체막이 선택적으로 노출되도록 상기 유전체막 상에 캐패시터 상부전극을 형성하는 단계; 상기 상부전극과 유전체막을 덮도록 질화막 및 층간절연층을 형성하는 단계; 상기 층간절연층에 제1식각공정을 진행하여, 상기 질화막이 노출되도록 제1비아홀을 형성하는 단계; 상기 제1비아홀에 제2식각공정을 진행하여 상기 하부전극층이 노출되도록 제2비아홀을 형성하는 단계; 및 상기 제2비아홀에 금속물질을 매립하여 컨택을 형성하는 단계를 포함한다.
MIM 캐패시터
Description
실시예는 반도체 소자의 캐패시터 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화 기술에 의해 아날로그 캐패시터(Capacitor)가 로직회로와 함께 집적화된 반도체 소자가 연구 개발 제품으로 사용되고 있다. 아날로그 캐패시터는 PIP(Polysilicon Insulator Polysilicon) 또는 MIM(Metal-Insulator-Metal) 형태가 주로 사용된다.
고용량의 캐패시터가 PIP(Polysilicon-Insulator-Polysilicon) 구조일 경우에는 상부전극 및 하부전극을 폴리실리콘으로 사용하기 때문에 상부전극 및 하부전극과 절연체 박막계면에서 산화반응이 일어나 자연 산화막이 형성되어 전체 캐패시턴스의 크기가 줄어들게 되는 단점이 있다. 또한, 폴리실리콘에 형성되는 공핍층으로 인해 정전용량이 낮아지게 되므로 고속 동작 및 고주파 동작에 적합하지 않다.
이를 해결하기 위하여 캐패시터의 구조가 MIM(Metal-Insulator-Metal)으로 변경되었다. 상기 MIM형 캐패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 캐패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체 소자에서 주로 이용되고 있다. 하지만 MIM 캐패시터는 유효면적 대비 캐패시터의 값이 작은 문제점이 있다.
캐패시터 값을 높이기 위해서는 캐패시터 면적을 크게하는 방법과 절연막으로서 고유전율을 갖는 막을 사용하는 방법이 있다.
한편, 고유전율 MIM 캐패시터(High-K dielectric Metal Insulator Metal Capacitor)는 높은 캐패시턴스 덴시티(capacitance density, 1fF/㎛2 이상) 특성 때문에 RF/아날로그 회로(analog circuit applications)에서 큰 관심을 받아왔다.
또한, 현재 유전물질로 사용되는 산화막(SiO2)나 질화막(SiN)을 대체하기 위해 HfO2 또는 적층(stacking) 구조의 HfO2/A12O3를 유전물질로 사용하고 있다.
그러나 높은 유전율을 가지고 있는 고유전율(High-K) MIM 캐패시터는 하부 전극과 연결되는 컨택 형성을 위한 비아홀 형성시 식각공정에서 고유전율 물질에 의해 식각속도가 빨라지고, 비아홀의 측벽에 Hf와 같은 이온들이 붙어 하부 전극의 컨택 저항(Rc) 값을 떨어뜨리는 문제가 발생한다.
실시예는 MIM 캐패시터의 하부전극과 연결되는 컨택을 안정적으로 형성할 수 있는 반도체 소자의 캐패시터 및 그 제조방법을 제공한다.
실시예에 따른 반도체 소자의 캐패시터는 반도체 기판의 층간절연층 상에 배치된 캐패시터 하부전극; 상기 캐패시터 하부전극 상에 배치된 유전체막; 상기 유전체막이 선택적으로 노출되도록 상기 유전체막 상에 배치된 캐패시터 상부전극; 및 상기 상부전극과 유전체막을 덮도록 배치된 질화막을 포함한다.
실시예에 따른 반도체 소자의 캐패시터 제조 방법은 반도체 기판의 층간절연층 상에 캐패시터 하부전극층을 형성하는 단계; 상기 캐패시터 하부전극 상에 유전체막을 형성하는 단계; 상기 유전체막이 선택적으로 노출되도록 상기 유전체막 상에 캐패시터 상부전극을 형성하는 단계; 상기 상부전극과 유전체막을 덮도록 질화막 및 층간절연층을 형성하는 단계; 상기 층간절연층에 제1식각공정을 진행하여, 상기 질화막이 노출되도록 제1비아홀을 형성하는 단계; 상기 제1비아홀에 제2식각공정을 진행하여 상기 하부전극층이 노출되도록 제2비아홀을 형성하는 단계; 및 상기 제2비아홀에 금속물질을 매립하여 컨택을 형성하는 단계를 포함한다.
이상에서 설명한 바와 같이, 실시예에 따른 반도체 소자의 캐패시터 및 그 제조 방법은 상부전극 상에 질화막을 형성한 후, 질화막을 식각정지층으로 제1식각 공정을 진행할 수 있다.
또한, 제1식각공정 후, CH2F2, Ar, O2 및 CF4 가스를 이용하여 유전체막에 제2식각공정을 진행함으로써, O2가스의 발생을 최소화하여 하부전극의 금속층이 손상되는 것을 방지할 수 있다.
또한, 제2식각공정으로 Hf 이온의 발생을 최소화하여, 비아홀의 측벽에 이온들이 붙게 되는 것을 방지하여, 컨택 저항이 저하되는 것을 방지하여 소자의 전기적 특성을 향상시킬 수 있다.
실시예에 따른 반도체 소자의 캐패시터 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 7은 실시예에 따른 반도체 소자의 캐패시터를 도시한 측단면도이다.
도 7에 도시된 바와 같이, 실시예에 따른 반도체 소자의 캐패시터는 반도체 기판(100), 제1층간절연막(110), MIM 캐패시터(400), 질화막(500), 제2층간절연막(550), 제1비아 컨택(610) 및 제2비아 컨택(620)을 포함한다.
상기 MIM 캐패시터(400)는 하부전극(200), 유전체막(300) 및 상부전극층(350)으로 이루어진다.
상기 하부전극(200)은 금속배선과 동일한 구조로 형성될 수 있으며, 제1배리어층(210), 제2배리어층(220), 금속층(230), 제3배리어층(240) 및 제4배리어층(250)을 포함한다.
상기 제1배리어층(210) 및 제3배리어층(240)은 Ti로 형성될 수 있으며, 상기 제2배리어층(220) 및 제4배리어층(250)은 TiN으로 형성될 수 있다.
또한, 상기 금속층(230)은 구리, 알루미늄, 텅스텐, 합금 또는 실리사이드를 포함하는 다양한 전도성 물질로 형성될 수 있다.
본 실시예에서는 상기 하부전극(200)이 Ti/TiN/Al/Ti/TiN의 적층으로 된 것을 도시하였으나, 이에 한정되지 않고, 상기 하부전극(200)은 Al/Ti/TiN의 적층 또는 Ti/TiN의 적층으로 형성될 수 있다.
상기 유전체막(300)은 HfO2 및 Al2O3의 적층으로 형성될 수 있으나, 이에 한정되지 않고, Al2O3/HfO2/Al2O3와 같은 적층 구조로 형성될 수도 있다.
즉, 고유전물질을 이용하여 상기 유전체막(300)을 사용함으로써, 질화막과 같은 단일막을 사용할 때보다, 정전용량이 증가할 수 있다.
상기 유전체막(300)으로 고유전 물질을 사용함으로써, MIM 캐패시터의 크기 도 줄일 수 있다.
상기 상부전극층(350)은 TiN으로 형성될 수 있다.
상기 질화막(500)은 SiN으로 형성될 수 있으며, 상기 상부전극층(350)과 유전체막(300)의 프로파일(profile)을 따라 형성된다.
이하, 도 1 내지 도 7에 따라 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 자세히 설명하도록 한다.
우선, 도 1에 도시된 바와 같이, 반도체 기판(100) 상에 제1층간절연막(110) 및 하부전극(200)을 형성한다.
도시되지는 않았지만, 상기 반도체 기판(100)에는 액티브 영역을 정의하기 위한 소자분리막을 형성하고, 상기 액티브 영역 상에는 트랜지스터의 게이트 전극 및 소스/드레인과 같은 소자가 형성될 수 있다.
그리고, 상기 반도체 기판(100) 상에 제1 층간절연막(110)이 형성되고, 상기 제1층간절연막(110) 상에는 캐패시터를 형성하기 위한 하부전극(200)이 형성된다.
예를 들어, 상기 제1 층간절연층(110)은 산화막 또는 질화막으로 형성될 수 있다.
상기 하부전극(200)은 금속배선과 동일한 구조로 형성될 수 있으며, 제1배리어층(210), 제2배리어층(220), 금속층(230), 제3배리어층(240) 및 제4배리어층(250)을 포함한다.
상기 제1배리어층(210) 및 제3배리어층(240)은 Ti로 형성될 수 있으며, 상기 제2배리어층(220) 및 제4배리어층(250)은 TiN으로 형성될 수 있다.
또한, 상기 금속층(230)은 구리, 알루미늄, 텅스텐, 합금 또는 실리사이드를 포함하는 다양한 전도성 물질로 형성될 수 있다.
본 실시예에서는 상기 하부전극(200)이 Ti/TiN/Al/Ti/TiN의 적층으로 된 것을 도시하였으나, 이에 한정되지 않고, 상기 하부전극(200)은 Al/Ti/TiN의 적층 또는 Ti/TiN의 적층으로 형성될 수 있다.
그리고, 도 2에 도시된 바와 같이, 상기 하부전극(200) 상에 유전체막(300)을 형성한다.
상기 유전체막(300)은 HfO2 및 Al2O3의 적층으로 형성될 수 있으나, 이에 한정되지 않고, Al2O3/HfO2/Al2O3와 같은 적층 구조로 형성될 수도 있다.
즉, 고유전물질을 이용하여 상기 유전체막(300)을 사용함으로써, 질화막과 같은 단일막을 사용할 때보다, 정전용량이 증가할 수 있다.
예를 들어, 상기 유전체막(300)은 ALD(Atomic Layer Deposition) 공정 또는 스퍼터링 공정(sputtering)에 의하여 형성될 수 있으며, 이에 한정되지 않고, 여러가지 공정에 의해 형성될 수 있다.
상기 유전체막(300)으로 고유전 물질을 사용함으로써, MIM 캐패시터의 크기도 줄일 수 있다.
이어서, 도 3에 도시된 바와 같이, 상기 유전체막(300) 상에 상부전극층(350)을 형성한다.
상기 상부전극층(350)은 상기 유전체막(300) 상에 상부전극 형성을 위한 도전물질을 형성한 후, 패터닝하여 형성될 수 있다.
상기 도전물질을 패터닝함으로써, 상기 유전체막(300)은 선택적으로 노출된다.
상기 상부전극층(350)은 TiN으로 형성될 수 있다.
상기 상부전극층(350)이 형성됨으로써, 상기 제1층간절연막(110) 상에는 MIM 캐패시터(400)가 형성된다.
상기 MIM 캐패시터(400)는 하부전극(200), 유전체막(300) 및 상부전극층(350)으로 이루어진다.
그리고, 도 4에 도시된 바와 같이, 상기 유전체막(300) 및 상부전극층(350)을 모두 덮도록 질화막(500) 및 제2층간절연막(550)을 형성한다.
상기 질화막(500)은 SiN으로 형성될 수 있으며, 상기 상부전극층(350)과 유전체막(300)의 프로파일(profile)을 따라 형성된다.
상기 질화막(500)은 250~450Å의 두께로 형성될 수 있다.
상기 제2층간절연막(550)은 상기 질화막(500) 상에 형성될 수 있으며, TEOS로 형성될 수 있다.
이어서, 도 5에 도시된 바와 같이, 상기 제2층간절연막(550) 상에 포토레지스트 패턴(1)을 형성한 후, 제1식각공정을 진행하여 상기 제2층간절연막(550)을 관통하는 제1비아홀(510) 및 제2비아홀(520)을 형성한다.
상기 제1비아홀(510)은 상기 상부전극층(350)과 대응되는 영역에 형성되며, 상기 제2비아홀(520)은 상기 유전체막(300)과 대응되는 영역에 형성된다.
이때, 상기 질화막(500)이 식각정지층으로 사용될 수 있다.
상기 질화막(500)은 제2층간절연막(550)인 산화막과의 식각 선택비가 높아, 제1비아홀(510) 및 제2비아홀(520) 형성을 위한 제1식각공정시 과식각(over etch)을 진행하여도 상기 질화막(500) 하부의 유전체막(300)이 노출되지는 않는다.
즉, 상기 질화막(500)을 250~450Å의 두께로 형성함으로써, 비아홀 형성을 위한 제1식각공정시 마진(margin)을 고려하여 과식각하여도 상기 유전체막(300)이 노출되지는 않는다.
그리고, 도 6에 도시된 바와 같이, 상기 제1비아홀(510) 및 제2비아홀(520)에 제2식각공정을 진행하여, 상기 질화막(500) 및 유전체막(300)을 식각함으로써 제3비아홀(530) 및 제4비아홀(540)을 형성한다.
상기 제3비아홀(530)은 상기 상부전극층(350)을 노출시키며, 상기 제4비아홀(540)은 상기 하부전극(300)을 노출시킨다.
즉, 상기 제4비아홀(540)은 상기 하부전극(300)의 제4배리어층(250)을 노출시킬 수 있다.
이때, 상기 제2식각공정으로 상기 제3비아홀(530) 및 제4비아홀(540)이 동시에 형성될 수도 있으나, 이에 한정되지 않고, 상기 제3비아홀(530) 및 제4비아홀(540)의 식각공정이 따로 진행될 수도 있다.
상기 제2식각공정은 CH2F2, Ar, O2 및 CF4 가스를 이용하여 1500~1700W의 소 스 파워(source power)와 500~700W의 바이어스 파워(bias power)를 사용하여 3~7초동안 진행될 수 있다.
더 자세하게, 3~7sccm의 CH2F2, 250~350sccm의 Ar, 6~10sccm의 O2 및 25~35sccm의 CF4 가스를 이용하여 진행될 수 있다.
상기 제2식각공정의 조건은 상기 유전체막(300)을 식각할 때, 발생하는 O2 가스와 Hf 가스를 최소화하기 위한 조건이다.
상기 유전체막(300)을 식각할 때, O2가스가 많이 발생하면, 식각속도가 빨라져서 상기 금속층(230)이 노출될 때까지 식각이 이루어질 수도 있다.
또한, 층간절연막 증착시의 균일(uniformity)성을 고려하여 실제 식각량보다 30%이상의 과식각을 해야하며, Hf와 같은 무거운 이온들이 비아홀의 측벽에 붙으면, 컨택 저항의 값이 떨어진다.
따라서, 이러한 문제점을 해결하기 위해 본 실시예에서는 상기의 조건으로 제2식각공정을 진행한다.
즉, 상기 질화막(500)은 상기 제1식각공정시 상기 제2층간절연막(550)을 충분히 식각하기 위해 형성된다.
또한, 상기의 조건으로 제2식각공정을 진행하여 비아홀의 측벽에 이온들이 붙게 되는 것을 방지하여, 컨택 저항이 저하되는 것을 방지하여 소자의 전기적 특성을 향상시킬 수 있다.
또한, 상기의 조건으로 제2식각공정을 진행하여 하부의 상기 금속층(230)에 손상이 발생되지 않는 안정적인 공정을 진행할 수 있다.
그리고, 도 7에 도시된 바와 같이, 상기 제3비아홀(530) 및 제4비아홀(540)에 금속물질을 갭필하여 상기 제1비아컨택(610) 및 제2비아컨택(620)을 형성한다.
이상에서 설명한 바와 같이, 실시예에 따른 반도체 소자의 캐패시터 및 그 제조 방법은 상부전극 상에 질화막을 형성한 후, 질화막을 식각정지층으로 제1식각공정을 진행할 수 있다.
또한, 제1식각공정 후, CH2F2, Ar, O2 및 CF4 가스를 이용하여 유전체막에 제2식각공정을 진행함으로써, O2가스의 발생을 최소화하여 하부전극의 금속층이 손상되는 것을 방지할 수 있다.
또한, 제2식각공정으로 Hf 이온의 발생을 최소화하여, 비아홀의 측벽에 이온들이 붙게 되는 것을 방지하여, 컨택 저항이 저하되는 것을 방지하여 소자의 전기적 특성을 향상시킬 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 7은 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 도면이다.
Claims (11)
- 반도체 기판의 층간절연층 상에 배치된 캐패시터 하부전극;상기 캐패시터 하부전극 상에 배치된 유전체막;상기 유전체막이 선택적으로 노출되도록 상기 유전체막 상에 배치된 캐패시터 상부전극; 및상기 상부전극과 유전체막을 덮도록 배치된 질화막을 포함하는 반도체 소자의 캐패시터.
- 제 1항에 있어서,상기 캐패시터 하부전극은 Al/Ti/TiN막으로 형성되고, 상기 캐패시터 상부전극은 TiN막으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터.
- 제 1항에 있어서,상기 유전체막은 HfO2 및 Al2O3의 적층으로 형성된 것을 포함하는 반도체 소자의 캐패시터.
- 반도체 기판의 층간절연층 상에 캐패시터 하부전극층을 형성하는 단계;상기 캐패시터 하부전극 상에 유전체막을 형성하는 단계;상기 유전체막이 선택적으로 노출되도록 상기 유전체막 상에 캐패시터 상부전극을 형성하는 단계;상기 상부전극과 유전체막을 덮도록 질화막 및 층간절연층을 형성하는 단계;상기 층간절연층에 제1식각공정을 진행하여, 상기 질화막이 노출되도록 제1비아홀을 형성하는 단계;상기 제1비아홀에 제2식각공정을 진행하여 상기 하부전극층이 노출되도록 제2비아홀을 형성하는 단계; 및상기 제2비아홀에 금속물질을 매립하여 컨택을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 4항에 있어서,상기 질화막은 상기 제1식각공정에서 식각정지층으로 사용되는 것을 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 4항에 있어서,상기 질화막은 250~450Å의 두께로 형성된 것을 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 4항에 있어서,상기 제2식각공정은 CH2F2, Ar, O2 및 CF4 가스를 이용하여 진행되는 것을 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 4항에 있어서,상기 제2식각공정은 1500~1700W의 소스 파워(source power)와 500~700W의 바이어스 파워(bias power)를 사용하여 진행되는 반도체 소자의 캐패시터 제조 방법.
- 제 4항에 있어서,상기 제2식각공정은 3~7초로 진행되는 것을 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 4항에 있어서,상기 캐패시터 하부전극은 Al/Ti/TiN막으로 형성되고, 상기 캐패시터 상부전극은 TiN막으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 4항에 있어서,상기 유전체막은 HfO2 및 Al2O3의 적층으로 형성된 것을 포함하는 반도체 소자의 캐패시터 제조 방법.
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