TWI749665B - 堆疊式電容器結構及其形成方法 - Google Patents

堆疊式電容器結構及其形成方法 Download PDF

Info

Publication number
TWI749665B
TWI749665B TW109125208A TW109125208A TWI749665B TW I749665 B TWI749665 B TW I749665B TW 109125208 A TW109125208 A TW 109125208A TW 109125208 A TW109125208 A TW 109125208A TW I749665 B TWI749665 B TW I749665B
Authority
TW
Taiwan
Prior art keywords
hole
layer
insulating layer
width
support layer
Prior art date
Application number
TW109125208A
Other languages
English (en)
Other versions
TW202147572A (zh
Inventor
章思堯
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Application granted granted Critical
Publication of TWI749665B publication Critical patent/TWI749665B/zh
Publication of TW202147572A publication Critical patent/TW202147572A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

堆疊式電容器結構包含基板、第一、第二、第三和第四支撐層、第一、第二和第三絕緣層、第一、第二和第三孔洞以及電容器。第一支撐層設置於基板上方。第一絕緣層設置於第一支撐層上。第二支撐層設置於第一絕緣層上。第三支撐層設置於第二支撐層上。第二絕緣層設置於第三支撐層上。第三絕緣層設置於第二絕緣層上。第四支撐層設置於第三絕緣層上。第一孔洞從第二支撐層的頂表面貫穿至第一支撐層的底表面。第二孔洞從第三絕緣層貫穿至第三支撐層的底表面。第三孔洞從第四支撐層的頂表面貫穿至第三絕緣層。電容器設置於第一、第二及第三孔洞中。

Description

堆疊式電容器結構及其形成方法
本發明是關於一種堆疊式電容器結構及其形成方法。
近年來，DRAM的封裝密度急遽增加。大型的DRAM裝置通常是用矽為基底，且每個單元通常包含一個MOS場效電晶體，其中場效電晶體的源極連接至存儲電容器。這種大型集成的DRAM是通過減小單一單元的尺寸來實現的。然而，由於單元尺寸的減小而導致存儲電容器的縮小會產生缺點，例如，源極/汲極比降低以及可靠性方面的不良訊號問題。為了實現所需的更高集成度，而要求此技術在大大地減小單元面積上維持幾乎相同的存儲電容量。
眾所皆知，在集成電路裝置製造的領域中，主要目標之一是增加可被放置在半導體片上給定單位空間中的裝置數量。隨著傳統的製造流程開始接近減少的極限，在晶圓上和上方形成裝置元件已引起相當大的關注，以利用三 維的額外多功能性。
成功的垂直定向集成電路裝置之一是堆疊式電容器。簡而言之，這種堆疊式電容器是通過在主動(active)區和場區氧化(field oxide)區以及擴散區域上形成覆蓋在閘電極上的堆疊式電容器結構而形成的。這樣的結構的加工已經變得非常複雜，並且需要微影和刻蝕製程，而在當前和將來的現有技術中，微影刻蝕步驟並不適合非常小的尺寸。儘管在完成這些小尺寸裝置和增加其中的電容方面已經做了大量努力，但是仍然非常需要對於給定的空間具有更大電容的裝置，以實現更大的封裝密度，並改善未來的DRAM產品。
因此，本揭示的主要目的是提供一種每單位面積具有較大電容的堆疊式電容器結構及其形成方法。
根據本揭露之一態樣是提供一種堆疊式電容器結構。此堆疊式電容器結構包含基板、第一支撐層、第一絕緣層、第二支撐層、第三支撐層、第二絕緣層、第三絕緣層、第四支撐層、第一孔洞、第二孔洞、第三孔洞及電容器。第一支撐層設置於基板上方。第一絕緣層設置於第一支撐層上。第二支撐層設置於第一絕緣層上。第三支撐層設置於第二支撐層上。第二絕緣層設置於第三支撐層上。第三絕緣層設置於第二絕緣層上。第四支撐層設置於第三絕緣層上。第一孔洞從第二支撐層的頂表面貫穿至第一支 撐層的底表面。第二孔洞從第三絕緣層貫穿至第三支撐層的底表面，其中第二孔洞連通第一孔洞。第三孔洞從第四支撐層的頂表面貫穿至第三絕緣層，其中第三孔洞對準第二孔洞。電容器設置於第一孔洞、第二孔洞及第三孔洞中。
在本揭露之多個實施例中，堆疊式電容器結構還包括一線路層設置在基板與第一支撐層之間。
在本揭露之多個實施例中，第一孔洞貫穿線路層的一部分且電容器電性連接至線路層。
在本揭露之多個實施例中，第一絕緣層的材料與第二絕緣層的材料不同，且第二絕緣層包含摻雜有硼磷矽玻璃(BPSG)的氧化矽。
在本揭露之多個實施例中，第一支撐層、第二支撐層和第四支撐層具有相同的材料，第四支撐層的材料與第三支撐層的材料不同，且第三支撐層包含摻雜有碳的氮化矽。
在本揭露之多個實施例中，堆疊式電容器結構還包括一第四絕緣層設置在第一支撐層與第一絕緣層之間。
在本揭露之多個實施例中，電容器包括彼此直接接觸的外電極、介電層以及內電極。
在本揭露之多個實施例中，堆疊式電容器結構還包括一導電材料直接接觸內電極，其中導電材料填滿第一孔洞和第二孔洞並延伸至第三孔洞的一部分中。
在本揭露之多個實施例中，堆疊式電容器結構還包括一源極/汲極特徵設置在第三孔洞中且被內電極環繞。
在本揭露之多個實施例中，堆疊式電容器結構還包括一電晶體電性連接源極/汲極特徵。
根據本揭露之另一態樣是提供一種形成堆疊式電容器結構的方法。此方法包含以下操作。形成第一支撐層於基板上方。形成第一絕緣層於第一支撐層上。形成第二支撐層於第一絕緣層上。形成第一孔洞從第二支撐層之頂表面貫穿至第一支撐層之底表面。形成第三支撐層於第二支撐層上，其中第一孔洞被第三支撐層密封。形成第二絕緣層於第三支撐層上。形成第三絕緣層於第二絕緣層上。形成第四支撐層於第三絕緣層上。形成第二孔洞從第三絕緣層貫穿至第三支撐層之底表面以及形成第三孔洞從第四支撐層之頂表面貫穿至第三絕緣層，其中第一孔洞連通第二孔洞和第三孔洞。形成電容器於第一孔洞、第二孔洞和三孔洞中。
在本揭露之多個實施例中，此方法還包含形成一線路層於基板與第一支撐層之間，其中線路層電性連接電容器。
在本揭露之多個實施例中，此方法還包含形成第四絕緣層於第一支撐層與第一絕緣層之間。
在本揭露之多個實施例中，在形成第一孔洞的操作中包括：移除第二支撐層的第一部分、第一絕緣層的第一部分、第四絕緣層的第一部分以及第一支撐層的第一部分以形成第一初始孔洞，其中第一初始孔洞的上邊緣具有第一寬度，第一初始孔洞的下邊緣具有第二寬度，且第一寬 度大於第二寬度；以及移除第二支撐層的第二部分、第一絕緣層的第二部分、第四絕緣層的第二部分以及第一支撐層的第二部分以形成第一孔洞，其中第一孔洞的上邊緣具有第三寬度，第一孔洞的下邊緣具有第四寬度，且第三寬度實質上等於第四寬度。
在本揭露之多個實施例中，在形成第二孔洞和第三孔洞的操作中包括：移除第四支撐層的第一部分、第三絕緣層的第一部分、第二絕緣層的第一部分以及第三支撐層的第一部分以形成第二初始孔洞，其中第二初始孔洞的上邊緣具有第五寬度，第二初始孔洞的下邊緣具有第六寬度，且第五寬度大於第六寬度；以及移除第四支撐層的第二部分、第三絕緣層的第二部分、第二絕緣層的第二部分以及第三支撐層的第二部分以形成第二孔洞，其中第二孔洞的上邊緣具有第七寬度，第二孔洞的下邊緣具有第八寬度，且第七寬度實質上等於第八寬度。
在本揭露之多個實施例中，在形成電容器的操作中包括：沿著第一孔洞的內壁和第二孔洞的內壁共型地形成外電極；沿著外電極和第三孔洞的內壁共型地形成介電層；以及共型地形成內電極於介電層上。
在本揭露之多個實施例中，此方法還包含形成導電材料與內電極直接接觸，其中導電材料填滿第一孔洞和第二孔洞並延伸至第三孔洞的一部分中。
在本揭露之多個實施例中，此方法還包含形成源極/汲極特徵於第三孔洞中，其中源極/汲極特徵設置於導電 材料上且被內電極環繞。
在本揭露之多個實施例中，第一絕緣層的材料與第二絕緣層的材料不同，且第二絕緣層包含摻雜有硼磷矽玻璃(BPSG)的氧化矽。
在本揭露之多個實施例中，第一支撐層、第二支撐層和第四支撐層具有相同的材料，第一支撐層的材料與第三支撐層的材料不同，且第三支撐層包含摻雜有碳的氮化矽。
10:方法
110:操作
120:操作
130:操作
140:操作
150:操作
160:操作
170:操作
180:操作
190:操作
1100:操作
20a:堆疊式電容器結構
20b:堆疊式電容器結構
210:基板
211:線路層
220:第一支撐層
221:第四絕緣層
230:第一絕緣層
240:第二支撐層
250:第一孔洞
250’:第一初始孔洞
260:第三支撐層
270:第二絕緣層
280:第三絕緣層
290:第四支撐層
310:第二孔洞
310’:第二初始孔洞
320:第三孔洞
330:電容器
331:外電極
332:介電層
333:內電極
340:導電材料
350:源極/汲極(S/D)特徵
W1:寬度
W2:寬度
W3:寬度
W4:寬度
W5:寬度
W6:寬度
W7:寬度
W8:寬度
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下：第1圖是根據本揭露一些實施例之形成堆疊式電容器結構之方法的流程圖。
第2圖、第3圖、第4圖、第5圖、第6圖、第7圖和第8圖是繪示根據本揭露一些實施例之形成堆疊式電容器結構之各製程階段的剖面示意圖。
第9圖是繪示根據本揭露一些實施例之堆疊式電容器結構的剖面示意圖。
第10圖是繪示根據本揭露一些實施例之堆疊式電容器結構的剖面示意圖。
為了使本揭示內容之敘述更加詳盡與完備，可參照 所附之圖式及以下所述各種實施例，圖式中相同之號碼代表相同或相似之元件。
為了增加電容器的電容並達到更大的封裝密度，本揭示提供如第9圖和第10圖所示之堆疊式電容器結構20a、20b。此外，用於形成這些堆疊式電容器結構20a、20b的方法也是新穎的。
請參照第1圖。第1圖是根據本揭露一些實施例之形成堆疊式電容器結構之方法10的流程圖。形成堆疊式電容器結構的方法10至少包含操作110、操作120、操作130、操作140、操作150、操作160、操作170、操作180、操作190和操作1100。
在操作110中，形成第一支撐層220於基板210上方。根據一些實施例，可以參照第2圖以進一步理解操作110，其中第2圖是繪示根據本揭露一些實施例之形成堆疊式電容器結構之各製程階段之一的剖面示意圖。在一些實施例中，基板210可以為印刷電路板(printed circuit board，PCB)、半導體基板或其他業界常用的基板。示例性之PCB的材料例如可包含玻璃纖維(glass fiber)、環氧樹脂(epoxy resins)、酚醛樹脂(phenolic resins)、聚醯亞胺(polyimide，PI)和其他合適的材料。示例性之半導體基板的材料例如可包含矽(silicon)、塊狀矽(bulk silicon)、多晶矽(polysilicon)或絕緣體上矽(silicon on insulator，SOI)，以及諸如碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、砷 化銦(indium arsenide)和磷化銦(indium phosphide)的化合物半導體。半導體基板可取決於本領域的需求而包含各種摻雜配置(例如，P型基板或N型基板)。在一實施例中，第一支撐層220包含氮化矽(silicon nitride，SiN)。在一些實施例中，第一支撐層220可以藉由化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)、分子束沉積(molecular-beam deposition，MBD)和其他本領域已知的合適製程形成在基板210上方。
在其他實施例中，形成線路層211於基板210與第一支撐層220之間。在一些實施例中，線路層211的材料可以為金屬，例如，鎢(tungsten，W)、鋁(aluminum，Al)、銅(copper，Cu)、鎳(nickel，Ni)、鈷(cobalt，Co)、鈦(titanium，Ti)或其他合適的金屬材料。線路層211用以電性連接後續的電容器。線路層211可以藉由濺鍍(sputtering)、蒸鍍(evaporation)、PVD、CVD、MBD、ALD或其他合適的製程形成在基板210上。
方法10繼續至操作120，形成第一絕緣層230於第一支撐層220上。根據一些實施例，可以參照第2圖以進一步理解操作120，其中第2圖是繪示根據本揭露一些實施例之形成堆疊式電容器結構之各製程階段之一的剖面示意圖。在一實施例中，第一絕緣層230包含氧化矽(silicon oxide，SiO)。在一些實施例中，第一絕緣層 230可以藉由CVD、ALD、PVD、MBD和其他本領域已知的合適製程形成在第一支撐層220上。
在其他實施例中，第四絕緣層221可以選擇性地形成在第一支撐層220與第一絕緣層230之間。應注意，第四絕緣層221的材料與第一絕緣層230的材料不同。具體的說，第四絕緣層221包含摻雜有硼磷矽玻璃(boro-phospho-silicate glass，BPSG)的氧化矽。在一些實施例中，第四絕緣層221可以藉由CVD、ALD、PVD、MBD和其他本領域已知的合適製程形成在第一支撐層220上。
方法10繼續至操作130，形成第二支撐層240於第一絕緣層230上。根據一些實施例，可以參照第2圖以進一步理解操作130，其中第2圖是繪示根據本揭露一些實施例之形成堆疊式電容器結構之各製程階段之一的剖面示意圖。在一實施例中，第二支撐層240為氮化矽層。換句話說，第二支撐層240的材料與第一支撐層220材料相同。在一些實施例中，第二支撐層240可以藉由CVD、ALD、PVD、MBD和其他本領域已知的合適製程形成在第一絕緣層230上方。
方法10繼續至操作140，第一孔洞250由第二支撐層240的頂表面貫穿至第一支撐層220的底表面。根據一些實施例，可以參照第3圖和第4圖以進一步理解操作140，其中第3圖和第4圖是繪示根據本揭露一些實施例之形成堆疊式電容器結構之各製程階段之一的剖面示意 圖。可以理解的是，第一孔洞250的數量不僅限於如第4圖所示的3個。舉例來說，第一孔洞250的數量可以為4個、5個、6個或依據要求的數量。在一些實施例中，第一孔洞250的形成還包含以下步驟。請參照第3圖，移除第二支撐層240的第一部分、第一絕緣層230的第一部分、第四絕緣層221的第一部分和第一支撐層220的第一部分以形成第一初始孔洞250’。在一些實施例中，第一初始孔洞250’可以藉由諸如微影蝕刻、機械鑽孔、雷射鑽孔等合適的製程來形成。可以理解的是，第一初始孔洞250’的上邊緣具有第一寬度W1，第一初始孔洞250’的下邊緣具有第二寬度W2，且第一寬度W1大於第二寬度W2。換句話說，在不同高度(第二支撐層240之表面的法線方向)之第一初始孔洞250’之兩側壁之間的水平距離(平行第二支撐層240之表面的方向)是由上至下呈線性且單調遞減的。在包含線路層的實施例中，第一初始孔洞250’延伸至線路層211中，但沒有穿透線路層211。
請參照第4圖，移除第二支撐層240的第二部分、第一絕緣層230的第二部分、第四絕緣層221的第二部分和第一支撐層220的第二部分以形成第一孔洞250。在一些實施例中，第一孔洞250可以藉由具有高選擇比的蝕刻製程來形成。值得一提的是，與第一絕緣層230相比，由於第四絕緣層221摻雜有BPSG而具有較低的品質(quality)，以致於第四絕緣層221的第二部分可以很輕易地藉由高選擇比的蝕刻製程而被移除，從而增加第一孔 洞250在第四絕緣層221中的寬度。第四絕緣層221之被移除的第二部分大於第二支撐層240和第一絕緣層230之被移除的第二部分。因此，第一孔洞250的上邊緣具有第三寬度W3，第一孔洞250的下邊緣具有第四寬度W4，且第三寬度W3實質上等於第四寬度W4。在包含線路層的實施例中，第一孔洞250延伸至線路層211中，但並未貫穿線路層211。
方法10繼續至操作150，形成第三支撐層260於第二支撐層240上。根據一些實施例，可以參照第5圖以進一步理解操作150，其中第5圖是繪示根據本揭露一些實施例之形成堆疊式電容器結構之各製程階段之一的剖面示意圖。應注意，第一孔洞250被第三支撐層260完全密封。在各個實施例中，第三支撐層260的材料與第二支撐層240的材料不同。詳細的說，第三支撐層260包含摻雜有碳的氮化矽。在一些實施例中，第三支撐層260可以藉由CVD、ALD、PVD、MBD和其他本領域已知的合適製程形成在第二支撐層240上。值得一提的是，摻雜有碳的氮化矽之第三支撐層260具有強健的機械性質，因此，第一孔洞250可以快速地被第三支撐層260所密封，從而避免後續形成的層填入孔洞中。
方法10繼續至操作160，形成第二絕緣層270於第三支撐層260上。根據一些實施例，可以參照第6圖以進一步理解操作160，其中第6圖是繪示根據本揭露一些實施例之形成堆疊式電容器結構之各製程階段之一的剖 面示意圖。在一些實施例中，第二絕緣層270的材料與第四絕緣層221的材料相同，但與第一絕緣層230的材料不同。詳細的說，第二絕緣層270包含摻雜有BPSG的氧化矽。在一些實施例中，第二絕緣層270可以藉由CVD、ALD、PVD、MBD和其他本領域已知的合適製程形成在第三支撐層260上。
方法10繼續至操作170，形成第三絕緣層280於第二絕緣層270上。根據一些實施例，可以參照第6圖以進一步理解操作170，其中第6圖是繪示根據本揭露一些實施例之形成堆疊式電容器結構之各製程階段之一的剖面示意圖。在一些實施例中，第三絕緣層280的材料與第一絕緣層230的材料相同。詳細的說，第三絕緣層280包含氧化矽。在一些實施例中，第三絕緣層280可以藉由CVD、ALD、PVD、MBD和其他本領域已知的合適製程形成在第二絕緣層270上。
方法10繼續至操作180，第四支撐層290形成於第三絕緣層280上。根據一些實施例，可以參照第6圖以進一步理解操作180，其中第6圖是繪示根據本揭露一些實施例之形成堆疊式電容器結構之各製程階段之一的剖面示意圖。在一些實施例中，第四支撐層290的材料與第一支撐層220和第二支撐層240的材料相同。詳細的說，第四支撐層290包含氮化矽。在一些實施例中，第四支撐層290可以藉由CVD、ALD、PVD、MBD和其他本領域已知的合適製程形成在基板210上方。
方法10繼續至操作190，第二孔洞310由第三絕緣層280貫穿至第三支撐層260的底表面且第三孔洞320由第四支撐層290的頂表面貫穿至第三絕緣層280。根據一些實施例，可以參照第7圖和第8圖以進一步理解操作190，其中第7圖和第8圖是繪示根據本揭露一些實施例之形成堆疊式電容器結構之各製程階段之一的剖面示意圖。可以理解的是，第二孔洞310的數量不僅限於如第8圖所示的3個。舉例來說，第二孔洞310的數量可以為4個、5個、6個或依據要求的數量。在一些實施例中，第二孔洞310的形成還包含以下步驟。請參照第7圖，移除第四支撐層290的第一部分、第三絕緣層280的第一部分、第二絕緣層270的第一部分和第三支撐層260的第一部分以形成第二初始孔洞310’。在一些實施例中，第二初始孔洞310’可以藉由諸如微影蝕刻、機械鑽孔、雷射鑽孔等合適的製程來形成。可以理解的是，第二初始孔洞310’的上邊緣具有第五寬度W5，第二初始孔洞310’的下邊緣具有第六寬度W6，且第五寬度W5大於第六寬度W6。換句話說，在不同高度(第四支撐層290之表面的法線方向)之第二初始孔洞310’之兩側壁之間的水平距離(平行第四支撐層290之表面的方向)是由上至下呈線性且單調遞減的。
請參照第8圖，移除第四支撐層290的第二部分、第三絕緣層280的第二部分、第二絕緣層270的第二部分和第三支撐層260的第二部分以形成第二孔洞310和第三 孔洞320。可以理解的是，第二孔洞310和第三孔洞320是同時形成的，第三孔洞320位於第二孔洞310之上且彼此連通。由於為同時形成，第三孔洞320對準第二孔洞310。在各個實施例中，第二孔洞310和第三孔洞320是藉由後續形成的電容器所定義出來的。稍後將詳細描述。在一些實施例中，第二孔洞310和第三孔洞320可以藉由具有高選擇比的蝕刻製程來形成。值得一提的是，與第三絕緣層280相比，由於第二絕緣層270摻雜有BPSG而具有較低的品質(quality)，以致於第二絕緣層270的第二部分可以很輕易地藉由高選擇比的蝕刻製程而被移除，從而增加孔洞310、320在第二絕緣層270中的寬度。第二絕緣層270之被移除的第二部分大於第四支撐層290和第三絕緣層280之被移除的第二部分。因此，第三孔洞320的上邊緣具有第七寬度W7，第二孔洞310的下邊緣具有第八寬度W8，且第七寬度實質上等於第八寬度W8。應理解，第一孔洞250是連通第二孔洞310和第三孔洞320。在一實施例中，第二孔洞310大致對準第一孔洞250。在另一實施例中，第二孔洞310稍微偏離第一孔洞250。
方法10繼續至操作1100，形成電容器330於第一孔洞250、第二孔洞310和第三孔洞320中。根據一些實施例，可以參照第9圖以進一步理解操作1100，其中第9圖是繪示根據本揭露一些實施例之堆疊式電容器結構20a的剖面示意圖。在一些實施例中，電容器330的形成包含以下步驟。首先，形成外電極331於第一孔洞250和 第二孔洞310的內壁上。詳細的說，沿著第一孔洞250和第二孔洞310的內壁共型地(conformally)形成外電極331。應注意，在形成外電極331之後定義出第二孔洞310和第三孔洞320。為了要定義後續的源極/汲極(S/D)特徵，因此，外電極331並不形成在第三孔洞320中。在一些實施例中，外電極331包含氮化鈦(titanium nitride，TiN)。在一些實施例中，可以藉由CVD或ALD來形成外電極331。
請繼續參照第9圖。然後，在外電極331上並沿著第三孔洞320的內壁形成介電層332。詳細的說，是沿著外電極331的側壁和第三孔洞320的內壁共型地形成介電層332。在一些實施例中，介電層332為一高介電常數層，且其材料例如為氧化鋁(aluminium oxide，Al2O3)、氧化鈦(titanium oxide，TiO)、氮化鋁(aluminum nitride，AlN)、氧化鉿(hafnium oxide，HfO)、氧化鑭(lanthanum oxide，LaO)、氧化釔(yttrium oxide，YO)、氧化釩(vanadium oxide，VO)、氧化鉭(tantalum oxide，TaO)、氧化鋯(zirconium oxide，ZrO)、氧化釓(gadolinium oxide，GdO)或其組合。在一些實施例中，可以藉由CVD或ALD來形成介電層332。
請繼續參照第9圖。接著，形成內電極333於介電層332上。詳細的說，沿著介電層332的側壁共型地形成內電極333。在一些實施例中，內電極333包含氮化鈦。 在一些實施例中，可以藉由CVD或ALD來形成內電極333。
參照第9圖，方法10還包含形成導電材料340直接接觸內電極333。詳細的說，導電材料340填滿第一孔洞250和第二孔洞310並延伸至第三孔洞320的一部分中。在一些實施例中，導電材料340可以為金屬材料或半導體材料。舉例來說，金屬材料可以包含鎢，且半導體材料可以包含矽和鍺。在一些實施例中，導電材料340可以藉由PVD、CVD和其他本領域已知的合適製程行程在孔洞250、310、320中。應注意，導電材料340用以為堆疊式電容器結構提供支撐力，從而避免堆疊式電容器結構倒塌。
參照第9圖，方法10還包含形成源極/汲極(S/D)特徵350於第三孔洞320中。詳細的說，源極/汲極(S/D)特徵350設置於導電材料340上且被內電極333換繞。在各個實施例中，源極/汲極(S/D)特徵350可以包含，但不限於，Si、SiP、SiAs、SiGe、Ge、III-V族化合物半導體或石墨烯(graphene)。
根據本揭示之另一態樣是提供一種堆疊式電容器結構20a。第9圖是繪示根據本揭露一些實施例之堆疊式電容器結構20a的剖面示意圖。為了便於比較與上述各實施方式之相異處並簡化說明，在下文之各實施例中使用相同的符號標注相同的元件，且主要針對各實施方式之相異處進行說明，而不再對重覆部分進行贅述。
請參照第9圖。堆疊式電容器結構20a包含基板210、第一支撐層220、第一絕緣層230、第二支撐層240、第三支撐層260、第二絕緣層270、第三絕緣層280、第四支撐層290、第一孔洞250、第二孔洞310、第三孔洞320和電容器330。第一支撐層220設置在基板210上方。第一絕緣層230設置在第一支撐層220上。第二支撐層240設置在第一絕緣層230上。基板210、第一支撐層220、第一絕緣層230和第二支撐層240的材料及其他特徵與如第2圖所述之基板210、第一支撐層220、第一絕緣層230和第二支撐層240相同或類似，故在此不再贅述。
在一些實施例中，堆疊式電容器結構20a可以更包含線路層211設置在基板210與第一支撐層220之間，如第9圖所示。線路層211的材料及其他特徵與如第2圖所述之線路層211相同或類似，故在此不再贅述。在一些實施例中，堆疊式電容器結構20a可以更包含第四絕緣層221設置在第一支撐層220與第一絕緣層230之間，如第9圖所示。第四絕緣層221的材料及其他特徵與如第2圖所述之第四絕緣層221相同或類似，故在此不再贅述。
第三支撐層260設置在第二支撐層240上。第三支撐層260的材料及其他特徵與如第5圖所述之第三支撐層260相同或類似，故在此不再贅述。第二絕緣層270設置在第三支撐層260上。第三絕緣層280設置在第二絕緣層270上。第四支撐層290設置在第三絕緣層280上。第 二絕緣層270、第三絕緣層280和第四支撐層290的材料及其他特徵與如第6圖所述之第二絕緣層270、第三絕緣層280和第四支撐層290相同或類似，故在此不再贅述。應注意，在各個實施例中，第一絕緣層230的材料與第二絕緣層270的材料不同，且第二絕緣層270包含摻雜有硼磷矽玻璃(BPSG)的氧化矽。應注意，第一支撐層220、第二支撐層240和第四支撐層290具有相同的材料，且第一支撐層220的材料與第三支撐層260的材料不同。詳細的說，第三支撐層260包含摻雜有碳的氮化矽。
第一孔洞250從第二支撐層240的頂表面貫穿至第一支撐層220的底表面。在不包含第四絕緣層221的實施例中，第一孔洞250的上邊緣具有一寬度W3，第一孔洞250的下邊緣具有一寬度W4，且寬度W3大於寬度W4。在包含第四絕緣層221的實施例中，第一孔洞250的上邊緣具有一寬度W3，第一孔洞250的下邊緣具有一寬度W4，且寬度W3實質上等於寬度W4。第一孔洞250的形成及其他特徵與如第3圖和第4圖所述之第一孔洞250相同或類似，故在此不再贅述。
第二孔洞310從第三絕緣層280貫穿至第三支撐層260的底表面。具體的說，第一孔洞250連通第二孔洞310。第三孔洞320從第四支撐層290的頂表面貫穿至第三絕緣層280。具體的說，第二孔洞310大致對準第三孔洞320。在一實施例中，第一孔洞250大致對準第二孔洞310和第三孔洞320。在另一實施例中，第一孔洞250偏 離第二孔洞310和第三孔洞320。第二孔洞310和第三孔洞320的形成及其他特徵與如第7圖和第8圖所述之第二孔洞310和第三孔洞320相同或類似，故在此不再贅述。
電容器330設置於第一孔洞250、第二孔洞310及第三孔洞320中。在包含線路層的實施例中，第一孔洞250穿透一部分的線路層211且電容器330電性連接線路層211。應注意，第一孔洞250延伸至線路層211中，但是並未貫穿線路層211。在一些實施例中，電容器330包含彼此直接接觸的外電極331、介電層332和內電極333。具體的說，外電極331是共型地形成在第一孔洞250和第二孔洞310的內壁上。介電層332是共型地形成在外電極331的側壁上且更延伸至第三孔洞320的側壁。內電極333是共型地形成在介電層332的側壁上。在第二孔洞310偏離第一孔洞250的實施例中，電容器330在第二支撐層240與第三支撐層260之間具有一階梯狀輪廓(staircase profile)。電容器330的形成及其他詳細的特徵與前述的電容器330相同或相似，故在此不再贅述。
在一些實施例中，堆疊式電容器結構20a可以更包含一導電材料340直接接觸內電極333。在一些實施例中，導電材料340填滿第一孔洞250和第二孔洞310且延伸至第三孔洞320的一部分。導電材料340的形成和其他詳細的特徵與前述的導電材料340相同或相似，故在此不再贅述。
在一些實施例中，堆疊式電容器結構20a可以更包含一源極/汲極(S/D)特徵350設置在第三孔洞320中且被內電極333環繞。在一些實施例中，源極/汲極(S/D)特徵350的頂表面與第四支撐層290的頂表面齊平。在一些實施例中，源極/汲極(S/D)特徵350的底表面直接接觸內電極333和導電材料340。在一些實施例中，源極/汲極(S/D)特徵350的底表面大於導電材料340的頂表面。源極/汲極(S/D)特徵350的形成和其他詳細的特徵與前述的源極/汲極(S/D)特徵350相同或相似，故在此不再贅述。
在一些實施例中，堆疊式電容器結構20a可以更包含一電晶體(圖未示)電性連接至源極/汲極(S/D)特徵350。
第10圖是繪示根據本揭露一些實施例之堆疊式電容器結構20b的剖面示意圖。請參照第10圖，堆疊式電容器結構20b與堆疊式電容器結構20a相同或相似。再者，堆疊式電容器結構20b可以通過與形成堆疊式電容器結構20a相同的方法來形成。簡要的說，堆疊式電容器結構20b與堆疊式電容器結構20a之間的差異在於：在本實施例中，堆疊式電容器結構20b不包含位於基板210與第一支撐層220之間的第四絕緣層221。
由以上的詳細描述中可以明顯地看出，根據本揭示的堆疊式電容器結構，其可以做的足夠大以提供足夠的電容器電容量。而且，本揭示利用第二絕緣層和第四絕緣層 的高蝕刻選擇性來增加電接觸面積，從而避免後續電容器的不良電接觸。因此，可以毫無疑問地製造出適合於大規模集成半導體存儲裝置。
雖然本發明已以實施方式揭露如上，以上所述僅為本發明之較佳實施例，並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之均等變化與修飾，皆應屬本發明之涵蓋範圍，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20a:堆疊式電容器結構
210:基板
211:線路層
220:第一支撐層
221:第四絕緣層
230:第一絕緣層
240:第二支撐層
250:第一孔洞
260:第三支撐層
270:第二絕緣層
280:第三絕緣層
290:第四支撐層
310:第二孔洞
320:第三孔洞
330:電容器
331:外電極
332:介電層
333:內電極
340:導電材料
350:源極/汲極(S/D)特徵
W3:寬度
W4:寬度

Claims (20)

  1. 一種堆疊式電容器結構，包括： 一基板； 一第一支撐層，設置於該基板上方； 一第一絕緣層，設置於該第一支撐層上； 一第二支撐層，設置於該第一絕緣層上； 一第三支撐層，設置於該第二支撐層上； 一第二絕緣層，設置於該第三支撐層上； 一第三絕緣層，設置於該第二絕緣層上； 一第四支撐層，設置於該第三絕緣層上； 一第一孔洞，從該第二支撐層的一頂表面貫穿至該第一支撐層的一底表面； 一第二孔洞，從該第三絕緣層貫穿至該第三支撐層的一底表面，其中該第二孔洞連通該第一孔洞； 一第三孔洞，從該第四支撐層的一頂表面貫穿至該第三絕緣層，其中該第三孔洞對準該第二孔洞；以及 一電容器，設置於該第一孔洞、該第二孔洞及該第三孔洞中。
  2. 如請求項1所述之堆疊式電容器結構，更包括一線路層設置在該基板與該第一支撐層之間。
  3. 如請求項2所述之堆疊式電容器結構，其中該第一孔洞貫穿該線路層的一部分且該電容器電性連接至該線路層。
  4. 如請求項1所述之堆疊式電容器結構，其中該第一絕緣層的材料與該第二絕緣層的材料不同，且該第二絕緣層包含摻雜有硼磷矽玻璃(BPSG)的氧化矽。
  5. 如請求項1所述之堆疊式電容器結構，其中該第一支撐層、該第二支撐層和該第四支撐層具有相同的材料，該第四支撐層的材料與該第三支撐層的材料不同，且該第三支撐層包含摻雜有碳的氮化矽。
  6. 如請求項1所述之堆疊式電容器結構，更包括一第四絕緣層設置在該第一支撐層與該第一絕緣層之間。
  7. 如請求項1所述之堆疊式電容器結構，其中該電容器包括彼此直接接觸的一外電極、一介電層以及一內電極。
  8. 如請求項7所述之堆疊式電容器結構，更包括一導電材料直接接觸該內電極，其中該導電材料填滿該第一孔洞和該第二孔洞並延伸至該第三孔洞的一部分中。
  9. 如請求項8所述之堆疊式電容器結構，更包括一源極/汲極特徵設置在該第三孔洞中且被該內電極環繞。
  10. 如請求項9所述之堆疊式電容器結構，更包括一電晶體電性連接該源極/汲極特徵。
  11. 一種形成堆疊式電容器結構的方法，該方法包括： 形成一第一支撐層於一基板上方； 形成一第一絕緣層於該第一支撐層上； 形成一第二支撐層於該第一絕緣層上； 形成一第一孔洞從該第二支撐層之一頂表面貫穿至該第一支撐層之一底表面； 形成一第三支撐層於該第二支撐層上，其中該第一孔洞被該第三支撐層密封； 形成一第二絕緣層於該第三支撐層上； 形成一第三絕緣層於該第二絕緣層上； 形成一第四支撐層於該第三絕緣層上； 形成一第二孔洞從該第三絕緣層貫穿至該第三支撐層之一底表面以及形成一第三孔洞從該第四支撐層之一頂表面貫穿至該第三絕緣層，其中該第一孔洞連通該第二孔洞和該第三孔洞；以及 形成電容器於第一孔洞、第二孔洞和三孔洞中。
  12. 如請求項11所述之方法，更包括: 形成一線路層於該基板與該第一支撐層之間，其中該線路層電性連接該電容器。
  13. 如請求項11所述之方法，更包括: 形成一第四絕緣層於該第一支撐層與該第一絕緣層之間。
  14. 如請求項13所述之方法，其中在該形成該第一孔洞的操作中包括: 移除該第二支撐層的一第一部分、該第一絕緣層的一第一部分、該第四絕緣層的一第一部分以及該第一支撐層的一第一部分以形成一第一初始孔洞，其中該第一初始孔洞的一上邊緣具有一第一寬度，該第一初始孔洞的一下邊緣具有一第二寬度，且該第一寬度大於該第二寬度；以及 移除該第二支撐層的一第二部分、該第一絕緣層的一第二部分、該第四絕緣層的一第二部分以及該第一支撐層的一第二部分以形成該第一孔洞，其中該第一孔洞的一上邊緣具有一第三寬度，該第一孔洞的一下邊緣具有一第四寬度，且該第三寬度實質上等於該第四寬度。
  15. 如請求項11所述之方法，其中在該形成該第二孔洞和該第三孔洞的操作中包括: 移除該第四支撐層的一第一部分、該第三絕緣層的一第一部分、該第二絕緣層的一第一部分以及該第三支撐層的一第一部分以形成一第二初始孔洞，其中該第二初始孔洞的一上邊緣具有一第五寬度，該第二初始孔洞的一下邊緣具有一第六寬度，且該第五寬度大於該第六寬度；以及 移除該第四支撐層的一第二部分、該第三絕緣層的一第二部分、該第二絕緣層的一第二部分以及該第三支撐層的一第二部分以形成該第二孔洞，其中該第二孔洞的一上邊緣具有一第七寬度，該第二孔洞的一下邊緣具有一第八寬度，且該第七寬度實質上等於該第八寬度。
  16. 如請求項11所述之方法，其中在該形成該電容器的操作中包括: 沿著該第一孔洞的一內壁和該第二孔洞的一內壁共型地形成一外電極； 沿著該外電極和該第三孔洞的一內壁共型地形成一介電層；以及 共型地形成一內電極於該介電層上。
  17. 如請求項16所述之方法，更包括: 形成一導電材料與該內電極直接接觸，其中該導電材料填滿該第一孔洞和該第二孔洞並延伸至該第三孔洞的一部分中。
  18. 如請求項17所述之方法，更包括: 形成一源極/汲極特徵於該第三孔洞中，其中該源極/汲極特徵設置於該導電材料上且被該內電極環繞。
  19. 如請求項11所述之方法，其中該第一絕緣層的材料與該第二絕緣層的材料不同，且該第二絕緣層包含摻雜有硼磷矽玻璃(BPSG)的氧化矽。
  20. 如請求項11所述之方法，其中該第一支撐層、該第二支撐層和該第四支撐層具有相同的材料，該第一支撐層的材料與該第三支撐層的材料不同，且該第三支撐層包含摻雜有碳的氮化矽。
TW109125208A 2020-06-03 2020-07-24 堆疊式電容器結構及其形成方法 TWI749665B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/892,268 2020-06-03
US16/892,268 US11264389B2 (en) 2020-06-03 2020-06-03 Stack capacitor structure and method for forming the same

Publications (2)

Publication Number Publication Date
TWI749665B true TWI749665B (zh) 2021-12-11
TW202147572A TW202147572A (zh) 2021-12-16

Family

ID=78785683

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109125208A TWI749665B (zh) 2020-06-03 2020-07-24 堆疊式電容器結構及其形成方法

Country Status (3)

Country Link
US (1) US11264389B2 (zh)
CN (1) CN113764582A (zh)
TW (1) TWI749665B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11164938B2 (en) * 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050145906A1 (en) * 2003-10-22 2005-07-07 Rhodes Howard E. Dual capacitor structure for imagers and method of formation
TW200933823A (en) * 2007-11-26 2009-08-01 Micron Technology Inc Semiconductor constructions, methods of forming capacitors, and methods of forming DRAM arrays
US20090242953A1 (en) * 2008-03-31 2009-10-01 International Business Machines Corporation Shallow trench capacitor compatible with high-k / metal gate
TW201140852A (en) * 2010-02-25 2011-11-16 Samsung Electronics Co Ltd Capacitor having an electrode structure, method of manufacturing a capacitor having an electrode structure and semiconductor device having an electrode structure
TW201203518A (en) * 2010-07-15 2012-01-16 Powerchip Technology Corp Method for fabricating bottom electrode of capacitors of DRAM
TW201314842A (zh) * 2011-09-16 2013-04-01 Rexchip Electronics Corp 電容結構的半導體製程方法
US20130330903A1 (en) * 2012-06-12 2013-12-12 Elpida Memory, Inc. Manufacturable high-k dram mim capacitor structure
TW201539769A (zh) * 2014-04-09 2015-10-16 Nanya Technology Corp 電容器及其製作方法
TW202008601A (zh) * 2018-07-30 2020-02-16 台灣積體電路製造股份有限公司 金屬-絕緣體-金屬電容器結構
US20200119134A1 (en) * 2018-10-11 2020-04-16 International Business Machines Corporation Embedded stack capacitor with high performance logic

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4060572B2 (ja) * 2001-11-06 2008-03-12 株式会社東芝 半導体記憶装置及びその製造方法
KR100459707B1 (ko) * 2002-03-21 2004-12-04 삼성전자주식회사 실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법
KR100486273B1 (ko) * 2002-10-16 2005-04-29 삼성전자주식회사 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법
US7105403B2 (en) 2003-07-28 2006-09-12 Micron Technology, Inc. Double sided container capacitor for a semiconductor device and method for forming same
KR100553835B1 (ko) * 2004-01-26 2006-02-24 삼성전자주식회사 캐패시터 및 그 제조 방법
KR100568733B1 (ko) * 2004-02-10 2006-04-07 삼성전자주식회사 개선된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및이를 포함하는 반도체 장치와 그 제조 방법
US7700469B2 (en) * 2008-02-26 2010-04-20 Micron Technology, Inc. Methods of forming semiconductor constructions
CN103151244B (zh) * 2011-12-07 2017-04-26 华邦电子股份有限公司 堆叠式电容器及其制造方法
KR101934421B1 (ko) * 2012-11-13 2019-01-03 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US9997520B2 (en) * 2015-07-31 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with capacitor and method for forming the same

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050145906A1 (en) * 2003-10-22 2005-07-07 Rhodes Howard E. Dual capacitor structure for imagers and method of formation
TW200933823A (en) * 2007-11-26 2009-08-01 Micron Technology Inc Semiconductor constructions, methods of forming capacitors, and methods of forming DRAM arrays
US20090242953A1 (en) * 2008-03-31 2009-10-01 International Business Machines Corporation Shallow trench capacitor compatible with high-k / metal gate
TW201140852A (en) * 2010-02-25 2011-11-16 Samsung Electronics Co Ltd Capacitor having an electrode structure, method of manufacturing a capacitor having an electrode structure and semiconductor device having an electrode structure
TW201203518A (en) * 2010-07-15 2012-01-16 Powerchip Technology Corp Method for fabricating bottom electrode of capacitors of DRAM
TW201314842A (zh) * 2011-09-16 2013-04-01 Rexchip Electronics Corp 電容結構的半導體製程方法
US20130330903A1 (en) * 2012-06-12 2013-12-12 Elpida Memory, Inc. Manufacturable high-k dram mim capacitor structure
TW201539769A (zh) * 2014-04-09 2015-10-16 Nanya Technology Corp 電容器及其製作方法
TW202008601A (zh) * 2018-07-30 2020-02-16 台灣積體電路製造股份有限公司 金屬-絕緣體-金屬電容器結構
US20200119134A1 (en) * 2018-10-11 2020-04-16 International Business Machines Corporation Embedded stack capacitor with high performance logic

Also Published As

Publication number Publication date
US20210384196A1 (en) 2021-12-09
TW202147572A (zh) 2021-12-16
CN113764582A (zh) 2021-12-07
US11264389B2 (en) 2022-03-01

Similar Documents

Publication Publication Date Title
US8890224B2 (en) Semiconductor structures having a metal-insulator-metal capacitor structure
US10170539B2 (en) Stacked capacitor with enhanced capacitance
US11532698B2 (en) Diffusion barrier layer in top electrode to increase break down voltage
US10008560B2 (en) Capacitors in integrated circuits and methods of fabrication thereof
US20160093687A1 (en) Capacitor structure and fabricating method thereof
US11855128B2 (en) Metal insulator metal (MIM) structure and manufacturing method thereof
US9231048B2 (en) Capacitor and method of forming same
TWI749665B (zh) 堆疊式電容器結構及其形成方法
US20230154843A1 (en) Semiconductor Device with Integrated Metal-Insulator-Metal Capacitors
US11894297B2 (en) Metal-insulator-metal capacitor having electrodes with increasing thickness
KR100641983B1 (ko) 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터 및그 제조 방법
US9722015B1 (en) Capacitor structure and method for manufacturing the same
US20230299126A1 (en) Capacitor with contact structures for capacitance density boost
US11869949B2 (en) Semiconductor device and manufacturing method thereof
KR100928511B1 (ko) 반도체 소자 및 그 제조 방법
CN117156964A (zh) 半导体结构及其形成方法
CN111834332A (zh) 半导体结构及其形成方法
KR20110077411A (ko) 반도체 소자의 캐패시터 및 그 제조방법
KR20080026773A (ko) 반도체소자 및 그 형성방법