TW202343562A - 積體晶片結構及其形成方法 - Google Patents

積體晶片結構及其形成方法 Download PDF

Info

Publication number
TW202343562A
TW202343562A TW111132207A TW111132207A TW202343562A TW 202343562 A TW202343562 A TW 202343562A TW 111132207 A TW111132207 A TW 111132207A TW 111132207 A TW111132207 A TW 111132207A TW 202343562 A TW202343562 A TW 202343562A
Authority
TW
Taiwan
Prior art keywords
pid
layer
mitigation
mitigation layer
metal nitride
Prior art date
Application number
TW111132207A
Other languages
English (en)
Other versions
TWI823534B (zh
Inventor
鍾嘉文
林彥良
張耀文
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202343562A publication Critical patent/TW202343562A/zh
Application granted granted Critical
Publication of TWI823534B publication Critical patent/TWI823534B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

本揭露有關一種積體晶片結構。積體晶片結構包括一基底。一或多個下內連件係設置在一下層間介電（ILD）結構之內在基底之上。一電漿導致損害（PID）緩和層係設置在下層間介電結構之上。PID緩和層具有包括金屬的一多孔結構。一第一上內連件係側向地在PID緩和層之上被一上層間介電結構所圍繞。第一上內連件從PID緩和層之上延伸至一或多個下內連件。

Description

減少電漿導致損害的薄膜設計
本發明實施例涉及一種積體晶片結構及其形成方法。
積體晶片製造是複雜多步驟製程，於其間電子電路形成在半導體材料（例如矽）所製的晶圓。積體晶片製造可廣泛地分為前段（front-end-of-line，FEOL）製程與後段（back-end-of-line，BEOL）製程。前段製程通常指元件的形成（例如電晶體）在半導體材料之內，而後段製程通常指導電內連件的形成在介電結構之內在半導體材料上。
本揭露有關一積體晶片結構，包含：一基底；一或多個下內連件，設置在一下層間介電（inter-level dielectric，ILD）結構之內在基底之上；一電漿導致損害（plasma induced damage，PID）緩和層，設置在下層間介電結構之上，PID緩和層具有包含金屬的一多孔結構；以及一第一上內連件，側向地在PID緩和層之上被一上層間介電結構所圍繞，第一上內連件從PID緩和層之上延伸至一或多個下內連件。
本揭露有關一積體晶片結構，包含：一或多個下內連件，設置在一下層間介電（ILD）結構之內在一基底之上；一電漿導致損害（PID）緩和層，設置在下層間介電結構之上，PID緩和層包含具有金屬與氮比例大於1的金屬氮化物；以及一第一上內連件，設置在一上層間介電結構之內在PID緩和層之上，第一上內連件係延伸通過上層間介電結構與PID緩和層而接觸一或多個下內連件。
本揭露有關積體晶片結構的形成方法，包含：形成一或多個下內連件在一下介電（ILD）結構之內在一基底之上；形成一電漿導致損害（PID）緩和層在下層間介電結構之上，PID緩和層包含形成在一第一壓力的金屬氮化物；形成一金屬氮化物層在PID緩和層之上，其中金屬氮化物層係形成在小於第一壓力的一第二壓力；圖案化緩和層與金屬氮化物層而形成一上內連件開口；以及形成一導電材料在上內連件開口之內且在金屬氮化物層之上。
如下的揭露提供許多不同實施例，或示範例，用於實現所提供主題的不同特徵。為簡化本揭露，下文描述組件及配置的具體示範例。當然，這些組件以及配置僅為示範例以及不意以為限制。舉例而言，在接著的描述中，第一特徵在第二特徵之上或上的形成可包含直接接觸地形成第一特徵以及第二特徵的實施例，以及亦可包含附加特徵可形成於第一特徵與第二特徵之間，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露可能會在各種示範例中重複元件符號及/或符號。這樣的重複是為了簡單明瞭，其本身並不決定所討論的各種實施例及/或組構之間的關係。
再者，為便於描述，可在本揭露中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或特徵與另一（些）元件或特徵之關係，如圖式中繪示。空間相對術語旨在涵蓋除在圖式中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向（旋轉90度或按其他定向）且本揭露中使用之空間相對描述同樣可相應地解釋。
半導體工業藉由根據摩爾定律縮放積體晶片（IC）組件的最小特徵尺寸已經不斷地提升積體晶片的性能。隨著最小特徵尺寸已經減小，在後段（back-end-of-the line，BEOL）的導電內連件的尺寸以及導電內連件之間的空間也已經減小。較小的導電內連件以及其之間的空間已經增加內連件的密度，從而提升對應積體晶片的性能。
在現代積體晶片之內的內連件的高密度是可能部分地藉由電漿製程（例如電漿蝕刻以及沉積製程）。舉例來說，電漿蝕刻製程讓溝槽及／或孔洞用在鑲嵌製程能形成有比非電漿製程較高的縱橫比例。類似地，電漿沉積製程提供改善的間隙填補在非電漿製程上。然而，當電漿製程用來形成內連件結構時，從電漿的電荷可流經導電內連件至下層的半導體元件。電荷會壓迫及／或損害閘極介電質在下層的半導體元件，從而降低閘極介電質的品質並導致高閘極漏電流、元件故障、及／或其他可靠度問題。對於核心NMOS／PMOS元件，其可能具有小於5%的電流洩漏故障率，這種壓迫及損害會對元件造成難以通過可靠度驗證。
本揭露關於一種形成具有配置為降低電漿導致損害的電漿導致損害（plasma induced damage，PID）緩和層的內連件結構的方法。在一些實施例中，此方法形成一下內連件在一下層間介電（inter-level dielectric，ILD）結構之內在一基底之上。一電漿導致損害（plasma induced damage，PID）緩和層係使用進行在一相對高的壓力的一電漿沉積製程而形成在下內連件與下層間介電結構之上。相對高的壓力增加帶電粒子在電漿之內的碰撞，從而降低在電漿內帶電粒子的能量並且減輕在PID緩和層的形成期間所造成的電漿導致損害。PID緩和層係能夠防止電漿損害在隨後的上覆層的形成的期間（例如上覆金屬氮化物層、上內連件等等），從而減輕電漿導致損害在積體晶片結構。
圖1繪示一積體晶片結構100包含配置為降低電漿導致損害的一電漿導致損害（PID）緩和層的一些實施例的剖視圖。
積體晶片結構100包括設置在一基底102之上的一下層間介電（ILD）結構104L。在一些實施例中，下層間介電結構104L包含一或多個下介電層堆疊彼此上。下層間介電結構104L圍繞一或多個下內連件106。在一些實施例中，一或多個下內連件106可包含一第一下內連件108、一第二下內連件110、以及一第三下內連件112。在一些實施例中，第一下內連件108可包含或可以是一導電接點或一中段（middle-end-of-the-line，MEOL）內連件，第二下內連件110可包含或可以是一內連接線，且第三下內連件112可包含或可以是一內連孔。
在一些實施例中，一或多個下內連件106係耦接至設置在基底102之上及／或之內的一半導體元件114。在一些實施例中，半導體元件114可包含一電晶體元件（例如平面場效電晶體（FET）、鰭式場效電晶體、閘極全環（gate all around，GAA）元件、奈米片元件、或類似者）。在其他實施例中，半導體元件114可包含記憶體元件（例如鐵電場效電晶體（FeFET）、奈米粒子有機記憶體場效電晶體（NOMFET）、或類似者）。
電漿導致損害（PID）緩和層116係配置在下層間介電結構104L之上。在一些實施例中，PID緩和層116包含導電材料及／或金屬。在一些實施例中，PID緩和層116可包含金屬氮化物，比如氮化鈦、氮化鉭、或類似者。在一些實施例中，PID緩和層116可包含一金屬氮化物，其具有的金屬與氮比例係大於1、係在大約1與大約1.5之間、係在大約1與大約1.1之間、或其他類似值。
在一些實施例中，一金屬氮化物層118係設置在PID緩和層116之上。一或多個上內連件119係設置在金屬氮化物層118之上設置的一上層間介電結構104U之內。一或多個上內連件119可包含配置在一或多個下內連件106的一第一上內連件120、以及設置在第一上內連件120的一第二上內連件122。在一些實施例中，第一上內連件120係從PID緩和層116及／或金屬氮化物層118的側壁之間延伸到PID緩和層116之上。
在一些實施例中，PID緩和層116藉由一第一電漿沉積製程進行在相對高的（例如大於或等於大約15毫托）的一第一壓力來形成。相對高的第一壓力增加離子碰撞在第一電漿沉積製程的一第一電漿之內，從而降低離子的能量並且減輕PID緩和層116的形成期間所造成的電漿導致損害。第一壓力也讓PID緩和層116具有一多孔結構，其給予PID緩和層116有一第一密度。在一些實施例中，多孔結構包括多個柱狀結構。
在一些實施例中，金屬氮化物層118可使用一第二電漿沉積製程進行在小於第一壓力的一第二壓力來形成。第二壓力讓金屬氮化物層118具有相較於PID緩和層116的一較低的粗糙度以及大於第一密度的一第二密度。金屬氮化物層118的較低的粗糙度改善一上覆層的平坦度，從而改善上覆層的一製程窗。
PID緩和層116係配置為防止在第二電漿沉積製程的一第二電漿之內的帶電粒子（例如離子）流入一或多個下內連件106之內。舉例來說，在一些實施例中PID緩和層116可包含一導電層，其具有比一或多個下內連件106較低的電阻。因為PID緩和層116具有比一或多個下內連件106較低的電阻，第二電漿之內的帶電粒子將流過PID緩和層116而非通過一或多個下內連件106。藉由防止第二電漿之內的帶電粒子流入一或多個下內連件106，PID緩和層116降低電漿導致損害在半導體元件114。
圖2繪示一積體晶片結構200包含一PID緩和層的一些附加的實施例的剖視圖。
積體晶片結構200包括設置在一基底102之上的一下層間介電結構104L。下層間介電結構104L包含多個堆疊彼此上的下介電層104a至104b。在一些實施例中，這些多個下介電層104a至104b可包含一或多個二氧化矽、SiCOH、硼磷矽酸鹽玻璃（BSG）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、氟矽酸鹽玻璃（FSG）、無摻雜矽酸鹽玻璃（USG）、或類似者。在一些實施例中，下層間介電結構104L可進一步包含設置在基底102的一接點蝕刻停止層（contact etch stop layer，CESL）202。在一些實施例中，接點蝕刻停止層202可包含一或多個氮化物（例如氮化矽、氮氧化矽、等等）、碳化物（例如碳化矽、碳氧化矽等）、或類似者。
下層間介電結構104L圍繞一或多個下內連件106。在一些實施例中，一或多個下內連件106可包含一第一下內連件108、一第二下內連件110、以及一第三下內連件112。在一些實施例中，一或多個下內連件106可包含導電材料，比如鎢、銅、釕、鉭、鈦、或類似者。在一些實施例中，一或多個一或多個下內連件106可包含圍繞一導電核心的一障壁層。舉例來說，第三下內連件112可包含圍繞一導電核心112c的一障壁層112b。在一些實施例中，障壁層112b可包含金屬氮化物（例如氮化鈦、氮化鉭、或類似者），而導電核心112c可包含金屬（例如銅、鎢、鋁、或類似者）。
在一些實施例中，一或多個下內連件106係耦接至設置在基底102上及／或之內的一半導體元件114。在一些實施例中，半導體元件114可包含側向地設置在源極／汲極區206之間的一閘極電極204。在各種實施例中，源極／汲極區206可根據具體情況單獨地或集體地包含一源極或一汲極。閘極電極204可垂直地從基底102藉由一閘極介電質208而分開。在各種實施例中，閘極電極204可包含多晶矽、金屬、或類似者。在一些實施例中，閘極介電質208可包含氧化物（例如氧化矽），高k介電材料（例如氧化鉿）、或類似者。
PID緩和層116係設置在下層間介電結構104L之上，且一金屬氮化物層118係配置在PID緩和層116之上。在一些實施例中，PID緩和層116具有一實質上平坦的上表面，其延伸在PID緩和層116的最外層側壁之間。在一些實施例中，金屬氮化物層118具有一實質上平坦的上表面，其延伸在金屬氮化物層118的最外層側壁之間。在一些實施例中，PID緩和層116可具有一第一氮含量（例如在大約40%與大約50%的範圍間），並且金屬氮化物層118可具有高於第一氮含量的一第二氮含量。在一些實施例中，金屬氮化物層118可具有相較於PID緩和層116的一較低的介電常數。
在一些實施例中，PID緩和層116可具有一第一厚度210，並且金屬氮化物層118可具有一第二厚度212。在一些實施例中，第一厚度210與第二厚度212的比例可在大約3/25與大約9/15的範圍間。在一些實施例中，第一厚度210可在大約25埃（Å）與大約100Å之間、在大約30Å與大約90Å之間、大於大約30Å、或其他類似的值的範圍。小於大約25Å或30Å的厚度可能不足以防止電漿導致損害。在一些實施例中，第二厚度212可在大約100Å與大約300Å之間、在大約150Å與大約250Å之間、或其他類似的值的範圍。
第一上內連件120從PID緩和層116的側壁之間延伸至PID緩和層116的一頂部。在一些實施例中，PID緩和層116係配置在第一上內連件120的週圍區域正下方，並且沒有在第一上內連件120的一中央區域正下方，使得PID緩和層116係完全地側向地在第一上內連件120的中央區域的外側。一第二上內連件122係配置在第一上內連件120。在一些實施例中，第二上內連件122可包含一導電核心122c與一障壁層122b。在一些實施例中（未顯示），第一上內連件120也可包含一障壁層，其沿著在PID緩和層116之上的第一上內連件120的側壁而延伸。
上層間介電結構104U側向地圍繞第一上內連件120與第二上內連件122。上層間介電結構104U包含一或多個上ILD層。在一些實施例中，一或多個上ILD層可包含一或多個二氧化矽、SiCOH、硼磷矽酸鹽玻璃（BSG）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、氟矽酸鹽玻璃（FSG）、無摻雜矽酸鹽玻璃（USG）、或類似者。在一些實施例中，第一上內連件120具有一上表面，其係配置在正好在上層間介電結構104U的一下表面與PID緩和層116的頂表面及／或金屬氮化物層118之間。
圖3繪示一積體晶片結構300包含多個PID緩和層的的一些附加的實施例的剖視圖。
積體晶片結構300包含設置在一基底102上及／或之內的一半導體元件114。在一些實施例中，半導體元件114可包含一場效電晶體（FET）。在一些實施例中，半導體元件114可包含一鐵電場效電晶體（FeFET）元件。在這些實施例中，半導體元件114包含設置在源極／汲極區206之間的一閘極電極204。閘極電極204係藉由一閘極介電質208而與基底102分開。閘極電極204更進一步藉由一鐵電層302而與從閘極介電質208分開。在一些實施例中，鐵電層302可沿著閘極電極204的下表面與側壁而延伸。在各種實施例中，鐵電層302可以是或包含氧化鉿、氧化鉿鋯（例如Hf xZr 1-xO y、Hf 0.5Zr 0.5O 2、等等）、摻雜鈧的氮化鋁、摻雜有一或多個摻雜劑的氧化鉿鋯（例如鋁、矽、鑭、鈧、鈣、鋇、钆、釔、另一種合適的摻雜劑、或前述的任何組合）、氧化鈹、氧化鋅、氧化鈣、氧化鍶、氧化硼、二氧化鋯、或類似者。在一些實施例中，側壁間隔件304可配置沿著鐵電層302的對向側。
多個下內連件106係配置在包含多個堆疊的下介電層104a-104c的一下層間介電結構104L之內。這些多個下內連件106係耦接至半導體元件114。一PID緩和層116係配置在下層間介電結構104L之上，且一金屬氮化物層118係配置在PID緩和層116之上。一第一上內連件120延伸通過PID緩和層116與金屬氮化物層118至金屬氮化物層118之上。一第二上內連件122係配置在第一上內連件120。一上層間介電結構104U係配置圍繞第一上內連件120與第二上內連件122。
在一些實施例中，PID緩和層116與金屬氮化物層118可包含多個分離區段，其係藉由上層間介電結構104U而側向地彼此分開。藉由分開PID緩和層116與金屬氮化物層118的分離區段彼此，這些多個上內連件119係彼此電隔離。在一些實施例中，PID緩和層116與金屬氮化物層118可包含完全限制在第一上內連件120下面的區段。在一些實施例中，PID緩和層116與金屬氮化物層118可包含側向地延伸經過第一上內連件120的一最外的側壁的區段。在一些實施例中，PID緩和層116與金屬氮化物層118可包含連續地延伸在這些多個上內連件119的二相鄰者之間的區段。在這些實施例中，這些多個上內連件119的二相鄰者係電偶接在一起。
附加的PID緩和層306係配置在上層間介電結構104U之上，且一附加的金屬氮化物層308係配置在附加的PID緩和層306之上。一第三上內連件310延伸通過附加的PID緩和層306與附加的金屬氮化物層308至附加的金屬氮化物層308之上。一附加的上層間介電結構104U A係配置圍繞第三上內連件310。
圖4繪示一積體晶片結構400包含一PID緩和層的一些附加的實施例的剖視圖。
積體晶片結構400包括設置在一基底102之上的一下層間介電結構104L。下層間介電結構104L圍繞一或多個下內連件106，其係耦接至設置在基底102上或之內的一半導體元件114（例如場效電晶體）。一介電層402係配置在下層間介電結構104L之上。介電層402可包含氧化物（例如氧化矽）、氮化物（例如氮化矽、氮氧化矽、等等）、碳化物（例如碳化矽、碳氧化矽、等等）、或類似者。
介電層402具有一厚度404。在一些實施例中，厚度404與PID緩和層116的厚度比例係在大約½與大約7的範圍間。在一些實施例中，介電層402可具有一厚度404，其係在大約50埃（Å）與大約200Å之間、在大約100Å與大約150Å之間、或其他類似的值的範圍。一PID緩和層116係配置在介電層402之上，且一金屬氮化物層118係設置在PID緩和層116之上。
介電層402可使用具有相對低功率的的一電漿沉積製程而形成。舉例來說，在一些實施例中介電層402可形成在一功率，其係小於或等於用來形成PID緩和層116的功率。電漿沉積製程的低功率讓介電層402形成且沒有造成電漿導致損害在半導體元件114。
一或多個上內連件119係設置在金屬氮化物層118之上設置的一上層間介電結構104U之內。一或多個上內連件119包含一第一上內連件120與一第二上內連件122。第一上內連件120延伸通過介電層402、PID緩和層116、以及金屬氮化物層118而接觸一或多個下內連件106。在一些實施例中，介電層402可配置操作用在第一上內連件120的形成期間的蝕刻停止層。
圖5A繪示一積體晶片結構500包含一PID緩和層的一些附加的實施例的剖視圖。
積體晶片結構500包括設置在一基底102之上的一下層間介電結構104L。下層間介電結構104L圍繞一或多個下內連件106，其係耦接至設置在基底102上或之內的一半導體元件114。
PID緩和層116係配置在下層間介電結構104L之上。一第一上內連件120延伸通過PID緩和層116。在一些實施例中，第一上內連件120可從接觸一或多個下內連件106的一下表面延伸至正好在PID緩和層116的側壁之間、以及正好在PID緩和層116之上。在一些實施例中，第一上內連件120接觸PID緩和層116的側壁與上表面。在一些實施例中，PID緩和層116可具有一厚度502，其係在大約100Å與大約500Å之間、大約200Å與大約400Å之間、或其他類似的值的範圍。
第一上內連件120接觸PID緩和層116的側壁與上表面讓積體晶片結構500使用一相對簡單製造製程（例如排除一進一步沉積製程來形成一金屬氮化物層）來形成，這能降低舉例來說相對於圖1所示的結構的製造費用。然而，因為PID緩和層116係藉由一電漿沉積製程進行在一高壓力來形成，PID緩和層116將降低電漿導致損害在半導體元件114。
圖5B繪示一積體晶片結構504包含一PID緩和層的一些附加的實施例的剖視圖。
積體晶片結構504包括一介電層402，其設置在PID緩和層116與下層間介電結構104L之間。第一上內連件120延伸通過PID緩和層116與介電層402。
圖6繪示一積體晶片結構600包含一PID緩和層的一些附加的實施例的剖視圖。
積體晶片結構600包括設置在一基底102之上的一下層間介電結構104L。下層間介電結構104L圍繞一或多個下內連件106，其係耦接至設置在基底102上或之內的一半導體元件114。
一PID緩和層116係配置在下層間介電結構104L之上。在一些實施例中，PID緩和層116的一下表面可具有一第一濃度的氮，而PID緩和層116的一上表面可具有不同於（例如大於）第一濃度的一第二濃度的氮。在一些實施例中，PID緩和層116可具有一梯度濃度，其係連續地從下表面增加至上表面。在其他實施例中，PID緩和層116可包含多個不同的PID緩和子層116a-116b，其分別具有不同的氮濃度。在這些實施例中，PID緩和層116的全面的濃度可用逐步的方式增加在不同的PID緩和子層116a-116b的不同的氮濃度之間。
在一些實施例中，這些多個不同的PID緩和子層116a-116b可包含一第一PID緩和子層116a與一第二PID緩和子層116b。第一PID緩和子層116a具有一第一氮濃度且第二PID緩和子層116b具有大於第一氮濃度的第二氮濃度。舉例來說，第一氮濃度可在大約40%與大約45%之間的範圍，而第二氮濃度可在大約45%與大約50%之間的範圍。
在一些實施例中，一金屬氮化物層118係配置在PID緩和層116之上。在一些實施例中，金屬氮化物層118可具有相較於PID緩和層116的一最大氮濃度的一較高氮濃度。一第一上內連件120係配置在金屬氮化物層118，並且從金屬氮化物層118之上延伸至一或多個下內連件106。
圖7繪示一積體晶片結構700包含一PID緩和層的一些附加的實施例的一剖視圖。
積體晶片結構700包括設置在一基底102之上的一下層間介電結構104L。下層間介電結構104L圍繞一或多個下內連件106，其係耦接至設置在基底102上或之內的一半導體元件114。一或多個下內連件106包含一第一下內連件108、一第二下內連件110、以及一第三下內連件112。在一些實施例中，一下蝕刻停止層702可沿著第二下內連件110的一頂部來配置。第三下內連件112可延伸通過下蝕刻停止層702而接觸第二下內連件110。在一些實施例中，下蝕刻停止層702可包含一或多個氮化物（例如氮化矽、氮氧化矽、等等）、碳化物（例如碳化矽、碳氧化矽、等等）、或類似者。
介電層402係配置在下層間介電結構104L之上，一PID緩和層116係配置在介電層402之上，且一金屬氮化物層118係配置在PID緩和層116之上。一第一上內連件120延伸通過介電層402、PID緩和層116、以及金屬氮化物層118而接觸一或多個下內連件106。一第二上內連件122係配置在第一上內連件120。在一些實施例中，一上蝕刻停止層704可沿著第一上內連件120的一上表面來配置。第二上內連件122延伸通過上蝕刻停止層704而接觸第一上內連件120。在一些實施例中，上蝕刻停止層704可包含一或多個氮化物（例如氮化矽、氮氧化矽、等等）、碳化物（例如碳化矽、碳氧化矽、等等）、或類似者。
在一些實施例中，第一上內連件120可具有配置在PID緩和層116的側壁之間的下側壁、以及設置在PID緩和層116之上的上側壁。在一些實施例中，下側壁係與平行於基底102的一頂部的一水平線之間夾有一第一角度α。下側壁的第一角度α造成第一上內連件120的一下部具有隨著從基底102的距離增加而增加的一寬度。在一些實施例中，上側壁與金屬氮化物層118的一頂表面之間夾有一第二角度β。上側壁的第二角度β造成第一上內連件120的一上部具有隨著從基底102的距離增加而減少的一寬度。在一些實施例中，第二上內連件122可具有側壁，其係與第一上內連件122的一上表面夾有一第三角度γ。側壁的第三角度γ造成第二上內連件122具有隨著從基底102的距離減少而減少的一寬度。
在一些實施例中，第一上內連件120可具有不同的寬度正好在介電層402的側壁、PID緩和層116的側壁、以及金屬氮化物層118的側壁之間。舉例來說，第一上內連件120可具有正好在介電層402的側壁之間的一第一寬度706、正好在PID緩和層116的側壁之間的一第二寬度708、以及正好在金屬氮化物層118的側壁之間的一第三寬度710。
可理解的是在圖1至圖7繪示的揭露的PID緩和層降低帶電粒子流通過一或多個下內連件的暴露的表面的同時，電漿導致損害也可能發生在具有一介電層（例如一蝕刻停止層）覆蓋一或多個下內連件的積體晶片結構。舉例來說，形成一金屬到在一下內連件之上的一介電層可形成一金屬－絕緣體－金屬（metal-insulator-metal，MIM）結構，其係電容地耦接至一或多個下內連件（例如具有一電容造成帶電粒子形成在一或多個下內連件之內者）。電容耦合將壓迫一下層的半導體元件的一閘極介電質，從而導致電漿導致損害。隨著介電層之上及／之下的金屬的尺寸增加（因為電容與導電結構的尺寸成正比），此類MIM結構中電漿導致損害的程度可能會增加。
在一些實施例中，揭露的PID緩和層也可用在MIM結構來防止電漿導致損害在下層的半導體元件。舉例來說，圖8繪示一積體晶片結構800包含配置為降低電漿導致損害在一MIM結構的一PID緩和層的一些附加的實施例的一剖視圖。
積體晶片結構800包括設置在一基底102之上的一下層間介電結構104L。下層間介電結構104L圍繞一或多個下內連件106，其係耦接至設置在基底102上或之內的一半導體元件114。一PID緩和層116係配置在下層間介電結構104L之上。在一些實施例中，一介電層402可配置在PID緩和層116與下層間介電結構104L之間。在一些實施例中，一金屬氮化物層118可配置在PID緩和層116之上。一第一上內連件120係整個配置在PID緩和層116的一頂部及／或金屬氮化物層118的一頂部之上，如剖視圖所見。一第二上內連件122可配置在第一上內連件120。
第一上內連件120係藉由介電層402、PID緩和層116、及／或金屬氮化物層118而與一或多個下內連件106分開。若沒有PID緩和層116，一電漿沉積製程用來形成第一上內連件120將電容耦合至一或多個下內連件106，導致電漿導致損害在半導體元件114。然而，PID緩和層116緩和在一或多個下內連件106與第一上內連件120之間的電容耦合，從而減輕電漿導致損害在半導體元件114。
可理解的是圖1至圖8繪示的不同的PID緩和膜方案可整合在同一積體晶片結構之內。整合不同的PID緩和膜方案允有設計、費用、及／或可靠度的彈性。舉例來說，在一些實施例中下內連件可使用一金屬氮化物層來改善平坦度同時上覆內連件可不使用一金屬氮化物層來改善費用與吞吐量（例如既然製程公差可不那麼嚴格在高一點的內連件）。
圖9繪示一積體晶片結構包含多個PID緩和層的一些附加的實施例的一剖視圖。
積體晶片結構900包含配置在下層間介電結構104L之上的一PID緩和層116，下層間介電結構104L圍繞一或多個下內連件106，一或多個下內連件106耦接至設置在一基底102上及／或之內的一半導體元件114。一金屬氮化物層118係配置在PID緩和層116上。一第一上內連件120延伸通過PID緩和層116與金屬氮化物層118而在金屬氮化物層118之上。一第二上內連件122係配置在第一上內連件120上。一上層間介電結構104U係配置圍繞第一上內連件120與第二上內連件122。
介電層402係配置在上層間介電結構104U之上，一附加的PID緩和層306係配置在介電層402之上，且一附加的金屬氮化物層308係配置在附加的PID緩和層306之上。一第三上內連件310延伸通過介電層402、附加的PID緩和層306、以及附加的金屬氮化物層308而至在附加的金屬氮化物層308之上。一附加的上層間介電結構104U A係配置圍繞第三上內連件310。在一些實施例中，PID緩和層116與附加的PID緩和層306可包含相同材料（例如相同金屬氮化物）。在其他實施例中，PID緩和層116與附加的PID緩和層306可包含不同的材料（例如不同的金屬氮化物）。
圖10A至圖10B繪示曲線圖1000、1006，其顯示對於電晶體元件在半導體本體的示範的閘極漏電流的一些實施例。
金屬內連件路線建立一天線結構在FEOL元件（例如電晶體元件）之上。天線結構讓電荷穿過內連件且朝向FEOL元件，從而施加一不想要的閘極電壓到FEOL元件的一閘極電極。不想要的閘極電壓會降低閘極介電質的品質，從而導致因PID效應的一高閘極漏電流。圖10A繪示一繪示曲線圖1000，其顯示對於NMOS元件在半導體本體（例如一晶粒、一晶圓、或類似者）的示範的閘極漏電流的一些實施例。
在曲線圖1000，X-軸繪示閘極漏電流值。Y-軸繪示具有不同的閘極漏電流的元件的百分比。對於不具有所揭露的PID緩和層的積體晶片結構的電晶體元件的一閘極漏電流1002，其係對於在半導體本體上的多數元件是實質上不變的。然而，閘極漏電流1002對於一些電晶體元件（例如對於在半導體本體上的約3%至約10%的電晶體元件、對於約3%至約5%的電晶體元件、對於約3%的電晶體元件、或其他類似的值）而增加。相反地，對於具有所揭露的PID緩和層的積體晶片結構的元件的一閘極漏電流1004，其係對於在半導體本體上的實質上全部元件是實質上不變的（例如對於在半導體本體上的小於大約1%的電晶體元件）。因此，所揭露的PID緩和層對於在一半導體本體上的NMOS元件係減少閘極漏電流（例如對於約3%至10%的電晶體元件、對於約3%至5%的電晶體元件、對於約3%的電晶體元件、或其他類似的值）。
圖10B繪示一繪示曲線圖1006，其顯示對於PMOS元件在半導體本體的示範的閘極漏電流的一些實施例。
在曲線圖1006，X-軸繪示一閘極漏電流值。Y-軸繪示具有不同的閘極漏電流的元件的百分比。對於不具有所揭露的PID緩和層的積體晶片結構的元件的一閘極漏電流1008，其係對於一些電晶體元件（例如對於在半導體本體上的約40%至約50%的電晶體元件、對於約45%至約50%的電晶體元件、對於約47%的電晶體元件、或其他類似的值）而增加。相反的，對於具有所揭露的PID緩和層的積體晶片結構的元件的一閘極漏電流1010，其係對於在半導體本體上的實質上全部元件是實質上不變的（例如對於在半導體本體上的小於大約2%的電晶體元件、對於小於大約1%的電晶體元件、或其他類似的值）。因此，所揭露的PID緩和層對於在半導體本體上的PMOS元件係減少閘極漏電流（例如對於在半導體本體上的約40%至約50%的電晶體元件、對於約45%至約50%的電晶體元件、對於約47%的電晶體元件、或其他類似的值）。
圖11至圖20繪示積體晶片結構包含揭露的PID緩和層的形成方法的一些實施例的剖視圖1100至剖視圖2000。雖然圖11至圖20、圖21至圖28、圖29至圖34、圖35至圖42、以及圖43至圖50是關於描述方法，但仍可理解的是方法中揭露的結構並不限於此方法，仍可獨立於方法的結構獨立存在。
如圖11的剖視圖1100所示，一基底102係被提供。在各種實施例中，基底102可以是任何種類的半導體本體（例如矽、SiGe、SOI、等等），比如一半導體晶圓及／或晶圓上的一或多個裸晶、以及任何其他種類半導體及／或磊晶層、與之相關的。在一些實施例中，一或多個半導體元件114係形成在基底102上及／或之內。在一些實施例中，形成一或多個半導體元件114包括形成一閘極介電質膜在基底102之上、形成一閘極電極膜在閘極介電質膜之上、以及根據一蝕刻製程選擇性地圖案化閘極介電質膜與閘極電極膜而形成一閘極電極204，其藉由一閘極介電質208而與基底102分開。源極／汲極區206可隨後植入到基底102閘極電極204的相對側。
第一下內連件108係形成在基底102之上。在一些實施例中，第一下內連件108可使用一鑲嵌製程（例如單鑲嵌製程或雙鑲嵌製程）來形成。鑲嵌製程是藉由形成一第一下ILD層104a在基底102之上、蝕刻第一下ILD層104a而形成一洞及／或一溝槽、以及填入一導電材料於洞及／或溝槽來進行。在一些實施例中，第一下ILD層104a可藉由一沉積製程（例如物理氣相沉積（PVD）製程、化學氣相沉積（CVD）製程、電漿增強化學氣相沉積（PE-CVD）製程、或類似者）來沉積，並且導電材料可使一沉積製程及／或一鍍製程（例如電鍍、化學鍍、等等）來形成。在各種實施例中，第一下內連件108可包含鎢、銅或鋁銅、或類似者。
一第二下內連件110係形成在第一下內連件108之上。在一些實施例中，第二下內連件110可形成是藉由沉積一導電材料在基底102之上，並且藉由隨後蝕刻導電材料來形成第二下內連件110。在其他實施例（未顯示）中，第二下內連件110可藉由一鑲嵌製程的方式而形成。
如圖12的剖視圖1200所示，一第二下ILD層104b係形成在第二下內連件110上及／或之上而形成一下層間介電結構104L。在一些實施例中，第二下ILD層104b可從圍繞第二下內連件110延伸至第二下內連件110之上。第二下ILD層104b可藉由一沉積製程（例如PVD製程、CVD製程、PE-CVD製程、ALD製程、或類似者）來形成。
下層間介電結構104L係隨後圖案化而形成一下內連件開口1202而暴露第二下內連件110的一上表面。在一些實施例中，下層間介電結構104L可藉由根據一第一遮罩1206選擇性地暴露下層間介電結構104L至一第一蝕刻劑1204而圖案化。
如圖13的剖視圖1300所示，一第一擴散障壁層1302係形成在下層間介電結構104L之上並且在下內連件開口1202之內。第一擴散障壁層1302可藉由一沉積製程（例如PVD製程、CVD製程、PE-CVD製程、ALD製程、或類似者）來形成。一第一導電材料1304係形成到第一擴散障壁層1302上並且在下內連件開口1202之內。第一導電材料1304可藉由一沉積製程（例如PVD製程、CVD製程、PE-CVD製程、或類似者）及／或藉由一鍍製程（例如電鍍、化學鍍、等等）來形成。
如圖14的剖視圖1400所示，一平面化製程係進行（沿線1402）來從下層間介電結構104L之上移除第一導電材料（例如圖13的1304）與第一擴散障壁層（例如圖13的1302）的部分。藉由移除第一導電材料與第一擴散障壁層的部分，平面化製程形成包含一障壁層112b與一導電核心112c的一第三下內連件112。在一些實施例中，平面化製程可包含化學機械平坦化（CMP）製程、濕式蝕刻製程、乾式蝕刻製程、機械研磨製程、或類似者。
如圖15A的剖視圖1500所示，一PID緩和層116係形成到下層間介電結構104L上。PID緩和層116包含一金屬膜。在一些實施例中，PID緩和層116可包含金屬氮化物，比如氮化鈦、氮化鉭、或類似者。在一些實施例中，PID緩和層116可藉由一第一電漿沉積製程（例如電漿增強物理氣相沉積製程、電漿增強化學氣相沉積製程、電漿濺射製程、或類似者）進行在一第一壓力來形成。在這些實施例中，第一壓力增加一電漿1502的帶電粒子1504之間的一些碰撞。碰撞降低帶電粒子1504的能量，從而降低帶電粒子1504具有的充電效應在一或多個下內連件106，並且降低電漿導致損害在半導體元件114。第一壓力也給PID緩和層116有一第一氮含量。
在一些實施例中，PID緩和層116可形成在大於大約20毫托、大於大約15毫托、或類似者的一濺射氣壓（例如在一氬氣濺射氣壓）。在一些實施例中，PID緩和層116可形成超過在大約100秒與大約750秒之間、在大約200秒與大約700秒之間、或其他類似的值的一時間。形成PID緩和層116超過此時間導致PID緩和層116具有的金屬與氮比例，其係大於1、在大約1與大約1.1之間、等於大約1.1、或其他類似的值。
舉例來說，圖15B繪示一曲線圖1506，其顯示一示範的一PID緩和層的含量隨著沉積時間的函數。如曲線圖1506所示，在一些實施例中，PID緩和層116可包含如線1508所示的一金屬值（例如一鈦值）與如線1510所示的一氮值。在一些附加的實施例，PID緩和層116可進一步包含氧（如線1512所示）及／或矽（如線1514所示）。在一些實施例中，方框1516繪示PID緩和層116可形成的一範圍。在一些實施例中，在方框1516之內，如線1508所示的金屬值可具有在大約45%與大約50%之間的一值。在一些實施例中，在方框1516之內，如線1510所示的氮值可在大約45%與大約50%之間。
在一些實施例中，第一壓力造成PID緩和層116形成為具有低密度的一多孔結構。在一些實施例中，第一壓力可造成PID緩和層116形成為纖維狀及／或柱狀結構。舉例來說，圖15C繪示一PID緩和層116形成在第一壓力的一些實施例的一剖視圖1518。如剖視圖1518所示，PID緩和層116包含多個柱狀結構1520側向地彼此相鄰。這些多個柱狀結構1520係彼此分開且分明的因而給PID緩和層116有一多孔結構。在一些實施例中，這些多個柱狀結構1520也具有不同的高度，給PID緩和層116的一頂部有一第一粗糙度。
如圖16的剖視圖1600所示，一金屬氮化物層118係形成在PID緩和層116之上。金屬氮化物層118可使用一第二電漿沉積製程而形成。第二電漿沉積製程使用具有帶電粒子1604的一電漿1602來形成金屬氮化物層118在PID緩和層116。PID緩和層116防止帶電粒子1604從電漿1602中轉移至一或多個下內連件106。在一些實施例中，PID緩和層116可包含一導電層（例如導電金屬氮化物層），其具有相較於一或多個下內連件106的一較低的電阻。因為PID緩和層116具有相較於一或多個下內連件106的一較低的電阻，在電漿1602之內的帶電粒子1604將流過PID緩和層116而非流通過一或多個下內連件106，從而減輕電漿導致損害。
在一些實施例中，第二電漿沉積製程可進行在小於第一壓力的一第二壓力。舉例來說，金屬氮化物層118可形成在小於或等於大約7毫托、小於或等於大約5毫托、或類似者的一濺射氣壓。形成金屬氮化物層118在第二壓力造成金屬氮化物層118具有一上表面，其具有小於第一粗糙度的一第二粗糙度，從而給金屬氮化物層118的一上表面相較於PID緩和層116的一上表面而有一較大的光滑度。在一些實施例中，第二壓力也造成金屬氮化物層118形成有一第二氮濃度，其係高於PID緩和層116的第一氮濃度。在一些實施例中，金屬氮化物層118也可形成有相較於PID緩和層116的一較高的密度。
如圖17的剖視圖1700所示，金屬氮化物層118與PID緩和層116係根據一第二圖案化製程來圖案化而形成一第一上內連件開口1702。第一上內連件開口1702延伸通過金屬氮化物層118與PID緩和層116而暴露第三下內連件112的一上表面。在一些實施例中，金屬氮化物層118與PID緩和層116可藉由根據一第二遮罩1706選擇性地暴露金屬氮化物層118與PID緩和層116至一第二蝕刻劑1704而圖案化。在一些實施例中，第二圖案化製程可進行在一相對低功率（例如小於或等於100W），因而避免電漿導致損害。
如圖18的剖視圖1800所示，一第二導電材料1802係形成到金屬氮化物層118上以及在第一上內連件開口1702之內。在各種實施例中，第二導電材料1802可包含鋁、釕、鎢、銅、或類似者。第二導電材料1802可藉由一沉積製程（例如PVD製程、CVD製程、PE-CVD製程、或類似者）、及／或藉由一鍍製程（例如電鍍、化學鍍等等）而形成。在一些實施例中，第二導電材料1802可形成在一相對低功率（例如小於或等於100W），因而避免電漿導致損害。
如圖19的剖視圖1900所示，第二導電材料（例如圖18的1802）係根據一第三圖案化製程來圖案化而形成一第一上內連件120。第一上內連件120接觸第三下內連件112。在一些實施例中，第二導電材料可根據一第三圖案化製程而圖案化，其係根據一第三遮罩1904選擇性地暴露第二導電材料至一第三蝕刻劑1902。在一些實施例中，第三圖案化製程可進行在一相對低功率（例如小於或等於100W），因而避免電漿導致損害。
如圖20的剖視圖2000所示，一上層間介電結構104U係形成在第一上內連件120之上且側向地圍繞第一上內連件120。上層間介電結構104U可包含一或多個上ILD層。在一些實施例中，上層間介電結構104U可藉由一或多個沉積製程（例如PVD製程、CVD製程、PE-CVD製程、或類似者）形成。上層間介電結構104U可包含一或多個二氧化矽、SiCOH、硼磷矽酸鹽玻璃（BSG）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、氟矽酸鹽玻璃（FSG）、無摻雜矽酸鹽玻璃（USG）、或類似者。
第二上內連件122係形成在上層間介電結構104U之內。第二上內連件122延伸通過上層間介電結構104U而接觸第一上內連件120。在一些實施例中，第二上內連件122可使用一鑲嵌製程（例如一單鑲嵌製程或一雙鑲嵌製程）形成。鑲嵌製程是藉由蝕刻上層間介電結構104U而形成一第二上內連件開口（例如孔洞及／或溝槽）、以及填入一第三導電材料於第二上內連件開口來進行。在一些實施例中，第三導電材料（例如鎢、銅、鋁、或類似者）可使用一沉積製程及／或一鍍製程（例如電鍍、化學鍍、等等）來形成。
圖21至圖28繪示積體晶片結構包含PID緩和層的形成方法的一些附加的實施例。
如圖21的剖視圖2100所示，一半導體元件114係形成在基底102上及／或之內。一或多個下內連件106係形成在基底102之上形成的一下層間介電結構104L之內。在一些實施例中，一或多個下內連件106可包含一第一下內連件108、一第二下內連件110以及一第三下內連件112。在一些實施例中，半導體元件114與一或多個下內連件106可形成為如與圖10至圖14相關的描述中所述。
如圖22的剖視圖2200所示，一介電層402係形成到下層間介電結構104L上。介電層402係使用一沉積製程來形成，其係進行在一相對低功率（例如小於大約100W、小於大約200W、或其他類似的值）。低功率防止電漿導致損害發生於介電層402的形成期間。
如圖23的剖視圖2300所示，一PID緩和層116係形成到介電層402上。在一些實施例中，PID緩和層116係使用一第一電漿沉積製程進行在一第一壓力（例如大於大約20毫托、大於大約15毫托、或類似者）來形成。在這些實施例中，第一壓力增加一電漿2302的帶電粒子2304之間的一些碰撞。碰撞降低帶電粒子2304的能量，從而降低電漿導致損害。在一些實施例中，第一壓力可造成PID緩和層116形成為一多孔結構具有纖維狀的及／或柱狀結構。
如圖24的剖視圖2400所示，一金屬氮化物層118係形成在PID緩和層116之上。在一些實施例中，金屬氮化物層118可使用一第二電漿沉積製程進行在小於第一壓力的一第二壓力來形成。第二電漿沉積製程使用具有帶電粒子2404的一電漿2402來形成金屬氮化物層118在PID緩和層116。PID緩和層116防止帶電粒子2404從電漿2402中轉移至一或多個下內連件106。
如圖25的剖視圖2500所示，金屬氮化物層118、PID緩和層116、以及介電層402係圖案化而形成一第一上內連件開口2502。第一上內連件開口2502延伸通過金屬氮化物層118、PID緩和層116以及介電層402而暴露第三下內連件112的一上表面。在一些實施例中，金屬氮化物層118、PID緩和層116以及介電層402可藉由一第一圖案化製程被圖案化，其係根據一第一遮罩2506選擇性地暴露金屬氮化物層118、PID緩和層116以及介電層402至一第一蝕刻劑2504。
如圖26的剖視圖2600所示，一第二導電材料2602係形成到金屬氮化物層118上並且在第一上內連件開口2502之內。在一些實施例中，第二導電材料2602可形成如與圖18相關的描述中所述。
如圖27的剖視圖2700所示，第二導電材料（例如圖26的2602）係圖案化來形成一第一上內連件120。第一上內連件120延伸通過第一上內連件開口2502而接觸第三下內連件112。在一些實施例中，第二導電材料可藉由一第二圖案化製程被圖案化，其係根據一第二遮罩2704選擇性地暴露第二導電材料至一第二蝕刻劑2702。
如圖28的剖視圖2800所示，一上層間介電結構104U係形成在第一上內連件120之上且側向地圍繞第一上內連件120。上層間介電結構104U可藉由一沉積製程（例如PVD製程、CVD製程、PE-CVD製程、或類似者）來形成。一第二上內連件122係形成在上層間介電結構104U之內。第二上內連件122延伸通過上ILD層而接觸第一上內連件120。
圖29至圖34繪示積體晶片結構包含PID緩和層的形成方法的一些附加的實施例。
如圖29的剖視圖2900所示，一半導體元件114係形成在基底102上及／或之內。一或多個下內連件106係形成在基底102之上形成的一下層間介電結構104L之內。在一些實施例中，一或多個下內連件106可包含一第一下內連件108、一第二下內連件110、以及一第三下內連件112。在一些實施例中，半導體元件114與一或多個下內連件106可形成如與圖10至圖14相關的描述中所述。
如圖30的剖視圖3000所示，一PID緩和層116係形成到下層間介電結構104L上。在一些實施例中，PID緩和層116係使用一第一電漿沉積製程進行在一第一壓力（例如大於大約20毫托、大於大約15毫托、或類似者）來形成。在這些實施例中，第一壓力增加一電漿3002的帶電粒子3004之間的一些碰撞。碰撞降低帶電粒子3004的能量，從而降低電漿導致損害。在一些實施例中，第一壓力可造成PID緩和層116形成為一多孔結構具有纖維狀的及／或柱狀結構。
如圖31的剖視圖3100所示，PID緩和層116係圖案化而形成一第一上內連件開口3102。第一上內連件開口3102延伸通過PID緩和層116而暴露第三下內連件112的一上表面。在一些實施例中，PID緩和層116可藉由一第一圖案化製程被圖案化，其係根據一第一遮罩3106選擇性地暴露PID緩和層116至一第一蝕刻劑3104。在一些實施例中，第一圖案化製程可進行在一相對低功率（例如小於或等於100W），因而避免電漿導致損害在半導體元件114。
如圖32的剖視圖3200所示，一第二導電材料3202係形成到PID緩和層116上並且在第一上內連件開口3102之內。在一些實施例中，第二導電材料3202可形成如與圖18相關的描述中所述。
如圖33的剖視圖3300所示，第二導電材料（例如3202）係圖案化而形成一第一上內連件120。第一上內連件120延伸通過第一上內連件開口3102而接觸第三下內連件112。在一些實施例中，第二導電材料可藉由一第二圖案化製程被圖案化，其係根據一第二遮罩3304選擇性地暴露第二導電材料至一第二蝕刻劑3302。
如圖34的剖視圖3400所示，一上層間介電結構104U係形成在第一上內連件120之上並且側向地圍繞第一上內連件120。一第二上內連件122係形成在上層間介電結構104U之內。第二上內連件122延伸通過上ILD層而接觸第一上內連件120。
圖35至圖42繪示積體晶片結構包含PID緩和層具有多個子層的形成方法的一些實施例。
如圖35的剖視圖3500所示，一半導體元件114係形成在基底102上及／或之內。一或多個下內連件106係形成在基底102之上形成的一下層間介電結構104L之內。在一些實施例中，一或多個下內連件106可包含一第一下內連件108、一第二下內連件110、以及一第三下內連件112。在一些實施例中，半導體元件114與一或多個下內連件106可形成如與圖10至圖14相關的描述中所述。
如圖36的剖視圖3600所示，一第一PID緩和子層116a係形成到下層間介電結構104L上。在一些實施例中，第一PID緩和子層116a可形成有一第一氮含量。在一些實施例中，第一PID緩和子層116a可藉由一第一電漿沉積製程進行在一第一壓力來形成。
如圖37的剖視圖3700所示，一第二PID緩和子層116b係形成到第一PID緩和子層116a上而形成一PID緩和層116。在一些實施例中，第二PID緩和子層116b可形成有比第一氮含量大的一第二氮含量。在一些實施例中，第二PID緩和子層116b可藉由一第二電漿沉積製程進行在小於第一壓力的一第二壓力來形成。在一些實施例中，第一壓力與第二壓力二者可以是大於大約20毫托、大於大約15毫托、或類似者。
如圖38的剖視圖3800所示，一金屬氮化物層118係形成在PID緩和層116之上。在一些實施例中，金屬氮化物層118可藉由一第三電漿沉積製程進行在大於第二壓力的一第三壓力來形成。PID緩和層116防止帶電粒子從使用在第三電漿沉積製程的一電漿中轉移至一或多個下內連件106。
如圖39的剖視圖3900所示，PID緩和層116與金屬氮化物層118係圖案化而形成一第一上內連件開口3902。第一上內連件開口3902延伸通過PID緩和層116與金屬氮化物層118而暴露第三下內連件112的一上表面。在一些實施例中，PID緩和層116與金屬氮化物層118可藉由一第一圖案化製程被圖案化，其係根據一第一遮罩3906選擇性地暴露PID緩和層116與金屬氮化物層118至一第一蝕刻劑3904。
如圖40的剖視圖4000所示，一第二導電材料4002係形成到金屬氮化物層118上並且在第一上內連件開口3902之內。在一些實施例中，第二導電材料4002可形成如與圖18相關的描述中所述。
如圖41的剖視圖4100所示，第二導電材料（例如圖40的4002）係圖案化而形成一第一上內連件120。第一上內連件120延伸通過第一上內連件開口3902而接觸第三下內連件112。在一些實施例中，第二導電材料可藉由一第二圖案化製程被圖案化，其係根據一第二遮罩4104選擇性地暴露第二導電材料至一第二蝕刻劑4102。
如圖42的剖視圖4200所示，一上層間介電結構104U係形成在第一上內連件120之上並且側向地圍繞第一上內連件120。一第二上內連件122係形成在上層間介電結構104U之內。第二上內連件122延伸通過上ILD層而接觸第一上內連件120。
圖43至圖49繪示積體晶片結構包含MIM結構具有PID緩和層的形成方法的一些附加的實施例。
如圖43的剖視圖4300所示，一半導體元件114係形成在基底102上及／或之內。一或多個下內連件106係形成在基底102之上形成的一下層間介電結構104L之內。在一些實施例中，一或多個下內連件106可包含一第一下內連件108、一第二下內連件110、以及一第三下內連件112。在一些實施例中，半導體元件114以與一或多個下內連件106可形成如與圖10至圖14相關的描述中所述。
如圖44的剖視圖4400所示，一介電層402係形成到下層間介電結構104L上。介電層402係使用一沉積製程，其係進行在一相對低功率（例如小於大約100W、小於大約200W、或其他類似的值）來形成。低功率防止電漿導致損害發生於介電層402的形成期間。
如圖45的剖視圖4500所示，一PID緩和層116係形成到介電層402上。在一些實施例中，PID緩和層116係使用一第一電漿沉積製程進行在一第一壓力（例如大於大約20毫托、大於大約15毫托、或類似者）來形成。在一些實施例中，第一壓力可造成PID緩和層116形成為一多孔結構具有纖維狀的及／或柱狀結構。
如圖46的剖視圖4600所示，一金屬氮化物層118係形成在PID緩和層116之上。在一些實施例中，金屬氮化物層118可使用一第二電漿沉積製程進行在小於第一壓力的一第二壓力來形成。PID緩和層116防止帶電粒子2404從使用在第二電漿沉積製程期間的一電漿中轉移至一或多個下內連件106。
如圖47的剖視圖4700所示，一第二導電材料4702係形成到金屬氮化物層118上。在一些實施例中，第二導電材料4702可形成如與圖18相關的描述中所述。
如圖48的剖視圖4800所示，第二導電材料（例如圖47的4702）係圖案化而形成一第一上內連件120。第一上內連件120係在金屬氮化物層118之上如剖視圖4800所見。在一些實施例中，第二導電材料可使用一第一圖案化製程被圖案化，其係根據一第一遮罩4804選擇性地暴露第二導電材料至一第一蝕刻劑4802。
如圖49的剖視圖4900所示，一上層間介電結構104U係形成在第一上內連件120之上並且側向地圍繞第一上內連件120。一第二上內連件122係形成在上層間介電結構104U之內。第二上內連件122延伸通過上ILD層而接觸第一上內連件120。
圖50繪示積體晶片結構包含揭露的PID緩和層的一形成方法5000的一些實施例的流程圖。
雖然方法5000在此被說明以及描述為一系列的操作或事件，但可理解的是，所說明的此類操作或事件的順序不應解釋為限制性意義。例如，一些操作可能以不同的順序及／或與其他操作或事件同時發生，而不是在此說明及/或描述的操作或事件。此外，並非所有圖式所示的操作都可能需要實現本文描述的一或多個方面或實施例。再者，本文描述的一或多個操作可在一或多個單獨的操作及/或階段中進行。
在操作5002，一或多個下內連件係形成在一下層間介電結構之內在一基底之上。圖10至圖14繪示對應於操作5002的一些實施例的剖視圖1000至剖視圖1400。圖21、圖29、圖35、以及圖43繪示對應於操作5002繪示一些替代實施例的剖視圖2100、剖視圖2900、剖視圖3500、以及剖視圖4300。
在操作5004，一介電層可形成在一些實施例中一或多個下內連件與下層間介電結構之上。圖22繪示對應於操作5004的一些實施例的一剖視圖2200。圖44繪示對應於操作5004的一些替代實施例的一剖視圖4400。
在操作5006，一PID緩和層係在一第一壓力下形成在一或多個下內連件、下層間介電結構、及／或介電層之上。圖15A、圖23、圖30、圖36至圖37、以及圖45繪示對應於操作5006的一些實施例的剖視圖1500、剖視圖2300、剖視圖3000、剖視圖3600至剖視圖3700、以及剖視圖4500。
在操作5008，一金屬氮化物層係在小於第一壓力的一第二壓力下形成在PID緩和層之上，在一些實施例中。圖16、圖24、圖38、以及圖46繪示對應於操作5008的一些實施例的剖視圖1600、剖視圖2400、剖視圖3800、以及剖視圖4600。
在操作5010，在一些實施例中，金屬氮化物層、PID緩和層、及／或介電層係圖案化而形成將一或多個下內連件暴露的一上內連件開口。圖17、圖25、圖31、以及圖39繪示對應於操作5010的一些實施例的剖視圖1700、剖視圖2500、剖視圖3100、以及剖視圖3900。
在操作5012，一第一上內連件係形成在上內連件開口之內及／或在PID緩和層之上。圖18至圖19繪示對應於操作5012的一些實施例的剖視圖1700至剖視圖1800。圖26至圖27繪示對應於操作5012的一些實施例的剖視圖2600至剖視圖2700。圖32至圖33繪示對應於操作5012的一些替代實施例的剖視圖3200至剖視圖3300。圖40至圖41繪示對應於操作5012的一些替代實施例的剖視圖4000至剖視圖4100。圖47至圖48繪示對應於操作5012的一些替代實施例的剖視圖4700至剖視圖4800。
在操作5014，一第二上內連件係形成在一上層間介電結構之內，其係形成在第一上內連件之上並且側向地圍繞第一上內連件。圖20、圖28、圖34、圖42、以及圖49繪示對應於操作5014的一些實施例的剖視圖2000、剖視圖2800、剖視圖3400、剖視圖4200、以及剖視圖4900。
因此，本揭露有關一積體晶片結構，其包含配置為降低電漿導致損害的一電漿導致損害（PID）緩和層。
在一些實施例中，本揭露有關一積體晶片結構。積體晶片結構包括一基底；一或多個下內連件，設置在一下層間介電（ILD）結構之內在基底之上；一電漿導致損害（PID）緩和層，設置在下層間介電結構之上，PID緩和層具有包括金屬的一多孔結構；以及一第一上內連件，側向地在PID緩和層之上被一上層間介電結構所圍繞，第一上內連件從PID緩和層之上延伸至一或多個下內連件。在一些實施例中，積體晶片結構進一步包括垂直地在PID緩和層與上層間介電結構之間的一金屬氮化物層，第一上內連件係從上層間介電結構之內延伸通過PID緩和層與金屬氮化物層。在一些實施例中，PID緩和層具有相較於金屬氮化物層的一較低氮濃度。在一些實施例中，PID緩和層具有一實質上平坦的上表面，其延伸在PID緩和層的最外側側壁之間。在一些實施例中，PID緩和層包括氮化鈦或氮化鉭。在一些實施例中，PID緩和層具有的金屬與氮的一比例是在大約1與大約1.5的範圍。在一些實施例中，積體晶片結構進一步包括一介電層，其配置在下層間介電結構與PID緩和層之間，第一上內連件係連續地從PID緩和層正上方延伸至物理地接觸一或多個下內連件。在一些實施例中，積體晶片結構進一步包括一介電層，其配置在上層間介電結構之上；一第二PID緩和層，其設置在介電層之上，第二PID緩和層具有含有一第二金屬與氮的一第二多孔結構；以及一第三上內連件，其設置在第二PID緩和層之上的一附加的上層間介電結構之內，第三上內連件係從附加的上層間介電結構之內延伸通過第二PID緩和層與介電層。
在其他實施例中，本揭露有關一積體晶片結構。積體晶片結構包括一或多個下內連件，設置在一下層間介電（ILD）結構之內在一基底之上；一電漿導致損害（PID）緩和層，設置在下層間介電結構之上，PID緩和層包括具有金屬與氮比例大於1的金屬氮化物；以及一第一上內連件，設置在一上層間介電結構之內在PID緩和層之上，第一上內連件係延伸通過上層間介電結構與PID緩和層而接觸一或多個下內連件。在一些實施例中，第一上內連件係連續地從正好在PID緩和層的側壁之間延伸至正好在PID緩和層的頂表面之上。在一些實施例中，第一上內連件具有一上表面，其係正好在上層間介電結構的一下表面與PID緩和層的頂表面之間。在一些實施例中，積體晶片結構進一步包括一金屬氮化物層，其垂直地在PID緩和層與上層間介電結構之間，其中金屬氮化物層具有相較於PID緩和層的一較高氮濃度。在一些實施例中，緩和層具有大於大約30埃的厚度。
在其他實施例，本揭露有關積體晶片結構的形成方法。此方法包括形成一或多個下內連件在一下介電（ILD）結構之內在一基底之上；形成一電漿導致損害（PID）緩和層在下層間介電結構之上，PID緩和層包括形成在一第一壓力的金屬氮化物；形成一金屬氮化物層在PID緩和層之上，其中金屬氮化物層係形成在小於第一壓力的一第二壓力；圖案化緩和層與金屬氮化物層而形成一上內連件開口；以及形成一導電材料在上內連件開口之內且在金屬氮化物層之上。在一些實施例中，PID緩和層包括具有纖維狀的或柱狀結構的一多孔結構。在一些實施例中，方法進一步包括圖案化導電材料而形成一第一上內連件；以及形成一上層間介電（ILD）結構在第一上內連件之上。在一些實施例中，第一壓力係大於大約20毫托。在一些實施例中，PID緩和層具有相較於金屬氮化物層的一較低氮濃度。在一些實施例中，PID緩和層具有在大約40%與大約50%之間的一氮濃度。在一些實施例中，PID緩和層與金屬氮化物層係使用電漿沉積製程來形成。
上述內容概述了幾個實施例的特徵，以便本技術領域中具有通常知識者可更好地理解本揭露的各個方面。本技術領域中具有通常知識者應認識到，其可容易地將本揭露內容作為設計或修改其他製程和結構的基礎，以實現相同的目的及／或實現本揭露介紹的實施例的相同優點。本技術領域中具有通常知識者還應該認識到，這種等效的結構並不偏離本揭露的精神和範圍，其可在不偏離本揭露的精神和範圍的情況下對本揭露進行各種改變、替換和改動。
100、200、300、400、500、504、600、700、800、900:積體晶片結構 102:基底 104a:下介電層、第一下ILD層 104b:下介電層、第二下ILD層 104c:下介電層 104L:下層間介電結構 104U:上層間介電結構 104U A:附加的上層間介電結構 106:下內連件 108:第一下內連件 110:第二下內連件 112:第三下內連件 112b:障壁層 112c:導電核心 114:半導體元件 116:電漿導致損害（PID）緩和層 116a:第一PID緩和子層 116b:第二PID緩和子層 118:金屬氮化物層 119:上內連件 120:第一上內連件 122:第二上內連件 122b:障壁層 122c:導電核心 202:接點蝕刻停止層 204:閘極電極 206:源極／汲極區 208:閘極介電質 210:第一厚度 212:第二厚度 302:鐵電層 304:側壁間隔件 306:附加的PID緩和層 308:附加的金屬氮化物層 310:第三上內連件 402:介電層 404、502:厚度 702:下蝕刻停止層 704:上蝕刻停止層 706:第一寬度 708:第二寬度 710:第三寬度 1000、1006:曲線圖 1002、1004、1008、1010:閘極漏電流 1100、1200、1300、1400、1500、1518、1600、1700、1800、1900、2000、2100、2200、2300、2400、2500、2600、2700、2800、2900、3000、3100、3200、3300、3400、3500、3600、3700、3800、3900、4000、4100、4200、4300、4400、4500、4600、4700、4800、4900:剖視圖 1202:下內連件開口 1204、2504、3104、3904、4802:第一蝕刻劑 1206、2506、3106、3906、4804:第一遮罩 1302:第一擴散障壁層 1304:第一導電材料 1402:線 1502、1602、2302、2402、3002:電漿 1504、1604、2304、2404、3004:帶電粒子 1506:曲線圖 1508、1510、1512、1514:線 1516:方框 1520:柱狀結構 1702、2502、3102、3902:第一上內連件開口 1704、2702、3302、4102:第二蝕刻劑 1706、2704、3304、4104:第二遮罩 1802、2602、3202、4002、4702:第二導電材料 1902:第三蝕刻劑 1904:第三遮罩 5000:方法 5002、5004、5006、5008、5010、5012、5014:操作 α:第一角度 β:第二角度 γ:第三角度
當結合所附圖式而閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種特徵件未按比例繪製。實際上，為了清楚論述起見，可任意增大或減小各種特徵件之尺寸。
圖1繪示積體晶片結構包含配置為降低電漿導致損害的電漿導致損害（PID）緩和層的一些實施例的剖視圖。
圖2繪示積體晶片結構包含PID緩和層的一些附加的實施例的剖視圖。
圖3繪示積體晶片結構包含多個PID緩和層的一些附加的實施例的剖視圖。
圖4繪示積體晶片結構包含PID緩和層的一些附加的實施例的剖視圖。
圖5A至圖5B繪示積體晶片結構包含PID緩和層的一些附加的實施例的剖視圖。
圖6繪示積體晶片結構包含PID緩和層具有多個子層的一些附加的實施例的剖視圖。
圖7繪示積體晶片結構包含PID緩和層的一些附加的實施例的剖視圖。
圖8繪示積體晶片結構包含MIM結構具有PID緩和層的一些附加的實施例的剖視圖。
圖9繪示積體晶片結構包含多個PID緩和層的一些附加的實施例的剖視圖。
圖10A至圖10B繪示曲線圖，其顯示對於在具有揭露的PID緩和層的積體晶片結構上的電晶體元件的示範的閘極漏電流。
圖11至圖20繪示積體晶片結構包含PID緩和層的形成方法的一些實施例。
圖21至圖28繪示積體晶片結構包含PID緩和層的形成方法的一些附加實施例。
圖29至圖34繪示積體晶片結構包含PID緩和層的形成方法的一些附加實施例。
圖35至圖42繪示積體晶片結構包含PID緩和層具有多個子層的形成方法的一些附加實施例。
圖43至圖49繪示積體晶片結構包含MIM結構具有PID緩和層的形成方法的一些附加實施例。
圖50繪示積體晶片結構包含PID緩和層的方法的一些實施例的流程圖。
100:積體晶片結構
102:基底
104L:下層間介電結構
104U:上層間介電結構
106:下內連件
108:第一下內連件
110:第二下內連件
112:第三下內連件
114:半導體元件
116:電漿導致損害緩和層
118:金屬氮化物層
119:上內連件
120:第一上內連件
122:第二上內連件

Claims (20)

  1. 一種積體晶片結構，包含： 一基底； 一或多個下內連件，設置在一下層間介電（ILD）結構之內在該基底之上； 一電漿導致損害（PID）緩和層，設置在該下層間介電結構之上，該PID緩和層包含含有金屬的一多孔結構；以及 一第一上內連件，側向地在該PID緩和層之上被一上層間介電結構所圍繞，其中該第一上內連件從在該PID緩和層之上延伸至該一或多個下內連件。
  2. 如請求項1所述的積體晶片結構，進一步包含： 一金屬氮化物層，垂直地在該PID緩和層與該上層間介電結構之間，其中該第一上內連件從在該上層間介電結構之內延伸通過該PID緩和層與該金屬氮化物層。
  3. 如請求項2所述的積體晶片結構，其中該PID緩和層具有相較於該金屬氮化物層的一較低氮濃度。
  4. 如請求項2所述的積體晶片結構，其中該PID緩和層具有一實質上平坦的上表面延伸在該PID緩和層的最外層側壁之間。
  5. 如請求項1所述的積體晶片結構，其中該PID緩和層包含氮化鈦或氮化鉭。
  6. 如請求項5所述的積體晶片結構，其中該PID緩和層具有的該金屬與氮的一比例是在大約1與大約1.5之間的範圍。
  7. 如請求項1所述的積體晶片結構，進一步包含： 一介電層，配置在該下層間介電結構與該PID緩和層之間，其中該第一上內連件連續地從該PID緩和層正上方延伸至物理地接觸該一或多個下內連件。
  8. 如請求項1所述的積體晶片結構，進一步包含： 一介電層，配置在該上層間介電結構之上； 一第二第二PID緩和層，設置在該介電層之上，該第二PID緩和層包含具有一第二金屬與氮的一第二多孔結構；以及 一第三上內連件，設置在一附加的上層間介電結構之內在該第二PID緩和層之上，該第三上內連件從該附加的上層間介電結構之內延伸通過該第二PID緩和層與該介電層。
  9. 一種積體晶片結構，包含： 一或多個下內連件，設置在一下層間介電（ILD）結構之內在一基底之上； 一電漿導致損害（PID）緩和層，設置在該下層間介電結構之上，其中該PID緩和層包含具有金屬與氮比例大於1的一金屬氮化物；以及 一第一上內連件設置在一上層間介電結構之內在該PID緩和層之上，該第一上內連件延伸通過該上層間介電結構與該PID緩和層而接觸該一或多個下內連件。
  10. 如請求項9所述的積體晶片結構，其中該第一上內連件連續地從在該PID緩和層的側壁之正中間延伸至在該PID緩和層的一頂表面之正上方。
  11. 如請求項10所述的積體晶片結構，其中該第一上內連件具有一上表面，其係在在該上層間介電結構的一下表面與該PID緩和層的該頂表面之正中間。
  12. 如請求項9所述的積體晶片結構，進一步包含： 一金屬氮化物層垂直地在該PID緩和層與該上層間介電結構之間，其中該金屬氮化物層具有相較於該PID緩和層的一較高氮濃度。
  13. 如請求項12所述的積體晶片結構，其中該PID緩和層具有大於大約30埃（Angstroms）的一厚度。
  14. 一種積體晶片結構的形成方法，包含： 形成一或多個下內連件在一下層間介電（ILD）結構之內在一基底之上； 形成一電漿導致損害（PID）緩和層在該下層間介電結構之上，其中該PID緩和層包含形成在一第一壓力的金屬氮化物； 形成一金屬氮化物層在該PID緩和層之上，其中該金屬氮化物層係形成在小於該第一壓力的一第二壓力； 圖案化該PID緩和層與該金屬氮化物層來形成一上內連件開口；以及 形成一導電材料在該上內連件開口之內且在該金屬氮化物層之上。
  15. 如請求項14所述的方法，其中該PID緩和層包含具有纖維狀的或柱狀結構的一多孔結構。
  16. 如請求項14所述的方法，進一步包含： 圖案化該導電材料來形成一第一上內連件；以及 形成一上層間介電（ILD）結構在該第一上內連件之上。
  17. 如請求項14所述的方法，其中該第一壓力係大於大約20毫托（mTorr）。
  18. 如請求項14所述的方法，其中該PID緩和層具有相較於該金屬氮化物層的一較低氮濃度。
  19. 如請求項14所述的方法，其中該PID緩和層具有在大約40%與大約50%之間的一氮濃度。
  20. 如請求項14所述的方法，其中該PID緩和層與該金屬氮化物層係使用電漿沉積製程來形成。
TW111132207A 2022-04-20 2022-08-26 積體晶片結構及其形成方法 TWI823534B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263332900P 2022-04-20 2022-04-20
US63/332,900 2022-04-20
US17/856,419 2022-07-01
US17/856,419 US20230343642A1 (en) 2022-04-20 2022-07-01 Film scheme to reduce plasma-induced damage

Publications (2)

Publication Number Publication Date
TW202343562A true TW202343562A (zh) 2023-11-01
TWI823534B TWI823534B (zh) 2023-11-21

Family

ID=88238502

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111132207A TWI823534B (zh) 2022-04-20 2022-08-26 積體晶片結構及其形成方法

Country Status (4)

Country Link
US (1) US20230343642A1 (zh)
KR (1) KR20230149741A (zh)
DE (1) DE102023104972A1 (zh)
TW (1) TWI823534B (zh)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9190319B2 (en) * 2013-03-08 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming interconnect structure
US11658064B2 (en) * 2020-09-29 2023-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure with dielectric cap layer and etch stop layer stack

Also Published As

Publication number Publication date
TWI823534B (zh) 2023-11-21
US20230343642A1 (en) 2023-10-26
DE102023104972A1 (de) 2023-10-26
KR20230149741A (ko) 2023-10-27

Similar Documents

Publication Publication Date Title
US20210183646A1 (en) Low-k Dielectric and Processes for Forming Same
TWI814860B (zh) 金屬-絕緣體-金屬電容器結構、半導體裝置及其製造方法
US8247291B2 (en) Methods of forming fine patterns in integrated circuit devices and methods of manufacturing integrated circuit devices including the same
KR102700874B1 (ko) Beol 상호연결부들 사이의 장벽 없는 계면
TW202107678A (zh) 積體晶片及其形成方法
US8445991B2 (en) Semiconductor device with MIM capacitor and method for manufacturing the same
US11908794B2 (en) Protection liner on interconnect wire to enlarge processing window for overlying interconnect via
US20220319913A1 (en) Enlarging contact area and process window for a contact via
US7145240B2 (en) Semiconductor device having a capacitor and method of manufacturing the same
US20050002266A1 (en) Semiconductor device and its manufacturing method
CN116581101A (zh) 集成芯片结构及其形成方法
US20230290678A1 (en) Barrier free interface between beol interconnects
US20230163163A1 (en) Semiconductor device with integrated metal-insulator-metal capacitors
TWI823534B (zh) 積體晶片結構及其形成方法
US20230154843A1 (en) Semiconductor Device with Integrated Metal-Insulator-Metal Capacitors
TWI773492B (zh) 積體電路
TW202135322A (zh) 積體晶片
US20070284743A1 (en) Fabricating Memory Devices Using Sacrificial Layers and Memory Devices Fabricated by Same
US11769791B2 (en) High capacitance MIM device with self aligned spacer
CN220874972U (zh) 内存装置
TWI826908B (zh) 積體晶片及其形成方法
US20240021513A1 (en) Etch stop structure for ic to increase stability and endurance
US20230154972A1 (en) Capacitor device with multi-layer dielectric structure
TWI624090B (zh) 電阻式隨機存取記憶體裝置及其製造方法
US20240194523A1 (en) Selective deposition of a protective layer to reduce interconnect structure critical dimensions