TW202318646A - 積體晶片及其形成方法 - Google Patents

Abstract

本公開實施例提供一種積體晶片。積體晶片包括佈置在環繞內連線的下部介電結構之上的下部絕緣結構。下部絕緣結構具有延伸穿過下部絕緣結構的側壁。底部電極沿下部絕緣結構的側壁和上表面佈置，資料儲存結構設置在底部電極的第一內側壁和上表面上，且頂部電極設置在資料儲存結構的第二內側壁和上表面上。內連通孔位於頂部電極的上表面上。底部電極的底表面橫向位於內連通孔的底表面之外。

Description

具有偏置內連通孔的記憶體單元

許多現代電子裝置包含配置為儲存資料的電子記憶體。電子記憶體可以是揮發性記憶體或非揮發性記憶體。揮發性記憶體在通電時儲存資料，而非揮發性記憶體能夠在斷電時儲存資料。鐵電隨機存取記憶體（Ferroelectric random-access memory; FeRAM）裝置是下一代非揮發性記憶體技術的一個有希望的候選者。這是因為FeRAM裝置具有許多優點，包括快速寫入時間、高耐久性、低功耗和低輻射損傷敏感性。

以下公開提供用於實施所提供主題的不同特徵的許多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本公開。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開可能在各種實例中重複使用參照編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於…下面（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。裝置可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

鐵電隨機存取記憶體（FeRAM）裝置具有底部電極，所述底部電極藉由鐵電材料與頂部電極分離。鐵電材料具有本征（intrinsic）電偶極子，其可藉由施加外部電場在相對極性之間切換。不同的極性為FeRAM裝置提供代表不同資料狀態（例如，邏輯“0”或“1”）的不同電容，從而允許FeRAM裝置以數位方式存儲資料。舉例來說，在讀取操作期間，可從連接到FeRAM裝置的位元線上的電壓感測不同的電容，以輸出由FeRAM裝置儲存的資料狀態。

FeRAM裝置通常藉由以下方式來形成：在環繞多個內連線層的介電結構之上沉積下部絕緣結構。將下部絕緣結構圖案化以形成暴露出多個內連線層中的一者或多者的開口。在開口內且在下部絕緣結構之上形成底部電極層。隨後對底部電極層執行化學機械平坦化（chemical mechanical planarization; CMP）製程，以定義實質上平坦的上表面。在底部電極層的實質上平坦的上表面之上形成鐵電層，且在鐵電層之上形成頂部電極層。對頂部電極層和鐵電層執行第一圖案化製程以定義頂部電極和鐵電結構。然後沿著頂部電極的側邊形成側壁間隔件，隨後進行第二圖案化製程以定義底部電極。

由於CMP製程是相對昂貴的製程，使用CMP製程形成底部電極的成本顯著增加了形成FeRAM裝置的成本。此外，已經認識到，在CMP製程完成之後，CMP製程所使用的漿料的殘餘物可能留在基底上。漿料殘留物可積聚在後續微影過程中所使用的對準標記之上，從而遮蔽了對準標記。藉由遮蔽對準標記，上覆層的微影製程窗口減小，導致FeRAM裝置的較低良率和/或可靠度。

在一些實施例中，本公開涉及一種形成FeRAM裝置的方法，所述FeRAM裝置不使用CMP製程來形成底部電極。藉由不使用CMP製程來形成底部電極，可降低形成FeRAM裝置的成本，並且可改善上覆層的微影製程窗口。在一些實施例中，所得的FeRAM裝置包括底部電極、鐵電材料以及頂部電極。底部電極通常與下伏的下部絕緣結構的側壁和上表面共形。鐵電材料設置在底部電極之上，且頂部電極設置在鐵電材料之上。由於底部電極是在不使用CMP製程的情況下形成的，因此底部電極具有內側壁，所述內側壁定義設置在底部電極的上表面內的第一凹槽。鐵電材料和/或頂部電極佈置在第一凹槽內，且也可具有定義附加凹槽的內側壁。

圖1示出具有記憶體裝置的積體晶片100的一些實施例的剖視圖，記憶體裝置包括底部電極，所述底部電極包括具有凹槽的上表面。

積體晶片100包括佈置在基底102內的存取裝置104。在一些實施例中，存取裝置104可包括電晶體裝置（例如，MOSFET、雙極性接面電晶體（bi-polar junction transistor; BJT）、高電子遷移率電晶體（high electron mobility transistor; HEMT）或類似裝置）。在一些實施例中，基底102可包括半導體材料（例如，矽、鍺或其類似物）。下部介電結構106佈置在基底102之上且環繞存取裝置104。下部介電結構106更環繞電耦合到存取裝置104的多個下部內連線層108。下部絕緣結構110設置在下部介電結構106之上。下部絕緣結構110包括側壁110s，側壁110s定義位於多個下部內連線層108的內連線結構108a之上的開口。

記憶體裝置112設置在下部絕緣結構110的開口內以及上表面110u上方。記憶體裝置112包括佈置在底部電極114和頂部電極118之間的資料儲存結構116。資料儲存結構116被配置成根據施加到底部電極114和頂部電極118的偏置電壓來儲存第一資料狀態（例如“0”）或第二資料狀態（例如“1”）。舉例來說，為了在資料儲存結構116內儲存第一資料狀態，可將第一組偏壓條件施加於底部電極114和頂部電極118。或者，為了將第二資料狀態儲存在資料儲存結構116內，可將第二組偏壓條件施加於底部電極114和頂部電極118。

底部電極114包括導電材料，其通常與內連線結構108a的上表面、下部絕緣結構110的側壁110s以及下部絕緣結構110的上表面共形。由於底部電極114的導電材料通常與下伏層共形，底部電極114具有在底部電極114的上表面114u內定義第一凹槽115的內側壁114s和水平延伸表面114h。資料儲存結構116和/或頂部電極118佈置在第一凹槽115內。在一些實施例中，資料儲存結構116和/或頂部電極118也可具有定義額外凹槽的內側壁。

硬罩幕120設置在記憶體裝置112上，且側壁間隔件122沿著頂部電極118和硬罩幕120的最外側壁延伸。保護層124覆蓋硬罩幕120、側壁間隔件122和下部絕緣結構110。在一些實施例中，硬罩幕120和保護層124也可具有定義附加凹槽的內側壁。上部內連線結構128設置在保護層124之上的上部介電結構126內。上部內連線結構128從上部介電結構126的上表面延伸到頂部電極118。

底部電極114的上表面內的第一凹槽115指示底部電極114是在不使用平坦化製程（例如，CMP製程）的情況下形成的。藉由在不使用平坦化製程的情況下形成底部電極114，與使用CMP製程形成底部電極的製程相比，能夠以更低的成本形成底部電極114。此外，與使用CMP製程形成底部電極的製程相比，還可改善上覆層的微影製程窗口。

圖2A示出具有鐵電隨機存取記憶體（FeRAM）裝置的積體晶片的一些實施例的剖視圖200A，所述鐵電隨機存取記憶體（FeRAM）裝置包括底部電極，所述底部電極包括具有凹槽的上表面。

如剖視圖200A所示，積體晶片包括佈置在基底102之上的下部介電結構106。下部介電結構106包括彼此堆疊的多個下部層間介電（ILD）層106a-106c，多個ILD層106a-106c被蝕刻停止層107a-107b隔開。在一些實施例中，多個底部ILD層106a-106c可包括二氧化矽、摻雜二氧化矽（例如，碳摻雜二氧化矽）、氮氧化矽、硼矽酸鹽玻璃（BSG）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、氟矽酸鹽玻璃（FSG）或其類似物中的一者或多者。在一些實施例中，蝕刻停止層107a-107b可包括碳化矽、氮化矽、氮化鈦、氮化鉭或其類似物。

多個下部內連線層108佈置在下部介電結構106內。多個下部內連線層108包括分別被多個下部ILD層106a-106c中的一者環繞的導電接觸件202、內連導線204和內連通孔206。舉例來說，導電接觸件202可被第一下部ILD層106a環繞，內連導線204中的第一者可被第二下部ILD層106b環繞，等等。在一些實施例中，內連導線204和內連通孔206分別包括環繞金屬芯（metal core）的擴散阻擋層。在一些實施例中，金屬芯可包括銅、鎢、鋁或其類似物。在一些實施例中，擴散阻擋層可包括氮化鈦、氮化鉭或其類似物。在一些實施例中，金屬芯和擴散阻擋層可具有實質上共面的頂表面。在其他實施例中，擴散阻擋層可垂直延伸至金屬芯的最外部邊緣上方。

下部絕緣結構110可設置在多個下部ILD層106a-106c之上。在一些實施例中，下部絕緣結構110的厚度可在約200埃到約400埃的範圍內。在其他實施例中，下部絕緣結構110的厚度可在約225埃至約325埃的範圍內。下部絕緣結構110包括側壁110s，側壁110s定義延伸穿過下部絕緣結構110的開口。在一些實施例中，側壁110s可定向成相對於下部絕緣結構110的底表面成銳角α。在一些實施例中，在各側壁110s的頂部和底部之間延伸的線可定向成相對於下部絕緣結構110的底表面成銳角α。在一些實施例中，銳角α在約40°至約50°的範圍內。在此類實施例中，銳角α可限制在製造上覆記憶體裝置期間的間隙填充問題。此外，銳角α提供了上覆層的良好均勻性，進而引起上覆記憶體裝置的一致性能（consistent performance）。在各種實施例中，下部絕緣結構110可包括氮氧化矽、二氧化矽、碳化矽、氮化矽、正矽酸乙酯（Tetraethyl orthosilicate; TEOS）、低介電常數（κ）介電質或其類似物中的一者或多者。

FeRAM裝置208設置在下部絕緣結構110之上。FeRAM裝置208包括佈置在底部電極114和頂部電極118之間的鐵電材料210。底部電極114、鐵電材料210和頂部電極118分別具有被外部區域214橫向環繞的內部區域212。內部區域212內的層分別具有凹陷的水平延伸表面，所述凹陷的水平延伸表面橫向地佈置在外部區域214內的對應層的上表面之間且在垂直方向上低於所述上表面。舉例來說，底部電極114在內部區域212內具有水平延伸表面，所述水平延伸表面橫向地位於外部區域214內的底部電極114的上表面之間且在垂直方向位於外部區域214內的底部電極114的上表面下方。

在一些實施例中，如圖2B的俯視圖200B所示（沿圖2A的線A-A′），當在FeRAM裝置208的俯視圖中觀察時，外部區域214可圍繞內部區域212連續地以不間斷的環延伸。在一些實施例中，底部電極114的上表面經過內部區域212的相對邊緣沿相反方向延伸實質上相等的距離d1和d2。在一些此類實施例中，底部電極114相對於將底部電極114的最底表面一分為二的線220實質上對稱。在其他實施例中，距離d1和距離d2可不同，使得底部電極114相對於線220不對稱。

再次參考圖2A的剖視圖200A（沿圖2B的線B-B′截取），底部電極114從位於多個下部內連線層108正上方的底表面114b連續延伸至襯於下部絕緣結構110的側壁110s和上表面110u。底部電極114具有佈置在底表面114b之上的內側壁。所述內側壁耦合到水平延伸表面以在底部電極114的上表面內定義第一凹槽。鐵電材料210設置在第一凹槽內，並襯於底部電極114的內側壁和上表面。鐵電材料210具有設置在底部電極114的最底表面之上的內側壁，且所述內側壁在鐵電材料210的上表面內定義第二凹槽。頂部電極118設置在第二凹槽內，且襯於鐵電材料210的內側壁和上表面。在一些實施例中，頂部電極118具有設置在底部電極114的最底表面之上且在頂部電極118的上表面內定義第三凹槽的內側壁。

在一些實施例中，底部電極114和頂部電極118可包括鈦、鉭、鎢、氮化鉭、氮化鈦或其類似物中的一者或多者。在一些實施例中，鐵電材料210可包含金屬、金屬氮氧化物或複合金屬氧化物。舉例來說，在各種實施例中，鐵電材料210可包括鈦酸鉛、鋯鈦酸鉛（lead zirconate titanate; PZT）、鋯鈦酸鉛鑭、鉭酸鍶鉍（strontium bismuth tantalate; SBT）、鈦酸鉍鑭（bismuth lanthanum titanate; BLT）和鈦酸鉍釹（bismuth neodymium titanate; BNT）或其類似物。

在一些實施例中，底部電極114、鐵電材料210和/或頂部電極118可分別具有在約50埃至約150埃範圍內的厚度。在其他實施例中，底部電極114、鐵電材料210和/或頂部電極118可分別具有等於約100埃的厚度。底部電極114、鐵電材料210和/或頂部電極118的規定厚度防止FeRAM裝置208的總高度變得足夠大，從而防止在積體晶片的其他區域（例如，在邏輯區內）和/或積體晶片的上覆層內出現製程問題。在一些實施例中，底部電極114、鐵電材料210和/或頂部電極118可分別在最外側壁之間具有實質上相等的厚度。在一些替代實施例中，底部電極114、鐵電材料210和/或頂部電極118的內部區域212可具有第一厚度，且底部電極114、鐵電材料210和/或頂部電極118的外部區域214可具有第二厚度，第二厚度小於第一厚度。

硬罩幕120設置在頂部電極118之上。側壁間隔件122沿頂部電極118和硬罩幕120的相對側設置。在一些實施例中，側壁間隔件122可包括與硬罩幕120相同的材料。舉例來說，在一些實施例中，硬罩幕120和側壁間隔件122可包括碳化物（例如，碳化矽）、氮化物（例如，氮化矽）、氧化物（例如，氮氧化矽）或其類似物。在其他實施例中，側壁間隔件122可包括與硬罩幕120不同的材料。在一些此類實施例中，側壁間隔件122和硬罩幕120可延伸到不同的高度（例如，硬罩幕120的頂表面可凹進而位於側壁間隔件122的頂表面下方，反之亦然）。

保護層124設置在側壁間隔件122和硬罩幕120之上。保護層124從硬罩幕120之上連續延伸至下部絕緣結構110。在一些實施例中，保護層124可包括碳化物、氧化物、氮化物、正矽酸乙酯（TEOS）或其類似物。在一些實施例中，硬罩幕120和保護層124可分別具有處於約50埃至約150埃範圍內的厚度。在其他實施例中，硬罩幕120和保護層124可分別具有等於約100埃的厚度。

上部介電結構126佈置在保護層124之上。上部介電結構126可延伸至由保護層124的側壁定義的凹槽內。上部內連線結構128佈置在上部介電結構126內。上部內連線結構128從上部介電結構126的上表面延伸至頂部電極118。在一些實施例中，上部介電結構126可包括摻雜碳的二氧化矽、氮氧化矽、硼矽酸鹽玻璃（BSG）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、氟化矽酸鹽玻璃（FSG）、多孔介電材料或其類似物。在各種實施例中，上部內連線結構128可包括內連通孔216（例如，頂部電極通孔（TEVA））和/或內連導線218。在一些實施例中，上部內連線結構128可包括導電材料，例如銅、鎢和/或鋁。

在操作期間，可向底部電極114和/或頂部電極118施加偏置電壓。舉例來說，在寫入操作期間，可施加一或多個偏置電壓以使電荷載流子（例如，電子和/或電洞）積聚在底部電極114和/或頂部電極118中。電荷載流子產生電場，電場延伸穿過鐵電材料210。電場被配置成基於偏置電壓改變鐵電材料210內電偶極子的位置。如果鐵電材料210內電偶極子的位置定義第一極化狀態，則FeRAM裝置208將數位地儲存資料作為第一比特值（bit value）（例如，邏輯“0”）。或者，如果鐵電材料210內電偶極子的位置定義第二極化狀態，則FeRAM裝置208將數位地儲存資料作為第二比特值（例如，邏輯“1”）。

圖3示出具有FeRAM裝置的積體晶片300的一些實施例的剖視圖，所述FeRAM裝置包括底部電極，所述底部電極包括具有凹槽的上表面。

積體晶片300包括設置在下部絕緣結構110之上的FeRAM裝置208，下部絕緣結構110設置在基底102之上。FeRAM裝置208包括佈置在底部電極114和頂部電極118之間的鐵電材料210。在一些實施例中，底部電極114包括襯裡302和設置在襯裡302之上的導電層304。襯裡302沿下部絕緣結構110的側壁和上表面延伸。在一些實施例中，襯裡302可包括氮化鈦、氮化鉭或其類似物。在一些實施例中，導電層304可包括鈦、鉭或其類似物。

底部電極114具有設置在底部電極114的最底表面之上的內側壁。所述內側壁耦合在底部電極114的水平延伸表面和底部電極114的上表面之間。在一些實施例中，底部電極114的水平延伸表面沿著與下部絕緣結構110的側壁110s相交的第一水平面306延伸。在一些實施例中，鐵電材料210和頂部電極118從下部絕緣結構110的正上方連續延伸至第二水平面308下方的位置，所述第二水平面308沿下部絕緣結構110的上表面110u延伸。藉由將鐵電材料210和頂部電極118保持在第二水平面308下方，可將FeRAM裝置208的高度保持相對較低，從而減輕上覆在FeRAM裝置上的層的製程問題。

硬罩幕120設置在頂部電極118上。硬罩幕120包括耦合到水平延伸表面的內側壁。在一些實施例中，所述水平延伸表面沿著位於頂部電極118的下表面下方的第三水平面310延伸。在其他實施例（未示出）中，第三水平面310可位於頂部電極118的頂表面上方。

圖4A至圖4B示出具有FeRAM裝置的積體晶片的一些實施例的剖視圖，FeRAM裝置包括底部電極，所述底部電極包括具有凹槽的上表面。

如圖4A所示，積體晶片400包括設置在基底102內的第一存取裝置104a和第二存取裝置104b。第一FeRAM裝置208a耦合到第一存取裝置104a，且第二FeRAM裝置208b耦合到第二存取裝置104b。第一FeRAM裝置208a和第二FeRAM裝置208b分別具有佈置在底部電極114和頂部電極118之間的鐵電材料210。底部電極114具有在底部電極114的上表面內定義第一凹槽的側壁。鐵電材料210具有在鐵電材料210的上表面內定義第二凹槽的側壁。頂部電極118設置在第二凹槽內，且完全填充第二凹槽。頂部電極118具有完全位於鐵電材料210之上的上表面。在一些實施例中，頂部電極118具有在第二凹槽之上連續延伸的實質上平坦的上表面。

上部內連線結構128延伸穿過設置在第一FeRAM裝置208a之上的上部介電結構126，以接觸頂部電極118。在一些實施例中，上部內連線結構128可在位於底部電極114的上表面114u正上方的位置處接觸頂部電極118。在一些附加實施例中，上部內連線結構128可在橫向跨接底部電極114的上表面114u的外部邊緣的位置處接觸頂部電極118。在圖4B所示的又一其它實施例中，積體晶片402包括上部內連線結構128，上部內連線結構128在限制在底部電極114內的凹槽正上方的位置處接觸頂部電極118。應瞭解，使上部內連線結構128在位於底部電極內的凹槽正上方的位置處接觸頂部電極118可減少與用於形成上部內連線結構128的微影製程期間的疊對誤差（overlay error）相關聯的風險。

圖5示出具有FeRAM裝置的積體晶片500的一些實施例的剖視圖，所述FeRAM裝置包括底部電極，所述底部電極包括具有凹槽的上表面。

積體晶片500包括FeRAM裝置208a-208b，FeRAM裝置208a-208b分別包括設置在底部電極114和頂部電極118之間的鐵電材料210。硬罩幕120和保護層124設置在FeRAM裝置208a-208b之上。

頂部電極118具有上表面118u，所述上表面118u從鐵電材料210的上表面210u的正上方橫向延伸至底部電極114的底表面114b的正上方。在一些實施例中，頂部電極118的上表面118u完全佈置在底部電極114的頂部上方。在一些附加實施例中，頂部電極118的上表面118u也可完全位於鐵電材料210的頂部之上。在這些實施例中，頂部電極118完全填充鐵電材料210的上表面210u內的凹槽。在一些實施例中，頂部電極118的上表面118u是曲面。

上部內連線結構128延伸穿過硬罩幕120和保護層124以接觸頂部電極118。在一些實施例中，上部內連線結構128可在位於底部電極114的底表面114b正上方的位置處接觸頂部電極118。在這些實施例中，頂部電極118的上表面118u可傾斜，以便以相對於水平面所測量的非零角度與頂部電極118的側壁相交。在一些實施例中，硬罩幕120和保護層124還可具有傾斜的上表面，以便以相對於水平面所測量的非零角度與頂部電極118的側壁相交。在其他實施例（未示出）中，上部內連線結構128可在相對於沿頂部電極118的上表面118u的最低點橫向偏移的位置處接觸頂部電極118。

圖6示出具有FeRAM裝置的積體晶片600的一些實施例的剖視圖，所述FeRAM裝置包括底部電極，所述底部電極包括具有凹槽的上表面。

積體晶片600包括基底102，基底102包括嵌入式記憶體區602和邏輯區604。在嵌入式記憶體區602內，多個下部內連線層108設置在下部介電結構106內。多個下部內連線層108耦合在設置於基底102內的存取裝置104a-104b與設置於下部絕緣結構110之上的FeRAM裝置208a-208b之間。FeRAM裝置208a-208b分別包括設置在底部電極114和頂部電極118之間的鐵電材料210。

在一些實施例中，存取裝置104a-104b分別包括閘極電極104g，閘極電極104g垂直地佈置在基底102之上且橫向地佈置在源極區104s和漏極區104d之間。閘極電極104g可耦合至字元線 WL ₁ 或 WL ₂ ，而源極區104s可耦合至源極線 SL。漏極區104d耦合到FeRAM裝置208a和208b中的一者，且FeRAM裝置208a和208b中的一者進一步耦合到位元線 BL ₁ 或 BL ₂ 。

在邏輯區604內，一或多個附加內連線層608-612設置在基底102之上的下部介電結構106內。一或多個附加內連線層608-612包括導電接觸件608、內連導線610和內連通孔612。一或多個附加內連線層608-612耦合到佈置在基底102內的邏輯裝置606。在一些實施例中，邏輯裝置606可包括電晶體裝置（例如，MOSFET、雙極性接面電晶體（BJT）、高電子遷移率電晶體（HEMT）或類似者）。

圖7至圖17示出在不使用平坦化製程來定義FeRAM裝置的底部電極的情況下形成具有FeRAM裝置的積體晶片的方法的一些實施例的剖視圖700-1700。雖然圖7至圖17是關於一種方法而描述的，但應理解圖7至圖17中所公開的結構不限於此方法，而是可作為獨立於所述方法的結構而獨立存在。

如圖7的剖視圖700所示，提供基底102。基底102包括嵌入式記憶體區602和邏輯區604。在基底102的嵌入式記憶體區602內形成存取裝置104，且在基底102的邏輯區604內形成邏輯裝置606。在各種實施例中，基底102可以是任意類型的半導體本體（semiconductor body）（例如，矽、SiGe、SOI等），例如半導體晶圓和/或晶圓上的一或多個晶粒，以及與之相關的任何其他類型的半導體和/或磊晶層。在一些實施例中，存取裝置104和/或邏輯裝置606可包括電晶體。在一些此種實施例中，存取裝置104和/或邏輯裝置606可藉由以下方式來形成：在基底102之上沉積閘極介電膜和閘極電極膜。隨後將閘極介電膜和閘極電極膜圖案化以形成閘極介電質（例如，104g）以及閘極電極（例如，104e）。隨後可對基底102進行植入以在閘極電極（例如104e）的相對側上的基底102內形成源極區（例如104s）和漏極區（例如104d）。

如圖8的剖視圖800所示，在基底102之上的下部介電結構106內形成多個下部內連線層108，下部介電結構106包括一或多個下部層間介電（inter-level dielectric; ILD）層106a-106b。在一些實施例中，一或多個下部ILD層106a-106b可包括被第一蝕刻停止層107a分隔開的第一底部ILD層106a和第二底部ILD層106b。在一些實施例中，多個下部內連線層108可包括導電接觸件202和內連導線204。在一些附加實施例（未示出）中，多個下部內連線層108可進一步包括內連通孔。多個下部內連線層108可藉由以下方式來形成：在基底102之上形成一或多個下部ILD層106a-106b（例如，氧化物、低k介電質或超低k介電質）中的一者，選擇性地蝕刻下部ILD層以在下部ILD層內定義介層孔（via hole）和/或溝槽（trench），在介層孔和/或溝槽內形成導電材料（例如，銅、鋁、鎢等），並執行平坦化製程（例如，化學機械平坦化（CMP）製程）。

如圖9的剖視圖900所示，在下部介電結構106之上形成下部絕緣結構110。在一些實施例中，下部絕緣結構110可包括氧化物、氮化矽、碳化矽、氮氧化矽、TEOS、金屬氧化物、金屬氮化物、金屬碳化物或其類似物中的一或多者。在一些實施例中，下部絕緣結構110可藉由一或多個不同的沉積過程（例如，物理氣相沉積（PVD）、化學氣相沉積（CVD）、電漿增強型化學氣相沉積（plasma enhanced-CVD; PE-CVD）、原子層沉積（ALD）、濺鍍等）形成至具有範圍在約200埃至約400埃的厚度。

如圖10的剖視圖1000所示，對下部絕緣結構110執行選擇性地圖案化，以定義延伸穿過下部絕緣結構110的多個開口1002。多個開口1002暴露出多個下部內連線層108的內連線結構108a。在一些實施例中，可藉由根據設置在下部絕緣結構110上的圖案化掩蔽層1006將下部絕緣結構110暴露於蝕刻劑1004來選擇性地圖案化下部絕緣結構110。在一些實施例中，圖案化掩蔽層1006可包括光阻材料、硬罩幕或其類似物。在一些實施例中，蝕刻劑1004可包含乾式蝕刻劑（例如，包含氟或氯）。

如圖11A的剖視圖1100A所示，在下部絕緣結構110之上和開口1002內形成底部電極層1102。底部電極層1102延伸穿過下部絕緣結構110並延伸至內連線結構108a。底部電極層1102具有側壁1102s和水平延伸表面1102h，側壁1102s和水平延伸表面1102h在底部電極層1102的上表面1102u內定義第一凹槽115。第一凹槽115位於底部電極層1102的最底表面1102b正上方。在一些實施例中，底部電極層1102可藉由先沉積襯裡（liner）接著沉積導電材料來形成。在一些此類實施例中，可先在下部絕緣結構110之上和開口1002內形成襯裡，之後在襯裡之上和開口1002內形成導電材料。在一些實施例中，導電材料可包括鉭、氮化鉭、鈦、氮化鈦、鎢、鉑或其類似物中的一者或多者。在各種實施例中，襯裡可包括配置成增加相鄰層之間的粘合性的黏著層和/或配置為防止相鄰層之間的擴散的擴散阻擋層。在一些實施例中，襯裡可包括氮化鈦、鉑、鋁銅、金、鈦、鉭、鎢、氮化鎢或其類似物中的一者或多者。

如圖11B的剖視圖1100B所示，在底部電極層1102之上和第一凹槽（圖11A的115）內形成資料儲存層。在一些實施例中，資料儲存層可包括形成在底部電極層1102之上與第一凹槽（圖11A的115）內的鐵電層1104。鐵電層1104具有側壁1104s和水平延伸表面1104h，側壁1104s和水平延伸表面1104h在鐵電層1104的上表面1104u內定義第二凹槽1106，且所述第二凹槽1106位於底部電極層1102的最底表面1102b正上方。在一些實施例中，鐵電層1104可包括二元氧化物、三元氧化物、四元氧化物或其類似物。在一些實施例中，鐵電層1104可包含摻雜有矽、鋯、釓或其類似物的氧化鉿。

如圖11C的剖視圖1100C所示，在鐵電層1104之上和第二凹槽（圖11B的1106）內形成頂部電極層1108。頂部電極層1108具有側壁1108s和水平延伸表面1108h，側壁1108s和水平延伸表面1108h在頂部電極層1108的上表面1108u內定義第三凹槽1110，且第三凹槽1110位於底部電極層1102的最底表面1102b正上方。在一些實施例中，頂部電極層1108可包括鉭、氮化鉭、鈦、氮化鈦、鎢、鉑或其類似物中的一者或多者。

如圖11D的剖視圖1100D所示，在頂部電極層1108之上和第三凹槽（圖11C的1110）內形成硬罩幕層1112。在一些實施例中，硬罩幕層1112具有側壁1112s和水平延伸表面1112h，側壁1112s和水平延伸表面1112h在硬罩幕層1112的上表面1112u內定義第四凹槽1114，且第四凹槽1114位於底部電極層1102的最底表面1102b正上方。在其他實施例（未示出）中，硬罩幕層1112的側壁1112s可在位於底部電極層1102的最底表面1102b正上方的點處相交，以定義第四凹槽1114。在一些實施例中，硬罩幕層1112可包括氮化鈦、氧化矽、氮化矽、碳氮化矽、金屬氧化物（例如，氧化鈦、氧化鋁等）或其類似物的一者或多者。

如圖12的剖視圖1200所示，執行第一圖案化製程，以定義頂部電極118和硬罩幕120。第一圖案化製程根據掩蔽層1202（例如，光阻材料、硬罩幕或其類似物）將硬罩幕層（圖11D的1112）和頂部電極層（圖11D的1108）選擇性地暴露於蝕刻劑1204，以定義頂部電極118和硬罩幕120。

在一些實施例中，在完成第一圖案化製程之後，硬罩幕120具有中心區120c和環繞中心區120c的週邊區120p。在一些實施例中，中心區120c可以是位於第三凹槽（圖11C的1110）正上方的硬罩幕120的一部分。在一些實施例中，硬罩幕120可具有在硬罩幕120的中心區120c內變化的厚度，而硬罩幕120可具有在週邊區120p內實質上恒定的厚度。中心區120c內的厚度變化導致硬罩幕120在中心區120c內的不同橫向位置處具有不同的厚度，如沿剖視圖1200所示。在一些實施例中，硬罩幕120的中心區120c內的厚度變化可能是由於硬罩幕層（圖11D的1112）在底部電極層1102、鐵電層1104和頂部電極層（圖11C的1106）內的凹槽上的不均勻沉積，這是在不使用平坦化製程（例如，CMP製程）的情況下形成各層的結果。

如圖13的剖視圖1300所示，沿頂部電極118和硬罩幕120的側壁形成側壁間隔件122。在一些實施例中，側壁間隔件122可完全覆蓋頂部電極118和/或硬罩幕120的側壁。在各種實施例中，側壁間隔件122可包括氮化鈦、氧化矽、氮化矽、二氧化矽、碳氮化矽、氮氧化矽、金屬氧化物（例如，氧化鈦、氧化鋁等）或其類似物。在一些實施例中，側壁間隔件122可藉由以下方式來形成：在基底之上形成間隔件層。在一些實施例中，可使用沉積技術（例如，PVD、CVD、PE-CVD、ALD、濺鍍等）形成間隔件層。隨後將間隔件層暴露於蝕刻劑（例如，乾式蝕刻劑），所述蝕刻劑從水平表面移除間隔件層。從水平表面移除間隔件層將沿頂部電極118和硬罩幕120的相對側留下間隔件層的一部分作為側壁間隔件層122。

如圖14的剖視圖1400所示，執行第二圖案化製程，以定義第一FeRAM裝置208a和第二FeRAM裝置208b，其分別包括設置在底部電極114和頂部電極118之間的鐵電材料210。第二圖案化製程選擇性地將鐵電層（圖13的1104）和底部電極層（圖13的1102）暴露於蝕刻劑1402，以定義鐵電材料210和底部電極114。在一些實施例中，第二圖案化製程可進一步蝕刻下部絕緣結構110，以使下部絕緣結構110在底部電極114外側的橫向厚度小於在底部電極114正下方的厚度。

如圖15的剖視圖1500所示，在第一FeRAM裝置208a和第二FeRAM裝置208b之上形成保護層124。保護層124具有側壁124s和水平延伸表面124h，所述側壁124s和水平延伸表面124h定義第五凹槽1502，所述第五凹槽1502位於保護層124的上表面124u內且位於底部電極114的底表面114b之正上方。在一些實施例中，可使用沉積技術（例如，PVD、CVD、PE-CVD、ALD、濺鍍等）形成保護層124。在各種實施例中，保護層124可包含碳化矽、正矽酸乙酯（TEOS）或其類似物中的一者或多者。

如圖16的剖視圖1600所示，在保護層124之上形成上部介電結構126。上部介電結構126被形成為覆蓋第一FeRAM裝置208a和第二FeRAM裝置208b。在一些實施例中，可藉由沉積製程（例如，PVD、CVD、PE-CVD、ALD或類似製程）來形成上部介電結構126。在各種實施例中，上部介電結構126可包括二氧化矽、摻碳二氧化矽、氮氧化矽、硼矽酸鹽玻璃（BSG）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、氟化矽酸鹽玻璃（FSG）、多孔介電材料（例如，多孔摻碳二氧化矽），或其類似物。

如圖17的剖視圖1700所示，在嵌入式記憶體區602內的上部介電結構126中形成上部內連線結構128，並在邏輯區604內的上部介電結構126中形成一或多個附加內連線層610-612。在一些實施例中，上部內連線結構128可包括內連通孔216（例如，頂部電極通孔（TEVA））和內連導線218。在一些實施例中，一或多個附加內連線層610-612可包括內連通孔612和內連導線610。上部內連線結構128和一或多個附加內連線層610-612可藉由以下方式來同時形成：選擇性地蝕刻上部介電結構126，以在上部介電結構126內定義介層孔和/或溝槽，在介層孔和/或溝槽內形成導電材料（例如，銅、鋁等），以及執行平坦化製程（例如，化學機械平坦化製程）。在一些實施例中，平坦化製程可包括化學機械平坦化（CMP）製程。

在一些實施例中，內連通孔216可被形成為延伸穿過硬罩幕120的週邊區120p，以接觸頂部電極118的上表面。藉由使內連通孔216延伸穿過硬罩幕120的週邊區120p，用於形成內連通孔216的蝕刻製程避免在中心區120c內蝕刻穿過硬罩幕120的不同厚度，在中心區120c內蝕刻穿過硬罩幕120的不同厚度可能導致不良的介層孔蝕刻（例如，可能導致過度蝕刻，從而導致內連通孔216和頂部電極118之間的高電阻連接，或者可能導致蝕刻不足，從而導致開路（open circuit））。相反，因為硬罩幕120在週邊區120p內具有實質上恒定的厚度，可改善用於形成內連通孔216的蝕刻製程的製程窗口。改善蝕刻製程的製程窗口允許改善積體晶片內的高密度記憶體陣列（例如，高密度FeRAM陣列）的積集度。此外，由於改善的製程窗口，蝕刻製程可在不損壞頂部電極118的情況下從頂部電極118之上完全移除硬罩幕120的一部分，從而能夠在頂部電極118和內連通孔216之間實現良好的電性連接。在一些實施例中，內連通孔216具有底表面216b，所述底表面216b以第一垂直延伸線1702為中心，並且與第二垂直延伸線1704橫向偏移第一非零距離1706，所述第二垂直延伸線1704延伸穿過底部電極114的底表面114b的中心。在一些實施例中，內連通孔216位於頂部電極118的實質上平坦的上表面正上方。

圖18示出方法1800的一些實施例的流程圖，所述方法1800在不使用平坦化製程來定義FeRAM裝置的底部電極的情況下形成具有FeRAM裝置的積體晶片。

雖然方法1800在本文中被示出並描述為一系列動作或事件，但應理解，所示出的此類動作或事件的順序不應解釋為具有限制意義。例如，一些動作可以不同的順序發生和/或與除所示出和/或所描述的動作之外的其他動作或事件同時發生。此外，並非所有示出的動作都需要實現本文描述的一或多個方面或實施例。此外，本文描述的一或多個動作可在一或多個單獨的動作和/或階段中執行。

在動作1802處，在基底內形成存取裝置。圖7示出對應於動作1802的一些實施例的剖視圖700。

在動作1804處，在基底之上的下部介電結構內形成多個下部內連線層。圖8示出對應於動作1804的一些實施例的剖視圖800。

在動作1806處，在下部介電結構之上形成下部絕緣結構。下部絕緣結構被形成為具有開口，所述開口上覆於多個下部內連線層的內連線結構上。圖9至圖10示出對應於動作1806的一些實施例的剖視圖900-1000。

在動作1808處，在下部絕緣結構之上依次形成底部電極層、鐵電層、頂部電極層和硬罩幕層。圖11A至圖11D示出對應於動作1808的一些實施例的剖視圖1100A至1100D。

在動作1810處，對頂部電極層和硬罩幕層執行第一圖案化製程以定義頂部電極和硬罩幕。圖12示出對應於動作1810的一些實施例的剖視圖1200。

在動作1812處，沿頂部電極和硬罩幕的側壁形成側壁間隔件。圖13示出對應於動作1812的一些實施例的剖視圖1300。

在動作1814處，對鐵電層和底部電極層執行第二圖案化製程，以定義分別具有佈置在底部電極和頂部電極之間的鐵電材料的第一FeRAM裝置和第二FeRAM裝置。圖14示出對應於動作1814的一些實施例的剖視圖1400。

在動作1816處，在第一FeRAM裝置和第二FeRAM裝置之上形成保護層。圖15示出對應於動作1816的一些實施例的剖視圖500。

在動作1818處，在設置在保護層之上的上部介電結構內形成上部內連線結構。圖16至圖17示出對應於動作1818的一些替代實施例的剖視圖1600-1700。

圖19A示出積體晶片1900的一些附加實施例的剖視圖，積體晶片1900具有包括頂部電極和底部電極的記憶體裝置，所述底部電極的底表面與內連通孔的接觸頂部電極的底表面中心偏離。

積體晶片1900包括設置在下部絕緣結構110之上的記憶體裝置112（例如，FeRAM裝置），所述下部絕緣結構110位於基底102之上。記憶體裝置112包括佈置在底部電極114和頂部電極118之間的資料儲存結構116。在一些實施例中，底部電極114可接觸佈置在下部介電結構106內的內連線結構108a，所述下部介電結構106位於下部絕緣結構110下方。在一些實施例中，底部電極114包括襯裡302和設置在襯裡302之上的導電層304。襯裡302沿下部絕緣結構110的側壁和上表面延伸。襯裡302可被配置成用作擴散阻擋層和/或黏著層。

在下部絕緣結構110之上共形地設置底部電極114、資料儲存結構116和頂部電極118，以使得底部電極114、資料儲存結構116和頂部電極118各自具有不平坦的頂表面（例如，在中心區中具有凹面輪廓的頂表面）。舉例來說，底部電極114具有一或多個第一內側壁，所述第一內側壁耦合到第一水平延伸表面，以在底部電極114的上表面內定義第一凹槽。資料儲存結構116設置在第一凹槽內，且包括一或多個耦合到第二水平延伸表面的第二內側壁，以在資料儲存結構116的上表面內且在第一凹槽正上方定義第二凹槽。頂部電極118設置在第二凹槽內，且包括一或多個第三內側壁，所述一或多個第三內側壁在第二凹槽上方的點處相交，以在頂部電極118的上表面118u內定義第三凹槽。在一些實施例中，一或多個第三內側壁可包括彎曲的側壁。在一些實施例中，頂部電極118的上表面118u是實質上平坦的表面。

在頂部電極118之上設置硬罩幕120。硬罩幕120從頂部電極118的上表面118u之上連續地延伸至直接位於頂部電極118的第三內側壁之間，使得硬罩幕120設置在第三凹槽內。在一些實施例中，硬罩幕120包括一或多個內側壁120s，所述一或多個內側壁120s在上覆於第三凹槽之上的點處相交，以在硬罩幕120的上表面內定義第四凹槽。在一些實施例中，一或多個內側壁120s可包括彎曲的側壁。硬罩幕120具有上覆在頂部電極118內的第三凹槽之上的中心區120c以及環繞中心區120c的週邊區120p。在一些實施例中，硬罩幕120可具有在硬罩幕120的中心區120c內變化的厚度。中心區120c內的厚度變化導致硬罩幕120在中心區120c內的不同橫向位置具有不同的厚度。舉例來說，硬罩幕120可在第一位置處具有第一厚度 t ₁ ，且在第二位置處具有與第一厚度 t ₁ 不同的第二厚度 t ₂ 。在一些實施例中，硬罩幕120的厚度在中心區120c內的垂直距離的第一範圍內變化，並且硬罩幕120的厚度在週邊區120p內的垂直距離的第二範圍內變化，所述第二範圍小於第一範圍。

內連通孔216（例如，上部電極通孔或頂部電極通孔（TEVA））設置在位於記憶體裝置112和下部絕緣結構110之上的上部介電結構126（例如，上部ILD層）內。內連通孔216延伸穿過硬罩幕120以接觸頂部電極118。內連通孔216的底表面216b以第一垂直延伸線1702為中心，所述第一垂直延伸線1702與第二垂直延伸線1704橫向偏移第一非零距離1706，所述第二垂直延伸線1704位於底部電極114的底表面114b的中心。藉由使第一垂直延伸線1702與第二垂直延伸線1704橫向偏移，內連通孔216可相對於第三凹槽偏置。在一些實施例中，內連通孔216可具有底表面216b，所述底表面216b與硬罩幕120的一或多個內側壁120s橫向分離開第二非零距離1902。

如圖19B的俯視圖1904所示，在一些實施例中，底部電極（圖19A的114）的底表面（圖19A的114b）的投影1906（例如邊界）在橫向上可完全位於內連通孔（圖19A的216）的底表面（圖19A的216b）的投影1908（例如邊界）之外。在一些實施例中，底部電極的底表面的投影1906可沿第一方向1912橫向延伸穿過內連通孔的底表面的投影1908。在一些附加實施例中，底部電極的底表面的投影1906可沿垂直於第一方向1912的第二方向1914與內連通孔的底表面的投影1908橫向分離第三非零距離1910。

藉由在底部電極114的底表面114b之外的橫向位置接觸頂部電極118的上表面118u，內連通孔216能夠著陸於頂部電極118的相對平坦區域上。在頂部電極118的相對平坦區域上著陸避免了在內連通孔216的製造期間須蝕刻穿過硬罩幕120的不同厚度。藉由避免在內連通孔216的製造期間須蝕刻穿過硬罩幕120的不同厚度，可避免蝕刻不均勻性，從而使得頂部電極118和內連通孔216之間接觸不良的概率相對較低，並防止內連通孔216和頂部電極118之間出現開路或接觸電阻相對較低。

圖20A示出積體晶片2000的一些附加實施例的剖視圖，積體晶片2000具有包括頂部電極和底部電極的記憶體裝置，所述底部電極的底表面與內連通孔的接觸頂部電極的底表面中心偏離。

積體晶片2000包括存取裝置112，存取裝置112設置在基底102之上的下部絕緣結構110之上。記憶體裝置112包括佈置在底部電極114和頂部電極118之間的資料儲存結構116。在一些實施例中，硬罩幕120設置在頂部電極118上。硬罩幕120可包括在硬罩幕120的上表面內形成凹槽的一或多個內側壁120s。在一些實施例中，一或多個內側壁120s是彎曲的且在位於底部電極114的底表面114b正上方的點處交會。

在一些實施例中，記憶體裝置112相對於將底部電極114的底表面114b一分為二的垂直延長線2002可為不對稱的。舉例來說，在一些實施例中，記憶體裝置112可延伸超過底表面114b的第一邊緣第一距離2004，且超過底表面114b的相對的第二邊緣第二距離2006。在這些實施例中，頂部電極118可包括第一上表面118u ₁和第二上表面118u ₂，如沿圖20A的剖視圖所示。第一上表面118u ₁的第一寬度可大於第二上表面118u ₂的第二寬度。

在一些實施例中，內連通孔216可設置在記憶體裝置112之上的上部介電結構126（例如，上部ILD層）內。內連通孔216可接觸第一上表面118u ₁。藉由使內連通孔216與第一上表面118u ₁接觸，可提高內連通孔216延伸穿過硬罩幕120的具有均勻厚度的區域的機會。在一些實施例中，內連通孔216的底表面216b與硬罩幕120的一或多個內側壁120s橫向分離非零距離。

在一些實施例中，底部電極114和/或頂部電極118可包括鈦、氮化鈦、鉭、氮化鉭、鎢、鉑、釕、銥、鉬或其類似物中的一者或多者。在一些實施例中，底部電極114和頂部電極118可包括或可為相同的材料。在一些實施例中，底部電極114和頂部電極118可包括或可為不同的材料。在一些實施例中，底部電極114可包括襯裡302和位於襯裡302之上的導電層304。在一些此類實施例中，襯裡302可包括氮化鈦、氮化鉭或其類似物，且導電層304可包括鈦、鉭或其類似物。

在一些實施例中，資料儲存結構116可包括鐵電材料。在一些此類實施例中，資料儲存結構116可包括二元氧化物，例如氧化鉿（例如，HfO ₂）。在其他此類實施例中，資料儲存結構116可包含三元氧化物，例如矽酸鉿（例如，HfSiO _x）、鋯酸鉿（例如，HfZrOx）、鈦酸鋇（例如，BaTiO ₃）、鈦酸鉛（例如，PbTiO ₃）、鈦酸鍶（例如，SrTiO ₃）、氮化鈧鋁（例如，AlScN）、氮化鋁鎵（例如，AlGaN），氮化鋁釔（例如，AlYN）、經摻雜氧化鉿（例如，包含矽、鋯、釔、鋁、釓、鍶、鑭、鈧、鍺等的摻雜劑）。在其它此類實施例中，資料儲存結構116可包括四元氧化物，例如鋯鈦酸鉛（例如，PZT、PbZr _xTi _yO _z）、鈦酸鍶鋇（例如，BaSrTiO _x）、鉭酸鍶鉍（例如，SBT、SrBi ₂Ta ₂O _e）等。

圖20B示出與圖20A的積體晶片相對應的一些實施例的俯視圖2008。

如圖20B的俯視圖2008所示，在一些實施例中，頂部電極118的邊界可包括矩形形狀，所述矩形形狀具有沿第一方向1912延伸的第一寬度2010和沿垂直於第一方向1912的第二方向1914延伸的第二寬度2012。第二寬度2012大於第一寬度2010。

底部電極的底表面的投影1906和內連通孔的底表面的投影1908都設置在頂部電極118的邊界之上。在一些實施例中，底部電極的底表面的投影1906具有沿第一方向1912的第三寬度2014和沿第二方向1914的第四寬度2016。在一些實施例中，第三寬度2014和第四寬度2016可實質上相等。在一些實施例中，內連通孔的底表面的投影1908具有沿第一方向1912的第五寬度2018和沿第二方向1914的第六寬度2020。在一些實施例中，第五寬度2018和第六寬度2020可實質上相等。

在一些實施例中，底部電極的底表面的投影1906可與內連通孔的底表面的投影1908分開距離2022，所述距離2022沿第二方向1914測量。在一些實施例中，距離2022可大於第四寬度2016和/或第六寬度2020。

圖21示出積體晶片的一些附加實施例的俯視圖2100，所述積體晶片具有包括頂部電極和底部電極的記憶體裝置，所述底部電極的底表面與內連通孔的接觸頂部電極的底表面中心偏離。

如圖21的俯視圖2100所示，在一些實施例中，頂部電極118的邊界可具有沿第一方向1912延伸的第一寬度2010和沿第二方向1914延伸的第二寬度2012。在一些實施例中，第一寬度2010可在約10奈米（nm）至約10000奈米之間、約100奈米至約5000奈米之間或其他類似值的範圍內。在一些實施例中，第二寬度2012可在約10 nm至約10000 nm、約100 nm至約5000 nm或其他類似值的範圍內。在一些實施例中，第一寬度2010和第二寬度2012可實質上相等，使得頂部電極118的邊界可實質上是方形的。

底部電極的底表面的投影1906和內連通孔的底表面的投影1908均設置在頂部電極118的邊界內。在一些實施例中，底部電極的底表面的投影1906具有沿第一方向1912的第三寬度2014和沿第二方向1914的第四寬度2016。在一些實施例中，內連通孔的底表面的投影1906具有沿第一方向1912的第五寬度2018和沿第二方向1914的第六寬度2020。在一些實施例中，第三寬度2014、第四寬度2016、第五寬度2018和第六寬度2020可分別在約10 nm至約1000 nm之間、約100 nm至約500 nm之間或其他類似值的範圍內。在一些實施例中，第三寬度2014和第四寬度2016可實質上相等。在一些實施例中，第五寬度2018和第六寬度2020可實質上相等。

在一些實施例中，底部電極的底表面的投影1906的中心（例如，幾何中心）和內連通孔的底表面的投影1908的中心（例如，幾何中心）可彼此分離開距離2102。在一些實施例中，所述距離可大於第四寬度2016和/或第六寬度2020。在一些實施例中，距離2102可在約1 nm至約1000 nm之間、約10 nm至約500 nm之間或其它類似值的範圍內。

應瞭解，在各種實施例中，底部電極的底表面的投影1906、頂部電極118的邊界和內連通孔的底表面的投影1908可具有各種幾何形狀、尺寸和/或位置。各種幾何形狀、尺寸和/或位置允許實現不同的操作參數和設計考慮。圖22A至圖22G示出積體晶片的一些附加實施例的俯視圖，所述積體晶片具有包括頂部電極和底部電極的記憶體裝置，所述底部電極的底表面與內連通孔的接觸頂部電極的底表面中心偏離。

如圖22A的俯視圖2200所示，在一些實施例中，頂部電極118的邊界可具有圓形（例如，實質上圓形、實質上橢圓形等）。圓形形狀具有定義頂部電極118的邊界的一或多個圓形外側壁。在一些實施例中，底部電極的底表面的投影1906和內連通孔的底表面的投影1908可具有與頂部電極118的邊界不同的形狀。舉例來說，底部電極的底表面的投影1906和內連通孔的底表面的投影1908可具有實質上方形形狀。

如圖22B的俯視圖2202所示，在一些實施例中，底部電極的底表面的投影1906可與內連通孔的底表面的投影1908分離距離2022，所述距離2022大於底部電極的底表面的投影1906的第四寬度2016和/或內連通孔的底表面的投影1908的第六寬度2020。在一些實施例中，距離2022可大於約1 nm、大於約10 nm、大於約100 nm、大於約1000 nm或其他類似值。

如圖22C的俯視圖2204所示，在一些實施例中，底部電極的底表面的投影1906可與內連通孔的底表面的投影1908的一部分（但不是全部）橫向交疊非零距離2206。底部電極的底表面的投影1906橫向延伸超過內連通孔的底表面的投影1908的最外邊界，使得內連通孔的底表面的投影1908不與底部電極的底表面的投影1906完全交疊。使投影之間交疊可允許減小記憶體裝置的尺寸。在一些此類實施例中，底部電極的底表面的投影1906的中心與內連通孔的底表面的投影1908的中心分離開距離2102，所述距離2102小於底部電極的底表面的投影1906的第四寬度2016和/或頂部電極的底表面的投影1908的第六寬度2020。

如圖22D的俯視圖2208所示，在一些實施例中，頂部電極118的邊界可包括矩形形狀，所述矩形形狀具有第一寬度2010和大於第一寬度2010的第二寬度2012。在一些實施例中，底部電極的底表面的投影1906可包括矩形形狀，所述矩形形狀具有第三寬度2014和大於第三寬度2014的第四寬度2016。在一些實施例中，內連通孔的底表面的投影1908可包括矩形形狀，所述矩形形狀具有第五寬度2018和小於第五寬度2018的第六寬度2020。藉由使內連通孔的底表面的投影1908沿著不與底部電極的底表面的投影1906相交的長軸1908a延伸，可減小頂部電極118的第二寬度2012，同時允許投影彼此保持橫向偏移。此外，使內連通孔的底表面的投影1908沿長軸1908a延伸（所述長軸1908a與沿底部電極的底表面的投影1906延伸的長軸1906a相交），可減少由用於形成頂部電極118的圖案化製程中的臨界尺寸（critical dimension; CD）誤差所引起的負電效應（negative electric effect）。

在一些實施例中，底部電極的底表面的投影1906的中心可與內連通孔的底表面的投影1908的中心分離開距離2102，所述距離2102沿第一方向1912和第二方向1914兩者延伸。在一些實施例中，距離2102可沿第二方向1914延伸比沿第一方向1912延伸更長的長度。在一些實施例中，如俯視圖2208所示，內連通孔的底表面的投影1908可延伸超過底部電極的底表面的投影1906的一或多個外部邊緣。

如圖22E的俯視圖2210所示，在一些實施例中，底部電極的底表面的投影1906可包括實質上方形形狀，其具有第三寬度2014和實質上等於第三寬度2014的第四寬度2016。在一些實施例中，內連通孔的底表面的投影1908可包括矩形形狀，其具有第五寬度2018和大於第五寬度2018的第六寬度2020。在一些實施例中，如俯視圖2210所示，底部電極的底表面的投影1906可延伸超過內連通孔的底表面的投影1908的一或多個外邊緣。

如圖22F的俯視圖2212所示，在一些實施例中，頂部電極118的邊界可包括矩形形狀，所述矩形形狀具有第一寬度2010和大於第一寬度2010的第二寬度2012。在一些實施例中，底部電極的底表面的投影1906可包括實質上方形形狀，且具有第三寬度2014和大約等於第三寬度2014的第四寬度2016。在一些實施例中，內連通孔的底表面的投影1908可包括實質上方形形狀，且具有第五寬度2018和實質上等於第五寬度2018的第六寬度2020。在一些實施例中，第三寬度2014可大於第五寬度2018。

如圖22G的俯視圖2214所示，在一些實施例中，頂部電極118的邊界可包括具有第一寬度2010和大於第一寬度2010的第二寬度2012的矩形形狀。在一些實施例中，底部電極的底表面的投影1906可包括實質上方形形狀，其具有第三寬度2014和大約等於第三寬度2014的第四寬度2016。在一些實施例中，內連通孔的底表面的投影1908可包括具有第五寬度2018和實質上等於第五寬度2018的第六寬度2020的實質上方形形狀。在一些實施例中，第三寬度2014可小於第五寬度2018。

圖23A至圖23D示出積體晶片的一些附加實施例的俯視圖，所述積體晶片具有包括頂部電極和底部電極的記憶體裝置，所述底部電極的底表面相對於內連通孔的接觸頂部電極的底表面中心偏離。如圖23A至圖23D的俯視圖所示，底部電極的底表面和內連通孔的底表面可具有不同的形狀。在一些實施例中，將底部電極的底表面形成為具有與內連通孔的底表面不同的形狀可能是有利的（例如，因為由於臨界尺寸（CD）誤差等原因，使用具有不同聚焦深度的不同蝕刻製程形成底部電極）。

如圖23A的俯視圖2300所示，在一些實施例中，底部電極的底表面的投影1906可包括實質上方形形狀，且內連通孔的底表面的投影1908可包括實質上圓形形狀。

如圖23B的俯視圖2302所示，在一些實施例中，底部電極的底表面的投影1906和內連通孔的底表面的投影1908可包括實質上圓形。

如圖23C的俯視圖2304所示，在一些實施例中，底部電極的底表面的投影1906可包括實質上方形形狀，且內連通孔的底表面的投影1908可包括沿底部電極的底表面的投影1906的兩個或多個側面邊延伸的多邊形形狀。

如圖23D的俯視圖2306所示，在一些實施例中，底部電極的底表面的投影1906可包括實質上圓形，且內連通孔的底表面的投影1908可包括實質上方形。

因此，在一些實施例中，本公開涉及記憶體裝置，所述記憶體裝置具有未使用平坦化製程（例如，CMP製程）形成的底部電極和頂部電極。記憶體裝置的底部電極的底表面相對於上覆內連通孔的接觸記憶體裝置的頂部電極的底表面橫向偏移。使底部電極的底表面和內連通孔的底表面彼此橫向偏移，可提供內連通孔和頂部電極之間的良好電性連接。

在一些實施例中，本公開涉及積體晶片。所述積體晶片包括設置在圍繞內連線的下部介電結構之上的下部絕緣結構，下部絕緣結構具有延伸穿過下部絕緣結構的側壁；底部電極，沿下部絕緣結構的側壁和上表面佈置；資料儲存結構，設置在底部電極的第一內側壁和上表面上；頂部電極，設置在資料儲存結構的第二內側壁和上表面上；以及內連通孔，設置在頂部電極的上表面上，底部電極的下表面在橫向上位於內連通孔的底表面的外側。在一些實施例中，從底部電極的俯視圖來看，底部電極的底表面的邊界以沿第一方向測量的非零距離與內連通孔的底表面的邊界橫向分離。在一些實施例中，底部電極的底表面具有沿第一方向測量的第一寬度，其中第一寬度小於非零距離。在一些實施例中，底部電極的底表面與內連通孔的底表面的一部分（但不是全部）橫向交疊。在一些實施例中，頂部電極的上表面是實質上平坦的表面。在一些實施例中，頂部電極具有耦合到水平延伸表面的相對側的第三內側壁，以在頂部電極的上表面內限定凹槽，內連通孔的底表面橫向地位於頂部電極的上表面內的凹槽的外側。在一些實施例中，積體晶片更包括佈置在頂部電極之上的硬罩幕，所述硬罩幕在頂部電極的上表面之上具有實質上恒定的厚度，且在頂部電極的上表面內的凹槽上具有變化的厚度，硬罩幕的變化的厚度在多個不同厚度上變化。在一些實施例中，積體晶片更包括佈置在頂部電極之上的硬罩幕，且具有定義硬罩幕的上表面內的凹槽的一或多個彎曲側壁，內連通孔與硬罩幕的上表面內的凹槽橫向偏移。在一些實施例中，底部電極的底表面的邊界沿第一方向與內連通孔的底表面的邊界橫向分離；且底部電極的底表面的邊界沿垂直於第一方向的第二方向橫向延伸超過內連通孔的底表面的邊界的最外部邊緣。

在其他實施例中，本公開涉及積體晶片。所述積體晶片包括設置在基底之上的底部電極，且底部電極具有與下部內連線接觸的底表面；頂部電極；資料儲存結構，位於底部電極和頂部電極之間，且資料儲存結構包括鐵電材料；以及設置在頂部電極之上的內連通孔，內連通孔的底表面的投影具有第一中心，所述第一中心相對於底部電極的底表面的投影的第二中心偏移。在一些實施例中，內連通孔的底表面的投影的第一中心與底部電極的底表面的投影的第二中心分離的距離範圍為約1奈米（nm）至約1000奈米。在一些實施例中，底部電極具有一或多個耦合到第一水平延伸表面的第一內側壁，以定義位於底部電極的上表面內且位於底部電極的底表面正上方的第一凹槽。在一些實施例中，內連通孔的底表面的投影與底部電極的底表面的投影分離非零距離。在一些實施例中，頂部電極具有一或多個內側壁，所述內側壁定義位於頂部電極的上表面內的凹槽，且所述凹槽相對於內連通孔的最外側壁橫向偏移。在一些實施例中，積體晶片更包括介電質，所述介電質從位於頂部電極上表面內的凹槽內延伸至內連通孔的相對側。在一些實施例中，積體晶片更包括位於頂部電極之上的硬罩幕，所述硬罩幕包括具有變化厚度的中心區和具有實質上恒定厚度的週邊區，內連通孔延伸穿過硬罩幕的週邊區。在一些實施例中，積體晶片更包括設置在頂部電極之上的硬罩幕，所述硬罩幕具有厚度在第一垂直厚度範圍內變化的中心區和厚度在小於第一垂直厚度範圍的第二垂直厚度範圍內變化的週邊區，內連通孔延伸穿過硬罩幕的週邊區。在一些實施例中，硬罩幕的週邊區具有實質上恒定的厚度。在一些實施例中，積體晶片更包括設置在頂部電極之上的硬罩幕，所述硬罩幕具有在底部電極的底表面正上方的點處相交的一或多個彎曲的內側壁，內連通孔的底表面與所述一或多個內側壁橫向分離非零距離。

在其它實施例中，本公開涉及形成積體晶片的方法。所述方法包括：在基底之上的下部介電結構內的內連線之上形成下部絕緣結構；移除下部絕緣結構的一部分，以定義延伸穿過下部絕緣結構且延伸至內連線的開口；在下部絕緣結構之上依序且共形地沉積底部電極層、資料存儲層和頂部電極層；對底部電極層、資料存儲層和頂部電極層圖案化，以定義具有設置在底部電極和頂部電極之間的資料儲存結構的記憶體裝置；以及在頂部電極的實質上平坦的上表面上形成內連通孔，其中底部電極的底表面的中心相對於內連通孔的底表面的中心橫向分離。

前文概述若干實施例的特徵以使得本領域的技術人員可更好地理解本發明的各方面。本領域的技術人員應瞭解，其可易於使用本發明作為設計或修改用於進行本文中所介紹的實施例的相同目的和/或獲得相同優點的其它製程和結構的基礎。本領域的技術人員還應認識到，此類等效構造並不脫離本發明的精神和範圍，且其可在不脫離本發明的精神和範圍的情況下在本文中進行各種改變、替代以及更改。

100、300、400、402、500、600、1900、2000:積體晶片 200A:剖視圖 200B、1904、2008、2100、2200、2202、2204、2208、2210、2212、2214、2300、2302、2304、2306:俯視圖 102:基底 104:存取裝置 104a:第一存取裝置 104b:第二存取裝置 104d:漏極區 104g:閘極電極 104s:源極區 106:下部介電結構 106a、106c:下部層間介電（ILD）層 107a、107b:蝕刻停止層 108:下部內連線層 108a:內連線結構 110:下部絕緣結構 110s、124s、1102s、1104s、1108s、1112s:側壁 110u、114u、118u、124u、210u、1102u、1104u、1108u、1112u:上表面 112:記憶體裝置 114:底部電極 114b、216b:底表面 114h、124h、1102h、1104h、1108h、1112h:水平延伸表面 114s:內側壁 115:第一凹槽 116:資料儲存結構 118:頂部電極 118u ₁:第一上表面 118u ₂:第二上表面 120:硬罩幕 120c:中心區 120p:週邊區 120s:內側壁 122:側壁間隔件 124:保護層 126:上部介電結構 128:上部內連線結構 202:導電接觸件 204:內連導線 206:內連通孔 208:FeRAM裝置 208a:第一FeRAM裝置 208b:第二FeRAM裝置 210:鐵電材料 212:內部區域 214:外部區域 216:內連通孔 218:內連導線 220:線 302:襯裡 304:導電層 306:第一水平面 308:第二水平面 310:第三水平面 602:記憶體區 604:邏輯區 606:邏輯裝置 608、610、612:附加內連線層 700、800、900、1000、1100A、1100B、1100C、1100D、1200、1300、1400、1500、1600、1700:剖視圖 1002:開口 1004、1204、1402:蝕刻劑 1006:圖案化掩蔽層 1102:底部電極層 1102b:最底表面 1104:鐵電層 1106:第二凹槽 1108:頂部電極層 1110:第三凹槽 1112:硬罩幕層 1114:第四凹槽 1202:掩蔽層 1502:第五凹槽 1702:第一垂直延伸線 1704:第二垂直延伸線 1706:第一非零距離 1800:方法 1802、1804、1806、1808、1810、1812、1814、1816、1818:動作 1902:第二非零距離 1906、1908:投影 1906a、1908a:長軸 1910:第三非零距離 1912:第一方向 1914:第二方向 2002:垂直延長線 2004:第一距離 2006:第二距離 2010:第一寬度 2012:第二寬度 2014:第三寬度 2016:第四寬度 2018:第五寬度 2020:第六寬度 2022、2102、d1、d2:距離 2206:非零距離 BL ₁ 、 BL ₂ :位元線 WL ₁ 、 WL ₂ :字元線 SL:源極線 t ₁:第一厚度 t ₂:第二厚度 α:

結合附圖閱讀以下詳細說明，會最佳地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1示出具有記憶體裝置的積體晶片的一些實施例的剖視圖，所述記憶體裝置包括底部電極，所述底部電極包括具有凹槽的上表面。 圖2A示出具有鐵電隨機存取記憶體（FeRAM）裝置的積體晶片的一些實施例的剖視圖，所述鐵電隨機存取記憶體（FeRAM）裝置包括底部電極，且所述底部電極包括具有凹槽的上表面。 圖2B示出圖2A的積體晶片的一些實施例的俯視圖。 圖3示出具有FeRAM裝置的積體晶片的一些附加實施例的剖視圖，所述FeRAM裝置包括底部電極，且所述底部電極包括具有凹槽的上表面。 圖4A至圖4B示出具有FeRAM裝置的積體晶片的一些附加實施例的剖視圖，所述FeRAM裝置包括底部電極，且所述底部電極包括具有凹槽的上表面 圖5示出具有FeRAM裝置的積體晶片的一些附加實施例的剖視圖，所述FeRAM裝置包括底部電極，且所述底部電極包括具有凹槽的上表面。 圖6示出具有FeRAM裝置的積體晶片的一些附加實施例的剖視圖，所述FeRAM裝置包括底部電極，且所述底部電極包括具有凹槽的上表面。 圖7至圖17示出形成具有FeRAM裝置的積體晶片的方法的一些實施例的剖視圖，所述方法不使用平坦化製程來定義FeRAM裝置的底部電極。 圖18示出形成具有FeRAM裝置的積體晶片的方法的一些實施例的流程圖，所述方法不使用平坦化製程來定義FeRAM裝置的底部電極。 圖19A至圖19B示出具有記憶體裝置的積體晶片的一些附加實施例，所述記憶體裝置包括頂部電極和底部電極，所述底部電極的底表面相對於內連通孔的接觸頂部電極的底表面中心偏離（off-centered）。 圖20A至圖20B示出具有記憶體裝置的積體晶片的一些附加實施例，所述記憶體裝置包括頂部電極和底部電極，所述底部電極的底表面相對於內連通孔的接觸頂部電極的底表面中心偏離。 圖21示出具有記憶體裝置的積體晶片的一些附加實施例的俯視圖，所述記憶體裝置包括頂部電極和底部電極，所述底部電極的底表面相對於內連通孔的接觸頂部電極的底表面中心偏離。 圖22A至圖22G示出具有記憶體裝置的積體晶片的一些附加實施例的俯視圖，所述記憶體裝置包括頂部電極和底部電極，所底部電極的底表面相對於內連通孔的接觸頂部電極的底表面中心偏離。 圖23A至圖23D示出具有記憶體裝置的積體晶片的一些附加實施例的俯視圖，所述記憶體裝置包括頂部電極和底部電極，所底部電極的底表面相對於內連通孔的接觸頂部電極的底表面中心偏離。

100:積體晶片

102:基底

104:存取裝置

106:下部介電結構

108:下部內連線層

108a:內連線結構

110:下部絕緣結構

110s:側壁

110u、114u:上表面

112:記憶體裝置

114:底部電極

114h:水平延伸表面

114s:內側壁

115:第一凹槽

116:資料儲存結構

118:頂部電極

120:硬罩幕

122:側壁間隔件

124:保護層

126:上部介電結構

128:上部內連線結構

Claims (20)

1. 一種積體晶片，包括： 下部絕緣結構，設置在環繞內連線的下部介電結構之上，其中下部絕緣結構包括延伸穿過下部絕緣結構的側壁； 底部電極，沿所述下部絕緣結構的所述側壁和上表面佈置； 資料儲存結構，設置在所述底部電極的第一內側壁和上表面上； 頂部電極，設置在所述資料儲存結構的第二內側壁和上表面上；以及 內連通孔，設置在所述頂部電極的上表面上，其中所述底部電極的底表面橫向位於所述內連通孔的底表面以外。
2. 如請求項1所述的積體晶片，其中從所述底部電極的俯視圖來看，所述底部電極的所述底表面的邊界與所述內連通孔的所述底表面的邊界以沿第一方向測量的非零距離橫向分離。
3. 如請求項2所述的積體晶片，其中所述底部電極的所述底表面具有沿所述第一方向測量的第一寬度，其中所述第一寬度小於所述非零距離。
4. 如請求項1所述的積體晶片，其中所述底部電極的所述底表面與所述內連通孔的所述底表面的一部分橫向交疊，而不與與所述內連通孔的所述底表面的全部橫向交疊。
5. 如請求項1所述的積體晶片，其中所述頂部電極的所述上表面是平坦的表面。
6. 如請求項1所述的積體晶片，其中所述頂部電極包括耦合到水平延伸表面的相對側的第三內側壁，以在所述頂部電極的所述上表面內定義凹槽，所述內連通孔的所述底表面橫向位於所述頂部電極的所述上表面內的所述凹槽以外。
7. 如請求項6所述的積體晶片，更包括： 硬罩幕，設置在所述頂部電極之上，其中所述硬罩幕在所述頂部電極的所述上表面之上具有恒定的厚度，且在所述頂部電極的所述上表面內的所述凹槽之上具有變化厚度，所述硬罩幕的變化厚度在多個不同的厚度上變化。
8. 如請求項1所述的積體晶片，更包括： 硬罩幕，設置在所述頂部電極之上，且具有一或多個彎曲側壁，所述一或多個彎曲側壁定義所述硬罩幕的上表面內的凹槽，其中所述內連通孔與所述硬罩幕的所述上表面內的所述凹槽橫向偏移。
9. 如請求項1所述的積體晶片， 其中所述底部電極的所述底表面的邊界沿第一方向與所述內連通孔的所述底表面的邊界橫向分離；以及 其中所述底部電極的所述底表面的所述邊界沿垂直於所述第一方向的第二方向橫向延伸超過所述內連通孔的所述底表面的所述邊界的最外部邊緣。
10. 一種積體晶片，包括： 底部電極，設置在基底之上，且具有與下部內連線接觸的底表面； 頂部電極； 資料儲存結構，位於所述底部電極與所述頂部電極之間，其中所述資料儲存結構包括鐵電材料；以及 內連通孔，設置在所述頂部電極之上，其中內連通孔的底表面的投影的第一中心與所述底部電極的所述底表面的投影的第二中心偏移。
11. 如請求項10所述的積體晶片，其中所述內連通孔的所述底表面的所述投影的所述第一中心與所述底部電極的所述底表面的所述投影的所述第二中心分開的距離在1奈米與1000奈米之間的範圍內。
12. 如請求項10所述的積體晶片，其中所述底部電極包括耦合至第一水平延伸表面的一或多個第一內側壁，以定義位於所述底部電極的上表面內且位於所述底部電極的所述底表面正上方的第一凹槽。
13. 如請求項10所述的積體晶片，其中所述內連通孔的所述底表面的所述投影與所述底部電極的所述底表面的所述投影分離非零距離。
14. 如請求項10所述的積體晶片，其中所述頂部電極具有一或多個內側壁，所述一或多個內側壁定義位於所述頂部電極的上表面內的凹槽，且所述凹槽相對於所述內連通孔的最外側壁橫向偏移。
15. 如請求項14所述的積體晶片，更包括： 介電質，從位於所述頂部電極的所述上表面內的所述凹槽內延伸至沿所述內連通孔的相對側延伸。
16. 如請求項10所述的積體晶片，更包括： 硬罩幕，位於所述頂部電極之上，且包括具有變化厚度的中心區和具有恒定厚度的週邊區，其中所述內連通孔延伸穿過所述硬罩幕的所述週邊區。
17. 如請求項10所述的積體晶片，更包括： 硬罩幕，設置在所述頂部電極之上，且包括厚度在第一垂直厚度範圍內變化的中心區和厚度在第二垂直厚度範圍內變化的週邊區，所述第二垂直厚度範圍小於所述第一垂直厚度範圍，其中所述內連通孔延伸穿過所述硬罩幕的所述週邊區。
18. 如請求項17所述的積體晶片，其中所述硬罩幕的所述週邊區具有恒定的厚度。
19. 如請求項10所述的積體晶片，更包括： 硬罩幕，設置在所述頂部電極之上，且包括一或多個內側壁，所述一或多個內側壁是彎曲的且在位於所述底部電極的所述底表面正上方的點處交會，其中所述內連通孔的所述底表面與所述一或多個內側壁橫向分離非零距離。
20. 一種形成積體晶片的方法，包括： 在基底之上的下部介電結構內的內連線之上形成下部絕緣結構； 移除所述下部絕緣結構的一部分，以定義延伸穿過所述下部絕緣結構且延伸至所述內連線的開口； 在所述下部絕緣結構之上依序且共形地沉積底部電極層、資料儲存層和頂部電極層； 對所述底部電極層、所述資料儲存層和所述頂部電極層圖案化，以定義具有設置在底部電極和頂部電極之間的資料儲存結構的記憶體裝置；以及 在所述頂部電極的平坦的上表面上形成內連通孔，其中所述底部電極的底表面的中心與所述內連通孔的底表面的中心橫向分離。

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