KR20230010574A - 오프셋 상호연결 비아를 갖는 메모리 셀 - Google Patents
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Abstract
일부 실시예에서, 본 개시내용은 집적 칩에 관한 것이다. 집적 칩은 상호연결부를 둘러싸는 하부 유전체 구조물 위에 배치된 하부 절연 구조물을 포함한다. 하부 절연 구조물은 하부 절연 구조물을 관통하여 연장되는 측벽을 갖는다. 하단 전극이 하부 절연 구조물의 측벽 및 상부 표면을 따라 배열되고, 데이터 저장 구조물이 하단 전극의 제1 내부 측벽 및 상부 표면 상에 배치되고, 상단 전극이 데이터 저장 구조물의 제2 내부 측벽 및 상부 표면 상에 배치된다. 상호연결 비아는 상단 전극의 상부 표면 상에 있다. 하단 전극의 하단 표면은 상호연결 비아의 하단 표면의 측방향 외측에 있다.
Description
관련 출원에 대한 참조
본 출원은 2019년 7월 31일에 출원된 미국 가출원 제62/880,816호의 이득을 주장하는, 2019년 10월 25일에 출원된 미국 출원 제16/663,952호의 일부 계속 출원이다. 또한, 본 출원은 또한 2021년 7월 12일에 출원된 미국 가출원 제63/220,683호의 이득을 주장한다. 위에 언급된 특허 출원들의 내용은 본 명세서에서 그 전체가 참조로 포함된다.
배경
현대의 많은 전자 디바이스는 데이터를 저장하도록 구성된 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 휘발성 메모리는 전력이 공급될 때 데이터를 저장하고, 반면에 비휘발성 메모리는 전력이 제거되었을 때 데이터를 저장할 수 있다. 강유전체 랜덤 액세스 메모리(Ferroelectric random-access memory; FeRAM) 디바이스는 차세대 비휘발성 메모리 기술의 유망한 후보 중 하나이다. 이것은 FeRAM 디바이스가 빠른 기입 시간, 높은 내구성, 낮은 전력 소비 및 방사선으로 인한 손상에 대한 낮은 민감성을 비롯한 많은 이점을 제공하기 때문이다.
본 개시내용의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 특징이 축척에 맞추어 그려지지 않는다는 점에 유의해야 한다. 실제로 다양한 특징의 치수는 논의의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 리세스를 갖는 상부 표면을 포함하는 하단 전극을 포함하는 메모리 디바이스를 갖는 집적 칩의 일부 실시예의 단면도를 예시한다.
도 2a는 리세스를 갖는 상부 표면을 포함하는 하단 전극을 포함하는 강유전체 랜덤 액세스 메모리(ferroelectric random-access memory; FeRAM) 디바이스를 갖는 집적 칩의 일부 실시예의 단면도를 예시한다.
도 2b는 도 2a의 집적 칩의 일부 실시예의 상면도를 도시한다.
도 3은 리세스를 갖는 상부 표면을 포함하는 하단 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예의 단면도를 예시한다.
도 4a 및 도 4b는 리세스를 갖는 상부 표면을 포함하는 하단 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예의 단면도를 예시한다
도 5은 리세스를 갖는 상부 표면을 포함하는 하단 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예의 단면도를 예시한다.
도 6은 리세스를 갖는 상부 표면을 포함하는 하단 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예의 단면도를 예시한다.
도 7 내지 도 17은 FeRAM 디바이스의 하단 전극을 정의하기 위한 평탄화 프로세스를 사용하지 않은 FeRAM 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시예의 단면도를 예시한다.
도 18은 FeRAM 디바이스의 하단 전극을 정의하기 위한 평탄화 프로세스를 사용하지 않은 FeRAM 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
도 19a 및 도 19b는 상단 전극 및 상단 전극과 접촉하는 상호연결 비아의 하단 표면으로부터 중심을 벗어난 하단 표면을 갖는 하단 전극을 포함하는 메모리 디바이스를 갖는 집적 칩의 일부 추가 실시예를 예시한다.
도 20a 및 도 20b는 상단 전극 및 상단 전극과 접촉하는 상호연결 비아의 하단 표면으로부터 중심을 벗어난 하단 표면을 갖는 하단 전극을 포함하는 메모리 디바이스를 갖는 집적 칩의 일부 추가 실시예를 예시한다.
도 21은 상단 전극 및 상단 전극과 접촉하는 상호연결 비아의 하단 표면으로부터 중심을 벗어난 하단 표면을 갖는 하단 전극을 포함하는 메모리 디바이스를 갖는 집적 칩의 일부 추가 실시예의 상면도를 예시한다.
도 22a 내지 도 22g는 상단 전극 및 상단 전극과 접촉하는 상호연결 비아의 하단 표면으로부터 중심을 벗어난 하단 표면을 갖는 하단 전극을 포함하는 메모리 디바이스를 갖는 집적 칩의 일부 추가 실시예의 상면도를 예시한다.
도 23a 내지 도 23d는 상단 전극 및 상단 전극과 접촉하는 상호연결 비아의 하단 표면으로부터 중심을 벗어난 하단 표면을 갖는 하단 전극을 포함하는 메모리 디바이스를 갖는 집적 칩의 일부 추가 실시예의 상면도를 예시한다.
도 1은 리세스를 갖는 상부 표면을 포함하는 하단 전극을 포함하는 메모리 디바이스를 갖는 집적 칩의 일부 실시예의 단면도를 예시한다.
도 2a는 리세스를 갖는 상부 표면을 포함하는 하단 전극을 포함하는 강유전체 랜덤 액세스 메모리(ferroelectric random-access memory; FeRAM) 디바이스를 갖는 집적 칩의 일부 실시예의 단면도를 예시한다.
도 2b는 도 2a의 집적 칩의 일부 실시예의 상면도를 도시한다.
도 3은 리세스를 갖는 상부 표면을 포함하는 하단 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예의 단면도를 예시한다.
도 4a 및 도 4b는 리세스를 갖는 상부 표면을 포함하는 하단 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예의 단면도를 예시한다
도 5은 리세스를 갖는 상부 표면을 포함하는 하단 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예의 단면도를 예시한다.
도 6은 리세스를 갖는 상부 표면을 포함하는 하단 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예의 단면도를 예시한다.
도 7 내지 도 17은 FeRAM 디바이스의 하단 전극을 정의하기 위한 평탄화 프로세스를 사용하지 않은 FeRAM 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시예의 단면도를 예시한다.
도 18은 FeRAM 디바이스의 하단 전극을 정의하기 위한 평탄화 프로세스를 사용하지 않은 FeRAM 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
도 19a 및 도 19b는 상단 전극 및 상단 전극과 접촉하는 상호연결 비아의 하단 표면으로부터 중심을 벗어난 하단 표면을 갖는 하단 전극을 포함하는 메모리 디바이스를 갖는 집적 칩의 일부 추가 실시예를 예시한다.
도 20a 및 도 20b는 상단 전극 및 상단 전극과 접촉하는 상호연결 비아의 하단 표면으로부터 중심을 벗어난 하단 표면을 갖는 하단 전극을 포함하는 메모리 디바이스를 갖는 집적 칩의 일부 추가 실시예를 예시한다.
도 21은 상단 전극 및 상단 전극과 접촉하는 상호연결 비아의 하단 표면으로부터 중심을 벗어난 하단 표면을 갖는 하단 전극을 포함하는 메모리 디바이스를 갖는 집적 칩의 일부 추가 실시예의 상면도를 예시한다.
도 22a 내지 도 22g는 상단 전극 및 상단 전극과 접촉하는 상호연결 비아의 하단 표면으로부터 중심을 벗어난 하단 표면을 갖는 하단 전극을 포함하는 메모리 디바이스를 갖는 집적 칩의 일부 추가 실시예의 상면도를 예시한다.
도 23a 내지 도 23d는 상단 전극 및 상단 전극과 접촉하는 상호연결 비아의 하단 표면으로부터 중심을 벗어난 하단 표면을 갖는 하단 전극을 포함하는 메모리 디바이스를 갖는 집적 칩의 일부 추가 실시예의 상면도를 예시한다.
다음의 개시내용은 제공된 주제의 상이한 특징을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 컴포넌트 및 배열의 특정예는 아래에서 본 개시내용을 간략화하기 위해 설명된다. 물론 이것은 예시일 뿐이지 제한하려는 의도는 아니다. 예를 들면, 다음의 설명에서 제2 특징 위에 또는 제2 특징 상에 제1 특징을 형성하는 것은 제1 및 제2 특징들이 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징들이 직접 접촉하지 않을 수 있도록 제1 특징과 제2 특징 사이에 추가 특징이 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화 및 명확화를 위한 것이며, 그 자체로 논의되는 다양한 실시예 및/또는 구성 사이의 관계를 적시하는 것은 아니다.
또한, 도면에서 예시되는 바와 같은 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하는 설명의 용이성을 위해, 본 명세서에서 "밑에(beneath)", "아래에(below)", "하부(lower)", "위에(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어가 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방향 외에, 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포괄하는 것으로 의도된다. 장치는 그와 달리 배향될 수 있고(90도 회전될 수 있거나 또는 다른 방향에 있을 수 있고), 본 명세서에서 사용되는 공간적으로 상대적인 서술어는 마찬가지로 그에 따라 해석될 수 있다.
강유전체 랜덤 액세스 메모리(Ferroelectric random access memory; FeRAM) 디바이스는 강유전체 재료에 의해 상단 전극과 분리된 하단 전극을 갖는다. 강유전체 재료는 외부 전기장의 인가에 의해 반대 극성들 사이에서 전환될 수 있는 고유 전기 쌍극자를 갖는다. 상이한 극성은 상이한 데이터 상태(예를 들어, 논리 '0' 또는 '1')를 나타내는 상이한 커패시턴스를 FeRAM 디바이스에 제공하고, 이에 의해 FeRAM 디바이스가 데이터를 디지털 방식으로 저장할 수 있도록 한다. 예를 들어, 판독 동작 동안, FeRAM 디바이스에 부착된 비트 라인 상의 전압으로부터 상이한 커패시턴스가 감지되어, FeRAM 디바이스에 의해 저장된 데이터 상태를 출력할 수 있다.
FeRAM 디바이스는 전형적으로 복수의 상호연결층들을 둘러싸는 유전체 구조물 위에 하부 절연 구조물을 퇴적함으로써 형성된다. 하부 절연 구조물은 복수의 상호연결층들 중 하나 이상을 노출시키는 개구부를 형성하도록 패터닝된다. 개구부 내부 및 하부 절연 구조물 위에는 하단 전극층이 형성된다. 이어서 하단 전극층에 대해 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스가 수행되어 실질적으로 평평한 상부 표면을 정의한다. 강유전체층이 하단 전극층의 실질적으로 평평한 상부 표면 위에 형성되고 상단 전극층이 강유전체층 위에 형성된다. 상단 전극층 및 강유전체층에 대해 제1 패터닝 프로세스가 수행되어 상단 전극 및 강유전체 구조물을 정의한다. 그 다음에 측벽 스페이서가 상단 전극의 측면을 따라 형성되고, 다음으로 제2 패터닝 프로세스가 이어져서 하단 전극을 정의한다.
CMP 프로세스는 비교적 고가의 프로세스이기 때문에, CMP 프로세스를 사용하여 하단 전극을 형성하는 비용은 FeRAM 디바이스를 형성하는 비용을 상당히 증가시킨다. 뿐만 아니라, CMP 프로세스에 의해 사용된 슬러리의 잔류물이 CMP 프로세스가 완료된 후에 기판에 남아 있을 수 있다는 것이 인식되었다. 슬러리 잔류물은 후속 리소그래피 프로세스 동안 사용되는 정렬 마크 위에 축적될 수 있고, 이로 인해 정렬 마크를 덮어 가릴 수 있다. 정렬 마크를 덮어 가림으로써, 위에 놓이는 층의 포토리소그래피 프로세스 윈도우가 줄어들어, FeRAM 디바이스의 낮은 수율 및/또는 신뢰성을 초래한다.
일부 실시예에서, 본 개시내용은 하단 전극을 형성하기 위한 CMP 프로세스를 사용하지 않은 FeRAM 디바이스를 형성하는 방법에 관한 것이다. 하단 전극을 형성하기 위한 CMP 프로세스를 사용하지 않음으로써, FeRAM 디바이스를 형성하는 비용이 감소될 수 있고 위에 놓이는 층의 포토리소그래피 프로세스 윈도우가 개선될 수 있다. 일부 실시예에서, 결과적인 FeRAM 디바이스는 아래에 놓이는 하부 절연 구조물, 하단 전극 위에 배치된 강유전체 재료 및 강유전체 재료 위의 상단 전극의 측벽 및 상부 표면에 일반적으로 일치하는 하단 전극을 포함한다. 하단 전극이 CMP 프로세스를 사용하지 않고 형성되기 때문에, 하단 전극은 하단 전극의 상부 표면 내에 배치된 제1 리세스를 정의하는 내부 측벽을 갖는다. 강유전체 재료 및/또는 상단 전극은 제1 리세스 내에 배치되고, 또한 추가 리세스를 정의하는 내부 측벽을 가질 수 있다.
도 1은 리세스를 갖는 상부 표면을 포함하는 하단 전극을 포함하는 메모리 디바이스를 갖는 집적 칩(100)의 일부 실시예의 단면도를 예시한다.
집적 칩(100)은 기판(102) 내에 배열된 액세스 디바이스(104)를 포함한다. 일부 실시예에서, 액세스 디바이스(104)는 트랜지스터 디바이스(예를 들어, MOSFET, 바이폴라 접합 트랜지스터(bi-polar junction transistor; BJT), 고 전자 이동도 트랜지스터(high electron mobility transistor; HEMT) 등)를 포함할 수 있다. 일부 실시예에서, 기판(102)은 반도체 재료(예를 들어, 실리콘, 게르마늄 등)를 포함할 수 있다. 하부 유전체 구조물(106)은 기판(102) 위에 배열되고 액세스 디바이스(104)를 둘러싼다. 하부 유전체 구조물(106)은 액세스 디바이스(104)에 전기적으로 결합된 복수의 하부 상호연결층(108)을 더 둘러싼다. 하부 유전체 구조물(106) 위에는 하부 절연 구조물(110)이 배치된다. 하부 절연 구조물(110)은 복수의 하부 상호연결층(108)의 상호연결 구조물(108a) 위에 개구부를 정의하는 측벽(110s)을 포함한다.
메모리 디바이스(112)는 개구부 내부 및 하부 절연 구조물(110)의 상부 표면(110u) 위에 배치된다. 메모리 디바이스(112)는 하단 전극(114)과 상단 전극(118) 사이에 배열된 데이터 저장 구조물(116)을 포함한다. 데이터 저장 구조물(116)은 하단 전극(114) 및 상단 전극(118)에 인가된 바이어스 전압에 따라 제1 데이터 상태(예를 들어, '0') 또는 제2 데이터 상태(예를 들어, '1')를 저장하도록 구성된다. 예를 들어, 데이터 저장 구조물(116) 내에 제1 데이터 상태를 저장하기 위해, 제1 바이어스 조건 세트가 하단 전극(114) 및 상단 전극(118)에 적용될 수 있다. 대안적으로, 데이터 저장 구조물(116) 내에 제2 데이터 상태를 저장하기 위해, 제2 바이어스 조건 세트가 하단 전극(114) 및 상단 전극(118)에 적용될 수 있다.
하단 전극(114)은 상호연결 구조물(108a)의 상부 표면, 하부 절연 구조물(110)의 측벽(110s) 및 하부 절연 구조물(110)의 상부 표면과 일반적으로 일치하는 도전성 재료를 포함한다. 하단 전극(114)의 도전성 재료는 일반적으로 아래에 놓이는 층과 일치하기 때문에, 하단 전극(114)은 내부 측벽(114s) 및 하단 전극(114)의 상부 표면(114u) 내에 제1 리세스(115)를 정의하는 수평으로 연장되는 표면(114h)을 갖는다. 데이터 저장 구조물(116) 및/또는 상단 전극(118)은 제1 리세스(115) 내에 배치된다. 일부 실시예에서, 데이터 저장 구조물(116) 및/또는 상단 전극(118)은 또한 추가 리세스를 정의하는 내부 측벽을 가질 수 있다.
하드 마스크(120)가 메모리 디바이스(112) 위에 배치되고 측벽 스페이서(122)가 상단 전극(118) 및 하드 마스크(120)의 최외곽 측벽을 따라 연장된다. 보호층(124)이 하드 마스크(120), 측벽 스페이서(122) 및 하부 절연 구조물(110)을 덮는다. 일부 실시예에서, 하드 마스크(120) 및 보호층(124)은 또한 추가 리세스를 정의하는 내부 측벽을 가질 수 있다. 상부 상호연결 구조물(128)이 보호층(124) 위의 상부 유전체 구조물(126) 내에 배치된다. 상부 상호연결 구조물(128)은 상부 유전체 구조물(126)의 상부 표면으로부터 상단 전극(118)까지 연장된다.
하단 전극(114)의 상부 표면 내의 제1 리세스(115)는 평탄화 프로세스(예를 들어, CMP 프로세스)를 사용하지 않고 하단 전극(114)이 형성되었다는 것을 나타낸다. 평탄화 프로세스를 사용하지 않고 하단 전극(114)을 형성함으로써, CMP 프로세스를 사용하여 하단 전극을 형성하는 프로세스에 비해 하단 전극(114)은 더 낮은 비용으로 형성될 수 있다. 뿐만 아니라, CMP 프로세스를 사용하여 하단 전극을 형성하는 프로세스와 비교하여 위에 놓이는 층의 포토리소그래피 프로세스 윈도우가 또한 개선될 수 있다.
도 2a는 리세스를 갖는 상부 표면을 포함하는 하단 전극을 포함하는 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스를 갖는 집적 칩의 일부 실시예의 단면도(200A)를 예시한다.
단면도(200A)에 도시된 바와 같이, 집적 칩은 기판(102) 위에 배치된 하부 유전체 구조물(106)을 포함한다. 하부 유전체 구조물(106)은 서로의 위에 적층되고 에칭 정지층(107a-107b)에 의해 분리된 복수의 하부 ILD(inter-level dielectric)층(106a-106c)을 포함한다. 일부 실시예에서, 복수의 하부 ILD층(106a-106c)은 실리콘 이산화물, 도핑된 실리콘 이산화물(예를 들어, 탄소 도핑된 실리콘 이산화물), 실리콘 산질화물, 보로실리케이트 유리(borosilicate glass; BSG), 포스포릭 실리케이트 유리(phosphoric silicate glass; PSG), 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG) 또는 플루오르화 실리케이트 유리(fluorinated silicate glass; FSG) 등을 포함할 수 있다. 일부 실시예에서, 에칭 정지층(107a-107b)은 실리콘 탄화물, 실리콘 질화물, 티타늄 질화물 또는 탄탈륨 질화물 등을 포함할 수 있다.
복수의 하부 상호연결층(108)은 하부 유전체 구조물(106) 내에 배열된다. 복수의 하부 상호연결층(108)은 각각 복수의 하부 ILD층(106a-106c) 중 하나에 의해 둘러싸인 도전성 콘택(202), 상호연결 와이어(204) 및 상호연결 비아(206)를 포함한다. 예를 들어, 도전성 콘택(202)은 제1 하부 ILD층(106a)에 의해 둘러싸일 수 있고, 상호연결 와이어들(204) 중 제1 상호연결 와이어는 제2 하부 ILD층(106b)에 의해 둘러싸일 수 있는 등의 방식으로 둘러싸일 수 있다. 일부 실시예에서, 상호연결 와이어(204) 및 상호연결 비아(206)는 각각 금속 코어를 둘러싸는 확산 장벽층을 포함한다. 일부 실시예에서, 금속 코어는 구리, 텅스텐, 알루미늄 등을 포함할 수 있다. 일부 실시예에서, 확산 장벽층은 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다. 일부 실시예에서, 금속 코어 및 확산 장벽층은 실질적으로 동일 평면인 상부 표면을 가질 수 있다. 다른 실시예에서, 확산 장벽층은 금속 코어의 최외곽 에지 위에 수직으로 연장될 수 있다.
하부 절연 구조물(110)은 복수의 하부 ILD층(106a-106c) 위에 배치될 수 있다. 일부 실시예에서, 하부 절연 구조물(110)은 대략 200 옹스트롬 내지 대략 400 옹스트롬 범위의 두께를 가질 수 있다. 다른 실시예에서, 하부 절연 구조물(110)은 대략 225 옹스트롬 내지 대략 325 옹스트롬 범위의 두께를 가질 수 있다. 하부 절연 구조물(110)은 하부 절연 구조물(110)을 관통하여 연장되는 개구부를 정의하는 측벽(110s)을 포함한다. 일부 실시예에서, 측벽(110s)은 하부 절연 구조물(110)의 하단 표면에 대해 측정된 예각(α)으로 배향될 수 있다. 일부 실시예에서, 측벽들(110s) 각각의 상단과 하단 사이에서 연장되는 라인은 하부 절연 구조물(110)의 하단 표면에 대해 측정된 예각(α)으로 배향될 수 있다. 일부 실시예에서, 예각(α)은 대략 40° 내지 대략 50°의 범위에 있다. 그러한 실시예에서, 예각(α)은 위에 놓이는 메모리 디바이스의 제조 동안 갭 필(gap fill) 문제를 제한할 수 있다. 뿐만 아니라, 예각(α)은 위에 놓이는 메모리 디바이스의 일관된 성능을 초래하는 위에 놓이는 층의 양호한 균일성을 제공한다. 다양한 실시예에서, 하부 절연 구조물(110)은 실리콘 산질화물, 실리콘 이산화물, 실리콘 탄화물, 실리콘 질화물, 테트라에틸 오르토실리케이트(Tetraethyl orthosilicate; TEOS) 또는 저-k 유전체 등 중 하나 이상을 포함할 수 있다.
하부 유전체 구조물(110) 위에는 FeRAM 디바이스(208)가 배치된다. FeRAM 디바이스(208)는 하단 전극(114)과 상단 전극(118) 사이에 배열된 강유전체 재료(210)를 포함한다. 하단 전극(114), 강유전체 재료(210) 및 상단 전극(118)은 각각 외부 영역(214)에 의해 측방향으로(laterally) 둘러싸인 내부 영역(212)을 갖는다. 내부 영역(212) 내의 층들은 각각 외부 영역(214) 내의 대응하는 층의 상부 표면들 사이에 측방향으로 수직 배열된 수평으로 연장되는 리세스된 표면을 갖는다. 예를 들어, 하단 전극(114)은 외부 영역(214) 내에서 하단 전극(114)의 상부 표면 사이에 측방향으로 수직 아래에 있는 내부 영역(212) 내에서 수평으로 연장되는 표면을 갖는다.
일부 실시예에서, (도 2a의 라인 A-A'를 따라 취한) 도 2b의 상면도(200B)에 도시된 바와 같이, 외부 영역(214)은 FeRAM 디바이스(208)의 상면도에서 볼 때 내부 영역(212) 주위에 끊어지지 않은 링으로 계속 연장될 수 있다. 일부 실시예에서, 하단 전극(114)의 상부 표면은 실질적으로 동일한 거리(d1 및 d2)만큼 내부 영역(212)의 대향 에지를 지나 반대 방향으로 연장된다. 일부 그러한 실시예에서, 하단 전극(114)은 하단 전극(114)의 최하단 표면을 이등분하는 라인(220)에 대해 실질적으로 대칭이다. 다른 실시예에서, 거리(d1 및 d2)는 상이할 수 있어서, 하단 전극(114)은 라인(220)에 대해 비대칭이다.
(도 2b의 라인 B-B'를 따라 취한) 도 2a의 단면도(200A)를 다시 참조하면, 하단 전극(114)은 복수의 하부 상호연결층(108) 바로 위에 있는 하단 표면(114b)으로부터 계속 연장되어 하부 절연 구조물(110)의 측벽(110s)과 상부 표면(110u)을 라이닝한다. 하단 전극(114)은 하단 표면(114b) 위에 배치된 내부 측벽을 갖는다. 내부 측벽은 수평으로 연장되는 표면에 결합되어 하단 전극(114)의 상부 표면 내에 제1 리세스를 정의한다. 강유전체 재료(210)는 제1 리세스 내에 배치되고, 하단 전극(114)의 내부 측벽과 상부 표면을 라이닝한다. 강유전체 재료(210)는 하단 전극(114)의 최하단 표면 위에 배치되고, 강유전체 재료(210)의 상부 표면 내에 제2 리세스를 정의하는 내부 측벽을 갖는다. 상단 전극(118)은 제2 리세스 내에 배치되고, 강유전체 재료(210)의 내부 측벽 및 상부 표면을 라이닝한다. 일부 실시예에서, 상단 전극(118)은 하단 전극(114)의 최하단 표면 위에 배치되고, 상단 전극(118)의 상부 표면 내에 제3 리세스를 정의하는 내부 측벽을 갖는다.
일부 실시예에서, 하단 전극(114) 및 상단 전극(118)은 티타늄, 탄탈륨, 텅스텐, 탄탈륨 질화물 또는 티타늄 질화물 등 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 강유전체 재료(210)는 금속, 금속 산질화물 또는 복합 금속 산화물을 포함할 수 있다. 예를 들어, 다양한 실시예에서, 강유전체 재료(210)는 납 티타네이트(lead titanate), 납 지르코네이트 티타네이트(lead zirconate titanate; PZT), 납 란타늄 지르코네이트 티타네이트(lead lanthanum zirconate titanate), 스트론튬 비스무트 탄탈레이트(strontium bismuth tantalate; SBT), 비스무트 란타늄 티타네이트(bismuth lanthanum titanate; BLT) 및 비스무트 네오디뮴 티타네이트(bismuth neodymium titanate; BNT) 등을 포함할 수 있다.
일부 실시예에서, 하단 전극(114), 강유전체 재료(210) 및/또는 상단 전극(118)은 각각 대략 50 옹스트롬 내지 대략 150 옹스트롬 범위에 있는 두께를 가질 수 있다. 다른 실시예에서, 하단 전극(114), 강유전체 재료(210) 및/또는 상단 전극(118)은 각각 대략 100 옹스트롬과 동일한 두께를 가질 수 있다. 하단 전극(114), 강유전체 재료(210) 및/또는 상단 전극(118)의 언급된 두께는 FeRAM 디바이스(208)의 전체 높이가 집적 칩의 다른 영역 내에서 (예를 들어, 로직 영역 내에서) 및/또는 집적 칩의 위에 놓인 층 내에서 프로세스 문제를 일으킬 만큼 충분히 커지는 것을 방지한다. 일부 실시예에서, 하단 전극(114), 강유전체 재료(210) 및/또는 상단 전극(118)은 각각 최외곽 측벽들 사이에서 실질적으로 동일한 두께를 가질 수 있다. 일부 대안적인 실시예에서, 하단 전극(114), 강유전체 재료(210) 및/또는 상단 전극(118)의 내부 영역(212)은 제1 두께를 가질 수 있고, 하단 전극(114), 강유전체 재료(210) 및/또는 상단 전극의 외부 영역(214)은 제1 두께보다 작은 제2 두께를 가질 수 있다.
하드 마스크(120)가 상단 전극(118) 위에 배치된다. 측벽 스페이서(122)가 상단 전극(118) 및 하드 마스크(120)의 양 측면을 따라 배치된다. 일부 실시예에서, 측벽 스페이서(122)는 하드 마스크(120)와 동일한 재료를 포함할 수 있다. 예를 들어, 일부 실시예에서, 하드 마스크(120) 및 측벽 스페이서(122)는 탄화물(예를 들어, 실리콘 탄화물), 질화물(예를 들어, 실리콘 질화물) 또는 산화물(예를 들어, 실리콘 산질화물) 등을 포함할 수 있다. 다른 실시예에서, 측벽 스페이서(122)는 하드 마스크(120)와 상이한 재료를 포함할 수 있다. 일부 그러한 실시예에서, 측벽 스페이서(122) 및 하드 마스크(120)는 상이한 높이로 연장될 수 있다(예를 들어, 하드 마스크(120)는 측벽 스페이서(122)의 상단 표면 아래에 리세스된 상단 표면을 가질 수 있거나 또는 그 반대의 경우도 마찬가지이다).
보호층(124)이 측벽 스페이서(122) 및 하드 마스크(120) 위에 배치된다. 보호층(124)은 하드 마스크(120) 위에서부터 하부 절연 구조물(110)까지 계속 연장된다. 일부 실시예에서, 보호층(124)은 탄화물, 산화물, 질화물, TEOS(Tetraethyl orthosilicate) 등을 포함할 수 있다. 일부 실시예에서, 하드 마스크(120) 및 보호층(124)은 각각 대략 50 옹스트롬 내지 대략 150 옹스트롬 범위의 두께를 가질 수 있다. 다른 실시예에서, 하드 마스크(120) 및 보호층(124)은 각각 대략 100 옹스트롬과 동일한 두께를 가질 수 있다.
상부 유전체 구조물(126)이 보호층(124) 위에 배열된다. 상부 유전체 구조물(126)은 보호층(124)의 측벽에 의해 정의된 리세스 내까지 연장될 수 있다. 상부 상호연결 구조물(126)이 상부 유전체 구조물(128) 내에 배치된다. 상부 상호연결 구조물(128)은 상부 유전체 구조물(126)의 상부 표면으로부터 상단 전극(118)까지 연장된다. 일부 실시예에서, 상부 유전체 구조물(126)은 탄소 도핑된 실리콘 이산화물, 실리콘 산질화물, 보로실리케이트 유리(BSG), 포스포릭 실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 플루오르화 실리케이트 유리(FSG) 또는 다공성 유전체 재료 등을 포함할 수 있다. 다양한 실시예에서, 상부 상호연결 구조물(128)은 상호연결 비아(216)(예를 들어, 상단 전극 비아(top electrode via; TEVA)) 및/또는 상호연결 와이어(218)를 포함할 수 있다. 일부 실시예에서, 상부 상호연결 구조물(128)은 구리, 텅스텐 및/또는 알루미늄과 같은 도전성 재료를 포함할 수 있다.
동작 동안, 바이어스 전압이 하단 전극(114) 및/또는 상단 전극(118)에 인가될 수 있다. 예를 들어, 기입 동작 동안, 하나 이상의 바이어스 전압이 인가되어 전하 캐리어(예를 들어, 전자 및/또는 정공)가 하단 전극(114) 및/또는 상단 전극(118)에 축적되게 할 수 있다. 전하 캐리어는 강유전체 재료(210)를 관통하여 연장되는 전기장을 생성한다. 전기장은 바이어스 전압에 따라 강유전체 재료(210) 내의 전기 쌍극자의 위치를 변경하도록 구성된다. 강유전체 재료(210) 내의 전기 쌍극자의 위치가 제1 분극을 정의하면, FeRAM 디바이스(208)는 데이터를 제1 비트 값(예를 들어, 논리 "0")으로서 디지털 방식으로 저장할 것이다. 대안적으로, 강유전체 재료(210) 내의 전기 쌍극자의 위치가 제2 분극을 정의하면, FeRAM 디바이스(208)는 데이터를 제2 비트 값(예를 들어, 논리 "1")으로서 디지털 방식으로 저장할 것이다.
도 3은 리세스를 갖는 상부 표면을 포함하는 하단 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩(300)의 일부 실시예의 단면도를 예시한다.
집적 칩(300)은 기판(102) 위의 하부 절연 구조물(110) 위에 배치된 FeRAM 디바이스(208)를 포함한다. FeRAM 디바이스(208)는 하단 전극(114)과 상단 전극(118) 사이에 배열된 강유전체 재료(210)를 포함한다. 일부 실시예에서, 하단 전극(114)은 라이너(302) 및 라이너(302) 위에 배치된 도전층(304)을 포함한다. 라이너(302)는 하부 절연 구조물(110)의 측벽 및 상부 표면을 따라 연장된다. 일부 실시예에서, 라이너(302)는 티타늄 질화물 또는 탄탈륨 질화물 등을 포함할 수 있다. 일부 실시예에서, 도전층(304)은 티타늄 또는 탄탈륨 등을 포함할 수 있다.
하단 전극(114)은 하단 전극(114)의 최하단 표면 위에 배치된 내부 측벽을 갖는다. 내부 측벽은 하단 전극(114)의 수평으로 연장되는 표면과 하단 전극의 상부 표면 사이에 결합된다. 일부 실시예에서, 하단 전극(114)의 수평으로 연장되는 표면은 하부 절연 구조물(110)의 측벽(110s)과 교차하는 제1 수평 평면(306)을 따라 연장된다. 일부 실시예에서, 강유전체 재료(210) 및 상단 전극(118)은 하부 절연 구조물(110) 바로 위로부터 하부 절연 구조물(110)의 상부 표면(110u)을 따라 연장되는 제2 수평 평면(308) 아래의 위치까지 계속 연장된다. 강유전체 재료(210) 및 상단 전극(118)을 제2 수평 평면(308) 아래에 유지함으로써, FeRAM 디바이스(208)의 높이는 상대적으로 낮게 유지될 수 있고, 이에 의해 FeRAM 디바이스 위에 놓이는 층에서의 프로세스 문제를 완화할 수 있다.
하드 마스크(120)가 상단 전극(118) 위에 배치된다. 하드 마스크(120)는 수평으로 연장되는 표면에 결합되는 내부 측벽을 포함한다. 일부 실시예에서, 수평으로 연장되는 표면은 상단 전극(118)의 하부 표면 아래에 있는 제3 수평 평면(310)을 따라 연장된다. 다른 실시예(도시되지 않음)에서, 제3 수평 평면(310)은 상단 전극(118)의 상단 표면 위에 있을 수 있다.
도 4a 및 도 4b는 리세스를 갖는 상부 표면을 포함하는 하단 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩의 일부 실시예의 단면도를 예시한다.
도 4a에 도시된 바와 같이, 집적 칩(400)은 기판(102) 내에 배치된 제1 액세스 디바이스(104a) 및 제2 액세스 디바이스(104b)를 포함한다. 제1 FeRAM 디바이스(208a)는 제1 액세스 디바이스(104a)에 결합되고, 제2 FeRAM 디바이스(208b)는 제2 액세스 디바이스(104b)에 결합된다. 제1 FeRAM 디바이스(208a) 및 제2 FeRAM 디바이스(208b)는 각각 하단 전극(114)과 상단 전극(118) 사이에 배치된 강유전체 재료(210)를 갖는다. 하단 전극(114)은 하단 전극(114)의 상부 표면 내에 제1 리세스를 정의하는 측벽을 갖는다. 강유전체 재료(210)는 강유전체 재료(210)의 상부 표면 내에 제2 리세스를 정의하는 측벽을 갖는다. 상단 전극(118)은 제2 리세스 내에 배치되고, 제2 리세스를 완전히 채운다. 상단 전극(118)은 완전히 강유전체 재료(210) 위에 있는 상부 표면을 갖는다. 일부 실시예에서, 상단 전극(118)은 제2 리세스 위에서 계속 연장되는 실질적으로 평평한 상부 표면을 갖는다.
상부 상호연결 구조물(128)이 제1 FeRAM 디바이스(208a) 위에 배치된 상부 유전체 구조물(126)을 관통하여 연장되어 상단 전극(118)과 접촉한다. 일부 실시예에서, 상부 상호연결 구조물(128)은 하단 전극(114)의 상부 표면(114u) 바로 위에 있는 위치에서 상단 전극(118)과 접촉할 수 있다. 일부 추가 실시예에서, 상부 상호연결 구조물(128)은 하단 전극(114)의 상부 표면(114u)의 외부 에지에 측방향으로 걸쳐진 위치에서 상단 전극(118)과 접촉할 수 있다. 도 4b에 도시된 또 다른 실시예에서, 집적 칩(402)은 하단 전극(114) 내의 리세스 바로 위의 한정된 위치에서 상단 전극(118)과 접촉하는 상부 상호연결 구조물(128)을 포함한다. 상부 상호연결 구조물(128)을 하단 전극 내의 리세스 바로 위에 있는 위치에서 상단 전극(118)과 접촉하도록 하는 것은 상부 상호연결 구조물(128)을 형성하는데 사용되는 리소그래피 프로세스 동안 오버레이 오류와 연관된 위험을 완화시킬 수 있다는 것이 인식될 것이다.
도 5는 리세스를 갖는 상부 표면을 포함하는 하단 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩(500)의 일부 실시예의 단면도를 예시한다.
집적 칩(500)은 FeRAM 디바이스(208a-208b)를 포함하고, 각각의 FeRAM 디바이스는 하단 전극(114)과 상단 전극(118) 사이에 배치된 강유전체 재료(210)를 포함한다. FeRAM 디바이스(208a-208b) 위에는 하드 마스크(120) 및 보호층(124)이 배치된다.
상단 전극(118)은 강유전체 재료(210)의 상부 표면(210u) 바로 위로부터 하단 전극(114)의 하부 표면(114b) 바로 위까지 측방향으로 연장되는 상부 표면(118u)을 갖는다. 일부 실시예에서, 상단 전극(118)의 상부 표면(118u)은 완전히 하단 전극(114)의 상단 위에 배열된다. 일부 추가 실시예에서, 상단 전극(118)의 상부 표면(118u)은 또한 완전히 강유전체 재료(210)의 상단 위에 있을 수 있다. 이러한 실시예에서, 상단 전극(118)은 강유전체 재료(210)의 상부 표면(210u) 내의 리세스를 완전히 채운다. 일부 실시예에서, 상단 전극(118)의 상부 표면(118u)은 만곡된 표면이다.
상부 상호연결 구조물(128)은 하드 마스크(120) 및 보호층(124)을 관통하여 연장되어 상단 전극(118)과 접촉한다. 일부 실시예에서, 상부 상호연결 구조물(128)은 하단 전극(114)의 하단 표면(114b) 바로 위에 있는 위치에서 상단 전극(118)과 접촉할 수 있다. 이러한 실시예에서, 상단 전극(118)의 상부 표면(118u)은 수평 평면에 대해 측정된 0이 아닌 각도로 상단 전극(118)의 측벽과 교차하도록 경사질 수 있다. 일부 실시예에서, 하드 마스크(120) 및 보호층(124)은 또한 수평 평면에 대해 측정된 0이 아닌 각도로 상단 전극(118)의 측벽과 교차하도록 경사진 상부 표면을 가질 수 있다. 다른 실시예(도시되지 않음)에서, 상부 상호연결 구조물(128)은 상단 전극(118)의 상부 표면(118u)을 따른 가장 낮은 지점으로부터 측방향으로 오프셋되는 위치에서 상단 전극(118)과 접촉할 수 있다.
도 6은 리세스를 갖는 상부 표면을 포함하는 하단 전극을 포함하는 FeRAM 디바이스를 갖는 집적 칩(600)의 일부 실시예의 단면도를 예시한다.
집적 칩(600)은 임베디드 메모리 영역(602) 및 로직 영역(604)을 포함하는 기판(102)을 포함한다. 임베디드 메모리 영역(602) 내에서, 복수의 하부 상호연결층(108)이 하부 유전체 구조물(106) 내에 배치된다. 복수의 하부 상호연결층(108)은 기판(102) 내에 배열된 액세스 디바이스(104a-104b)와 하부 절연 구조물(110) 위에 배열된 FeRAM 디바이스들(208a-208b) 사이에 결합된다. FeRAM 디바이스들(208a-208b)은 각각 하단 전극(114)과 상단 전극(118) 사이에 배치된 강유전체 재료(210)를 포함한다.
일부 실시예에서, 액세스 디바이스(104a-104b)는 각각 기판(102) 위에 수직으로 그리고 소스 영역(104s)과 드레인 영역(104d) 사이에 측방향으로 배열된 게이트 전극(104g)을 포함한다. 게이트 전극(104g)은 워드 라인(WL 1 또는 WL 2 )에 결합될 수 있고, 반면에 소스 영역(104s)은 소스 라인(SL)에 결합될 수 있다. 드레인 영역(104d)은 FeRAM 디바이스(208a 또는 208b) 중 하나에 결합되고, FeRAM 디바이스는 또한 비트 라인(BL 1 또는 BL 2 )에 결합된다.
로직 영역(604) 내에서, 하나 이상의 추가 상호연결층(608-612)이 기판(102) 위의 하부 유전체 구조물(106) 내에 배치된다. 하나 이상의 추가 상호연결층(608-612)은 도전성 콘택(608), 상호연결 와이어(610) 및 상호연결 비아(216)를 포함한다. 하나 이상의 추가 상호연결층(608-612)은 기판(102) 내에 배열된 로직 디바이스(606)에 결합된다. 일부 실시예에서, 로직 디바이스(606)는 트랜지스터 디바이스(예를 들어, MOSFET, 바이폴라 접합 트랜지스터(BJT) 또는 고 전자 이동도 트랜지스터(HEMT) 등)를 포함할 수 있다.
도 7 내지 도 17은 FeRAM 디바이스의 하단 전극을 정의하기 위한 평탄화 프로세스를 사용하지 않은 FeRAM 디바이스를 갖는 집적 칩을 형성하는 방법(700 내지 1700)의 일부 실시예의 단면도를 예시한다. 도 7 내지 도 17은 방법과 관련하여 설명되지만, 도 7 내지 도 17에 개시된 구조물은 그러한 방법으로 제한되지 않고, 대신에 방법과 무관한 구조물로서 단독으로 존재할 수 있다는 것이 이해될 것이다.
도 7의 단면도(700)에 도시된 바와 같이, 기판(102)이 제공된다. 기판(102)은 임베디드 메모리 영역(602) 및 로직 영역(604)을 포함한다. 액세스 디바이스(104)가 기판(102)의 임베디드 메모리 영역(602) 내에 형성되고, 로직 디바이스(606)가 기판(102)의 로직 영역(604) 내에 형성된다. 다양한 실시예에서, 기판(102)은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 유형의 반도체 본체(예를 들어, 실리콘, SiGe, SOI 등)뿐만 아니라, 그와 연관된 임의의 다른 유형의 반도체 및/또는 에피택셜층일 수 있다. 일부 실시예에서, 액세스 디바이스(104) 및/또는 로직 디바이스(606)는 트랜지스터를 포함할 수 있다. 이러한 일부 실시예에서, 액세스 디바이스(104) 및/또는 로직 디바이스(606)는 기판(102) 위에 게이트 유전체막 및 게이트 전극막을 퇴적함으로써 형성될 수 있다. 게이트 유전체막 및 게이트 전극막은 후속적으로 패터닝되어 게이트 유전체(예를 들어, (104g)) 및 게이트 전극(예를 들어, (104e))을 형성한다. 기판(102)은 후속적으로 주입되어 게이트 전극(예를 들어, (104e))의 양 측면 상의 기판(102) 내에 소스 영역(예를 들어, (104s)) 및 드레인 영역(예를 들어, (104d))을 형성할 수 있다.
도 8의 단면도(800)에 도시된 바와 같이, 복수의 하부 상호연결층(108)이 기판(102) 위의 하나 이상의 하부 인터 레벨 유전체(inter-level dielectric; ILD) 층(106a-106b)을 포함하는 하부 유전체 구조물(106) 내에 형성된다. 일부 실시예에서, 하나 이상의 하부 ILD층(106a-106b)은 제1 에칭 정지층(107a)에 의해 분리된 제1 하부 ILD층(106a) 및 제2 하부 ILD층(106b)을 포함할 수 있다. 일부 실시예에서, 복수의 하부 상호연결층(108)은 도전성 콘택(202) 및 상호연결 와이어(204)를 포함할 수 있다. 일부 추가 실시예(도시되지 않음)에서, 복수의 하부 상호연결층(108)은 상호연결 비아를 더 포함할 수 있다. 복수의 하부 상호연결층(108)은 기판(102) 위에 하나 이상의 하부 ILD층(106a-106b)(예를 들어, 산화물, 저-k 유전체 또는 초 저-k 유전체) 중 하나를 형성하고, 선택적으로 하부 ILD층을 에칭하여 하부 ILD층 내에 비아 홀 및/또는 트렌치를 정의하고, 비아 홀 및/또는 트렌치 내에 도전성 재료(예를 들어, 구리, 알루미늄, 텅스텐 등)을 형성하고, 그리고 평탄화 프로세스(예를 들어, 화학적 기계적 평탄화(CMP) 프로세스)를 수행함으로써 형성될 수 있다.
도 9의 단면도(900)에 도시된 바와 같이, 하부 절연 구조물(110)이 하부 유전체 구조물(106) 위에 형성된다. 일부 실시예에서, 하부 절연 구조물(110)은 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, TEOS, 금속 산화물, 금속 질화물 또는 금속 탄화물 등 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 하부 절연 구조물(110)은 하나 이상의 상이한 퇴적 프로세스(예를 들어, 물리적 기상 퇴적법(physical vapor deposition; PVD), 화학적 기상 퇴적법(chemical vapor deposition; CVD), PE-CVD, 원자층 퇴적법(atomic layer deposition; ALD), 스퍼터링 등)에 의해 대략 200 옹스트롬 내지 대략 400 옹스트롬 범위의 두께로 형성될 수 있다.
도 10의 단면도(1000)에 도시된 바와 같이, 하부 절연 구조물(110)은 선택적으로 패터닝되어 하부 유전체 구조물(110)을 관통하여 연장되는 복수의 개구부(1002)를 정의한다. 복수의 개구부(1002)는 복수의 하부 상호연결층(108)의 상호연결 구조물(108a)을 노출시킨다. 일부 실시예에서, 하부 절연 구조물(110)은 하부 절연 구조물(110) 상에 배치된 패터닝된 마스킹층(1006)에 따라 하부 절연 구조물(110)을 에천트(1004)에 노출시킴으로써 선택적으로 패터닝될 수 있다. 일부 실시예에서, 패터닝된 마스킹층(1006)은 포토레지스트 재료 또는 하드 마스크 등을 포함할 수 있다. 일부 실시예에서, 에천트(1004)는 건식 에천트(예를 들어, 불소 또는 염소를 포함함)를 포함할 수 있다.
도 11a의 단면도(1100A)에 도시된 바와 같이, 하단 전극층(1102)이 하부 유전체 구조물(110) 위 및 개구부(1002) 내에 형성된다. 하단 전극층(1102)은 하부 절연 구조물(110)을 관통하여 상호연결 구조물(108a)까지 연장된다. 하단 전극층(1102)은 하단 전극층(1102)의 상부 표면(1102u) 내에 제1 리세스(115)를 정의하는 측벽(1102s) 및 수평으로 연장되는 표면(1102h)을 갖는다. 제1 리세스(115)는 하단 전극층(1102)의 최하단 표면(1102b) 바로 위에 있다. 일부 실시예에서, 하단 전극층(1102)은 라이너를 퇴적하고 뒤이어 도전성 재료를 퇴적함으로써 형성될 수 있다. 일부 그러한 실시예에서, 라이너는 라이너 위 및 개구부(1002) 내에 도전성 재료를 형성하기 전에 하부 절연 구조물(110) 위 및 개구부(1002) 내에 형성될 수 있다. 일부 실시예에서, 도전성 재료는 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물, 텅스텐 또는 백금 등 중 하나 이상을 포함할 수 있다. 다양한 실시예에서, 라이너는 인접한 층들 사이의 접착력을 증가시키도록 구성된 접착제 층 및/또는 인접한 층들 사이의 확산을 방지하도록 구성된 확산 장벽층을 포함할 수 있다. 일부 실시예에서, 라이너는 티타늄 질화물, 백금, 알루미늄 구리, 금, 티타늄, 탄탈륨, 텅스텐 또는 텅스텐 질화물 등 중 하나 이상을 포함할 수 있다.
도 11b의 단면도(1100B)에 도시된 바와 같이, 데이터 저장층이 하단 전극층(1102) 위 및 제1 리세스(도 11a의 (115)) 내에 형성된다. 일부 실시예에서, 데이터 저장층은 하단 전극층(1102) 위 및 제1 리세스(도 11a의 (115)) 내에 형성된 강유전체층(1104)을 포함할 수 있다. 강유전체층(1104)은 강유전체층(1104)의 상부 표면(1104u) 내 및 하단 전극층(1102)의 최하단 표면(1102b) 바로 위에 제2 리세스(1106)를 정의하는 측벽(1104s) 및 수평으로 연장되는 표면(1104h)을 갖는다. 일부 실시예에서, 강유전체층(1104)은 이원 산화물(binary oxide), 삼원 산화물(ternary oxide) 또는 4원 산화물(quaternary oxide) 등을 포함할 수 있다. 일부 실시예에서, 강유전체층(1104)은 실리콘, 지르코늄 또는 가돌리늄 등으로 도핑된 하프늄 산화물을 포함할 수 있다.
도 11c의 단면도(1100C)에 도시된 바와 같이, 상단 전극층(1108)이 강유전체층(1104) 위 및 제2 리세스(도 11b의 (1106)) 내에 형성된다. 상단 전극층(1108)은 상단 전극층(1108)의 상부 표면(1108u) 내 및 하단 전극층(1102)의 최하단 표면(1102b) 바로 위에 제3 리세스(1110)를 정의하는 측벽(1108s) 및 수평으로 연장되는 표면(1108h)을 갖는다. 일부 실시예에서, 상단 전극층(1108)은 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물, 텅스텐 또는 백금 등 중 하나 이상을 포함할 수 있다.
도 11d의 단면도(1100D)에 도시된 바와 같이, 하드 마스크층(1112)이 상단 전극층(1108) 위 및 제3 리세스(도 11c의 (1110)) 내에 형성된다. 일부 실시예에서, 하드 마스크층(1112)은 하드 마스크층(1112)의 상부 표면(1112u) 내 및 하단 전극층(1102)의 최하단 표면(1102b) 바로 위에 제4 리세스(1114)를 정의하는 측벽(1112s) 및 수평으로 연장되는 표면(1112h)을 갖는다. 다른 실시예(도시되지 않음)에서, 하드 마스크층(1112)의 측벽(1112s)은 하단 전극층(1102)의 최하단 표면(1102b) 바로 위에 있는 지점에서 만나 제4 리세스(1114)를 정의할 수 있다. 일부 실시예에서, 하드 마스크층(1112)은 티타늄 질화물, 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 또는 금속 산화물(예를 들어, 티타늄 산화물, 알루미늄 산화물 등) 등 중 하나 이상을 포함할 수 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 제1 패터닝 프로세스가 수행되어 상단 전극(118) 및 하드 마스크(120)를 정의한다. 제1 패터닝 프로세스는 하드 마스크층(도 11d의 (1112)) 및 상단 전극층(도 11d의 (1108))을 마스킹층(1202)(예를 들어, 포토레지스트 재료 또는 하드 마스크 등)에 따라 선택적으로 노출시켜 상단 전극(118) 및 하드 마스크(120)를 정의한다.
일부 실시예에서, 제1 패터닝 프로세스가 완료된 후에, 하드 마스크(120)는 중앙 영역(120c) 및 중앙 영역(120c)을 둘러싸는 주변 영역(120p)을 갖는다. 일부 실시예에서, 중앙 영역(120c)은 제3 리세스(도 11c의 (1110)) 바로 위에 있는 하드 마스크(120)의 일부일 수 있다. 일부 실시예에서, 하드 마스크(120)는 하드 마스크(120)의 중앙 영역(120c) 내에서 변하는 두께를 가질 수 있고, 반면에 하드 마스크(120)는 주변 영역(120p)에 걸쳐 실질적으로 일정한 두께를 가질 수 있다. 단면도(1200)를 따라 보는 바와 같이, 중앙 영역(120c) 내에서 두께의 변화로 인해 하드 마스크(120)는 중앙 영역(120c) 내의 상이한 측방향 위치에서 상이한 두께를 갖게 된다. 일부 실시예에서, 하드 마스크(120)의 중앙 영역(120c) 내에서 두께의 변화는 하단 전극층(1102), 강유전체층(1104) 및 상단 전극층 내의 리세스(도 11c의 (1106)) 위의 하드 마스크층(도 11d의 (1112))의 불균일한 퇴적으로 인한 것일 수 있고, 이것은 평탄화 프로세스(예를 들어, CMP 프로세스)를 사용하지 않고 각각의 층을 형성한 결과인 것이다.
도 13의 단면도(1300)에 도시된 바와 같이, 상단 전극(118) 및 하드 마스크(120)의 측벽을 따라 측벽 스페이서(122)가 형성된다. 일부 실시예에서, 측벽 스페이서(122)는 상단 전극(118) 및/또는 하드 마스크(120)의 측벽을 완전히 덮을 수 있다. 다양한 실시예에서, 측벽 스페이서(122)는 티타늄 질화물, 실리콘 산화물, 실리콘 질화물, 실리콘 이산화물, 실리콘 탄소 질화물, 실리콘 산질화물 또는 금속 산화물(예를 들어, 티타늄 산화물, 알루미늄 산화물 등) 등을 포함할 수 있다. 일부 실시예에서, 측벽 스페이서(122)는 기판 위에 스페이서층을 형성함으로써 형성될 수 있다. 일부 실시예에서, 스페이서층은 퇴적 기술(예를 들어, PVD, CVD, PE-CVD, ALD, 스퍼터링 등)을 사용하여 형성될 수 있다. 이어서 스페이서층은 수평 표면으로부터 스페이서층을 제거하는 에천트(예를 들어, 건식 에천트)에 노출된다. 수평 표면으로부터 스페이서층을 제거하면, 상단 전극(118)과 하드 마스크(120)의 양 측면을 따라 스페이서층의 일부가 측벽 스페이서(122)로서 남게 된다.
도 14의 단면도(1400)에 도시된 바와 같이, 제2 패터닝 프로세스가 수행되어 하단 전극(114)과 상단 전극(118) 사이에 배치된 강유전체 재료(210)를 각각 포함하는 제1 FeRAM 디바이스(208a) 및 제2 FeRAM 디바이스(208b)를 정의한다. 제2 패터닝 프로세스는 강유전체층(도 13의 (1104)) 및 하단 전극층(도 13의 (1102))을 에천트(1402)에 선택적으로 노출시켜 강유전체 재료(210) 및 하단 전극(114)을 정의한다. 일부 실시예에서, 제2 패터닝 프로세스는 하부 절연 구조물(110)이 하단 전극(114) 바로 아래에서보다 하단 전극(114)의 외측에서 측방향으로 더 작은 두께를 갖도록 하기 위해 하부 절연 구조물(110)을 더 에칭할 수 있다.
도 15의 단면도(1500)에 도시된 바와 같이, 보호층(124)이 제1 FeRAM 디바이스(208a) 및 제2 FeRAM 디바이스(208b) 위에 형성된다. 보호층(124)은 보호층(124)의 상부 표면(124u) 내 및 하단 전극층(114)의 하단 표면(114b) 바로 위에 있는 제5 리세스(1502)를 정의하는 측벽(124s) 및 수평으로 연장되는 표면(124h)을 갖는다. 일부 실시예에서, 보호층(124)은 퇴적 기술(예를 들어, PVD, CVD, PE-CVD, ALD, 스퍼터링 등)을 사용하여 형성될 수 있다. 다양한 실시예에서, 보호층(124)은 실리콘 탄화물 또는 테트라에틸 오르토실리케이트(TEOS) 등 중 하나 이상을 포함할 수 있다.
도 16의 단면도(1600)에 도시된 바와 같이, 상부 유전체 구조물(126)이 보호층(124) 위에 형성된다. 상부 유전체 구조물(126)은 제1 FeRAM 디바이스(208a) 및 제2 FeRAM 디바이스(208b)를 덮도록 형성된다. 일부 실시예에서, 상부 유전체 구조물(126)은 퇴적 프로세스(예를 들어, PVD, CVD, PE-CVD, ALD 또는 스퍼터링 등)를 사용하여 형성될 수 있다. 다양한 실시예에서, 상부 유전체 구조물(126)은 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 실리콘 산질화물, 보로실리케이트 유리(BSG), 포스포릭 실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 플루오르화 실리케이트 유리(FSG) 또는 다공성 유전체 재료(예를 들어, 다공성 탄소 도핑된 실리콘 이산화물) 등을 포함할 수 있다.
도 17의 단면도(1700)에 도시된 바와 같이, 상부 상호연결 구조물(128)은 임베디드 메모리 영역(602) 내의 상부 유전체 구조물(126)에서 형성되고, 하나 이상의 추가 상호연결층(610-612)은 로직 영역(604) 내의 상부 유전체 구조물(126)에서 형성된다. 일부 실시예에서, 상부 상호연결 구조물(128)은 상호연결 비아(216)(예를 들어, 상단 전극 비아(TEVA)) 및 상호연결 와이어(218)를 포함할 수 있다. 일부 실시예에서, 하나 이상의 추가 상호연결층(610- 612)은 상호연결 비아(216) 및 상호연결 와이어(610)를 포함할 수 있다. 상부 상호연결 구조물(128) 및 하나 이상의 추가 상호연결층(610-612)은 상부 유전체 구조물(126)을 선택적으로 에칭하여 상부 유전체 구조물(126) 내에 비아 홀 및/또는 트렌치를 정의하고, 비아 홀 및/또는 트렌치 내에 도전성 재료(예를 들어, 구리, 알루미늄 등)를 형성하고, 그리고 평탄화 프로세스(예를 들어, 화학적 기계적 평탄화 프로세스)를 수행함으로써 동시에 형성될 수 있다. 일부 실시예에서, 평탄화 프로세스는 화학적 기계적 평탄화(CMP) 프로세스를 포함할 수 있다.
일부 실시예에서, 상호연결 비아(216)는 하드 마스크(120)의 주변 영역(120p)을 관통하여 연장되어 상단 전극(118)의 상부 표면과 접촉하도록 형성될 수 있다. 상호연결 비아(216)를 하드 마스크(120)의 주변 영역(120p)을 관통하여 연장되도록 함으로써, 상호연결 비아(216)를 형성하는 데 사용되는 에칭 프로세스는 비아 홀의 불량한 에칭에 이르게 할 수 있는(예를 들어, 상호연결 비아(216)와 상단 전극(118) 사이에 고저항 연결을 초래할 수 있는 오버 에칭(over etching)에 이르게 할 수 있거나 또는 개방 회로를 초래할 수 있는 언더 에칭(under etching)에 이르게 할 수 있는), 중앙 영역(120c) 내에서 하드 마스크(120)의 상이한 두께를 통한 에칭을 방지한다. 오히려, 하드 마스크(120)가 주변 영역(120p) 내에서 실질적으로 일정한 두께를 갖기 때문에, 상호연결 비아(216)를 형성하기 위해 사용되는 에칭 프로세스의 프로세스 윈도우가 개선될 수 있다. 에칭 프로세스의 프로세스 윈도우를 개선하면, 집적 칩 내에서 고밀도 메모리 어레이(예를 들어, 고밀도 FeRAM 어레이)의 개선된 집적을 가능하게 한다. 뿐만 아니라, 개선된 프로세스 윈도우로 인해 에칭 프로세스는 상단 전극(118)을 손상시키지 않고 상단 전극(118) 위로부터 하드 마스크(120)의 일부를 완전히 제거할 수 있고, 이에 의해 상단 전극(118)과 상호연결 비아(216) 사이에 양호한 전기적 연결이 달성될 수 있게 한다. 일부 실시예에서, 상호연결 비아(216)는 제1 수직 연장 라인(1702) 상에 중심을 두고 있고, 하단 전극(114)의 하단 표면(114b)의 중심을 관통하여 연장되는 제2 수직 연장 라인(1704)으로부터 0이 아닌 제1 거리(1706)만큼 측방향으로 오프셋된 하단 표면(216b)을 갖는다. 일부 실시예에서, 상호연결 비아(216)는 상단 전극(118)의 실질적으로 평평한 상부 표면 바로 위에 있다.
도 18은 FeRAM 디바이스의 하단 전극을 정의하기 위한 평탄화 프로세스를 사용하지 않은 FeRAM 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
방법(1800)이 본 명세서에서 일련의 작용 또는 이벤트로서 예시되고 설명되지만, 그러한 작용 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되지 않아야 된다는 것이 인식될 것이다. 예를 들어, 일부 작용은 상이한 순서로 및/또는 본 명세서에서 예시되고/예시되거나 설명된 것과는 다른 작용 또는 이벤트와 동시에 발생할 수 있다. 또한, 예시된 모든 작용이 본 명세서에서 설명의 하나 이상의 양태들 또는 실시예들을 구현하는 데 요구되지 않을 수 있다. 또한, 본 명세서에 묘사된 작용들 중 하나 이상은 하나 이상의 개별 작용들 및/또는 단계들에서 수행될 수 있다.
단계 1802에서, 액세스 디바이스가 기판 내에 형성된다. 도 7은 단계 1802에 대응하는 일부 실시예의 단면도(700)를 예시한다.
단계 1804에서, 기판 위의 하부 유전체 구조물 내에 복수의 하부 상호연결층이 형성된다. 도 8은 단계 1804에 대응하는 일부 실시예의 단면도(800)를 예시한다.
단계 1806에서, 하부 절연 구조물이 하부 유전체 구조물 위에 형성된다. 하부 절연 구조물은 복수의 하부 상호연결층의 상호연결 구조물 위에 놓이는 개구부를 갖도록 형성된다. 도 9 및 도 10은 단계 1806에 대응하는 일부 실시예의 단면도(900, 1000)를 예시한다.
단계 1808에서, 하단 전극층, 강유전체층, 상단 전극층 및 하드 마스크층이 하부 절연 구조물 위에 순차적으로 형성된다. 도 11a 내지 도 11d는 단계 1808에 대응하는 일부 실시예의 단면도(1100A 내지 1100D)를 예시한다.
단계 1810에서, 상단 전극층 및 하드 마스크층에 대해 제1 패터닝 프로세스가 수행되어 상단 전극 및 하드 마스크를 정의한다. 도 12는 단계 1810에 대응하는 일부 실시예의 단면도(1200)를 예시한다.
단계 1812에서, 측벽 스페이서가 상단 전극 및 하드 마스크의 측벽을 따라 형성된다. 도 13은 단계 1812에 대응하는 일부 실시예의 단면도(1300)를 예시한다.
단계 1814에서, 강유전체층 및 하단 전극층에 대해 제2 패터닝 프로세스가 수행되어 하단 전극과 상단 전극 사이에 배치된 강유전체 재료를 각각 갖는 제1 FeRAM 디바이스 및 제2 FeRAM 디바이스를 정의한다. 도 14는 단계 1814에 대응하는 일부 실시예의 단면도(1400)를 예시한다.
단계 1816에서, 보호층이 제1 FeRAM 디바이스 및 제2 FeRAM 디바이스 위에 형성된다. 도 15는 단계 1816에 대응하는 일부 실시예의 단면도(1500)를 예시한다.
단계 1818에서, 상부 상호연결 구조물이 보호층 위에 배치된 상부 유전체 구조물 내에 형성된다. 도 16 및 도 17은 단계 1818에 대응하는 일부 대안적인 실시예의 단면도(1600, 1700)를 예시한다.
도 19a는 상단 전극 및 상단 전극과 접촉하는 상호연결 비아의 하단 표면으로부터 중심을 벗어난 하단 표면을 갖는 하단 전극을 포함하는 메모리 디바이스를 갖는 집적 칩(1900)의 일부 추가 실시예의 단면도를 예시한다.
집적 칩(1900)은 기판(102) 위의 하부 절연 구조물(110) 위에 배치된 메모리 디바이스(예를 들어, FeRAM 디바이스)를 포함한다. 메모리 디바이스(112)는 하단 전극(114)과 상단 전극(118) 사이에 배열된 데이터 저장 구조물(116)을 포함한다. 일부 실시예에서, 하단 전극(114)은 하부 절연 구조물(110) 아래의 하부 유전체 구조물(106) 내에 배치된 상호연결 구조물(108a)과 접촉할 수 있다. 일부 실시예에서, 하단 전극(114)은 라이너(302) 및 라이너(302) 위에 배치된 도전층(304)을 포함한다. 라이너(302)는 하부 절연 구조물(110)의 측벽 및 상부 표면을 따라 연장된다. 라이너(302)는 확산 장벽 및/또는 접착제 층으로서 작용하도록 구성될 수 있다.
하단 전극(114), 정보 저장 구조물(116) 및 상단 전극(118)은 하단 전극(114), 데이터 저장 구조물(116) 및 상단 전극(118) 각각에 불균일한 상단 표면(예를 들어, 중앙 영역에 오목한 프로파일이 있는 상단 표면)을 제공하기 위해 하부 절연 구조물(110) 위에 컨포멀하게(conformally) 배치된다. 예를 들어, 하단 전극(114)은 수평으로 연장되는 제1 표면에 결합되어 하단 전극(114)의 상부 표면 내에 제1 리세스를 정의하는 하나 이상의 제1 내부 측벽을 갖는다. 데이터 저장 구조물(116)은 제1 리세스 내에 배치되고, 수평으로 연장되는 제2 표면에 결합되어 데이터 저장 구조물(116)의 상부 표면 내 및 제1 리세스 바로 위에 제2 리세스를 정의하는 하나 이상의 제2 내부 측벽을 포함한다. 상단 전극(118)은 제2 리세스 내에 배치되고, 제2 리세스 위에 놓이는 지점에서 만나 상단 전극(118)의 상부 표면(118u) 내에 제3 리세스를 정의하는 하나 이상의 제3 내부 측벽을 포함한다. 일부 실시예에서, 하나 이상의 제3 내부 측벽은 만곡된 측벽을 포함할 수 있다. 일부 실시예에서, 상단 전극(118)의 상부 표면(118u)은 실질적으로 평평한 표면이다.
하드 마스크(120)가 상단 전극(118) 위에 배치된다. 하드 마스크(120)는 상단 전극(118)의 상부 표면(118u) 위에서부터 상단 전극(118)의 제3 내부 측벽 사이에 직접적으로 연장되므로, 하드 마스크(120)는 제3 리세스 내에 배치된다. 일부 실시예에서, 하드 마스크(120)는 제3 리세스 위에 놓이는 지점에서 만나는 하나 이상의 내부 측벽(120)을 포함하여, 하드 마스크(120)의 상부 표면 내에 제4 리세스를 정의한다. 일부 실시예에서, 하나 이상의 제3 내부 측벽(120s)은 만곡된 측벽을 포함할 수 있다. 하드 마스크(120)는 상단 전극(118) 내의 제3 리세스 위에 놓이는 중앙 영역(120c) 및 중앙 영역(120c)을 둘러싸는 주변 영역(120p)을 갖는다. 일부 실시예에서, 하드 마스크(120)는 하드 마스크(120)의 중앙 영역(120c) 내에서 변하는 두께를 가질 수 있다. 중앙 영역(120c) 내에서 두께의 변화로 인해 하드 마스크(120)는 중앙 영역(120c) 내의 상이한 측방향 위치에서 상이한 두께를 갖게 된다. 예를 들어, 하드 마스크(120)는 제1 위치에서 제1 두께(t1)를 갖고, 제2 위치에서 제1 두께(t1)와 상이한 제2 두께(t2)를 가질 수 있다. 일부 실시예에서, 하드 마스크(120)의 두께는 중앙 영역(120c) 내의 제1 범위의 수직 거리에 걸쳐 변화하고, 하드 마스크(120)의 두께는 제1 범위보다 작은, 주변 영역(120p) 내의 제2 범위의 수직 거리에 걸쳐 변한다.
상호연결 비아(216)(예를 들어, 상부 전극 비아 또는 상단 전극 비아(TEVA))는 메모리 디바이스(112) 및 하부 절연 구조물(110) 위에 있는 상부 유전체 구조물(126)(예를 들어, 상부 ILD층) 내에 배치된다. 상호연결 비아(216)는 하드 마스크(124)를 관통하여 연장되어 상단 전극(118)과 접촉한다. 상호연결 비아(216)의 하단 표면(216b)은 하단 전극(114)의 하단 표면(114b)에 중심을 둔 제2 수직 연장 라인(1704)으로부터 0이 아닌 제1 거리(1706)만큼 측방향으로 오프셋된 제1 수직 연장 라인(1702)에 중심을 두고 있다. 제1 수직 연장 라인(1702)을 제2 수직 연장 라인(1704)으로부터 측방향으로 오프셋시킴으로써, 상호연결 비아(216)는 제3 리세스로부터 오프셋될 수 있다. 일부 실시예에서, 상호연결 비아(216)는 0이 아닌 제2 거리(1902)만큼 하드 마스크(120)의 하나 이상의 내부 측벽(120s)로부터 측방향으로 분리된 하단 표면(216b)을 가질 수 있다.
도 19b의 상면도(1904)에 도시된 바와 같이, 일부 실시예에서 하단 전극(도 19a의 (114))의 하단 표면(도 19a의 (114b))의 돌출부(1906)(예를 들어, 경계)는 상호연결 비아(도 19a의 (216))의 하단 표면(도 19a의 (216b))의 돌출부(1908)(예를 들어, 경계)의 완전히 측방향 외측에 있을 수 있다. 일부 실시예에서, 하단 전극의 하단 표면의 돌출부(1906)는 제1 방향(1912)을 따라 상호연결 비아의 하단 표면의 돌출부(1908)를 지나 측방향으로 연장될 수 있다. 일부 추가 실시예에서, 하단 전극의 하단 표면의 돌출부(1906)는 제1 방향(1912)에 수직인 제2 방향(1914)을 따라 0이 아닌 제3 거리(1910)만큼 상호연결부의 하단 표면의 돌출부(1908)로부터 측방향으로 분리될 수 있다.
하단 전극(114)의 하단 표면(114b)의 외측에 있는 측면 위치에서 상단 전극(118)의 상단 표면(118u)을 접촉시킴으로써, 상호연결 비아(216)는 상단 전극(118)의 상대적으로 평평한 영역에 랜딩될 수 있다. 상단 전극(118)의 상대적으로 평평한 영역에 랜딩시키면 상호연결 비아(216)의 제조 동안 하드 마스크(120)의 상이한 두께를 관통하여 에칭해야 하는 것이 회피된다. 상호연결 비아(216)의 제조 동안 하드 마스크(120)의 상이한 두께를 관통하여 에칭해야 하는 것을 회피함으로써, 에칭 불균일성이 회피될 수 있어 상단 전극(118)과 상호연결 비아(216) 사이의 불량 콘택의 가능성이 상대적으로 낮아지는 결과를 초래하고, 상호연결 비아(216)와 상단 전극(118) 사이의 개방 회로 또는 상대적으로 낮은 접촉 저항을 방지할 수 있다.
도 20a는 상단 전극 및 상단 전극과 접촉하는 상호연결 비아의 하단 표면으로부터 중심을 벗어난 하단 표면을 갖는 하단 전극을 포함하는 메모리 디바이스를 갖는 집적 칩(2000)의 일부 추가 실시예의 단면도를 예시한다.
집적 칩(2000)은 기판(102) 위의 하부 절연 구조물(110) 위에 배치된 메모리 디바이스(112)를 포함한다. 메모리 디바이스(112)는 하단 전극(114)과 상단 전극(118) 사이에 배열된 데이터 저장 구조물(116)을 포함한다. 일부 실시예에서, 하드 마스크(120)가 상단 전극(118) 위에 배치된다. 하드 마스크(120)는 하드 마스크(120)의 상부 표면 내에 리세스를 형성하는 하나 이상의 내부 측벽(120s)을 포함할 수 있다. 일부 실시예에서, 하나 이상의 내부 측벽(120s)은 만곡되어 있으며 하단 전극(114)의 하단 표면(114b) 바로 위에 있는 지점에서 만난다.
일부 실시예에서, 메모리 디바이스(112)는 하단 전극(114)의 하단 표면(114b)을 이등분하는 수직으로 연장되는 라인(2002)에 대해 비대칭일 수 있다. 예를 들어, 일부 실시예에서, 메모리 디바이스(112)는 하단 표면(114b)의 제1 에지를 지나 제1 거리(2004)까지 그리고 하단 표면(114b)의 대향하는 제2 에지를 지나 제2 거리(2006)까지 연장될 수 있다. 그러한 실시예에서, 도 20a의 단면도를 따라 보는 바와 같이, 상단 전극(118)은 제1 상부 표면(118u1) 및 제2 상부 표면(118u2)을 포함할 수 있다. 제1 상부 표면(118u1)은 제2 상부 표면(118u2)의 제2 폭보다 큰 제1 폭을 가질 수 있다.
일부 실시예에서, 상호연결 비아(216)는 메모리 디바이스(112) 위의 상부 유전체 구조물(126)(예를 들어, 상부 ILD층) 내에 배치될 수 있다. 상호연결 비아(216)는 제1 상부 표면(118u1)과 접촉할 수 있다. 상호연결 비아(216)를 제1 상부 표면(118u1)과 접촉하도록 함으로써, 상호연결 비아(216)가 균일한 두께를 갖는 하드 마스크(120)의 영역을 관통하여 연장될 가능성이 개선된다. 일부 실시예에서, 상호연결 비아(216)의 하단 표면(216b)은 하드 마스크(120)의 하나 이상의 내부 측벽(120s)로부터 0이 아닌 제2 거리만큼 측방향으로 분리된다.
일부 실시예에서, 하단 전극(114) 및/또는 상단 전극(118)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 백금, 루테늄, 이리듐 또는 몰리브덴 등 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 하단 전극(114) 및 상단 전극(118)은 동일한 재료를 포함하거나 동일한 재료일 수 있다. 일부 실시예에서, 하단 전극(114) 및 상단 전극(118)은 상이한 재료를 포함하거나 상이한 재료일 수 있다. 일부 실시예에서, 하단 전극(114)은 라이너(302) 및 라이너(302) 위의 도전층(304)을 포함한다. 그러한 일부 실시예에서, 라이너(302)는 티타늄 질화물 또는 탄탈륨 질화물 등을 포함할 수 있고, 도전층(304)은 티타늄 또는 탄탈륨 등을 포함할 수 있다.
일부 실시예에서, 데이터 저장 구조물(116)은 강유전체 재료를 포함할 수 있다. 그러한 일부 실시예에서, 데이터 저장 구조물(116)은 하프늄 산화물(예를 들어, HfO2)과 같은 이원 산화물을 포함할 수 있다. 그러한 다른 실시예에서, 데이터 저장 구조물(116)은 삼원 이산화물, 이를테면, 하프늄 실리케이트(예를 들어, HfSiOx), 하프늄 지르코네이트(예를 들어, HfZrOx), 바륨 티타네이트(예를 들어, BaTiO3), 납 티타네이트(예를 들어, PbTiO3), 스트론튬 티타네이트(예를 들어, SrTiO3), 알루미늄 스칸듐 질화물(예를 들어, AlScN), 알루미늄 갈륨 질화물(예를 들어, AlGaN), 알루미늄 이트륨 질화물(예를 들어, AlYN), 도핑된 하프늄 산화물(예를 들어, 실리콘, 지르코늄, 이트륨, 알루미늄, 가돌리늄, 스트론튬, 란타늄, 스칸듐 또는 게르마늄 등의 도펀트를 포함함)을 포함할 수 있다. 또 다른 그러한 실시예에서, 데이터 저장 구조물(116)은 4원 산화물, 이를테면, 납 지르코네이트 티타네이트(예를 들어, PZT, PbZrxTiyOz), 바륨 스트론튬 티타네이트(예를 들어, BaSrTiOx) 또는 스트론튬 비스무트 탄탈라이트(예를 들어, SBT, SrBi2Ta2Oe) 등을 포함할 수 있다.
도 20b는 도 20a의 집적 칩에 대응하는 일부 실시예의 상면도(2008)를 도시한다.
도 20b의 상면도(2008)에 도시된 바와 같이, 일부 실시예에서 상단 전극(118)의 경계는 제1 방향(1912)을 따라 연장되는 제1 폭(2010) 및 제1 방향(1912)에 수직인 제2 방향(1914)을 따라 연장되는 제2 폭(2012)을 갖는 직사각형 형상을 포함할 수 있다. 제2 폭(2012)은 제1 폭(2010)보다 크다.
하단 전극의 하단 표면의 돌출부(1906) 및 상호연결 비아의 하단 표면의 돌출부(1908)는 둘 다 상단 전극(118)의 경계 위에 배치된다. 일부 실시예에서, 하단 전극의 하단 표면의 돌출부(1906)는 제1 방향(1912)을 따른 제3 폭(2014) 및 제2 방향(1914)을 따른 제4 폭(2016)을 갖는다. 일부 실시예에서, 제3 폭(2014) 및 제4 폭(2016)은 실질적으로 동일할 수 있다. 일부 실시예에서, 상호연결 비아의 하단 표면의 돌출부(1908)는 제1 방향(1912)을 따른 제5 폭(2018) 및 제2 방향(1914)을 따른 제6 폭(2020)을 갖는다. 일부 실시예에서, 제5 폭(2018) 및 제6 폭(2020)은 실질적으로 동일할 수 있다.
일부 실시예에서, 하단 전극의 하단 표면의 돌출부(1906)는 제2 방향(1914)을 따라 측정된 거리(2022)만큼 상호연결 비아의 하단 표면의 돌출부(1908)로부터 분리될 수 있다. 일부 실시예에서, 거리(2022)는 제4 폭(2016) 및/또는 제6 폭(2020)보다 클 수 있다.
도 21은 상단 전극 및 상단 전극과 접촉하는 상호연결 비아의 하단 표면으로부터 중심을 벗어난 하단 표면을 갖는 하단 전극을 포함하는 메모리 디바이스를 갖는 집적 칩의 일부 추가 실시예의 상면도(2100)를 예시한다.
도 21의 상면도(2100)에 도시된 바와 같이, 일부 실시예에서 상단 전극(118)의 경계는 제1 방향(1912)을 따라 연장되는 제1 폭(2010) 및 제2 방향(1914)을 따라 연장되는 제2 폭(2012)을 가질 수 있다. 일부 실시예에서, 제1 폭(2010)은 대략 10 나노미터(nm) 내지 대략 10000 nm, 대략 100 nm 내지 대략 5000 nm, 또는 다른 유사한 값의 범위에 있을 수 있다. 일부 실시예에서, 제2 폭(2012)은 대략 10 nm 내지 대략 10000 nm, 대략 100 nm 내지 대략 5000 nm, 또는 다른 유사한 값의 범위에 있을 수 있다. 일부 실시예에서, 제1 폭(2010) 및 제2 폭(2012)은 실질적으로 동일할 수 있으므로, 상단 전극(118)의 경계는 실질적으로 정사각형 형상일 수 있다.
하단 전극의 하단 표면의 돌출부(1906) 및 상호연결 비아의 하단 표면의 돌출부(1908)는 둘 다 상단 전극(118)의 경계 내에 배치된다. 일부 실시예에서, 하단 전극의 하단 표면의 돌출부(1906)는 제1 방향(1912)을 따른 제3 폭(2014) 및 제2 방향(1914)을 따른 제4 폭(2016)을 갖는다. 일부 실시예에서, 상호연결 비아의 하단 표면의 돌출부(1906)는 제1 방향(1912)을 따른 제5 폭(2018) 및 제2 방향(1914)을 따른 제6 폭(2020)을 갖는다. 일부 실시예에서, 제3 폭(2014), 제4 폭(2016), 제5 폭(2018) 및 제6 폭(2020)은 각각 대략 10 nm 내지 대략 1000 nm, 대략 100 nm 내지 대략 500 nm, 또는 다른 유사한 값의 범위에 있을 수 있다. 일부 실시예에서, 제3 폭(2014) 및 제4 폭(2016)은 실질적으로 동일할 수 있다. 일부 실시예에서, 제5 폭(2018) 및 제6 폭(2020)은 실질적으로 동일할 수 있다.
일부 실시예에서, 하단 전극의 하단 표면의 돌출부(1906)의 중심(예를 들어, 기하학적 중심)과 상호연결 비아의 하단 표면의 돌출부(1908)의 중심(예를 들어, 기하학적 중심)은 서로로부터 거리(2102)만큼 분리될 수 있다. 일부 실시예에서, 거리는 제4 폭(2016) 및/또는 제6 폭(2020)보다 클 수 있다. 일부 실시예에서, 거리(2102)는 대략 1 nm 내지 대략 1000 nm, 대략 10 nm 내지 대략 500 nm, 또는 다른 유사한 값의 범위에 있을 수 있다.
다양한 실시예에서, 하단 전극의 하단 표면의 돌출부(1906), 상단 전극(118)의 경계 및 상호연결 비아의 하단 표면의 돌출부(1908)는 다양한 기하학적 구조, 크기 및/또는 위치를 가질 수 있다는 것이 인식될 것이다. 다양한 기하학적 구조, 크기 및/또는 위치는 다양한 동작 파라미터 및 설계 고려 사항이 달성되도록 한다. 도 22a 내지 도 22g는 상단 전극 및 상단 전극과 접촉하는 상호연결 비아의 하단 표면으로부터 중심을 벗어난 하단 표면을 갖는 하단 전극을 포함하는 메모리 디바이스를 갖는 집적 칩의 일부 추가 실시예의 상면도를 예시한다.
도 22a의 상면도(2200)에 도시된 바와 같이, 일부 실시예에서 상단 전극(118)의 경계는 둥근 형상(예를 들어, 실질적으로 원 형상, 실질적으로 타원 형상 등)을 가질 수 있다. 둥근 형상은 상단 전극(118)의 경계를 정의하는 하나 이상의 둥근 외부 측벽을 갖는다. 일부 실시예에서, 하단 전극의 하단 표면의 돌출부(1906) 및 상호연결 비아의 하단 표면의 돌출부(1908)는 상단 전극(118)의 경계와 상이한 형상을 가질 수 있다. 예를 들어, 하단 전극의 하단 표면의 돌출부(1906) 및 상호연결 비아의 하단 표면의 돌출부(1908)는 실질적으로 정사각형 형상을 가질 수 있다.
도 22b의 상면도(2202)에 도시된 바와 같이, 일부 실시예에서 하단 전극의 하단 표면의 돌출부(1906)는 하단 전극의 하단 표면의 돌출부(1906)의 제4 폭(2016) 및/또는 상호연결 비아의 하단 표면의 돌출부(1908)의 제6 폭(2020)보다 더 큰 거리(2022)만큼 상호연결 비아의 하단 표면의 돌출부(1908)로부터 분리될 수 있다. 일부 실시예에서, 거리(2022)는 대략 1 nm보다 크거나, 대략 10 nm보다 크거나, 대략 100 nm보다 크거나, 대략 1000 nm보다 크거나 또는 다른 유사한 값일 수 있다.
도 22c의 상면도(2204)에 도시된 바와 같이, 일부 실시예에서, 하단 전극의 하단 표면의 돌출부(1906)는 0이 아닌 거리(2206)에 걸쳐 상호연결 비아의 하단 표면의 돌출부(1908)의 전체가 아닌 일부와 측방향으로 중첩할 수 있다. 하단 전극의 하단 표면의 돌출부(1906)는 상호연결 비아의 하단 표면의 돌출부(1908)가 하단 전극의 하단 표면의 돌출부(1906)와 완전히 중첩되지 않도록 상호연결 비아의 하단 표면의 돌출부(1908)의 최외측 경계를 지나 측방향으로 연장된다. 돌출부들 사이에 중첩이 있으면 메모리 디바이스의 크기를 줄일 수 있다. 일부 그러한 실시예에서, 하단 전극의 하단 표면의 돌출부(1906)의 중심은 하단 전극의 하단 표면의 돌출부(1906)의 제4 폭(2016) 및/또는 상단 전극의 하단 표면의 돌출부(1908)의 제6 폭(2020)보다 작은 거리(2102)만큼 상호연결 비아의 하단 표면의 돌출부(1908)의 중심으로부터 분리된다.
도 22d의 상면도(2208)에 도시된 바와 같이, 일부 실시예에서 상단 전극(118)의 경계는 제1 폭(2010) 및 제1 폭(2010)보다 큰 제2 폭(2012)을 갖는 직사각형 형상을 포함할 수 있다. 일부 실시예에서, 하단 전극의 하단 표면의 돌출부(1906)는 제3 폭(2014) 및 제3 폭(2014)보다 큰 제4 폭(2016)을 갖는 직사각형 형상을 포함할 수 있다. 일부 실시예에서, 상호연결 비아의 하단 표면의 돌출부(1908)는 제5 폭(2018) 및 제5 폭(2018)보다 큰 제6 폭(2020)을 갖는 직사각형 형상을 포함할 수 있다. 상호연결 비아의 하단 표면의 돌출부(1908)를 하단 전극의 하단 표면의 돌출부(1906)와 교차하지 않는 장축(1908a)을 따라 연장되도록 함으로써, 돌출부들이 서로 측방향으로 오프셋된 채로 유지될 수 있게 하면서 상단 전극(118)의 제2 폭(2012)이 감소될 수 있다. 뿐만 아니라, 상호연결 비아의 하단 표면의 돌출부(1908)를 하단 전극의 하단 표면의 돌출부(1906)를 따라 연장되는 장축(1906a)과 교차하는 장축(1908a)을 따라 연장되도록 하면 상단 전극(118)을 형성하는 데 사용되는 패터닝 프로세스의 임계 치수(critical dimension; CD) 오류에 의해 야기되는 부정적인 전기 효과를 줄일 수 있다.
일부 실시예에서, 하단 전극의 하단 표면의 돌출부(1906)의 중심은 제1 방향(1912) 및 제2 방향(1914)을 따라 연장되는 거리(2102)만큼 상호연결 비아의 하단 표면의 돌출부(1908)의 중심으로부터 분리될 수 있다. 일부 실시예에서, 거리(2102)는 제1 방향(1912)을 따라서 보다 제2 방향(1914)을 따라 더 긴 길이로 연장될 수 있다. 일부 실시예에서, 상호연결부의 하단 표면의 돌출부(1908)는 상면도(2208)에서 보는 바와 같이 하단 전극의 하단 표면의 돌출부(1906)의 하나 이상의 외부 에지들을 지나 연장될 수 있다.
도 22e의 상면도(2210)에 도시된 바와 같이, 일부 실시예에서 하단 전극의 하단 표면의 돌출부(1906)는 제3 폭(2014) 및 제3 폭(2014)과 실질적으로 동일한 제4 폭(2016)을 갖는 실질적으로 정사각형 형상을 포함할 수 있다. 일부 실시예에서, 상호연결 비아의 하단 표면의 돌출부(1908)는 제5 폭(2018) 및 제5 폭(2018)보다 큰 제6 폭(2020)을 갖는 직사각형 형상을 포함할 수 있다. 일부 실시예에서, 하단 전극의 하단 표면의 돌출부(1906)는, 상면도(2210)에서 보는 바와 같이, 상호연결 비아의 하단 표면의 돌출부(1908)의 하나 이상의 외부 에지를 지나 연장할 수 있다.
도 22f의 상면도(2212)에 도시된 바와 같이, 일부 실시예에서 상단 전극(118)의 경계는 제1 폭(2010) 및 제1 폭(2010)보다 큰 제2 폭(2012)을 갖는 직사각형 형상을 포함할 수 있다. 일부 실시예에서, 하단 전극의 하단 표면의 돌출부(1906)는 제3 폭(2014) 및 제3 폭(2014)과 실질적으로 동일한 제4 폭(2016)을 갖는 실질적으로 정사각형 형상을 포함할 수 있다. 일부 실시예에서, 상호연결 비아의 하단 표면의 돌출부(1908)는 제5 폭(2018) 및 제5 폭(2018)과 실질적으로 동일한 제6 폭(2020)을 갖는 실질적으로 정사각형 형상을 포함할 수 있다. 일부 실시예에서, 제3 폭(2014)은 제5 폭(2018)보다 클 수 있다.
도 22g의 상면도(2214)에 도시된 바와 같이, 일부 실시예에서 상단 전극(118)의 경계는 제1 폭(2010) 및 제1 폭(2010)보다 큰 제2 폭(2012)을 갖는 직사각형 형상을 포함할 수 있다. 일부 실시예에서, 하단 전극의 하단 표면의 돌출부(1906)는 제3 폭(2014) 및 제3 폭(2014)과 실질적으로 동일한 제4 폭(2016)을 갖는 실질적으로 정사각형 형상을 포함할 수 있다. 일부 실시예에서, 상호연결 비아의 하단 표면의 돌출부(1908)는 제5 폭(2018) 및 제5 폭(2018)과 실질적으로 동일한 제6 폭(2020)을 갖는 실질적으로 정사각형 형상을 포함할 수 있다. 일부 실시예에서, 제3 폭(2014)은 제5 폭(2018)보다 작을 수 있다.
도 23a 내지 도 23d는 상단 전극 및 상단 전극과 접촉하는 상호연결 비아의 하단 표면으로부터 중심을 벗어난 하단 표면을 갖는 하단 전극을 포함하는 메모리 디바이스를 갖는 집적 칩의 일부 추가 실시예의 상면도를 예시한다. 도 23a 내지 도 23d의 상면도에 도시된 바와 같이, 하단 전극 및 상호연결 비아의 하부 표면은 상이한 형상을 가질 수 있다. 일부 실시예에서, 하단 전극의 하단 표면을 상호연결 비아의 하단 표면과 상이한 형상을 갖도록 형성하는 것이 유리할 수 있다(예를 들어, 하단 전극이 상이한 초점 깊이를 갖는 상이한 에칭 프로세스를 사용하여 형성되기 때문 또는 임계 치수(CD) 오류 때문 등임).
도 23a의 상면도(2300)에 도시된 바와 같이, 일부 실시예에서 하단 전극의 하단 표면의 돌출부(1906)는 실질적으로 정사각형 형상을 포함할 수 있고, 상호연결 비아의 하단 표면의 돌출부(1908)는 실질적으로 원형 형상을 포함할 수 있다.
도 23b의 상면도(2302)에 도시된 바와 같이, 일부 실시예에서 하단 전극의 하단 표면의 돌출부(1906) 및 상호연결 비아의 하단 표면의 돌출부(1908)는 실질적으로 원형 형상을 포함할 수 있다.
도 23c의 상면도(2304)에 도시된 바와 같이, 일부 실시예에서 하단 전극의 하단 표면의 돌출부(1906)는 실질적으로 정사각형 형상을 포함할 수 있고, 상호연결 비아의 하단 표면의 돌출부(1908)는 하단 전극의 하단 표면의 돌출부(1906)의 둘 이상의 측면을 따라 연장되는 다각형 형상을 포함할 수 있다.
도 23d의 상면도(2306)에 도시된 바와 같이, 일부 실시예에서 하단 전극의 하단 표면의 돌출부(1906)는 실질적으로 원형 형상을 포함할 수 있고 상호연결 비아의 하단 표면의 돌출부(1908)는 실질적으로 정사각형 형상을 포함할 수 있다.
따라서, 일부 실시예에서, 본 개시내용은 평탄화 프로세스(예를 들어, CMP 프로세스)를 사용하여 형성되지 않은 하단 전극 및 상단 전극을 갖는 메모리 디바이스에 관한 것이다. 메모리 디바이스의 하단 전극은 메모리 디바이스의 상단 전극과 접촉하는 위에 놓인 상호연결 비아의 하단 표면으로부터 측방향으로 오프셋된 하단 표면을 갖는다. 하단 전극 및 상호연결 비아의 하단 표면들이 서로 측방향으로 오프셋되도록 하는 것은 상호연결 비아와 상단 전극 사이에 양호한 전기적 연결을 제공한다.
일부 실시예에서, 본 개시내용은 집적 칩에 관한 것이다. 집적 칩은 상호연결부를 둘러싸는 하부 유전체 구조물 위에 배치된 하부 절연 구조물 - 하부 절연 구조물은 하부 절연 구조물을 관통하여 연장되는 측벽을 가짐 - ; 하부 절연 구조물의 측벽 및 상부 표면을 따라 배열된 하단 전극; 하단 전극의 제1 내부 측벽 및 상부 표면 상에 배치된 데이터 저장 구조물; 데이터 저장 구조물의 제2 내부 측벽 및 상부 표면 상에 배치된 상단 전극; 및 상단 전극의 상부 표면 상에 배치된 상호연결 비아 - 하단 전극의 하단 표면은 상호연결 비아의 하단 표면의 측방향 외측에 있음 - 를 포함한다. 일부 실시예에서, 하단 전극의 하단 표면의 경계는 하단 전극의 상면도로부터 볼 때 그리고 제1 방향을 따라 측정될 때 0이 아닌 거리만큼 상호연결 비아의 하단 표면의 경계로부터 측방향으로 분리된다. 일부 실시예에서, 하단 전극의 하단 표면은 제1 방향을 따라 측정된 제1 폭을 가지며, 여기서 제1 폭은 0이 아닌 거리보다 작다. 일부 실시예에서, 하단 전극의 하단 표면은 상호연결 비아의 하단 표면의 전부는 아닌 일부와 측방향으로 중첩된다. 일부 실시예에서, 상단 전극의 상부 표면은 실질적으로 평평한 표면이다. 일부 실시예에서, 상단 전극은 수평으로 연장되는 표면의 양 측면에 결합되어 상단 전극의 상부 표면 내에 리세스를 정의하는 제3 내부 측벽을 가지며, 상호연결 비아의 하단 표면은 상단 전극의 상부 표면 내의 리세스의 측방향 외측에 있다. 일부 실시예에서, 집적 칩은 상단 전극 위에 배치된 하드 마스크를 더 포함하고, 하드 마스크는 상단 전극의 상부 표면 위에서 실질적으로 일정한 두께 및 상단 전극의 상부 표면 내의 리세스 위에서 가변 두께를 가지며, 하드 마스크의 가변 두께는 복수의 상이한 두께들에 걸쳐 변한다. 일부 실시예에서, 집적 칩은 상단 전극 위에 배치된 하드 마스크로서 하드 마스크의 상부 표면 내에 리세스를 정의하는 하나 이상의 만곡된 측벽들을 갖는 하드 마스크를 더 포함하고, 상호연결 비아는 하드 마스크의 상부 표면 내의 리세스로부터 측방향으로 오프셋된다. 일부 실시예에서, 하단 전극의 하단 표면의 경계는 제1 방향을 따라 상호연결 비아의 하단 표면의 경계로부터 측방향으로 분리되고; 하단 전극의 하단 표면의 경계는 제1 방향에 수직인 제2 방향을 따라 상호연결 비아의 하단 표면의 경계의 최외측 에지를 지나 측방향으로 연장된다.
다른 실시예에서, 본 개시내용은 집적 칩에 관한 것이다. 집적 칩은 기판 위에 배치되고 하부 상호연결부와 접촉하는 하단 표면을 갖는 하단 전극; 상단 전극; 하단 전극과 상단 전극 사이에 위치된 데이터 저장 구조물 - 데이터 저장 구조물은 강유전체 재료를 포함함 - ; 및 상단 전극 상에 배치된 상호연결 비아 - 상호연결 비아의 하단 표면의 돌출부는 하단 전극의 하단 표면의 돌출부의 제2 중심으로부터 오프셋된 제1 중심을 가짐 - 를 포함한다. 일부 실시예에서, 상호연결 비아의 하단 표면의 돌출부의 제1 중심은 대략 1 나노미터(nm) 내지 대략 1000 nm의 범위에 있는 거리만큼 하단 전극의 하단 표면의 돌출부의 제2 중심으로부터 분리된다. 일부 실시예에서, 하단 전극은 수평으로 연장되는 제1 표면에 결합되어 하단 전극의 상부 표면 내에 있고 하단 전극의 하단 표면 바로 위에 있는 제1 리세스를 정의하는 하나 이상의 제1 내부 측벽을 갖는다. 일부 실시예에서, 상호연결 비아의 하단 표면의 돌출부는 하단 전극의 하단 표면의 돌출부로부터 0이 아닌 거리만큼 분리된다. 일부 실시예에서, 상단 전극은 상단 전극의 상부 표면 내에 있고 상호연결 비아의 최외측 측벽으로부터 측방향으로 오프셋되는 리세스를 정의하는 하나 이상의 내부 측벽을 갖는다. 일부 실시예에서, 집적 칩은 상단 전극의 상부 표면 내에 있는 리세스 내로부터 상호연결 비아의 양 측면을 따라서까지 연장되는 유전체를 더 포함한다. 일부 실시예에서, 집적 칩은 상단 전극 위에 있고, 가변 두께를 갖는 중앙 영역 및 실질적으로 일정한 두께를 갖는 주변 영역을 갖는 하드 마스크를 더 포함하며, 상호연결 비아는 하드 마스크의 주변 영역을 관통하여 연장된다. 일부 실시예에서, 집적 칩은 상단 전극 위에 배치되고 제1 범위의 수직 두께들에 걸쳐 변하는 두께를 갖는 중앙 영역 및 제1 범위의 수직 두께들보다 작은 제2 범위의 수직 두께들에 걸쳐 변하는 두께를 갖는 주변 영역을 갖는 하드 마스크를 더 포함하며, 상호연결 비아는 하드 마스크의 주변 영역을 관통하여 연장된다. 일부 실시예에서, 하드 마스크의 주변 영역은 실질적으로 일정한 두께를 갖는다. 일부 실시예에서, 집적 칩은 상단 전극 위에 배치되고 만곡되고 하단 전극의 하단 표면 바로 위에 있는 지점에서 만나는 하나 이상의 내부 측벽을 갖는 하드 마스크를 더 포함하며, 상호연결 비아의 하단 표면은 0이 아닌 거리만큼 하나 이상의 내부 측벽로부터 측방향으로 분리된다.
또 다른 실시예에서, 본 개시내용은 집적 칩을 형성하는 방법에 관한 것이다. 방법은 기판 위의 하부 유전체 구조물 내의 상호연결부 위에 하부 절연 구조물을 형성하는 단계; 하부 절연 구조물의 일부를 제거하여 하부 절연 구조물을 관통하여 상호연결부까지 연장되는 개구부를 정의하는 단계; 하부 절연 구조물 위에 하단 전극층, 데이터 저장층, 및 상단 전극층을 순차적으로 그리고 컨포멀하게 퇴적하는 단계; 하단 전극층, 데이터 저장층, 및 상단 전극층을 패터닝하여 하단 전극과 상단 전극 사이에 배치되는 데이터 저장 구조물을 갖는 메모리 디바이스를 정의하는 단계; 및 상단 전극의 실질적으로 평평한 상부 표면 상에 상호연결 비아를 형성하는 단계 - 하단 전극의 하단 표면의 중심은 상호연결 비아의 하단 표면의 중심으로부터 측방향으로 분리됨 - 를 포함한다.
전술한 내용은 관련 기술 분야의 통상의 기술자가 본 개시내용의 양태를 더 잘 이해할 수도 있도록 여러 실시예들의 특징을 개요한다. 관련 기술분야에서 통상의 기술자라면, 통상의 기술자가 동일한 목적을 수행하기 위해 및/또는 본 명세서에서 소개되는 실시예의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시내용을 손쉽게 사용할 수 있다는 것을 인식해야 한다. 관련 기술분야에서 통상의 기술자는 또한 그러한 등가적 구성이 본 개시내용의 사상과 범위로부터 벗어나지 않는다는 것과 그들이 본 개시내용의 사상과 범위로부터 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
실시예들
실시예 1. 집적 칩에 있어서,
상호연결부를 둘러싸는 하부 유전체 구조물 위에 배치된 하부 절연 구조물 - 상기 하부 절연 구조물은 상기 하부 절연 구조물을 관통하여 연장되는 측벽을 포함함 - ;
상기 하부 절연 구조물의 측벽 및 상부 표면을 따라 배열된 하단 전극;
상기 하단 전극의 제1 내부 측벽 및 상부 표면 상에 배치된 데이터 저장 구조물;
상기 데이터 저장 구조물의 제2 내부 측벽 및 상부 표면 상에 배치된 상단 전극; 및
상기 상단 전극의 상부 표면 상에 배치된 상호연결 비아 - 상기 하단 전극의 하단 표면이 상기 상호연결 비아의 하단 표면의 측방향 외측에 있음 -
를 포함하는, 집적 칩.
실시예 2. 실시예 1에 있어서, 상기 하단 전극의 하단 표면의 경계는, 상기 하단 전극의 상면도로부터 볼 때 그리고 제1 방향을 따라 측정될 때 0이 아닌 거리만큼 상기 상호연결 비아의 하단 표면의 경계로부터 측방향으로 분리되는 것인, 집적 칩.
실시예 3. 실시예 2에 있어서, 상기 하단 전극의 하단 표면은 상기 제1 방향을 따라 측정된 제1 폭을 갖고, 상기 제1 폭은 상기 0이 아닌 거리보다 작은 것인, 집적 칩.
실시예 4. 실시예 1에 있어서, 상기 하단 전극의 하단 표면은 상기 상호연결 비아의 하단 표면의 전부는 아닌 일부와 측방향으로 중첩되는 것인, 집적 칩.
실시예 5. 실시예 1에 있어서, 상기 상단 전극의 상부 표면은 실질적으로 평평한 표면인 것인, 집적 칩.
실시예 6. 실시예 1에 있어서, 상기 상단 전극은 수평으로 연장되는 표면의 양 측면에 결합되어 상기 상단 전극의 상부 표면 내에 리세스를 정의하는 제3 내부 측벽을 포함하고, 상기 상호연결 비아의 하단 표면은 상기 상단 전극의 상부 표면 내의 상기 리세스의 측방향 외측에 있는 것인, 집적 칩.
실시예 7. 실시예 6에 있어서,
상기 상단 전극 위에 배치된 하드 마스크를 더 포함하고, 상기 하드 마스크는 상기 상단 전극의 상부 표면 위에서 일정한 두께를 갖고 상기 상단 전극의 상부 표면 내의 상기 리세스 위에서 가변 두께를 가지며, 상기 하드 마스크의 가변 두께는 복수의 상이한 두께에 걸쳐 변하는 것인, 집적 칩.
실시예 8. 실시예 1에 있어서,
상기 상단 전극 위에 배치된 하드 마스크를 더 포함하고, 상기 하드 마스크는 상기 하드 마스크의 상부 표면 내에 리세스를 정의하는 하나 이상의 만곡된 측벽을 갖고, 상기 상호연결 비아는 상기 하드 마스크의 상부 표면 내의 상기 리세스로부터 측방향으로 오프셋되는 것인, 집적 칩.
실시예 9. 실시예 1에 있어서,
상기 하단 전극의 하단 표면의 경계는 제1 방향을 따라 상기 상호연결 비아의 하단 표면의 경계로부터 측방향으로 분리되고;
상기 하단 전극의 하단 표면의 경계는 상기 제1 방향에 수직인 제2 방향을 따라 상기 상호연결 비아의 하단 표면의 경계의 최외측 에지를 지나 측방향으로 연장되는 것인, 집적 칩.
실시예 10. 집적 칩에 있어서,
기판 위에 배치되고, 하부 상호연결부와 접촉하는 하단 표면을 갖는 하단 전극;
상단 전극;
상기 하단 전극과 상기 상단 전극 사이에 위치된 데이터 저장 구조물 - 상기 데이터 저장 구조물은 강유전체 재료를 포함함 - ; 및
상기 상단 전극 상에 배치된 상호연결 비아 - 상기 상호연결 비아의 하단 표면의 돌출부가 상기 하단 전극의 하단 표면의 돌출부의 제2 중심으로부터 오프셋된 제1 중심을 가짐 -
를 포함하는, 집적 칩.
실시예 11. 실시예 10에 있어서, 상기 상호연결 비아의 하단 표면의 돌출부의 제1 중심은 대략 1 나노미터(nm) 내지 대략 1000 nm 사이의 범위에 있는 거리만큼 상기 하단 전극의 하단 표면의 돌출부의 제2 중심으로부터 분리되는 것인, 집적 칩.
실시예 12. 실시예 10에 있어서, 상기 하단 전극은, 수평으로 연장되는 제1 표면에 결합되어 상기 하단 전극의 상부 표면 내에 있고 상기 하단 전극의 하단 표면 바로 위에 있는 제1 리세스를 정의하는 하나 이상의 제1 내부 측벽을 포함하는 것인, 집적 칩.
실시예 13. 실시예 10에 있어서, 상기 상호연결 비아의 하단 표면의 돌출부는 상기 하단 전극의 하단 표면의 돌출부로부터 0이 아닌 거리만큼 분리되는 것인, 집적 칩.
실시예 14. 실시예 10에 있어서, 상기 상단 전극은, 상기 상단 전극의 상부 표면 내에 있고 상기 상호연결 비아의 최외측 측벽으로부터 측방향으로 오프셋되는 리세스를 정의하는 하나 이상의 내부 측벽을 갖는 것인, 집적 칩.
실시예 15. 실시예 14에 있어서,
상기 상단 전극의 상부 표면 내에 있는 상기 리세스 내로부터 상기 상호연결 비아의 양 측면을 따라서까지 연장되는 유전체를 더 포함하는, 집적 칩.
실시예 16. 실시예 10에 있어서,
상기 상단 전극 위에 있고, 가변 두께를 갖는 중앙 영역 및 실질적으로 일정한 두께를 갖는 주변 영역을 포함하는 하드 마스크를 더 포함하고, 상기 상호연결 비아는 상기 하드 마스크의 주변 영역을 관통하여 연장되는 것인, 집적 칩.
실시예 17. 실시예 10에 있어서,
상기 상단 전극 위에 배치되고, 제1 범위의 수직 두께들에 걸쳐 변하는 두께를 갖는 중앙 영역 및 상기 제1 범위의 수직 두께들보다 작은 제2 범위의 수직 두께들에 걸쳐 변하는 두께를 갖는 주변 영역을 포함하는 하드 마스크를 더 포함하고, 상기 상호연결 비아는 상기 하드 마스크의 주변 영역을 관통하여 연장되는 것인, 집적 칩.
실시예 18. 실시예 17에 있어서, 상기 하드 마스크의 주변 영역은 실질적으로 일정한 두께를 갖는 것인, 집적 칩.
실시예 19. 실시예 10에 있어서,
상기 상단 전극 위에 배치되고, 만곡되고 상기 하단 전극의 하단 표면 바로 위에 있는 지점에서 만나는 하나 이상의 내부 측벽을 포함하는 하드 마스크를 더 포함하고, 상기 상호연결 비아의 하단 표면은 0이 아닌 거리만큼 상기 하나 이상의 내부 측벽로부터 측방향으로 분리되는 것인, 집적 칩.
실시예 20. 집적 칩을 형성하는 방법에 있어서,
기판 위의 하부 유전체 구조물 내의 상호연결부 위에 하부 절연 구조물을 형성하는 단계;
상기 하부 절연 구조물의 일부를 제거하여 상기 하부 절연 구조물을 관통하여 상기 상호연결부까지 연장되는 개구부를 정의하는 단계;
상기 하부 절연 구조물 위에 하단 전극층, 데이터 저장층, 및 상단 전극층을 순차적으로 그리고 컨포멀하게(conformally) 퇴적하는 단계;
상기 하단 전극층, 상기 데이터 저장층, 및 상기 상단 전극층을 패터닝하여 하단 전극과 상단 전극 사이에 배치되는 데이터 저장 구조물을 갖는 메모리 디바이스를 정의하는 단계; 및
상기 상단 전극의 평평한 상부 표면 상에 상호연결 비아를 형성하는 단계 - 상기 하단 전극의 하단 표면의 중심이 상기 상호연결 비아의 하단 표면의 중심으로부터 측방향으로 분리됨 -
를 포함하는, 집적 칩을 형성하는 방법.
Claims (10)
- 집적 칩에 있어서,
상호연결부를 둘러싸는 하부 유전체 구조물 위에 배치된 하부 절연 구조물 - 상기 하부 절연 구조물은 상기 하부 절연 구조물을 관통하여 연장되는 측벽을 포함함 - ;
상기 하부 절연 구조물의 측벽 및 상부 표면을 따라 배열된 하단 전극;
상기 하단 전극의 제1 내부 측벽 및 상부 표면 상에 배치된 데이터 저장 구조물;
상기 데이터 저장 구조물의 제2 내부 측벽 및 상부 표면 상에 배치된 상단 전극; 및
상기 상단 전극의 상부 표면 상에 배치된 상호연결 비아 - 상기 하단 전극의 하단 표면이 상기 상호연결 비아의 하단 표면의 측방향 외측에 있음 -
를 포함하는, 집적 칩. - 제1항에 있어서, 상기 하단 전극의 하단 표면의 경계는, 상기 하단 전극의 상면도로부터 볼 때 그리고 제1 방향을 따라 측정될 때 0이 아닌 거리만큼 상기 상호연결 비아의 하단 표면의 경계로부터 측방향으로 분리되는 것인, 집적 칩.
- 제2항에 있어서, 상기 하단 전극의 하단 표면은 상기 제1 방향을 따라 측정된 제1 폭을 갖고, 상기 제1 폭은 상기 0이 아닌 거리보다 작은 것인, 집적 칩.
- 제1항에 있어서, 상기 하단 전극의 하단 표면은 상기 상호연결 비아의 하단 표면의 전부는 아닌 일부와 측방향으로 중첩되는 것인, 집적 칩.
- 제1항에 있어서, 상기 상단 전극은 수평으로 연장되는 표면의 양 측면에 결합되어 상기 상단 전극의 상부 표면 내에 리세스를 정의하는 제3 내부 측벽을 포함하고, 상기 상호연결 비아의 하단 표면은 상기 상단 전극의 상부 표면 내의 상기 리세스의 측방향 외측에 있는 것인, 집적 칩.
- 제5항에 있어서,
상기 상단 전극 위에 배치된 하드 마스크를 더 포함하고, 상기 하드 마스크는 상기 상단 전극의 상부 표면 위에서 일정한 두께를 갖고 상기 상단 전극의 상부 표면 내의 상기 리세스 위에서 가변 두께를 가지며, 상기 하드 마스크의 가변 두께는 복수의 상이한 두께에 걸쳐 변하는 것인, 집적 칩. - 제1항에 있어서,
상기 상단 전극 위에 배치된 하드 마스크를 더 포함하고, 상기 하드 마스크는 상기 하드 마스크의 상부 표면 내에 리세스를 정의하는 하나 이상의 만곡된 측벽을 갖고, 상기 상호연결 비아는 상기 하드 마스크의 상부 표면 내의 상기 리세스로부터 측방향으로 오프셋되는 것인, 집적 칩. - 제1항에 있어서,
상기 하단 전극의 하단 표면의 경계는 제1 방향을 따라 상기 상호연결 비아의 하단 표면의 경계로부터 측방향으로 분리되고;
상기 하단 전극의 하단 표면의 경계는 상기 제1 방향에 수직인 제2 방향을 따라 상기 상호연결 비아의 하단 표면의 경계의 최외측 에지를 지나 측방향으로 연장되는 것인, 집적 칩. - 집적 칩에 있어서,
기판 위에 배치되고, 하부 상호연결부와 접촉하는 하단 표면을 갖는 하단 전극;
상단 전극;
상기 하단 전극과 상기 상단 전극 사이에 위치된 데이터 저장 구조물 - 상기 데이터 저장 구조물은 강유전체 재료를 포함함 - ; 및
상기 상단 전극 상에 배치된 상호연결 비아 - 상기 상호연결 비아의 하단 표면의 돌출부가 상기 하단 전극의 하단 표면의 돌출부의 제2 중심으로부터 오프셋된 제1 중심을 가짐 -
를 포함하는, 집적 칩. - 집적 칩을 형성하는 방법에 있어서,
기판 위의 하부 유전체 구조물 내의 상호연결부 위에 하부 절연 구조물을 형성하는 단계;
상기 하부 절연 구조물의 일부를 제거하여 상기 하부 절연 구조물을 관통하여 상기 상호연결부까지 연장되는 개구부를 정의하는 단계;
상기 하부 절연 구조물 위에 하단 전극층, 데이터 저장층, 및 상단 전극층을 순차적으로 그리고 컨포멀하게(conformally) 퇴적하는 단계;
상기 하단 전극층, 상기 데이터 저장층, 및 상기 상단 전극층을 패터닝하여 하단 전극과 상단 전극 사이에 배치되는 데이터 저장 구조물을 갖는 메모리 디바이스를 정의하는 단계; 및
상기 상단 전극의 평평한 상부 표면 상에 상호연결 비아를 형성하는 단계 - 상기 하단 전극의 하단 표면의 중심이 상기 상호연결 비아의 하단 표면의 중심으로부터 측방향으로 분리됨 -
를 포함하는, 집적 칩을 형성하는 방법.
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|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X601 | Decision of rejection after re-examination |