CN115696931A - 集成芯片及其形成方法 - Google Patents

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CN115696931A CN202210131759.8A CN202210131759A CN115696931A CN 115696931 A CN115696931 A CN 115696931A CN 202210131759 A CN202210131759 A CN 202210131759A CN 115696931 A CN115696931 A CN 115696931A
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陈姿妤
石昇弘
涂国基
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Abstract

在一些实施例中，本发明涉及集成芯片。集成芯片包括设置在围绕互连件的下介电结构上方的下绝缘结构。下绝缘结构具有延伸穿过下绝缘结构的侧壁。底部电极沿下绝缘结构的侧壁和上表面布置，数据存储结构设置在底部电极的第一内侧壁和上表面上，并且顶部电极设置在数据存储结构的第二内侧壁和上表面上。互连通孔位于顶部电极的上表面上。底部电极的底面横向位于互连通孔的底面的外侧。本申请的实施例还涉及形成集成芯片的方法。

Description

集成芯片及其形成方法
技术领域
本申请的实施例涉及集成芯片及其形成方法。
背景技术
许多现代电子器件包含配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在通电时存储数据，而非易失性存储器能够在断电时存储数据。铁电随机存取存储器(FeRAM)器件是用于下一代非易失性存储器技术的一个有希望的候选器件。这是因为FeRAM器件提供了许多优势，包括快速写入时间、高耐久性、低功耗和对辐射损害的低敏感性。
发明内容
本申请的一些实施例提供了一种集成芯片，包括：下绝缘结构，设置在围绕互连件的下介电结构上方，其中，所述下绝缘结构包括延伸穿过所述下绝缘结构的侧壁；底部电极，沿所述下绝缘结构的所述侧壁和上表面布置；数据存储结构，设置在所述底部电极的第一内侧壁和上表面上；顶部电极，设置在所述数据存储结构的第二内侧壁和上表面上；以及互连通孔，设置在所述顶部电极的上表面上，其中，所述底部电极的底面横向位于所述互连通孔的底面的外侧。
本申请的另一些实施例提供了一种集成芯片，包括：底部电极，设置在衬底上方并且具有与下互连件接触的底面；顶部电极；数据存储结构，位于所述底部电极和所述顶部电极之间，其中，所述数据存储结构包括铁电材料；以及互连通孔，设置在所述顶部电极上，其中，所述互连通孔的底面的投影具有从所述底部电极的所述底面的投影的第二中心偏移的第一中心。
本申请的又一些实施例提供了一种形成集成芯片的方法，包括：在衬底上方的下介电结构内的互连件上方形成下绝缘结构；去除所述下绝缘结构的一部分以限定穿过所述下绝缘结构延伸至所述互连件的开口；在所述下绝缘结构上方依次并且共形沉积底部电极层、数据存储层和顶部电极层；图案化所述底部电极层、所述数据存储层和所述顶部电极层以限定具有设置在底部电极和顶部电极之间的数据存储结构的存储器器件；以及在所述顶部电极的基本平坦的上表面上形成互连通孔，其中，所述底部电极的底面的中心与所述互连通孔的底面的中心横向分隔开。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了具有包括底部电极(包括具有凹槽的上表面)的存储器器件的集成芯片的一些实施例的截面图。
图2A示出了具有包括底部电极(包括具有凹槽的上表面)的铁电随机存取存储器(FeRAM)器件的集成芯片的一些实施例的截面图。
图2B示出了图2A的集成芯片的一些实施例的顶视图。
图3示出了具有包括底部电极(包括具有凹槽的上表面)的FeRAM器件的集成芯片的一些额外实施例的截面图。
图4A至图4B示出了具有包括底部电极(包括具有凹槽的上表面)的FeRAM器件的集成芯片的一些额外实施例的截面图。
图5示出了具有包括底部电极(包括具有凹槽的上表面)的FeRAM器件的集成芯片的一些额外实施例的截面图。
图6示出了具有包括底部电极(包括具有凹槽的上表面)的FeRAM器件的集成芯片的一些额外实施例的截面图。
图7至图17示出了在不使用平坦化工艺来限定FeRAM器件的底部电极的情况下形成具有FeRAM器件的集成芯片的方法的一些实施例的截面图。
图18示出了在不使用平坦化工艺来限定FeRAM器件的底部电极的情况下形成具有FeRAM器件的集成芯片的方法的一些实施例的流程图。
图19A至图19B示出了具有包括顶部电极和底部电极(具有从互连通孔的接触顶部电极的底面偏离中心的底面)的存储器器件的集成芯片的一些额外实施例。
图20A至图20B示出了具有包括顶部电极和底部电极(具有从互连通孔的接触顶部电极的底面偏离中心的底面)的存储器器件的集成芯片的一些额外实施例。
图21示出了具有包括顶部电极和底部电极(具有从互连通孔的接触顶部电极的底面偏离中心的底面)的存储器器件的集成芯片的一些额外实施例的顶视图。
图22A至图22G示出了具有包括顶部电极和底部电极(具有从互连通孔的接触顶部电极的底面偏离中心的底面)的存储器器件的集成芯片的一些额外实施例的顶视图。
图23A至图23D示出了具有包括顶部电极和底部电极(具有从互连通孔的接触顶部电极的底面偏离中心的底面)的存储器器件的集成芯片的一些额外实施例的顶视图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
铁电随机存取存储器(FeRAM)器件具有通过铁电材料与顶部电极分隔开的底部电极。铁电材料具有可以通过施加外部电场在相反极性之间切换的固有电偶极子。不同的极性为FeRAM器件提供了代表不同数据状态(例如，逻辑‘0’或‘1’)的不同电容，从而允许FeRAM器件数字化存储数据。例如，在读取操作期间，可以从附接至FeRAM器件的位线上的电压感测不同的电容，以便输出由FeRAM器件存储的数据状态。
FeRAM器件通常通过在围绕多个互连层的介电结构上方沉积下绝缘结构来形成。图案化下绝缘结构以形成暴露多个互连层中的一个或多个的开口。在开口内和下绝缘结构上方形成底部电极层。随后对底部电极层实施化学机械平坦化(CMP)工艺以限定基本平坦的上表面。在底部电极层的基本平坦的上表面上方形成铁电层，并且在铁电层上方形成顶部电极层。对顶部电极层和铁电层实施第一图案化工艺以限定顶部电极和铁电结构。然后沿顶部电极的侧形成侧壁间隔件，随后是第二图案化工艺以限定底部电极。
使用CMP工艺以形成底部电极的成本显著增加了形成FeRAM器件的成本，因为CMP工艺是相对昂贵的工艺。此外，应该理解，在CMP工艺完成之后，CMP工艺所使用的浆料的残留物可能保留在衬底上。浆料残留物可能累积在随后光刻工艺期间使用的对准标记上方，从而遮蔽对准标记。通过遮蔽对准标记，上面的层的光刻工艺窗口减小，导致FeRAM器件的良率和/或可靠性较低。
在一些实施例中，本发明涉及形成FeRAM器件的方法，该方法不使用CMP工艺来形成底部电极。通过不使用CMP工艺来形成底部电极，可以减小形成FeRAM器件的成本，并且可以改善上面的层的光刻工艺窗口。在一些实施例中，所得FeRAM器件包括通常符合下面的下绝缘结构的侧壁和上表面的底部电极、设置在底部电极上方的铁电材料以及位于铁电材料上方的顶部电极。因为底部电极是在不使用CMP工艺的情况下形成，所以底部电极具有限定设置在底部电极的上表面内的第一凹槽的内侧壁。铁电材料和/或顶部电极设置在第一凹槽内并且也可以具有限定额外凹槽的内侧壁。
图1示出了具有包括底部电极(包括具有凹槽的上表面)的存储器器件的集成芯片100的一些实施例的截面图。
集成芯片100包括布置在衬底102内的存取器件104。在一些实施例中，存取器件104可以包括晶体管器件(例如，MOSFET、双极结晶体管(BJT)、高电子迁移率晶体管(HEMT)等)。在一些实施例中，衬底102可以包括半导体材料(例如，硅、锗等)。下介电结构106布置在衬底102上方并且围绕存取器件104。下介电结构106还围绕电耦接至存取器件104的多个下互连层108。下绝缘结构110设置在下介电结构106上方。下绝缘结构110包括限定多个下互连层108的互连结构108a上方的开口的侧壁110s。
存储器器件112设置在开口内和下绝缘结构110的上表面110u上方。存储器器件112包括布置在底部电极114和顶部电极118之间的数据存储结构116。数据存储结构116配置为存储任一第一数据状态(例如，a‘0’)或第二数据状态(例如，a‘1’)，这取决于施加至底部电极114和顶部电极118的偏置电压。例如，为了将第一数据状态存储在数据存储结构116内，第一偏置条件组可以施加至底部电极114和顶部电极118。可选地，为了将第二数据状态存储在数据存储结构116内，第二偏置条件组可以施加至底部电极114和顶部电极118。
底部电极114包括通常符合互连结构108a的上表面、下绝缘结构110的侧壁110s和下绝缘结构110的上表面的导电材料。因为底部电极114的导电材料通常符合下面的层，所以底部电极114具有内侧壁114s以及限定底部电极114的上表面114u内的第一凹槽115的水平延伸表面114h。数据存储结构116和/或顶部电极118设置在第一凹槽115内。在一些实施例中，数据存储结构116和/或顶部电极118也可以具有限定额外凹槽的内侧壁。
硬掩模120设置在存储器器件112上方并且侧壁间隔件122沿顶部电极118和硬掩模120的最外侧壁延伸。保护层124覆盖硬掩模120、侧壁间隔件122和下绝缘结构110。在一些实施例中，硬掩模120和保护层124也可以具有限定额外凹槽的内侧壁。上互连结构128设置在保护层124上方的上介电结构126内。上互连结构128从上介电结构126的上表面延伸至顶部电极118。
底部电极114的上表面内的第一凹槽115表示底部电极114是在不使用平坦化工艺(例如，CMP工艺)的情况下形成。通过在不使用平坦化工艺的情况下形成底部电极114，与使用CMP工艺来形成底部电极的工艺相比，能够以更低的成本形成底部电极114。此外，与使用CMP工艺来形成底部电极的工艺相比，也可以改善上面的层的光刻工艺窗口。
图2A示出了具有包括底部电极(包括具有凹槽的上表面)的铁电随机存取存储器(FeRAM)器件的集成芯片的一些实施例的截面图200A。
如截面图200A中所示，集成芯片包括设置在衬底102上方的下介电结构106。下介电结构106包括彼此堆叠并且由蚀刻停止层107a-107b分隔开的多个下层间介电(ILD)层106a-106c。在一些实施例中，多个下ILD层106a-106c可以包括二氧化硅、掺杂的二氧化硅(例如，碳掺杂的二氧化硅)、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)等中的一种或多种。在一些实施例中，蚀刻停止层107a-107b可以包括碳化硅、氮化硅、氮化钛、氮化钽等。
多个下互连层108布置在下介电结构106内。多个下互连层108包括分别由多个下ILD层106a-106c中的一个围绕的导电接触件202、互连线204和互连通孔206。例如，导电接触件202可以由第一下ILD层106a围绕，互连线204中的第一个可以由第二下ILD层106b围绕等等。在一些实施例中，互连线204和互连通孔206分别包括围绕金属芯的扩散阻挡层。在一些实施例中，金属芯可以包括铜、钨、铝等。在一些实施例中，扩散阻挡层可以包括氮化钛、氮化钽等。在一些实施例中，金属芯和扩散阻挡层可以具有基本共面的顶面。在其它实施例中，扩散阻挡层可以在金属芯的最外边缘之上垂直延伸。
下绝缘结构110可以设置在多个下ILD层106a-106c上方。在一些实施例中，下绝缘结构110可以具有在约200埃和约400埃之间的范围内的厚度。在其它实施例中，下绝缘结构110可以具有在约225埃和约325埃之间的范围内的厚度。下绝缘结构110包括限定延伸穿过下绝缘结构110的开口的侧壁110s。在一些实施例中，侧壁110s可以以相对于下绝缘结构110的底面测量的锐角α定向。在一些实施例中，在相应侧壁110s的顶部和底部之间延伸的线可以以相对于下绝缘结构110的底面测量的锐角α定向。在一些实施例中，锐角α在约40°和约50°之间的范围内。在这样的实施例中，锐角α可以限制上面的存储器器件的制造期间的间隙填充问题。此外，锐角α提供上面的层的良好均匀性，这导致上面的存储器器件的一致性能。在各个实施例中，下绝缘结构110可以包括氮氧化硅、二氧化硅、碳化硅、氮化硅、正硅酸乙酯(TEOS)、低k电介质等中的一种或多种。
FeRAM器件208设置在下绝缘结构110上方。FeRAM器件208包括布置在底部电极114和顶部电极118之间的铁电材料210。底部电极114、铁电材料210和顶部电极118分别具有由外部区域214横向围绕的内部区域212。内部区域212内的层分别具有横向布置在外部区域214内的对应层的上表面之间并且垂直布置在外部区域214内的对应层的上表面下方的凹进的水平延伸表面。例如，底部电极114在内部区域212内具有横向位于外部区域214内的底部电极114的上表面之间并且垂直位于外部区域214内的底部电极114的上表面下方的水平延伸表面。
在一些实施例中，如图2B的顶视图200B中所示(沿图2A的线A-A'截取)，当在FeRAM器件208的顶视图中观察时，外部区域214可以在内部区域212周围的不间断环中连续延伸。在一些实施例中，底部电极114的上表面在相反方向上延伸超过内部区域212的相对边缘的距离d1和d2，距离d1和d2基本相等。在一些这样的实施例中，底部电极114关于将底部电极114的最底面一分为二的线220基本对称。在其它实施例中，距离d1和d2可以不同，使得底部电极114关于线220不对称。
再次参考图2A的截面图200A(沿图2B的线B-B'截取)，底部电极114从位于多个下互连层108正上方的底面114b连续延伸以内衬下绝缘结构110的侧壁110s和上表面110u。底部电极114具有设置在底面114b上方的内侧壁。内侧壁耦接至水平延伸表面以限定底部电极114的上表面内的第一凹槽。铁电材料210设置在第一凹槽内并且内衬底部电极114的内侧壁和上表面。铁电材料210具有设置在底部电极114的最底面上方并且限定铁电材料210的上表面内的第二凹槽的内侧壁。顶部电极118设置在第二凹槽内并且内衬铁电材料210的内侧壁和上表面。在一些实施例中，顶部电极118具有设置在底部电极114的最底面上方并且限定顶部电极118的上表面内的第三凹槽的内侧壁。
在一些实施例中，底部电极114和顶部电极118可以包括钛、钽、钨、氮化钽、氮化钛等中的一种或多种。在一些实施例中，铁电材料210可以包括金属、金属-氮氧化物或化合物-金属-氧化物。例如，在各个实施例中，铁电材料210可以包括钛酸铅、锆钛酸铅(PZT)、锆钛酸镧铅、钽酸锶铋(SBT)、钛酸铋镧(BLT)和钛酸铋钕(BNT)等。
在一些实施例中，底部电极114、铁电材料210和/或顶部电极118可以分别具有在约50埃和约150埃之间的范围内的厚度。在其它实施例中，底部电极114、铁电材料210和/或顶部电极118可以分别具有等于约100埃的厚度。底部电极114、铁电材料210和/或顶部电极118的所述厚度防止FeRAM器件208的总高度变得足够大以在集成芯片的其它区域内(例如，在逻辑区域内)和/或集成芯片的上面的层内存在工艺问题。在一些实施例中，底部电极114、铁电材料210和/或顶部电极118可以分别在最外侧壁之间具有基本相等的厚度。在一些可选实施例中，底部电极114、铁电材料210和/或顶部电极118的内部区域212可以具有第一厚度，并且底部电极114的外部区域214、铁电材料210和/或顶部电极118可以具有小于第一厚度的第二厚度。
硬掩模120设置在顶部电极118上方。侧壁间隔件122沿顶部电极118和硬掩模120的相对侧设置。在一些实施例中，侧壁间隔件122可以包括与硬掩模120相同的材料。例如，在一些实施例中，硬掩模120和侧壁间隔件122可以包括碳化物(例如，碳化硅)、氮化物(例如，氮化硅)、氧化物(例如，氮氧化硅)等。在其它实施例中，侧壁间隔件122可以包括与硬掩模120不同的材料。在一些这样的实施例中，侧壁间隔件122和硬掩模120可以延伸至不同的高度(例如，硬掩模120可以具有在侧壁间隔件122的顶面下方凹进的顶面，反之亦然)。
保护层124设置在侧壁间隔件122和硬掩模120上方。保护层124从硬掩模120上方连续延伸至下绝缘结构110。在一些实施例中，保护层124可以包括碳化物、氧化物、氮化物、TEOS(正硅酸乙酯)等。在一些实施例中，硬掩模120和保护层124可以分别具有在约50埃和约150埃之间的范围内的厚度。在其它实施例中，硬掩模120和保护层124可以分别具有等于约100埃的厚度。
上介电结构126布置在保护层124上方。上介电结构126可以延伸至由保护层124的侧壁限定的凹槽内。上互连结构128设置在上介电结构126内。上互连结构128从上介电结构126的上表面延伸至顶部电极118。在一些实施例中，上介电结构126可以包括碳掺杂的二氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、多孔介电材料等。在各个实施例中，上互连结构128可以包括互连通孔216(例如，顶部电极通孔(TEVA))和/或互连线218。在一些实施例中，上互连结构128可以包括导电材料，诸如铜、钨和/或铝。
在操作期间，偏置电压可以施加至底部电极114和/或顶部电极118。例如，在写入操作期间，可以施加一个或多个偏置电压以使得电荷载流子(例如，电子和/或空穴)在底部电极114和/或顶部电极118中累积。电荷载流子生成延伸穿过铁电材料210的电场。电场配置为改变铁电材料210内的电偶极子的位置，这取决于偏置电压。如果铁电材料210内的电偶极子的位置限定第一极化，则FeRAM器件208将数字化存储数据作为第一位值(例如，逻辑“0”)。可选地，如果铁电材料210内的电偶极子的位置限定第二极化，则FeRAM器件208将数字化存储数据作为第二位值(例如，逻辑“1”)。
图3示出了具有包括底部电极(包括具有凹槽的上表面)的FeRAM器件的集成芯片300的一些实施例的截面图。
集成芯片300包括设置在衬底102上方的下绝缘结构110上方的FeRAM器件208。FeRAM器件208包括布置在底部电极114和顶部电极118之间的铁电材料210。在一些实施例中，底部电极114包括衬垫302以及设置在衬垫302上方的导电层304。衬垫302沿下绝缘结构110的侧壁和上表面延伸。在一些实施例中，衬垫302可以包括氮化钛、氮化钽等。在一些实施例中，导电层304可以包括钛、钽等。
底部电极114具有设置在底部电极114的最底面上方的内侧壁。内侧壁耦接在底部电极114的水平延伸表面和底部电极114的上表面之间。在一些实施例中，底部电极114的水平延伸表面沿与下绝缘结构110的侧壁110s相交的第一水平面306延伸。在一些实施例中，铁电材料210和顶部电极118从下绝缘结构110的正上方连续延伸至沿下绝缘结构110的上表面110u延伸的第二水平面308下方的位置。通过将铁电材料210和顶部电极118保持在第二水平面308下方，FeRAM器件208的高度可以保持相对较低，从而减轻FeRAM器件上面的层上的工艺问题。
硬掩模120设置在顶部电极118上方。硬掩模120包括耦接至水平延伸表面的内侧壁。在一些实施例中，水平延伸表面沿位于顶部电极118的下表面下方的第三水平面310延伸。在其它实施例(未显示)中，第三水平面310可以位于顶部电极118的顶面之上。
图4A至图4B示出了具有包括底部电极(包括具有凹槽的上表面)的FeRAM器件的集成芯片的一些实施例的截面图。
如图4A中所示，集成芯片400包括设置在衬底102内的第一存取器件104a和第二存取器件104b。第一FeRAM器件208a耦接至第一存取器件104a，并且第二FeRAM器件208b耦接至第二存取器件104b。第一FeRAM器件208a和第二FeRAM器件208b分别具有设置在底部电极114和顶部电极118之间的铁电材料210。底部电极114具有限定底部电极114的上表面内的第一凹槽的侧壁。铁电材料210具有限定铁电材料210的上表面内的第二凹槽的侧壁。顶部电极118设置在第二凹槽内并且完全填充第二凹槽。顶部电极118具有完全位于铁电材料210上方的上表面。在一些实施例中，顶部电极118具有在第二凹槽上方连续延伸的基本平坦的上表面。
上互连结构128延伸穿过设置在第一FeRAM器件208a上方的上介电结构126以接触顶部电极118。在一些实施例中，上互连结构128可以在位于底部电极114的上表面114u正上方的位置处接触顶部电极118。在一些额外实施例中，上互连结构128可以在横向跨越底部电极114的上表面114u的外边缘的位置处接触顶部电极118。在又一些其它实施例中，如图4B中所示，集成芯片402包括在限制在底部电极114内的凹槽正上方的位置处接触顶部电极118的上互连结构128。应该理解，使上互连结构128在位于底部电极内的凹槽正上方的位置处接触顶部电极118可以在用于形成上互连结构128的光刻工艺期间减轻与重叠误差相关的风险。
图5示出了具有包括底部电极(包括具有凹槽的上表面)的FeRAM器件的集成芯片500的一些实施例的截面图。
集成芯片500包括FeRAM器件208a-208b(分别包括设置在底部电极114和顶部电极118之间的铁电材料210)。硬掩模120和保护层124设置在FeRAM器件208a-208b上方。
顶部电极118具有从铁电材料210的上表面210u的正上方横向延伸至底部电极114的底面114b的正上方的上表面118u。在一些实施例中，顶部电极118的上表面118u完全布置在底部电极114的顶部之上。在一些额外实施例中，顶部电极118的上表面118u也可以完全位于铁电材料210的顶部之上。在这样的实施例中，顶部电极118完全填充铁电材料210的上表面210u内的凹槽。在一些实施例中，顶部电极118的上表面118u是弯曲表面。
上互连结构128延伸穿过硬掩模120和保护层124以接触顶部电极118。在一些实施例中，上互连结构128可以在位于底部电极114的底面114b正上方的位置处接触顶部电极118。在这样的实施例中，顶部电极118的上表面118u可以是倾斜的，以便以相对于水平面测量的非零角度与顶部电极118的侧壁相交。在一些实施例中，硬掩模120和保护层124也可以具有倾斜的上表面，以便以相对于水平面测量的非零角度与顶部电极118的侧壁相交。在其它实施例(未显示)中，上互连结构128可以在从沿顶部电极118的上表面118u的最低点横向偏移的位置处接触顶部电极118。
图6示出了具有包括底部电极(包括具有凹槽的上表面)的FeRAM器件的集成芯片600的一些实施例的截面图。
集成芯片600包括衬底102(包括嵌入式存储器区域602和逻辑区域604)。在嵌入式存储器区域602内，多个下互连层108设置在下介电结构106内。多个下互连层108耦接在布置在衬底102内的存取器件104a-104b和布置在下绝缘结构110上方的FeRAM器件208a-208b之间。FeRAM器件208a-208b分别包括设置在底部电极114和顶部电极118之间的铁电材料210。
在一些实施例中，存取器件104a-104b分别包括垂直布置在衬底102上方并且横向布置在源极区域104s和漏极区域104d之间的栅电极104g。栅电极104g可以耦接至字线WL1或WL2，而源极区域104s可以耦接至源极线SL。漏极区域104d耦接至FeRAM器件208a或208b中的一个，FeRAM器件208a或208b进一步耦接至位线BL1或BL2。
在逻辑区域604内，一个或多个额外互连层608-612设置在衬底102上方的下介电结构106内。一个或多个额外互连层608-612包括导电接触件608、互连线610和互连通孔612。一个或多个额外互连层608-612耦接至布置在衬底102内的逻辑器件606。在一些实施例中，逻辑器件606可以包括晶体管器件(例如，MOSFET、双极结晶体管(BJT)、高电子迁移率晶体管(HEMT)等)。
图7至图17示出了在不使用平坦化工艺来限定FeRAM器件的底部电极的情况下形成具有FeRAM器件的集成芯片的方法的一些实施例的截面图700-1700。虽然关于方法描述了图7至图17，但是应该理解，图7至图17中公开的结构不限于这种方法，而是可以作为独立于该方法的结构而独立存在。
如图7的截面图700中所示，提供了衬底102。衬底102包括嵌入式存储器区域602和逻辑区域604。在衬底102的嵌入式存储器区域602内形成存取器件104，并且在衬底102的逻辑区域604内形成逻辑器件606。在各个实施例中，衬底102可以是任何类型的半导体主体(例如，硅、SiGe、SOI等)，诸如半导体晶圆和/或晶圆上的一个或多个管芯，以及与其相关的任何其它类型的半导体和/或外延层。在一些实施例中，存取器件104和/或逻辑器件606可以包括晶体管。在一些这样的实施例中，存取器件104和/或逻辑器件606可以通过在衬底102上方沉积栅极介电膜和栅电极膜来形成。随后图案化栅极介电膜和栅电极膜以形成栅极电介质(例如，104g)和栅电极(例如，104e)。随后可以注入衬底102以在栅电极(例如，104e)的相对侧上的衬底102内形成源极区域(例如，104s)和漏极区域(例如，104d)。
如图8的截面图800中所示，在包括衬底102上方的一个或多个下层间介电(ILD)层106a-106b的下介电结构106内形成多个下互连层108。在一些实施例中，一个或多个下ILD层106a-106b可以包括由第一蚀刻停止层107a分隔开的第一下ILD层106a和第二下ILD层106b。在一些实施例中，多个下互连层108可以包括导电接触件202和互连线204。在一些额外实施例(未显示)中，多个下互连层108还可以包括互连通孔。多个下互连层108可以通过在衬底102上方形成一个或多个下ILD层106a-106b中的一个(例如，氧化物、低k电介质或超低k电介质)、选择性蚀刻下ILD层以限定下ILD层内的通孔孔和/或沟槽、在通孔孔和/或沟槽内形成导电材料(例如，铜、铝、钨等)以及实施平坦化工艺(例如，化学机械平坦化(CMP)工艺)来形成。
如图9的截面图900中所示，在下介电结构106上方形成下绝缘结构110。在一些实施例中，下绝缘结构110可以包括氧化物、氮化硅、碳化硅、氮氧化硅、TEOS、金属氧化物、金属氮化物、金属碳化物等中的一种或多种。在一些实施例中，下绝缘结构110可以通过一种或多种不同的沉积工艺(例如，物理气相沉积(PVD)、化学气相沉积(CVD)、PE-CVD、原子层沉积(ALD)、溅射等)形成至在约200埃和约400埃之间的范围内的厚度。
如图10的截面图1000中所示，选择性图案化下绝缘结构110以限定延伸穿过下绝缘结构110的多个开口1002。多个开口1002暴露多个下互连层108的互连结构108a。在一些实施例中，根据设置在下绝缘结构110上的图案化掩蔽层1006，可以通过将下绝缘结构110暴露于蚀刻剂1004来选择性图案化下绝缘结构110。在一些实施例中，图案化掩蔽层1006可以包括光刻胶材料、硬掩模等。在一些实施例中，蚀刻剂1004可以包括干蚀刻剂(例如，包括氟或氯)。
如图11A的截面图1100A中所示，在下绝缘结构110上方和开口1002内形成底部电极层1102。底部电极层1102穿过下绝缘结构110延伸至互连结构108a。底部电极层1102具有限定底部电极层1102的上表面1102u内的第一凹槽115的侧壁1102s和水平延伸表面1102h。第一凹槽115位于底部电极层1102的最底面1102b正上方。在一些实施例中，底部电极层1102可以通过沉积衬垫以及随后沉积导电材料来形成。在一些这样的实施例中，在衬垫上方和开口1002内形成导电材料之前，衬垫可以形成在下绝缘结构110上方和开口1002内。在一些实施例中，导电材料可以包括钽、氮化钽、钛、氮化钛、钨、铂等中的一种或多种。在各个实施例中，衬垫可以包括配置为增大相邻层之间的粘合的胶层和/或配置为防止相邻层之间的扩散的扩散阻挡层。在一些实施例中，衬垫可以包括氮化钛、铂、铝铜、金、钛、钽、钨、氮化钨等中的一种或多种。
如图11B的截面图1100B中所示，在底部电极层1102上方和第一凹槽(图11A的115)内形成数据存储层。在一些实施例中，数据存储层可以包括形成在底部电极层1102上方和第一凹槽(图11A的115)内的铁电层1104。铁电层1104具有限定位于铁电层1104的上表面1104u内并且位于底部电极层1102的最底面1102b正上方的第二凹槽1106的侧壁1104s和水平延伸表面1104h。在一些实施例中，铁电层1104可以包括二元氧化物、三元氧化物、四元氧化物等。在一些实施例中，铁电层1104可以包括掺杂有硅、锆、钆等的氧化铪。
如图11C的截面图1100C中所示，在铁电层1104上方和第二凹槽(图11B的1106)内形成顶部电极层1108。顶部电极层1108具有限定位于顶部电极层1108的上表面1108u内并且位于底部电极层1102的最底面1102b正上方的第三凹槽1110的侧壁1108s和水平延伸表面1108h。在一些实施例中，顶部电极层1108可以包括钽、氮化钽、钛、氮化钛、钨、铂等中的一种或多种。
如图11D的截面图1100D中所示，在顶部电极层1108上方和第三凹槽(图11C的1110)内形成硬掩模层1112。在一些实施例中，硬掩模层1112具有限定位于硬掩模层1112的上表面1112u内并且位于底部电极层1102的最底面1102b正上方的第四凹槽1114的侧壁1112s和水平延伸表面1112h。在其它实施例(未显示)中，硬掩模层1112的侧壁1112s可以在底部电极层1102的最底面1102b正上方的点处相交，以限定第四凹槽1114。在一些实施例中，硬掩模层1112可以包括氮化钛、氧化硅、氮化硅、碳氮化硅、金属氧化物(例如，氧化钛、氧化铝等)等中的一种或多种。
如图12的截面图1200中所示，实施第一图案化工艺以限定顶部电极118和硬掩模120。第一图案化工艺根据掩蔽层1202(例如，光刻胶材料、硬掩模等)选择性将硬掩模层(图11D的1112)和顶部电极层(图11D的1108)暴露于蚀刻剂1204以限定顶部电极118和硬掩模120。
在一些实施例中，在第一图案化工艺完成之后，硬掩模120具有中心区域120c以及围绕中心区域120c的外围区域120p。在一些实施例中，中心区域120c可以是硬掩模120的位于第三凹槽(图11C的1110)正上方的一部分。在一些实施例中，硬掩模120可以具有在硬掩模120的中心区域120c内变化的厚度，而硬掩模120可以具有在外围区域120p上方基本恒定的厚度。当沿截面图1200观察时，中心区域120c内的厚度变化使得硬掩模120在中心区域120c内的不同横向位置处具有不同的厚度。在一些实施例中，硬掩模120的中心区域120c内的厚度变化可能是由于硬掩模层(图11D的1112)在底部电极层1102、铁电层1104和顶部电极层(图11C的1106)内的凹槽上方的不均匀沉积，这是由于相应层在不使用平坦化工艺(例如，CMP工艺)的情况下形成。
如图13的截面图1300中所示，沿顶部电极118和硬掩模120的侧壁形成侧壁间隔件122。在一些实施例中，侧壁间隔件122可以完全覆盖顶部电极118和/或硬掩模120的侧壁。在各个实施例中，侧壁间隔件122可以包括氮化钛、氧化硅、氮化硅、二氧化硅、碳氮化硅、氮氧化硅、金属氧化物(例如，氧化钛、氧化铝等)等。在一些实施例中，侧壁间隔件122可以通过在衬底上方形成间隔件层来形成。在一些实施例中，间隔件层可以使用沉积技术(例如，PVD、CVD、PE-CVD、ALD、溅射等)来形成。间隔件层随后暴露于蚀刻剂(例如，干蚀刻剂)，该蚀刻剂从水平表面去除间隔件层。从水平表面去除间隔件层沿顶部电极118和硬掩模120的相对侧留下间隔件层的一部分作为侧壁间隔件122。
如图14的截面图1400中所示，实施第二图案化工艺以限定分别包括设置在底部电极114和顶部电极118之间的铁电材料210的第一FeRAM器件208a和第二FeRAM器件208b。第二图案化工艺选择性将铁电层(图13的1104)和底部电极层(图13的1102)暴露于蚀刻剂1402以限定铁电材料210和底部电极114。在一些实施例中，第二图案化工艺可以进一步蚀刻下绝缘结构110，以便使得下绝缘结构110在底部电极114的横向外侧具有比在底部电极114正下方更小的厚度。
如图15的截面图1500中所示，在第一FeRAM器件208a和第二FeRAM器件208b上方形成保护层124。保护层124具有限定位于保护层124的上表面124u内并且位于底部电极114的底面114b正上方的第五凹槽1502的侧壁124s和水平延伸表面124h。在一些实施例中，保护层124可以使用沉积技术(例如，PVD、CVD、PE-CVD、ALD、溅射等)来形成。在各个实施例中，保护层124可以包括碳化硅、正硅酸乙酯(TEOS)等中的一种或多种。
如图16的截面图1600中所示，在保护层124上方形成上介电结构126。上介电结构126形成为覆盖第一FeRAM器件208a和第二FeRAM器件208b。在一些实施例中，上介电结构126可以通过沉积工艺(例如，PVD、CVD、PE-CVD、ALD等)来形成。在各个实施例中，上介电结构126可以包括二氧化硅、碳掺杂的二氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、多孔介电材料(例如，多孔碳掺杂的二氧化硅)等。
如图17的截面图1700中所示，在嵌入式存储器区域602内的上介电结构126中形成上互连结构128，并且在逻辑区域604内的上介电结构126中形成一个或多个额外互连层610-612。在一些实施例中，上互连结构128可以包括互连通孔216(例如，顶部电极通孔(TEVA))和互连线218。在一些实施例中，一个或多个额外互连层610-612可以包括互连通孔612和互连线610。上互连结构128和一个或多个额外互连层610-612可以通过选择性蚀刻上介电结构126以限定上介电结构126内的通孔孔和/或沟槽、在通孔孔和/或沟槽内形成导电材料(例如，铜、铝等)以及实施平坦化工艺(例如，化学机械平坦化工艺)来同时形成。在一些实施例中，平坦化工艺可以包括化学机械平坦化(CMP)工艺。
在一些实施例中，互连通孔216可以形成为延伸穿过硬掩模120的外围区域120p以接触顶部电极118的上表面。通过使互连通孔216延伸穿过硬掩模120的外围区域120p，用于形成互连通孔216的蚀刻工艺避免蚀刻穿过中心区域120c内的硬掩模120的不同厚度，这可能导致通孔孔的不良蚀刻(例如，这可能导致过蚀刻，这可能在互连通孔216和顶部电极118之间产生高电阻连接，或者这可能导致欠蚀刻，这可能产生开路)。相反，因为硬掩模120在外围区域120p内具有基本恒定的厚度，所以可以改善用于形成互连通孔216的蚀刻工艺的工艺窗口。改善蚀刻工艺的工艺窗口允许集成芯片内的高密度存储器阵列(例如，高密度FeRAM阵列)的改善的集成。此外，由于改善的工艺窗口，蚀刻工艺能够在不损坏顶部电极118的情况下从顶部电极118上方完全去除硬掩模120的一部分，从而能够在顶部电极118和互连通孔216之间实现良好的电连接。在一些实施例中，互连通孔216具有以第一垂直延伸线1702为中心并且从延伸穿过底部电极114的底面114b的中心的第二垂直延伸线1704横向偏移第一非零距离1706的底面216b。在一些实施例中，互连通孔216位于顶部电极118的基本平坦的上表面正上方。
图18示出了在不使用平坦化工艺来限定FeRAM器件的底部电极的情况下形成具有FeRAM器件的集成芯片的方法1800的一些实施例的流程图。
虽然本文将方法1800示出和描述为一系列步骤或事件，但是应该理解，这样的步骤或事件的示出顺序不应解释为限制意义。例如，除了本文示出和/或描述的那些步骤或事件之外，一些步骤可以以不同的顺序发生和/或与其他步骤或事件同时发生。此外，可能不需要全部示出的步骤实现本文的描述的一个或多个方面或实施例。此外，本文描述步骤中的一个或多个可以在一个或多个单独的步骤和/或阶段中执行。
在1802中，在衬底内形成存取器件。图7示出了对应于步骤1802的一些实施例的截面图700。
在1804中，在衬底上方的下介电结构内形成多个下互连层。图8示出了对应于步骤1804的一些实施例的截面图800。
在1806中，在下介电结构上方形成下绝缘结构。下绝缘结构形成为具有位于多个下互连层的互连结构上面的开口。图9至图10示出了对应于步骤1806的一些实施例的截面图900-1000。
在1808中，在下绝缘结构上方依次形成底部电极层、铁电层、顶部电极层和硬掩模层。图11A至图11D示出了对应于步骤1808的一些实施例的截面图1100A-1100D。
在1810中，对顶部电极层和硬掩模层实施第一图案化工艺以限定顶部电极和硬掩模。图12示出了对应于步骤1810的一些实施例的截面图1200。
在1812中，沿顶部电极和硬掩模的侧壁形成侧壁间隔件。图13示出了对应于步骤1812的一些实施例的截面图1300。
在1814中，对铁电层和底部电极层实施第二图案化工艺，以限定分别具有设置在底部电极和顶部电极之间的铁电材料的第一FeRAM器件和第二FeRAM器件。图14示出了对应于步骤1814的一些实施例的截面图1400。
在1816中，在第一FeRAM器件和第二FeRAM器件上方形成保护层。图15示出了对应于步骤1816的一些实施例的截面图1500。
在1818中，在设置在保护层上方的上介电结构内形成上互连结构。图16至图17示出了对应于步骤1818的一些可选实施例的截面图1600-1700。
图19A示出了具有包括顶部电极和底部电极(具有从互连通孔的接触顶部电极的底面偏离中心的底面)的存储器器件的集成芯片1900的一些额外实施例的截面图。
集成芯片1900包括设置在衬底102上方的下绝缘结构110上方的存储器器件112(例如，FeRAM器件)。存储器器件112包括布置在底部电极114和顶部电极118之间的数据存储结构116。在一些实施例中，底部电极114可以接触设置在下绝缘结构110下方的下介电结构106内的互连结构108a。在一些实施例中，底部电极114包括衬垫302以及设置在衬垫302上方的导电层304。衬垫302沿下绝缘结构110的侧壁和上表面延伸。衬垫302可以配置为用作扩散阻挡层和/或胶层。
底部电极114、数据存储结构116和顶部电极118共形设置在下绝缘结构110上方，以便赋予相应的底部电极114、数据存储结构116和顶部电极118不平坦的顶面(例如，在中心区域中具有凹形轮廓的顶面)。例如，底部电极114具有耦接至第一水平延伸表面以限定底部电极114的上表面内的第一凹槽的一个或多个第一内侧壁。数据存储结构116设置在第一凹槽内，并且包括耦接至第二水平延伸表面以限定位于数据存储结构116的上表面内并且位于第一凹槽正上方的第二凹槽的一个或多个第二内侧壁。顶部电极118设置在第二凹槽内，并且包括在位于第二凹槽上面的点处相交以在顶部电极118的上表面118u内限定第三凹槽的一个或多个第三内侧壁。在一些实施例中，一个或多个第三内侧壁可以包括弯曲侧壁。在一些实施例中，顶部电极118的上表面118u是基本平坦的表面。
硬掩模120设置在顶部电极118上方。硬掩模120从顶部电极118的上表面118u上方连续延伸至顶部电极118的第三内侧壁之间，使得硬掩模120设置在第三凹槽内。在一些实施例中，硬掩模120包括在位于第三凹槽上面的点处相交的一个或多个内侧壁120s，以便在硬掩模120的上表面内限定第四凹槽。在一些实施例中，一个或多个内侧壁120s可以包括弯曲侧壁。硬掩模120具有位于顶部电极118内的第三凹槽上面的中心区域120c以及围绕中心区域120c的外围区域120p。在一些实施例中，硬掩模120可以具有在硬掩模120的中心区域120c内变化的厚度。中心区域120c内的厚度变化使得硬掩模120在中心区域120c内的不同横向位置处具有不同的厚度。例如，硬掩模120可以在第一位置处具有第一厚度t1并且在第二位置处具有与第一厚度t1不同的第二厚度t2。在一些实施例中，硬掩模120的厚度在中心区域120c内的第一垂直距离范围内变化，并且硬掩模120的厚度在外围区域120p内的小于第一范围的第二垂直距离范围内变化。
互连通孔216(例如，上电极通孔或顶部电极通孔(TEVA))设置在位于存储器器件112和下绝缘结构110上方的上介电结构126(例如，上ILD层)内。互连通孔216延伸穿过硬掩模120以接触顶部电极118。互连通孔216的底面216b以第一垂直延伸线1702为中心，第一垂直延伸线1702从以底部电极114的底面114b为中心的第二垂直延伸线1704横向偏移第一非零距离1706。通过使第一垂直延伸线1702从第二垂直延伸线1704横向偏移，互连通孔216可以从第三凹槽偏移。在一些实施例中，互连通孔216可以具有与硬掩模120的一个或多个内侧壁120s横向分隔开第二非零距离1902的底面216b。
如图19B的顶视图1904中所示，在一些实施例中，底部电极(图19A的114)的底面(图19A的114b)的投影1906(例如，边界)可以完全横向位于互连通孔(图19A的216)的底面(图19A的216b)的投影1908(例如，边界)的外侧。在一些实施例中，底部电极的底面的投影1906可以沿第一方向1912横向延伸超过互连通孔的底面的投影1908。在一些额外实施例中，底部电极的底面的投影1906可以沿垂直于第一方向1912的第二方向1914与互连通孔的底面的投影1908横向分隔开第三非零距离1910。
通过在底部电极114的底面114b外侧的横向位置处接触顶部电极118的上表面118u，互连通孔216能够定位在顶部电极118的相对平坦的区域上。定位在顶部电极118的相对平坦的区域上避免了在互连通孔216的制造期间必须蚀刻穿过硬掩模120的不同厚度。通过避免在互连通孔216的制造期间必须蚀刻穿过硬掩模120的不同厚度，可以避免蚀刻不均匀性，在顶部电极118和互连通孔216之间产生不良接触的可能性相对较低并且防止互连通孔216和顶部电极118之间的开路或相对较低的接触电阻。
图20A示出了具有包括顶部电极和底部电极(具有从互连通孔的接触顶部电极的底面偏离中心的底面)的存储器器件的集成芯片2000的一些额外实施例的截面图。
集成芯片2000包括设置在衬底102上方的下绝缘结构110上方的存储器器件112。存储器器件112包括布置在底部电极114和顶部电极118之间的数据存储结构116。在一些实施例中，硬掩模120设置在顶部电极118上方。硬掩模120可以包括在硬掩模120的上表面内形成凹槽的一个或多个内侧壁120s。在一些实施例中，一个或多个内侧壁120s是弯曲的并且在位于底部电极114的底面114b正上方的点处相交。
在一些实施例中，存储器器件112可以关于将底部电极114的底面114b一分为二的垂直延伸线2002不对称。例如，在一些实施例中，存储器器件112可以延伸至超过底面114b的第一边缘的第一距离2004并且延伸至超过底面114b的相对第二边缘的第二距离2006。在这样的实施例中，当沿图20A的截面图观察时，顶部电极118可以包括第一上表面118u1和第二上表面118u2。第一上表面118u1可以具有大于第二上表面118u2的第二宽度的第一宽度。
在一些实施例中，互连通孔216可以设置在存储器器件112上方的上介电结构126(例如，上ILD层)内。互连通孔216可以接触第一上表面118u1。通过使互连通孔216接触第一上表面118u1，改善了互连通孔216延伸穿过硬掩模120的具有均匀厚度的区域的机会。在一些实施例中，互连通孔216的底面216b与硬掩模120的一个或多个内侧壁120s横向分隔开非零距离。
在一些实施例中，底部电极114和/或顶部电极118可以包括钛、氮化钛、钽、氮化钽、钨、铂、钌、铱、钼等中的一种或多种。在一些实施例中，底部电极114和顶部电极118可以包括或者是相同的材料。在一些实施例中，底部电极114和顶部电极118可以包括或者是不同的材料。在一些实施例中，底部电极114可以包括衬垫302以及衬垫302上方的导电层304。在一些这样的实施例中，衬垫302可以包括氮化钛、氮化钽等，并且导电层304可以包括钛、钽等。
在一些实施例中，数据存储结构116可以包括铁电材料。在一些这样的实施例中，数据存储结构116可以包括二元氧化物，诸如氧化铪(例如，HfO2)。在其它这样的实施例中，数据存储结构116可以包括三元氧化物，诸如硅酸铪(例如，HfSiOx)、锆酸铪(例如，HfZrOx)、钛酸钡(例如，BaTiO3)、钛酸铅(例如，PbTiO3)、钛酸锶(例如，SrTiO3)、氮化铝钪(例如，AlScN)、氮化铝镓(例如，AlGaN)、氮化钇铝(例如，AlYN)、掺杂的氧化铪(例如，包括硅、锆、钇、铝、钆、锶、镧、钪、锗等的掺杂剂)。在又一些其它这样的实施例中，数据存储结构116可以包括四元氧化物，诸如锆钛酸铅(例如，PZT、PbZrxTiyOz)、钛酸锶钡(例如，BaSrTiOx)、钽酸锶铋(例如，SBT、SrBi2Ta2Ox)等。
图20B示出了对应于图20A的集成芯片的一些实施例的顶视图2008。
如图20B的顶视图2008中所示，在一些实施例中，顶部电极118的边界可以包括具有沿第一方向1912延伸的第一宽度2010以及沿垂直于第一方向1912的第二方向1914延伸的第二宽度2012的矩形形状。第二宽度2012大于第一宽度2010。
底部电极的底面的投影1906和互连通孔的底面的投影1908都设置在顶部电极118的边界上方。在一些实施例中，底部电极的底面的投影1906具有沿第一方向1912的第三宽度2014以及沿第二方向1914的第四宽度2016。在一些实施例中，第三宽度2014和第四宽度2016可以基本相等。在一些实施例中，互连通孔的底面的投影1908具有沿第一方向1912的第五宽度2018以及沿第二方向1914的第六宽度2020。在一些实施例中，第五宽度2018和第六宽度2020可以基本相等。
在一些实施例中，底部电极的底面的投影1906可以与互连通孔的底面的投影1908分隔开沿第二方向1914测量的距离2022。在一些实施例中，距离2022可以大于第四宽度2016和/或第六宽度2020。
图21示出了具有包括顶部电极和底部电极(具有从互连通孔的接触顶部电极的底面偏离中心的底面)的存储器器件的集成芯片的一些额外实施例的顶视图2100。
如图21的顶视图2100中所示，在一些实施例中，顶部电极118的边界可以具有沿第一方向1912延伸的第一宽度2010以及沿第二方向1914延伸的第二宽度2012。在一些实施例中，第一宽度2010可以在约10纳米(nm)和约10000nm之间、约100nm和约5000nm之间的范围内或其它类似值。在一些实施例中，第二宽度2012可以在约10nm和约10000nm之间、约100nm和约5000nm之间的范围内或其它类似值。在一些实施例中，第一宽度2010和第二宽度2012可以基本相等，使得顶部电极118的边界可以是基本正方形的形状。
底部电极的底面的投影1906和互连通孔的底面的投影1908都设置在顶部电极118的边界内。在一些实施例中，底部电极的底面的投影1906具有沿第一方向1912的第三宽度2014以及沿第二方向1914的第四宽度2016。在一些实施例中，互连通孔的底面的投影1906具有沿第一方向1912的第五宽度2018以及沿第二方向1914的第六宽度2020。在一些实施例中，第三宽度2014、第四宽度2016、第五宽度2018和第六宽度2020可以分别在约10nm和约1000nm之间、约100nm和约500nm之间的范围内或其它类似值。在一些实施例中，第三宽度2014和第四宽度2016可以基本相等。在一些实施例中，第五宽度2018和第六宽度2020可以基本相等。
在一些实施例中，底部电极的底面的投影1906的中心(例如，几何中心)和互连通孔的底面的投影1908的中心(例如，几何中心)可以彼此分隔开距离2102。在一些实施例中，该距离可以大于第四宽度2016和/或第六宽度2020。在一些实施例中，距离2102可以在约1nm和约1000nm之间、约10nm和约500nm之间的范围内或其它类似值。
应该理解，在各个实施例中，底部电极的底面的投影1906、顶部电极118的边界和互连通孔的底面的投影1908可以具有各种几何形状、尺寸和/或位置。各种几何形状、尺寸和/或位置允许实现不同的操作参数和设计考虑。图22A至图22G示出了具有包括顶部电极和底部电极(具有从互连通孔的接触顶部电极的底面偏离中心的底面)的存储器器件的集成芯片的一些额外实施例的顶视图。
如图22A的顶视图2200中所示，在一些实施例中顶部电极118的边界可以具有圆形形状(例如，基本环形形状、基本椭圆形状等)。圆形形状具有限定顶部电极118的边界的一个或多个圆形外侧壁。在一些实施例中，底部电极的底面的投影1906和互连通孔的底面的投影1908可以具有与顶部电极118的边界不同的形状。例如，底部电极的底面的投影1906和互连通孔的底面的投影1908可以具有基本正方形的形状。
如图22B的顶视图2202中所示，在一些实施例中，底部电极的底面的投影1906可以与互连通孔的底面的投影1908分隔开距离2022，该距离2022大于底部电极的底面的投影1906的第四宽度2016和/或互连通孔的底面的投影1908的第六宽度2020。在一些实施例中，距离2022可以大于约1nm、大于约10nm、大于约100nm、大于约1000nm或其它类似值。
如图22C的顶视图2204中所示，在一些实施例中，底部电极的底面的投影1906可以在非零距离2206上与互连通孔的底面的投影1908的一部分但不是全部横向重叠。底部电极的底面的投影1906横向延伸超过互连通孔的底面的投影1908的最外边界，使得互连通孔的底面的投影1908不完全与底部电极的底面的投影1906重叠。在投影之间具有重叠可以允许减小存储器器件的尺寸。在一些这样的实施例中，底部电极的底面的投影1906的中心与互连通孔的底面的投影1908的中心分隔开距离2102，该距离2102小于底部电极的底面的投影1906的第四宽度2016和/或顶部电极的底面的投影1908的第六宽度2020。
如图22D的顶视图2208中所示，在一些实施例中，顶部电极118的边界可以包括具有第一宽度2010以及大于第一宽度2010的第二宽度2012的矩形形状。在一些实施例中，底部电极的底面的投影1906可以包括具有第三宽度2014以及大于第三宽度2014的第四宽度2016的矩形形状。在一些实施例中，互连通孔的底面的投影1908可以包括具有第五宽度2018以及小于第五宽度2018的第六宽度2020的矩形形状。通过使互连通孔的底面的投影1908沿不与底部电极的底面的投影1906相交的长轴1908a延伸，顶部电极118的第二宽度2012可以减小，同时允许投影保持彼此横向偏移。此外，使互连通孔的底面的投影1908沿与沿底部电极的底面的投影1906延伸的长轴1906a相交的长轴1908a延伸，可以减少在用于形成顶部电极118的图案化工艺中由临界尺寸(CD)误差引起的负电效应。
在一些实施例中，底部电极的底面的投影1906的中心可以与互连通孔的底面的投影1908的中心分隔开沿第一方向1912和第二方向1914延伸的距离2102。在一些实施例中，距离2102可以沿第二方向1914比沿第一方向1912延伸更大的长度。在一些实施例中，当在顶视图2208中观察时，互连通孔的底面的投影1908可以延伸超过底部电极的底面的投影1906的一个或多个外边缘。
如图22E的顶视图2210中所示，在一些实施例中，底部电极的底面的投影1906可以包括具有第三宽度2014以及基本等于第三宽度2014的第四宽度2016的基本正方形的形状。在一些实施例中，互连通孔的底面的投影1908可以包括具有第五宽度2018以及大于第五宽度2018的第六宽度2020的矩形形状。在一些实施例中，当在顶视图2210中观察时，底部电极的底面的投影1906可以延伸超过互连通孔的底面的投影1908的一个或多个外边缘。
如图22F的顶视图2212中所示，在一些实施例中，顶部电极118的边界可以包括具有第一宽度2010以及大于第一宽度2010的第二宽度2012的矩形形状。在一些实施例中，底部电极的底面的投影1906可以包括具有第三宽度2014以及约等于第三宽度2014的第四宽度2016的基本正方形的形状。在一些实施例中，互连通孔的底面的投影1908可以包括具有第五宽度2018以及基本等于第五宽度2018的第六宽度2020的基本正方形的形状。在一些实施例中，第三宽度2014可以大于第五宽度2018。
如图22G的顶视图2214中所示，在一些实施例中，顶部电极118的边界可以包括具有第一宽度2010以及大于第一宽度2010的第二宽度2012的矩形形状。在一些实施例中，底部电极的底面的投影1906可以包括具有第三宽度2014以及约等于第三宽度2014的第四宽度2016的基本正方形的形状。在一些实施例中，互连通孔的底面的投影1908可以包括具有第五宽度2018以及基本等于第五宽度2018的第六宽度2020的基本正方形的形状。在一些实施例中，第三宽度2014可以小于第五宽度2018。
图23A至图23D示出了具有包括顶部电极和底部电极(具有从互连通孔的接触顶部电极的底面偏离中心的底面)的存储器器件的集成芯片的一些额外实施例的顶视图。如图23A至图23D的顶视图中所示，底部电极和互连通孔的底面可以具有不同的形状。在一些实施例中，将底部电极的底面形成为具有与互连通孔的底面不同的形状可能是有利的(例如，因为底部电极使用具有不同焦深的不同蚀刻工艺来形成、因为临界尺寸(CD)误差等)。
如图23A的顶视图2300中所示，在一些实施例中，底部电极的底面的投影1906可以包括基本正方形的形状，并且互连通孔的底面的投影1908可以包括基本环形的形状。
如图23B的顶视图2302中所示，在一些实施例中，底部电极的底面的投影1906和互连通孔的底面的投影1908可以包括基本环形的形状。
如图23C的顶视图2304中所示，在一些实施例中，底部电极的底面的投影1906可以包括基本正方形的形状，并且互连通孔的底面的投影1908可以包括沿底部电极的底面的投影1906的两个或多个侧延伸的多边形形状。
如图23D的顶视图2306中所示，在一些实施例中，底部电极的底面的投影1906可以包括基本环形的形状，并且互连通孔的底面的投影1908可以包括基本正方形的形状。
因此，在一些实施例中，本发明涉及具有不使用平坦化工艺(例如，CMP工艺)形成的底部电极和顶部电极的存储器器件。存储器器件的底部电极具有从上面的互连通孔的接触存储器器件的顶部电极的底面横向偏移的底面。使底部电极和互连通孔的底面彼此横向偏移提供了互连通孔和顶部电极之间良好的电连接。
在一些实施例中，本发明涉及集成芯片。集成芯片包括：下绝缘结构，设置在围绕互连件的下介电结构上方，下绝缘结构具有延伸穿过下绝缘结构的侧壁；底部电极，沿下绝缘结构的侧壁和上表面布置；数据存储结构，设置在底部电极的第一内侧壁和上表面上；顶部电极，设置在数据存储结构的第二内侧壁和上表面上；以及互连通孔，设置在顶部电极的上表面上，底部电极的底面横向位于互连通孔的底面的外侧。在一些实施例中，当从底部电极的顶视图观察并且沿第一方向测量时，底部电极的底面的边界与互连通孔的底面的边界横向分隔开非零距离。在一些实施例中，底部电极的底面具有沿第一方向测量的第一宽度，其中，第一宽度小于非零距离。在一些实施例中，底部电极的底面与互连通孔的底面的一部分而不是全部横向重叠。在一些实施例中，顶部电极的上表面是基本平坦的表面。在一些实施例中，顶部电极具有耦接至水平延伸表面的相对侧以限定顶部电极的上表面内的凹槽的第三内侧壁，互连通孔的底面横向位于顶部电极的上表面内的凹槽的外侧。在一些实施例中，集成芯片还包括：硬掩模，设置在顶部电极上方，硬掩模在顶部电极的上表面上方具有基本恒定的厚度并且在顶部电极的上表面内的凹槽上方具有可变厚度，硬掩模的可变厚度在多个不同厚度上变化。在一些实施例中，集成芯片还包括：硬掩模，设置在顶部电极上方并且具有限定硬掩模的上表面内的凹槽的一个或多个弯曲侧壁，互连通孔从硬掩模的上表面内的凹槽横向偏移。在一些实施例中，底部电极的底面的边界沿第一方向与互连通孔的底面的边界横向分隔开；以及底部电极的底面的边界沿垂直于第一方向的第二方向横向延伸超过互连通孔的底面的边界的最外边缘。
在其他实施例中，本发明涉及集成芯片。集成芯片包括：底部电极，设置在衬底上方并且具有与下互连件接触的底面；顶部电极；数据存储结构，位于底部电极和顶部电极之间，数据存储结构包括铁电材料；以及互连通孔，设置在顶部电极上，其中，互连通孔的底面的投影具有从底部电极的底面的投影的第二中心偏移的第一中心。在一些实施例中，互连通孔的底面的投影的第一中心与底部电极的底面的投影的第二中心分隔开在约1纳米(nm)和约1000nm之间的范围内的距离。在一些实施例中，底部电极具有耦接至第一水平延伸表面以限定位于底部电极的上表面内并且位于底部电极的底面正上方的第一凹槽的一个或多个第一内侧壁。在一些实施例中，互连通孔的底面的投影与底部电极的底面的投影分隔开非零距离。在一些实施例中，顶部电极具有限定位于顶部电极的上表面内并且从互连通孔的最外侧壁横向偏移的凹槽的一个或多个内侧壁。在一些实施例中，集成芯片还包括：电介质，从位于顶部电极的上表面内的凹槽内延伸至沿互连通孔的相对侧。在一些实施例中，集成芯片还包括：硬掩模，位于顶部电极上方并且包括具有可变厚度的中心区域和具有基本恒定厚度的外围区域，互连通孔延伸穿过硬掩模的外围区域。在一些实施例中，集成芯片还包括：硬掩模，设置在顶部电极上方，并且具有：具有在第一垂直厚度范围内变化的厚度的中心区域并且具有在小于第一垂直厚度范围的第二垂直厚度范围内变化的厚度的外围区域，互连通孔延伸穿过硬掩模的外围区域。在一些实施例中，硬掩模的外围区域具有基本恒定的厚度。在一些实施例中，集成芯片还包括：硬掩模，设置在顶部电极上方，并且具有弯曲的并且在底部电极的底面正上方的点处相交的一个或多个内侧壁，互连通孔的底面与一个或多个内侧壁横向分隔开非零距离。
在又一些其他实施例中，本发明涉及形成集成芯片的方法。方法包括：在衬底上方的下介电结构内的互连件上方形成下绝缘结构；去除下绝缘结构的一部分以限定穿过下绝缘结构延伸至互连件的开口；在下绝缘结构上方依次并且共形沉积底部电极层、数据存储层和顶部电极层；图案化底部电极层、数据存储层和顶部电极层以限定具有设置在底部电极和顶部电极之间的数据存储结构的存储器器件；以及在顶部电极的基本平坦的上表面上形成互连通孔，其中，底部电极的底面的中心与互连通孔的底面的中心横向分隔开。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成芯片，包括：
下绝缘结构，设置在围绕互连件的下介电结构上方，其中，所述下绝缘结构包括延伸穿过所述下绝缘结构的侧壁；
底部电极，沿所述下绝缘结构的所述侧壁和上表面布置；
数据存储结构，设置在所述底部电极的第一内侧壁和上表面上；
顶部电极，设置在所述数据存储结构的第二内侧壁和上表面上；以及
互连通孔，设置在所述顶部电极的上表面上，其中，所述底部电极的底面横向位于所述互连通孔的底面的外侧。
2.根据权利要求1所述的集成芯片，其中，当从所述底部电极的顶视图观察并且沿第一方向测量时，所述底部电极的所述底面的边界与所述互连通孔的所述底面的边界横向分隔开非零距离。
3.根据权利要求2所述的集成芯片，其中，所述底部电极的所述底面具有沿所述第一方向测量的第一宽度，其中，所述第一宽度小于所述非零距离。
4.根据权利要求1所述的集成芯片，其中，所述底部电极的所述底面与所述互连通孔的所述底面的一部分而不是全部横向重叠。
5.根据权利要求1所述的集成芯片，其中，所述顶部电极的所述上表面是基本平坦的表面。
6.根据权利要求1所述的集成芯片，其中，所述顶部电极包括耦接至水平延伸表面的相对侧以限定所述顶部电极的所述上表面内的凹槽的第三内侧壁，所述互连通孔的所述底面横向位于所述顶部电极的所述上表面内的所述凹槽的外侧。
7.根据权利要求6所述的集成芯片，还包括：
硬掩模，设置在所述顶部电极上方，其中，所述硬掩模在所述顶部电极的所述上表面上方具有基本恒定的厚度并且在所述顶部电极的所述上表面内的所述凹槽上方具有可变厚度，所述硬掩模的所述可变厚度在多个不同厚度上变化。
8.根据权利要求1所述的集成芯片，还包括：
硬掩模，设置在所述顶部电极上方并且具有限定所述硬掩模的上表面内的凹槽的一个或多个弯曲侧壁，其中，互连通孔从所述硬掩模的所述上表面内的所述凹槽横向偏移。
9.一种集成芯片，包括：
底部电极，设置在衬底上方并且具有与下互连件接触的底面；
顶部电极；
数据存储结构，位于所述底部电极和所述顶部电极之间，其中，所述数据存储结构包括铁电材料；以及
互连通孔，设置在所述顶部电极上，其中，所述互连通孔的底面的投影具有从所述底部电极的所述底面的投影的第二中心偏移的第一中心。
10.一种形成集成芯片的方法，包括：
在衬底上方的下介电结构内的互连件上方形成下绝缘结构；
去除所述下绝缘结构的一部分以限定穿过所述下绝缘结构延伸至所述互连件的开口；
在所述下绝缘结构上方依次并且共形沉积底部电极层、数据存储层和顶部电极层；
图案化所述底部电极层、所述数据存储层和所述顶部电极层以限定具有设置在底部电极和顶部电极之间的数据存储结构的存储器器件；以及
在所述顶部电极的基本平坦的上表面上形成互连通孔，其中，所述底部电极的底面的中心与所述互连通孔的底面的中心横向分隔开。
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