TW202218136A - 鐵電隨機存取記憶體元件及其形成方法 - Google Patents

鐵電隨機存取記憶體元件及其形成方法 Download PDF

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Abstract

本發明的實施例提供一種形成鐵電隨機存取記憶體元件的方法，包含：在基底上方形成層堆疊，其中層堆疊包含第一介電材料與字元線材料的交替層；形成垂直延伸穿過層堆疊的第一溝渠；填充第一溝渠，其中填充第一溝渠包含在第一溝渠中形成鐵電材料、在鐵電材料上方形成通道材料以及在通道材料上方形成第二介電材料；在填充第一溝渠之後，形成垂直延伸穿過層堆疊的第二溝渠，第二溝渠與第一溝渠交錯；以及填充第二溝渠，其中填充第二溝渠包含在第二溝渠中形成鐵電材料、在鐵電材料上方形成通道材料以及在通道材料上方形成第二介電材料。

Description

三維鐵電隨機存取記憶體元件及形成方法
半導體記憶體用於電子應用的積體電路中，作為示例，所述電子應用包含收音機、電視、手機（cell phone）以及個人計算元件（personal computing device）。半導體記憶體包含兩個主要類別。一個類別為揮發性記憶體；另一類別為非揮發性記憶體。揮發性記憶體包含隨機存取記憶體（random access memory；RAM），其可進一步劃分成兩個子類別：靜態隨機存取記憶體（static random access memory；SRAM）及動態隨機存取記憶體（dynamic random access memory；DRAM）。SRAM及DRAM兩者均為揮發性的，此是由於SRAM及DRAM在其未供電時將丟失儲存的資訊。
另一方面，非揮發性記憶體可在未供應電力的情況下保持儲存於其上的資料。非揮發性半導體記憶體的一種類型為鐵電隨機存取記憶體（ferroelectric random access memory；FeRAM或FRAM）。FeRAM的優勢包含其快速寫入/讀取速度及小尺錯。
以下揭露提供用於實施本發明的不同特徵的許多不同實施例或示例。下文描述組件及配置的具體示例以簡化本揭露。當然，此等僅為示例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。
另外，為易於描述，本文中可使用諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」以及類似者的空間相對術語，以描述如圖式中所示出的一個元件或特徵相對於另一（些）元件或特徵的關係。除圖中所描繪的定向外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可同樣相應地進行解譯。貫穿本文中的論述，除非另外指定，否則不同圖式中的相同或類似附圖標號是指使用相同或類似材料藉由相同或類似製程形成的相同或類似元件。
在一些實施例中，揭露用於在鐵電隨機存取記憶體（FeRAM）元件中形成高密度記憶陣列的Litho-Etch-Dep-Litho-Etch-Dep（LEDLED）方法。LEDLED方法包含在基底上方的層堆疊中形成多個第一溝渠，其中層堆疊包含第一介電材料與字元線（word line；WL）材料的交替層。接著藉由在多個第一溝渠中連續形成鐵電材料、通道材料以及第二介電材料來填充多個第一溝渠。在填充多個第一溝渠之後，在層堆疊中形成多個第二溝渠，其中多個第二溝渠與多個第一溝渠交錯。接著用鐵電材料、通道材料以及第二介電材料填充多個第二溝渠。接著，在多個第一溝渠及多個第二溝渠中形成源極線（source line；SL）及位元線（bit line；BL）。與同時形成多個第一溝渠及多個第二溝渠的參考方法相比較，LEDLED方法允許多個第一溝渠及多個第二溝渠彼此更接近地形成以用於較高積體密度，同時避免參考方法所遇到的鰭片結構塌陷問題。
圖1示出一實施例中的具有整合式記憶體元件123（例如123A及123B）的半導體元件100的橫截面圖。在所示出實施例中，半導體元件100為鰭式場效電晶體（fin-field effect transistor；FinFET）元件，其中三維（3D）鐵電隨機存取記憶體（FeRAM）元件123整合於半導體製造的後段製程（back-end-of-line；BEOL）過程中。為了避免雜亂，記憶體元件123的細節未在圖1中繪示，而在下文後續圖式中示出。應注意，FinFET在此處用作非限制性示例，FeRAM元件123可與任何合適的元件（諸如，平面元件或全環繞閘極（gate-all-around；GAA）元件）一起整合於BEOL過程中。
如圖1中所示出，半導體元件100包含用於形成不同類型的電路的不同區。舉例而言，半導體元件100可包含第一區110以用於形成邏輯電路，且可包含第二區120以用於形成例如周邊電路、輸入/輸出（input/output；I/O）電路、靜電放電（electrostatic discharge；ESD）電路及/或類比電路。用於形成其他類型的電路的其他區為可能的，且充分地意欲包含於本揭露的範疇內。
半導體元件100包含基底101。基底101可為塊狀基底，諸如摻雜或未摻雜的矽基底或絕緣層上半導體（semiconductor-on-insulator；SOI）基底的主動層。基底101可包含其他半導體材料，諸如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底，諸如多層基底或梯度基底。
電組件（諸如電晶體、電阻器、電容器、電感器、二極體或類似者）在半導體製造的前段製程（front-end-of-line；FEOL）過程中形成於基底101中或基底101上。在圖1的示例中，半導體鰭片103（亦稱為鰭片）形成為在基底101上方的突出。隔離區105（諸如淺溝渠隔離（shallow-trench isolation；STI）區）形成於半導體鰭片103之間或半導體鰭片103周圍。閘電極109形成於半導體鰭片103上方。閘極間隔件111沿著閘電極109的側壁形成。源極/汲極區107（諸如磊晶源極/汲極區）形成於閘電極109的相對側上。觸點113（諸如，閘極觸點及源極/汲極觸點）形成於各別底層導電特徵（例如，閘電極109或源極/汲極區107）上方，且電耦接至各別底層導電特徵。一或多個介電層117（諸如層間介電（inter-layer dielectric；ILD）層）形成於基底101上方，且在半導體鰭片103及閘電極109周圍。其他導電特徵（諸如，包括導電線115及通孔114的內連線結構）亦可形成於一或多個介電層117中。圖1中的FinFET可由本領域中已知或使用的任何合適的方法形成，此處不重複細節。為了在本文中易於論述，基底101、形成於基底101中或基底101上的電組件（例如FinFET）、觸點113、導電特徵115/114以及一或多個介電層117統稱為基底50。
仍參考圖1，可作為蝕刻終止層（etch stop layer；ESL）的介電層119形成於一或多個介電層117上方。在實施例中，使用電漿增強型物理氣相沈積（plasma-enhanced physical vapor deposition；PECVD）以氮化矽形成介電層119，但可替代地使用其他介電材料（諸如，氮化物、碳化物、其組合或類似者）及形成介電層119的替代技術（諸如，低壓化學氣相沈積（low-pressure chemical vapor deposition；LPCVD）、PVD或類似者）。在一些實施例中，省略介電層119。接著，介電層121形成於介電層119上方。介電層121可為由合適的方法（諸如，PVD、CVD或類似者）形成的任何合適的介電材料，諸如氧化矽、氮化矽或類似者。一或多個記憶體元件123A（每一者包含多個記憶胞（memory cell））形成於介電層121中，且耦接至介電層121中的導電特徵（例如，通孔124及導電線125）。圖1中的記憶體元件123A或記憶體元件123B的各種實施例（例如，3D FeRAM元件200、3D FeRAM元件200A以及3D FeRAM元件200B）在下文詳細論述。
圖1進一步示出形成於記憶體元件123A上方的記憶體元件123B的第二層。記憶體元件123A及記憶體元件123B可具有相同或類似結構，且可統稱為記憶體元件123。圖1的示例示出記憶體元件123的兩個層作為非限制性示例。記憶體元件123的層的其他數目（諸如一個層、三個層或大於三個層）亦為可能的，且充分地意欲包含於本揭露的範疇內。記憶體元件123的一或多個層形成於半導體元件100的記憶體區130中，且可在半導體製造的後段製程（BEOL）過程中形成。記憶體元件123可在BEOL過程中形成於半導體元件100內的任何合適的位置處，諸如第一區110上方（例如，正上方）、第二區120上方或多個區上方。
在圖1的示例中，記憶體元件123佔據半導體元件100的記憶體區130的區域中的一些區域而非所有區域，此是因為其他特徵（諸如，導電線125及通孔124）可形成於記憶體區130的其他區域中，以用於連接至記憶體區130上方及下方的導電特徵。在一些實施例中，為了形成記憶體元件123A或記憶體元件123B，諸如圖案化光阻層的罩幕層形成為覆蓋記憶體區130的一些區域，同時記憶體元件123A或記憶體元件123B形成於記憶體區130的由罩幕層暴露的其他區域中。在記憶體元件123形成之後，接著移除罩幕層。
仍參考圖1，在記憶體區130形成之後，包含介電層121及介電層121中的導電特徵（例如，通孔124及導電線125）的內連線結構140形成於記憶體區130上方。內連線結構140可電連接形成於基底101中/上的電組件，以形成功能電路（functional circuit）。內連線結構140亦可將記憶體元件123電耦接至形成於基底101中/上的組件，及/或將記憶體元件123耦接至形成於內連線結構140上方的導電墊，以用於與外部電路或外部元件連接。內連線結構的形成為本領域中已知的，因此此處未重複細節。
在一些實施例中，記憶體元件123例如藉由通孔124及導電線125電耦接至形成於基底50上的電組件（例如電晶體），且在一些實施例中，記憶體元件123藉由半導體元件100的功能電路控制或存取（例如，寫入功能電路或自功能電路讀取）。另外或可替代地，在一些實施例中，記憶體元件123電耦接至形成於內連線結構140的頂部金屬層上方的導電墊，在此情況下，記憶體元件123可藉由外部電路（例如，另一半導體元件）直接控制或存取，而無需涉及半導體元件100的功能電路。儘管額外金屬層（例如，內連線結構140）在圖1的示例中形成於記憶體元件123上方，但記憶體元件123可形成於半導體元件100的頂部（例如，最頂部）金屬層中，此等及其他變化充分地意欲包含於本揭露的範疇內。
圖2至圖8、圖9A、圖9B、圖10、圖11、圖12A至圖12E以及圖13示出一實施例中的處於各個製造階段的三維（3D）鐵電隨機存取記憶體（FeRAM）元件200的各種視圖（例如，透視圖、橫截面圖、俯視圖）。為了易於論述，3D FeRAM元件在本文中的論述中亦可稱作3D記憶體元件，或簡單地稱作記憶體元件。3D記憶體元件200為具有鐵電材料的三維記憶體元件。3D記憶體元件200在圖1中可用作記憶體元件123A及/或記憶體元件123B。應注意，為簡單起見，3D記憶體元件200的特徵並非全部在圖式中示出，且圖式可僅繪示3D記憶體元件200的一部分。
現參考圖2，其繪示處於製造的早期階段的記憶體元件200的透視圖。層堆疊202形成於基底50上方。層堆疊202包含介電材料201與導電材料203的交替層。層堆疊202中的介電材料201的每一層亦可稱作介電層201，且層堆疊202中的導電材料203的每一層亦可稱作導電層203。如下文將論述，導電材料203用於形成3D記憶體元件200的字元線（WL），且因此亦可稱作字元線材料203。
在一些實施例中，為了形成層堆疊202，首先，藉由使用合適的沈積方法（諸如PVD、CVD、原子層沈積（atomic layer deposition；ALD）或類似者），在基底50上沈積合適的介電材料（諸如氧化矽、氮化矽或類似者）以形成介電層201。接著，導電層203形成於介電層201上方。在一些實施例中，導電層203由導電材料（諸如，金屬或含有金屬的材料）形成。導電層203的示例材料包含Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt或類似者。導電層203可由例如PVD、CVD、ALD、其組合或類似者形成。重複以上沈積製程，直至目標數目的層形成於層堆疊202中。在所示出的實施例中，層堆疊202的最頂部層為介電層201，其可稱作層堆疊202的最頂部介電層201T。應注意，層堆疊202中的層的數目可為任何合適的數目，且不限於圖2中所繪示的示例。
接著，在圖3中，第一溝渠206（亦可稱作開口、凹口或槽）形成於層堆疊202中，且延伸穿過層堆疊202以暴露基底50。第一溝渠206可使用例如微影及蝕刻技術來形成。在所示出的實施例中，第一溝渠206自層堆疊202的面向基底50的下部表面延伸至層堆疊202的遠離基底50的上部表面。在圖3的示例中，第一溝渠206在層堆疊202的相對側壁之間持續延伸，使得第一溝渠206切穿層堆疊202，且將層堆疊202分隔成彼此獨立（例如，間隔開）的多個切片（例如，鰭狀結構）。應注意,為簡單起見,圖3僅繪示第一溝渠206中的一者。暫時參考圖9B，圖9B繪示在後續過程中與形成於層堆疊202中的多個第二溝渠212交錯的多個第一溝渠206，其中第一溝渠206及第二溝渠212填充有其他材料（例如，205、207、209、211、213），以形成3D記憶體元件200，在下文中論述其細節。
接著，在圖4中，鐵電材料205沿著第一溝渠206的側壁及底部（例如，共形地）形成於第一溝渠206中。鐵電材料205亦可形成於層堆疊202的上部表面上方。接著，通道材料207（例如，共形地）形成於鐵電材料205上方。接著，頂蓋層209（例如，共形地）形成於通道材料207上方，且氧化物襯裡211（例如，共形地）形成於頂蓋層209上方。
在一些實施例中，鐵電材料205包括BaTiO 3、PbTiO 3、PbZrO 3、LiNbO 3、NaNbO 3、KNbO 3、KTaO 3、BiScO 3、BiFeO 3、Hf 1-xEr xO、Hf 1-xLa xO、Hf 1-xY xO、Hf 1-xGd xO、Hf 1-xAl xO、Hf 1-xZr xO、Hf 1-xTi xO、Hf 1-xTa xO、AlScN、類似者、其組合或其多層，且可由合適的形成方法（諸如，PVD、CVD、ALD或類似者）形成。鐵電材料205亦可稱作鐵電膜。
在一些實施例中，通道材料207為半導電材料，諸如非晶形矽（amorphous-silicon；a-Si）、多晶矽（polysilicon；poly-Si）、半導電氧化物（例如，氧化銦鎵鋅（indium gallium zinc oxide；IGZO）、氧化銦鋅（indium zinc oxide；IZO）、氧化鋅（zinc oxide；ZnO）、氧化銦錫（indium tin oxide；ITO）或氧化銦鎢（indium tungsten oxide；IWO））或類似物。通道材料207可由例如PVD、CVD、ALD、其組合或類似者形成。
在一些實施例中，頂蓋層209由介電材料形成。頂蓋層209充當通道材料207的保護層，且防止污染物元素（諸如，H、Cl或F）在後續過程（例如，後續蝕刻製程）中擴散至通道材料207中。在示例實施例中，頂蓋層209由高k介電材料形成，具有大於例如約7.0或甚至更高的介電常數（例如，k值）。高k介電材料的示例包含HfO 2、TiO 2、HfZrO、Ta 2O 3、HfSiO 4、ZrO 2、ZrSiO 2以及其他合適的材料。頂蓋層209的高k介電材料可藉由原子層沈積（ALD）及/或其他合適的方法形成。
在一些實施例中，頂蓋層209（例如，介電材料）的介電常數K cap高於鐵電材料205的介電常數K fer（例如，K cap＞K fer），以促進鐵電材料205的電極化方向（electrical polarization direction）的可靠切換。在下文中將更詳細地論述，鐵電材料205的電極化方向用於儲存3D記憶體元件200的每一記憶胞的數位資訊（例如，0或1的位元）。鐵電材料205的電極化方向藉由施加至鐵電材料205的電場來切換，所述電場可與在鐵電材料205上施加的電壓成比例。暫時參考圖12C，在3D記憶體元件200的記憶胞225的操作（例如，寫入操作）期間，將電壓V total施加於例如字元線（WL）203與各別源極線（SL）218之間。電壓V total由在WL 203與SL 218之間的不同材料層共用，諸如圖12C的示例中的鐵電材料205、通道材料207以及頂蓋層209。換言之，將電壓V total的一部分施加至WL 203與SL 218之間的每一材料層（例如，205、207或209）。由於施加至每一材料層的電壓與其介電常數成反比，因此選擇頂蓋層209的介電常數K cap高於鐵電材料205的介電常數K fer可能是有利的，使得在鐵電材料205上施加相當大百分比的電壓V total，以促進鐵電材料205的電極化方向的切換。出於類似原因，在一些實施例中，亦將通道材料207的介電常數選擇為高於鐵電材料205的介電常數K fer。在一些實施例中，將頂蓋層209的介電常數K cap選擇為鐵電材料205的介電常數K fer的兩倍、五倍、十倍或大於十倍。諸如AlO x（具有在約9與約11之間的k值）、HfO x（具有在約25與約27之間的k值）以及TaO 2（具有在約40與約80之間的k值）的高介電常數材料可因此有利地用作為頂蓋層209的材料，尤其在電壓V total為低的應用中。在其他實施例中，例如在電壓V total足夠高以使得施加在鐵電材料205上的電壓高於鐵電材料205的切換電壓的應用中，頂蓋層209的介電常數K cap可實質上等於或小於鐵電材料205的介電常數K fer。
仍參考圖4，在一些實施例中，氧化物襯裡211包括諸如氧化矽的氧化物，且藉由諸如ALD或類似者的合適的形成方法來形成。在一些實施例中，氧化物襯裡211在後續蝕刻製程（參見圖5）中保護例如鐵電材料205、通道材料207以及頂蓋層209的側壁部分。
接著，在圖5中，執行諸如非等向性蝕刻製程的合適的蝕刻製程，以自第一溝渠206的底部移除氧化物襯裡211的第一部分、頂蓋層209的第一部分、通道材料207的第一部分以及鐵電材料205的第一部分，且因此，基底50的上部表面在第一溝渠206的底部處暴露。在所示出的實施例中，歸因於蝕刻製程的非等向性，在非等向性蝕刻製程之後保留設置於層堆疊202與氧化物襯裡211的面向第一溝渠206的側壁211S之間的氧化物襯裡211的第二部分、頂蓋層209的第二部分、通道材料207的第二部分以及鐵電材料205的第二部分。應注意，頂蓋層209的第二部分、通道材料207的第二部分以及鐵電材料205的第二部分具有L形的橫截面，且具有設置於氧化物襯裡211的第二部分與基底50之間的底部部分。如圖5中所示出，氧化物襯裡211的側壁211S中的每一者與頂蓋層209的第二部分、通道材料207的第二部分以及鐵電材料205的第二部分的各別側壁垂直對齊（例如，在圖5中處於同一垂直平面）。
接著，在圖6中，介電材料213形成於第一溝渠206中以填充第一溝渠206中的剩餘空間。在一些實施例中，藉由使用合適的沈積方法（諸如，PVD、CVD或類似者）沈積合適的介電材料（諸如，氧化矽、氮化矽或類似者）來形成介電材料213。介電材料213可過量填充第一溝渠206，且可形成於層堆疊202的上部表面上方。接著，執行諸如化學機械平坦化（chemical mechanical planarization；CMP）的平坦化製程，以自層堆疊202的上部表面移除鐵電材料205、通道材料207、頂蓋層209、氧化物襯裡211以及介電材料213的過量部分。如圖6中所示出，在平坦化製程之後，鐵電材料205、通道材料207以及頂蓋層209的剩餘部分具有L形橫截面。
接著，在圖7中，第二溝渠212形成於層堆疊202中。第二溝渠212類似於第一溝渠206，且可使用相同或類似方法形成。為簡單起見，圖7僅繪示一個第二溝渠212。圖9B示出層堆疊202中與第一溝渠206交錯的多個第二溝渠212。如圖9B中所示出，第一溝渠206及第二溝渠212交替地形成於層堆疊202中。
接著，在圖8中，鐵電材料205、通道材料207、頂蓋層209以及氧化物襯裡211依序（例如，共形地）形成於第二溝渠212中。鐵電材料205、通道材料207、頂蓋層209以及氧化物襯裡211的材料及形成方法可與上文參考圖4所論述的材料及形成方法相同或類似，因此不重複細節。
接著，在圖9A中，執行諸如非等向性蝕刻製程的合適的蝕刻製程，以自第二溝渠212的底部移除介電材料213的部分、氧化物襯裡211的部分、頂蓋層209的部分、通道材料207的部分以及鐵電材料205的部分。蝕刻製程的細節可與上文參考圖5所論述的細節相同或類似，因此不重複細節。
接著，介電材料213形成於第二溝渠212中且完全填充第二溝渠212。接著執行諸如CMP的平坦化製程，以自層堆疊202的上部表面移除氧化物襯裡211、頂蓋層209、通道材料207以及鐵電材料205的過量部分。
圖9B示出圖9A的沿著橫截面A-A的3D記憶體元件200的橫截面圖。應注意，圖9B示出比圖9A大的3D記憶體元件200的部分，且因此繪示與多個第二溝渠212交錯的多個第一溝渠206。圖9B中的第一溝渠206及第二溝渠212填充有各種材料層（例如，205、207、209、211以及213），以用於在後續過程中形成記憶胞。第一溝渠206及第二溝渠212可統稱為溝渠206/溝渠212。
所揭露的方法藉由以下操作形成圖9A及圖9B的結構：（例如，使用微影及蝕刻技術）形成第一溝渠206，（例如，藉由沈積材料層205/材料層207/材料層209/材料層211/材料層213）填充溝渠206，（例如，使用微影及蝕刻技術）形成第二溝渠212以及（例如，藉由沈積材料層205/材料層207/材料層209/材料層211/材料層213）填充第二溝渠212。因此，所揭露的方法亦可稱作Litho-Etch-Dep-Litho-Etch-Dep（LEDLED）方法。與（例如，藉由相同蝕刻製程）同時形成第一溝渠206及第二溝渠212的參考方法相比較，所揭露的LEDLED方法允許溝渠206/溝渠212彼此更接近地形成，而不遭受下文所論述的「鰭片塌陷」問題，進而相較其他方式可實現的密度，記憶胞能夠以更高的密度形成。
隨著半導體製程持續發展，特徵大小持續縮小以實現較高積體密度。為了增加3D記憶體元件200的記憶胞密度，形成具有大量層（例如，201、203）的層堆疊202且在相鄰的溝渠206/溝渠212之間形成具有較小距離W1的溝渠206/溝渠212可能是有利的。若同時形成溝渠206/溝渠212，則置於相鄰的溝渠206/溝渠212之間的層堆疊202的設的部分（其可稱作層堆疊202的鰭狀結構）具有H/W1的高深寬比，其中H為層堆疊202的高度。層堆疊202的具有高深寬比的鰭狀結構可在後續過程期間塌陷，從而引起3D記憶體元件200中的缺陷。相比之下，藉由使用所揭露的LEDLED方法，在形成第一溝渠206時，因為相鄰的第一溝渠206之間的距離W2大於W1，鰭狀結構的深寬比H/W2較H/W1低得多。類似地，在形成第二溝渠212時，已填充第一溝渠206，鰭狀結構（其包含填充溝渠206）的深寬比為H/W3且較H/W1低得多。因此，藉由所揭露的LEDLED方法減少或避免與高深寬比相關的鰭片塌陷問題，且改良元件可靠性及生產良率。
接著，在圖10中，隔離區215形成於溝渠206/溝渠212中，且垂直延伸穿過層堆疊202。隔離區215亦可稱作記憶胞隔離區215或介電插塞（dielectric plug）215。在一些實施例中，為了形成隔離區215，將圖案化罩幕形成於層堆疊202的上部表面上方，其中圖案化罩幕層的圖案（例如，開口）對應於隔離區215的位置。接著，使用圖案化罩幕層作為蝕刻罩幕執行非等向性蝕刻製程，以在層堆疊202中形成垂直延伸穿過層堆疊202的開口。接著，使用合適的形成方法（諸如CVD、PVD、ALD或類似者）以介電材料（諸如氧化矽、氮化矽或類似者）填充層堆疊202中的開口。接著可執行諸如CMP的平坦化製程以自層堆疊202的上部表面移除介電材料的過量部分，且在開口中，介電材料的剩餘部分形成隔離區215。
在圖10的示例中，隔離區215的寬度與隔離區215所在的各別溝渠206/溝渠212的寬度實質上相同，使得各別溝渠206/溝渠212中的每一隔離區215實體地接觸層堆疊202的面向各別溝渠的側壁。在其他實施例中，隔離區215的寬度可小於溝渠206/溝渠212的寬度，且溝渠206/溝渠212中的每一隔離區215在溝渠中的鐵電材料205的側壁之間持續延伸。換言之，每一隔離區215實體地接觸溝渠中的鐵電材料205的相對側壁，但不延伸穿過鐵電材料205。
接著，在圖11中，開口216（例如，藉由微影及蝕刻技術）形成於氧化物襯裡211及介電材料213中，所述開口216自層堆疊202遠離基底50的上部表面延伸至層堆疊202的面向基底50的下部表面。在圖11的示例中，開口216暴露頂蓋層209的側壁。以導電材料（例如，217、219）填充開口216，以在後續過程中形成源極線（SL）218S及位元線（BL）218B。在其他實施例中，形成的開口216為寬於圖11的開口216，且暴露通道材料207的側壁（參見圖15），或暴露鐵電材料205的側壁（參見圖14）。
接著，在圖12A中，障壁層217（例如，共形地）形成於開口216中，以內襯開口216的側壁及底部。障壁層217可包括氮化鈦，但亦可使用其他合適的材料，諸如氮化鉭、鈦、鉭或類似者。可執行諸如CVD、ALD或類似者的合適的形成方法以形成障壁層217。接著，視情況執行選用的非等向性蝕刻製程，以自開口216的底部移除障壁層217的部分，使得基底50在開口216的底部處暴露。接著，形成導電材料219（諸如Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt或類似者）以填充開口216。接著可執行諸如CMP的平坦化製程以自層堆疊202的上部表面移除障壁層217的過量部分及導電材料219的過量部分。在開口216中，障壁層217的剩餘部分及導電材料219的剩餘部分形成導電線218。在所示出的實施例中，導電線218為垂直延伸穿過層堆疊202的金屬管柱或金屬柱。導電線218亦可稱作3D記憶體元件200的源極線（SL）218S或位元線（BL）218B。
圖12B示出圖12A的記憶體元件200的俯視圖。圖12C、圖12D以及圖12E分別示出圖12B的記憶體元件200的沿著橫截面B-B、橫截面C-C以及橫截面D-D的橫截面圖。應注意，為了清楚起見，圖12B、圖12C、圖12D以及圖12E可示出3D記憶體元件200的一部分，所述部分大於或小於圖12A中所示出的3D記憶體元件200的部分。
如圖12B的俯視圖所繪示，每一隔離區215自層堆疊202的第一側壁（例如，層堆疊202的最頂部介電層201T的第一側壁）持續延伸至層堆疊202面向層堆疊202的第一側壁的第二側壁（例如，層堆疊202的最頂部介電層201T的第二側壁），其中層堆疊202的第一側壁及第二側壁為由同一溝渠206/溝渠212暴露的層堆疊202的側壁。換言之，隔離區215的沿著圖12B的水平方向量測的寬度與由同一溝渠暴露的層堆疊202且面向彼此的內部側壁之間的距離相同。另外，每一導電線218自頂蓋層209的第一側壁持續延伸至頂蓋層209面向頂蓋層209的第一側壁的第二側壁。換言之，沿著圖12B的水平方向量測，導電線218的寬度與頂蓋層209的在溝渠中且面向彼此的內部側壁之間的距離相同。
在圖12B中，少數而非所有的3D記憶體元件200的記憶胞225藉由虛線框強調。記憶胞225在圖12C及圖12E中亦藉由虛線框強調。如圖12A至圖12E中所示出，每一記憶胞225為具有嵌入式鐵電膜205的電晶體。在每一記憶胞225內，導電層203（參見例如圖12C）充當電晶體的閘電極，導電線218S及導電線218B（參見例如圖12B）充當電晶體的源極/汲極區，且通道材料207充當源極/汲極區之間的通道層。圖12B中的虛線226示出在3D記憶體元件200的操作期間（例如，當電壓施加於電晶體的閘極處且使得電晶體接通時）形成於通道材料207中的通道區。每一記憶胞225中的鐵電膜205的電極化方向指示儲存於記憶胞225中的數位資訊（例如，「0」或「1」），且判定記憶胞225的電晶體的臨界電壓（threshold voltage），更多細節在下文中論述。
在記憶體元件的上下文中，每一記憶胞225中的導電層203（例如閘電極）稱作記憶胞的字元線（WL），導電線218S及導電線218B（例如，源極/汲極區）可稱作記憶胞的源極線（SL）及位元線（BL）。
如圖12A中所示出，記憶體元件200的導電層203（例如WL）中的每一者電連接沿著同一水平面（例如，在距基底50相同的垂直距離處）形成的多個記憶胞。另外，如圖12C中所示出，每一SL或BL 218電連接多個垂直堆疊的記憶胞225。因此，所揭露的3D記憶體元件200實現了多個記憶胞225當中的WL、BL以及SL的有效共用，且記憶胞225的3D結構允許記憶胞225的多個層容易地堆疊在一起以形成高密度記憶陣列。
圖12C及圖12E示出在3D記憶體元件200的不同位置處的鐵電材料205、通道材料207以及頂蓋層209的橫截面的不同形狀。舉例而言，在示出沿著垂直平面（垂直於基底50的上部表面）切割跨越介電材料213（例如，沿著圖12B中的橫截面D-D）的橫截面的圖12E中，鐵電材料205、通道材料207以及頂蓋層209具有L形橫截面。在示出沿著垂直平面（垂直於基底50的上部表面）切割跨越導電線218（例如，沿著圖12B中的橫截面B-B）的橫截面的圖12C中，鐵電材料205、通道材料207以及頂蓋層209具有矩形橫截面。
參考圖12A至圖12E，為了對特定記憶胞225執行寫入操作，在記憶胞225內的鐵電材料205的一部分上施加寫入電壓。可例如藉由將第一電壓施加至記憶胞225的閘電極203以及將第二電壓施加至源極/汲極區218S/源極/汲極區218B來施加寫入電壓。第一電壓與第二電壓之間的電壓差設定鐵電材料205的極化方向。取決於鐵電材料205的極化方向，記憶胞225的對應電晶體的臨界電壓VT可自低臨界電壓VL切換至高臨界電壓VH，或反之亦然。電晶體的臨界電壓值（VL或VH）可用於指示儲存於記憶胞中的「0」或「1」的位元。
為了對記憶胞225執行讀取操作，將讀取電壓施加至閘電極203，讀取電壓為低臨界電壓VL與高臨界電壓VH之間的電壓。取決於鐵電材料205的極化方向（或電晶體的臨界電壓VT），記憶胞225的電晶體可能接通或可能不接通。因此，在電壓施加於例如源極/汲極區218S與源極/汲極區218B之間時，電流可能或可能不在源極/汲極區218S與源極/汲極區218B之間流動。因此，可偵測電流以判定儲存於記憶胞中的數位位元。
接著，在圖13中，觸點227形成於層堆疊202上方以電耦接至導電線218。為了形成觸點227，介電層221及介電層223形成於層堆疊202上方。開口形成於介電層221及介電層223中以暴露底層導電線218。導電材料形成於開口中以形成觸點227。
在一些實施例中，介電層221由氮化矽形成，但亦可使用其他合適的介電層，諸如氮氧化矽、碳化矽。介電層221可藉由例如CVD、ALD或類似者形成。介電層223可由介電材料形成，諸如氧化矽、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼矽酸鹽玻璃（borosilicate glass；BSG）、硼摻磷矽酸鹽玻璃（boron-doped phosphosilicate Glass；BPSG）、未摻雜矽酸鹽玻璃（undoped silicate glass；USG）或類似者，且可藉由諸如CVD、PECVD或FCVD的任何合適的方法沈積。介電層221及介電層223中的開口可藉由微影及蝕刻技術形成。填充開口的導電材料可為任何合適的導電材料，諸如Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt或類似者。
如熟練的技術人員容易理解，可執行額外過程以完成3D記憶體元件200。舉例而言，觸點可形成為電耦接至WL 203，且可移除層堆疊202的部分以形成階梯形狀的區，從而促進耦接至WL的觸點的形成。為簡單起見，此處不論述細節。
圖14示出另一實施例中的三維（3D）鐵電隨機存取記憶體（FeRAM）元件200A的俯視圖。3D記憶體元件200A類似於圖12B的3D記憶體元件200，且可藉由類似過程步驟形成，但SL 218S及BL 218B寬於圖12B中的SL及BL，且延伸至（例如，實體地接觸）各別溝渠206/溝渠212中的鐵電材料205的側壁。
圖15示出又另一實施例中的三維（3D）鐵電隨機存取記憶體（FeRAM）元件200B的俯視圖。3D記憶體元件200B類似於圖12B的3D記憶體元件200，且可藉由類似過程步驟形成，但圖15中的SL 218S及BL 218B寬於圖12B中的SL及BL且窄於圖14中的SL及BL，且延伸至（例如，實體地接觸）各別溝渠206/溝渠212中的通道材料207的側壁。
實施例可實現優勢。舉例而言，藉由在不同過程步驟中形成第一溝渠206及第二溝渠212，所揭露的LEDLED方法避免或減少鰭片結構塌陷問題。因此，改良元件可靠性及產品良率。
圖16示出一些實施例中的形成三維（3D）鐵電隨機存取記憶體（FeRAM）元件的方法1000的流程圖。應理解，圖16中所繪示的實施例方法僅為多個可能實施例方法的示例。於本領域具有通常知識者將認識到許多改變、替代物以及修改。舉例而言，可添加、移除、替換、重新配置或重複如圖16中所示出的各種步驟。
參考圖16，在區塊1010處，層堆疊形成於基底上方，其中層堆疊包括第一介電材料與字元線（WL）材料的交替層。在區塊1020處，形成第一溝渠以垂直延伸穿過層堆疊。在區塊1030處，填充第一溝渠，其中填充第一溝渠包括在第一溝渠中形成鐵電材料、在鐵電材料上方形成通道材料以及在通道材料上方形成第二介電材料。在區塊1040處，在填充第一溝渠之後，形成第二溝渠以0垂直延伸穿過層堆疊，第二溝渠與第一溝渠交錯。在區塊1050處，填充第二溝渠，其中填充第二溝渠包括在第二溝渠中形成鐵電材料、在鐵電材料上方形成通道材料以及在通道材料上方形成第二介電材料。在區塊1060處，在填充第二溝渠之後，源極線（SL）及位元線（BL）形成於垂直延伸穿過層堆疊的第一溝渠及第二溝渠中。
根據一實施例，一種鐵電隨機存取記憶體（FeRAM）元件的形成方法包含：在基底上方形成層堆疊，其中層堆疊包括第一介電材料與字元線（WL）材料的交替層；形成自層堆疊遠離基底的上部表面至層堆疊面向基底的下部表面垂直延伸穿過層堆疊的第一溝渠；用鐵電材料內襯第一溝渠的底部及側壁；在第一溝渠中於鐵電材料上方形成通道材料；用第二介電材料填充第一溝渠；在填充第一溝渠之後，形成垂直延伸穿過層堆疊的第二溝渠，其中第二溝渠與第一溝渠交錯；用鐵電材料內襯第二溝渠的底部及側壁；在第二溝渠中於鐵電材料上方形成通道材料；用第二介電材料填充第二溝渠；以及在填充第二溝渠之後，在第一溝渠及第二溝渠中形成源極線（SL）及位元線（BL），其中源極線及位元線垂直延伸穿過層堆疊。在一實施例中，字元線材料為導電材料，且通道材料為半導電氧化物。在一實施例中，通道材料包括氧化銦鎵鋅、氧化銦鋅、氧化鋅、氧化銦錫或氧化銦鎢。在一實施例中，方法更包含：在於第一溝渠中形成通道材料之後且在填充第一溝渠之前，在第一溝渠中於通道材料上方形成頂蓋層，其中頂蓋層為介電材料，其中頂蓋層的介電常數高於鐵電材料的介電常數；以及在於第二溝渠中形成通道材料之後且在填充第二溝渠之前，在第二溝渠中於通道材料上方頂蓋層。在一實施例中，頂蓋層由高k介電材料形成。在一實施例中，形成源極線及位元線包括：在第一溝渠及第二溝渠中形成開口，其中開口垂直延伸穿過層堆疊；沿著開口的側壁形成障壁層；以及用導電材料填充開口。在一實施例中，源極線及位元線在頂蓋層面向彼此的相對側壁之間持續延伸且接觸所述相對側壁。在一實施例中，源極線及位元線在通道材料面向彼此的相對側壁之間持續延伸且接觸所述相對側壁。在一實施例中，源極線及位元線在鐵電材料面向彼此的相對側壁之間持續延伸且接觸所述相對側壁。在一實施例中，方法更包含：在於第一溝渠中形成頂蓋層之後且在填充第一溝渠之前，在第一溝渠中於頂蓋層上方形成氧化物襯裡。在一實施例中，形成方法更包含：在於第一溝渠中形成氧化物襯裡之後且在填充第一溝渠之前，執行非等向性蝕刻製程以自第一溝渠的底部移除部分氧化物襯裡、部分頂蓋層、部分通道材料以及部分鐵電材料。在一實施例中，方法更包含在位元線與源極線之間在第一溝渠中且在第二溝渠中形成隔離區，其中隔離區垂直延伸穿過層堆疊，且其中在俯視圖中，每一隔離區中延伸穿過第一溝渠及第二溝渠的各別溝渠中的鐵電材料。
根據一實施例，一種鐵電隨機存取記憶體（FeRAM）元件的形成方法包含：在基底上方形成層堆疊，其中層堆疊包括第一介電材料與字元線（WL）材料的交替層；形成垂直延伸穿過層堆疊的第一溝渠；填充第一溝渠，其中填充第一溝渠包括在第一溝渠中形成鐵電材料、在鐵電材料上方形成通道材料以及在通道材料上方形成第二介電材料；在填充第一溝渠之後，形成垂直延伸穿過層堆疊的第二溝渠，第二溝渠與第一溝渠交錯；以及填充第二溝渠，其中填充第二溝渠包括在第二溝渠中形成鐵電材料、在鐵電材料上方形成通道材料以及在通道材料上方形成第二介電材料。在一實施例中，填充第一溝渠更包括在第一溝渠中於通道材料與第二介電材料之間形成頂蓋層，其中頂蓋層由第三介電材料形成，具有高於鐵電材料的介電常數的介電常數。在一實施例中，填充第一溝渠更包括：在第一溝渠中於頂蓋層與第二介電材料之間形成氧化物襯裡；以及在於第一溝渠中形成第二介電材料之前，藉由執行非等向性蝕刻製程而自第一溝渠的底部移除部分氧化物襯裡、部分頂蓋層、部分通道材料以及部分鐵電材料。在一實施例中，方法更包含在填充第二溝渠之後，在第一溝渠及第二溝渠中形成源極線（SL）及位元線（BL），其中源極線及位元線垂直延伸穿過層堆疊，其中形成源極線及位元線包括：在第一溝渠及第二溝渠中形成開口，開口垂直延伸穿過層堆疊；用障壁層內襯開口的側壁及底部；以及用導電材料填充開口。在一實施例中，方法更包含在源極線之間形成隔離區，其中形成隔離區包括：在第二介電材料中形成開口；以及用第三介電材料填充開口，開口中的第三介電材料形成隔離區，其中每一隔離區中自各別溝渠的第一側壁持續延伸至各別溝渠的第二相對側壁。
根據一實施例，一種鐵電隨機存取記憶體元件包含：層堆疊，位於基底上方，層堆疊包括第一介電材料與字元線（WL）材料的交替層；介電層，嵌入於層堆疊中且自層堆疊遠離基底的上部表面延伸至層堆疊面向基底的下部表面；鐵電膜，位於介電層與層堆疊之間，鐵電膜設置於介電層的相對側上；通道層，位於鐵電膜與介電層之間；頂蓋層，位於通道層與介電層之間，其中頂蓋層為具有第一介電常數的介電材料，所述第一介電常數高於鐵電膜的第二介電常數；以及源極線（SL）及位元線（BL），至少部分地嵌入於介電層中且延伸穿過層堆疊。在一實施例中，字元線材料為導電材料，且通道層為半導電氧化物。在一實施例中，鐵電隨機存取記憶體元件更包含頂蓋層與介電層之間的氧化物襯裡，其中鐵電膜的第一部分、通道層的第二部分以及頂蓋層的第三部分設置於氧化物襯裡與基底之間，其中氧化物襯裡的面向介電層的側壁與鐵電膜的第一部分的第一側壁、通道層的第二部分的第二側壁以及頂蓋層的第三部分的第三側壁處於同一平面。
雖然已參考說明性實施例描述本發明，但本說明書不意欲以限制性意義來解釋。在參考描述後，本領域的技術人員將顯而易知本發明的說明性實施例以及其他實施例的各種修改及組合。因此，預期所附申請專利範圍涵蓋任何此類修改或實施例。
50、101:基底 100:半導體元件 103:半導體鰭片 105:隔離區 107:極區 109:閘電極 110:第一區 111:閘極間隔件 113:觸點 114,124:通孔 115,125:導電線 117,119,121,221,223:介電層 120:第二區 123、123A、123B:記憶體元件 130:記憶體區 140:內連線結構 200,200A,200B: 鐵電隨機存取記憶體元件 201,213:介電材料 201T:最頂部介電層 202:層堆疊 203:導電材料 205:鐵電材料 206:第一溝渠 207:通道材料 209:頂蓋層 211:氧化物襯裡 211S:側壁 212:第二溝渠 215:隔離區 216:開口 217:障壁層 218:導電線 218B:位元線 218S:源極線 219:導電材料 225:記憶胞 226:虛線 227:觸點 1010,1020,1030,1040,1050,1060:區塊 A-A,B-B,C-C,D-D:橫截面 H:高度 W1,W2,W3:距離
為了更全面地理解本發明及其優勢，現結合隨附圖式參考以下描述，在隨附圖式中： 圖1示出一實施例中的具有整合式記憶體元件的半導體元件的橫截面圖。 圖2至圖8、圖9A、圖9B、圖10、圖11、圖12A至圖12E以及圖13示出一實施例中的處於各個製造階段的三維（three-dimensional；3D）鐵電隨機存取記憶體（FeRAM）元件的各種視圖。 圖14示出另一實施例中的三維（3D）鐵電隨機存取記憶體（FeRAM）元件的俯視圖。 圖15示出又另一實施例中的三維（3D）鐵電隨機存取記憶體（FeRAM）元件的俯視圖。 圖16示出一些實施例中的形成三維（3D）鐵電隨機存取記憶體（FeRAM）元件的方法的流程圖。
1010,1020,1030,1040,1050,1060:區塊

Claims (20)

  1. 一種鐵電隨機存取記憶體元件的形成方法，所述形成方法包括： 在基底上方形成層堆疊，其中所述層堆疊包括第一介電材料與字元線材料的交替層； 形成自所述層堆疊遠離所述基底的上部表面至所述層堆疊面向所述基底的下部表面垂直延伸穿過所述層堆疊的第一溝渠； 用鐵電材料內襯所述第一溝渠的底部及側壁； 在所述第一溝渠中於所述鐵電材料上方形成通道材料； 用第二介電材料填充所述第一溝渠； 在填充所述第一溝渠之後，形成垂直延伸穿過所述層堆疊的第二溝渠，其中所述第二溝渠與所述第一溝渠交錯； 用所述鐵電材料內襯所述第二溝渠的底部及側壁； 在所述第二溝渠中於所述鐵電材料上方形成所述通道材料； 用所述第二介電材料填充所述第二溝渠；以及 在填充所述第二溝渠之後，在所述第一溝渠及所述第二溝渠中形成源極線及位元線，其中所述源極線及所述位元線垂直延伸穿過所述層堆疊。
  2. 如請求項1所述的鐵電隨機存取記憶體元件的形成方法，其中所述字元線材料為導電材料，且所述通道材料為半導電氧化物。
  3. 如請求項2所述的鐵電隨機存取記憶體元件的形成方法，其中所述通道材料包括氧化銦鎵鋅、氧化銦鋅、氧化鋅、氧化銦錫或氧化銦鎢。
  4. 如請求項1所述的鐵電隨機存取記憶體元件的形成方法，更包括： 在於所述第一溝渠中形成所述通道材料之後且在填充所述第一溝渠之前，在所述第一溝渠中於所述通道材料上方形成頂蓋層，其中所述頂蓋層為介電材料，其中所述頂蓋層的介電常數高於所述鐵電材料的介電常數；以及 在於所述第二溝渠中形成所述通道材料之後且在填充所述第二溝渠之前，在所述第二溝渠中於所述通道材料上方形成所述頂蓋層。
  5. 如請求項4所述的鐵電隨機存取記憶體元件的形成方法，其中所述頂蓋層由高k介電材料形成。
  6. 如請求項4所述的鐵電隨機存取記憶體元件的形成方法，其中形成所述源極線及所述位元線包括： 在所述第一溝渠及所述第二溝渠中形成開口，其中所述開口垂直延伸穿過所述層堆疊； 沿著所述開口的側壁形成障壁層；以及 用導電材料填充所述開口。
  7. 如請求項6所述的鐵電隨機存取記憶體元件的形成方法，其中所述源極線及所述位元線在所述頂蓋層面向彼此的相對側壁之間持續延伸且接觸所述相對側壁。
  8. 如請求項6所述的形成鐵電隨機存取記憶體元件的方法，其中所述源極線及所述位元線在所述通道材料面向彼此的相對側壁之間持續延伸且接觸所述相對側壁。
  9. 如請求項6所述的形成鐵電隨機存取記憶體元件的方法，所述源極線及所述位元線在所述鐵電材料面向彼此的相對側壁之間持續延伸且接觸所述相對側壁。
  10. 如請求項4所述的鐵電隨機存取記憶體元件的形成方法，更包括： 在於所述第一溝渠中形成所述頂蓋層之後且在填充所述第一溝渠之前，在所述第一溝渠中於所述頂蓋層上方形成氧化物襯裡。
  11. 如請求項10所述的形成鐵電隨機存取記憶體元件的方法，更包括： 在於所述第一溝渠中形成所述氧化物襯裡之後且在填充所述第一溝渠之前，執行非等向性蝕刻製程以自所述第一溝渠的所述底部移除部分所述氧化物襯裡、部分所述頂蓋層、部分所述通道材料以及部分所述鐵電材料。
  12. 如請求項1所述的鐵電隨機存取記憶體元件的形成方法，更包括在所述位元線與所述源極線之間，在所述第一溝渠中且在所述第二溝渠中形成隔離區，其中所述隔離區垂直延伸穿過所述層堆疊，且其中在俯視圖中，每一所述隔離區中延伸穿過所述第一溝渠及所述第二溝渠的各別溝渠中的所述鐵電材料。
  13. 一種鐵電隨機存取記憶體元件的形成方法，所述形成方法包括： 在基底上方形成層堆疊，其中所述層堆疊包括第一介電材料與字元線材料的交替層； 形成垂直延伸穿過所述層堆疊的第一溝渠； 填充所述第一溝渠，其中填充所述第一溝渠包括在所述第一溝渠中形成鐵電材料、在所述鐵電材料上方形成通道材料以及在所述通道材料上方形成第二介電材料； 在填充所述第一溝渠之後，形成垂直延伸穿過所述層堆疊的第二溝渠，所述第二溝渠與所述第一溝渠交錯；以及 填充所述第二溝渠，其中填充所述第二溝渠包括在所述第二溝渠中形成所述鐵電材料、在所述鐵電材料上方形成所述通道材料以及在所述通道材料上方形成所述第二介電材料。
  14. 如請求項13所述的鐵電隨機存取記憶體元件的形成方法，其中填充所述第一溝渠更包括在所述第一溝渠中於所述通道材料與所述第二介電材料之間形成頂蓋層，其中所述頂蓋層由第三介電材料形成，所述第三介電材料具有高於所述鐵電材料的介電常數的介電常數。
  15. 如請求項14所述的鐵電隨機存取記憶體元件的形成方法，其中填充所述第一溝渠更包括： 在所述第一溝渠中於所述頂蓋層與所述第二介電材料之間形成氧化物襯裡；以及 在於所述第一溝渠中形成所述第二介電材料之前，藉由執行非等向性蝕刻製程而自所述第一溝渠的所述底部移除部分所述氧化物襯裡、部分所述頂蓋層、部分所述通道材料以及部分所述鐵電材料的。
  16. 如請求項13所述的鐵電隨機存取記憶體元件的形成方法，更包括在填充所述第二溝渠之後，在所述第一溝渠及所述第二溝渠中形成源極線及位元線，其中所述源極線及所述位元線垂直延伸穿過所述層堆疊，其中形成所述源極線及所述位元線包括： 在所述第一溝渠及所述第二溝渠中形成開口，所述開口垂直延伸穿過所述層堆疊； 用障壁層內襯所述開口的側壁及底部；以及 用導電材料填充所述開口。
  17. 如請求項16所述的鐵電隨機存取記憶體元件的形成方法，更包括在所述源極線與所述位元線之間形成隔離區，其中形成所述隔離區包括： 在所述第二介電材料中形成開口；以及 用第三介電材料填充所述開口，所述開口中的所述第三介電材料形成所述隔離區，其中每一所述隔離區中自各別溝渠的第一側壁持續延伸至所述各別溝渠的第二相對側壁。
  18. 一種鐵電隨機存取記憶體元件，包括： 層堆疊，位於基底上方，所述層堆疊包括第一介電材料與字元線材料的交替層； 介電層，嵌入於所述層堆疊中且自所述層堆疊遠離所述基底的上部表面延伸至所述層堆疊面向所述基底的下部表面； 鐵電膜，位於所述介電層與所述層堆疊之間，所述鐵電膜設置於所述介電層的相對側上； 通道層，位於所述鐵電膜與所述介電層之間； 頂蓋層，位於所述通道層與所述介電層之間，其中所述頂蓋層為具有第一介電常數的介電材料，所述第一介電常數高於所述鐵電膜的第二介電常數；以及 源極線及位元線，至少部分地嵌入於所述介電層中且延伸穿過所述層堆疊。
  19. 如請求項18所述的鐵電隨機存取記憶體元件，其中所述字元線材料為導電材料，且所述通道層為半導電氧化物。
  20. 如請求項18所述的鐵電隨機存取記憶體元件，更包括所述頂蓋層與所述介電層之間的氧化物襯裡，其中所述鐵電膜的第一部分、所述通道層的第二部分以及所述頂蓋層的第三部分設置於所述氧化物襯裡與所述基底之間，其中所述氧化物襯裡的面向所述介電層的側壁與所述鐵電膜的所述第一部分的第一側壁、所述通道層的所述第二部分的第二側壁以及所述頂蓋層的所述第三部分的第三側壁處於同一平面。
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