TWI704680B - 立體記憶體元件及其製作方法 - Google Patents

Abstract

一種立體記憶體元件包括：位於該基材上的多層堆疊結構，具有O形開口。記憶結構層具有位於O形開口側壁一側上的第一串列部、位於側壁另一側上的第二串列部，以及位於O形開口底部，連接第一串列部和第二串列部的連結部。介電柱狀體位於O形開口中，且位於連接部上方。絕緣體由多層堆疊結構的頂面往基材延伸，並嵌設於第一串列部、第二串列部以及連接部之間，且將第一串列部和第二串列部隔離。第一接觸插塞位於由第一串列部、介電柱狀體和絕緣體所定義的第一凹室中。第二接觸插塞位於由第二串列部、介電柱狀體和絕緣體所定義的第二凹室中。

Description

立體記憶體元件及其製作方法

本揭露內容是有關於一種記憶體元件及其製造方法，且特別是有關於一種具有高記憶密度之立體(three dimensional，3D)記憶體元件及其製造方法。

記憶體元件係可攜式電子裝置，例如MP3播放器、數位相機、筆記型電腦、智慧型手機等...中重要的資料儲存元件。隨著各種應用程式的增加及功能的提升，對於記憶體元件的需求，也趨向較小的尺寸、較大的記憶容量。而為了因應這種需求，目前設計者轉而開發一種包含有多個記憶胞階層(multiple plane of memory cells)堆疊的立體記憶體元件，例如垂直通道式(Vertical-Channel，VC)立體NAND快閃記憶體元件。

然而，隨著元件的關鍵尺寸微縮至一般記憶胞技術領域(common memory cell technologies)的極限，如何在更微小的元件尺寸之中，獲得到更高的記憶儲存容量，同時又能兼顧元件的操作穩定性，已成了該技術領域所面臨的重要課題。因此，有需要提供一種先進的立體記憶體元件及其製作方法，來解決習知技術所面臨的問題。

本說明書的一實施例揭露一種立體記憶體元件包括：基材、複數個導電層、複數個絕緣層、記憶結構層、介電柱狀體、絕緣體、第一接觸插塞以及第二接觸插塞。絕緣層與導電層交錯堆疊於基材上形成一個多層堆疊結構(multi-layer stacks)。其中，多層堆疊結構具有至少一個穿過導電層及絕緣層的O形開口。記憶結構層具有一個位於O形開口之側壁一側上的第一串列部、一個位於O形開口之側壁另一側上的第二串列部，以及一個位於O形開口之底部上的連結部，用來連接第一串列部和第二串列部。介電柱狀體位於O形開口中，並位於連接部上方。絕緣體由多層堆疊結構的頂面往基材方向延伸，並嵌設於第一串列部、第二串列部以及連接部之間，且將第一串列部和第二串列部隔離。第一接觸插塞位於由第一串列部、介電柱狀體和絕緣體所定義的第一凹室中。第二接觸插塞位於由第二串列部、介電柱狀體和絕緣體所定義的第二凹室中。

本說明書的另一實施例揭露一種立體記憶體元件的製作方法，包括下述步驟：首先，在基材上形成由複數個導電層和複數個絕緣層交錯堆疊所形成的一個多層堆疊結構。接著，圖案化多層堆疊結構，以形成至少一個O形開口，穿過這些導電層及絕緣層。之後，在O形開口的側壁和底部上形成一記憶結構層，再於O形開口中填充介電材質。然後，進行回蝕製程，由O形 開口移除一部份介電材質，以於O形開口中形成介電柱狀體；再以導電材料填充O形開口，以於介電柱狀體的上方形成柱狀插塞。然後，進行蝕刻製程，形成一條溝槽(grooves)，由多層堆疊結構的頂面往基材延伸，穿過柱狀插塞、一部分的記憶結構層、一部分的介電柱狀體以及一部份的多層堆疊結構，藉以將柱狀插塞隔離，形成第一接觸插塞和第二接觸插塞，並將記憶結構層區隔成位於O形開口側壁之一側上的第一串列部、位於O形開口側壁之另一側上的第二串列部以及位於O形開口底部上，用來連接第一串列部和第二串列部的連結部。後續，以絕緣材料填充窄溝，形成嵌設於第一串列部、第二串列部以及介電柱狀體之間的絕緣體，用來將第一串列部和第二串列部隔離。

根據上述實施例，本說明書是揭露一種立體記憶體元件及其製作方法。其係先在基材上形成具有至少一個O形開口的圖案化多層堆疊結構，並於O形開口的側壁和底部上形成記憶體結構層(包括一通道層和記憶層)，以於O形開口之中形成一條閘極圍繞(Gate-all-around，GAA)式記憶胞串列。之後，以介電材料填充O形開口，再以回蝕製程移除位於O形開口內上方的介電材料，補以導電材料填滿O形開口，以形成依序堆疊的介電柱狀體(dielectric pillar)和柱狀插塞(column plug)。然後，以蝕刻製程形成一條溝槽，將導電插塞分割成兩個彼此隔離的接觸插塞(contact plug)，同時將閘極圍繞式記憶胞串列區隔成彼此分離的二條子記憶胞串列，保留位於O形開口側壁與底部上的一部份記憶體結構層，將此二條子記憶胞串列連接，藉以構成一條具有垂 直通道的U形記憶胞串列。其中，構成U形記憶胞串列的每一個記憶胞，都具有一個平行多層堆疊結構之頂面的U形通道輪廓。

與相同尺寸且具有平面通道的習知記憶胞相比，包含U形通道輪廓的記憶胞具有較大的通道寬度，在能達到習知記憶胞之效能的前提下，可以相對地微縮記憶胞尺寸或縮小相鄰記憶胞串列之間的間距(pitch)，以達到使多層堆疊結構容納更多記憶胞串列，提高立體記憶體元件之記憶體密度的目的。再加上，藉由自對準方式形成的接觸插塞可以提供後續製程所需的落著區(landing area)，以取代習知技術所需的銲墊，故具有簡化製程步驟節省製作成本的技術優勢。

100:立體記憶體元件

101:基材

102:埋藏氧化層

102a:埋藏氧化層的底部

103A-103F:O形開口

103S:O形開口的側壁

103Z:O形開口的底部

104:記憶結構層

104a:第一串列部

104b:第二串列部

104c:連結部

105:介電柱狀體

105a:介電柱狀體的頂面

105b:介電柱狀體的底部

106:柱狀插塞

106A-106F:接觸插塞

108:溝槽

109:絕緣體

109a:絕緣體的上表面

109b:絕緣體的下表面

110:多層堆疊結構

110a:多層堆疊結構的頂面

111A:第一凹室

111B:第二凹室

112A-112F:內連線結構

114:記憶層

120:導電層

122:底部閘極層

122a:底部閘極層的底部

122b:底部閘極層的頂面

130:絕緣層

124:通道層

140、145:記憶胞

141、141a、141b:穿隧式場效電晶體開關

144:閘極圍繞式記憶胞串列

146:U形記憶胞串列

S1-S7:切線

A1、A2:軸線

H1:高度落差

BL1、BL2:位元線

CS1、CS2:共同源極線

K:中軸線

為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：第1A圖係根據本發明的一實施例所繪示之多層堆疊結構的結構透視圖；第1B圖係沿著第1A圖的切線S1所繪示的結構剖面圖；第2A圖係繪示對第1A圖的多層堆疊結構進行圖案化製程，以形成複個O形開口之後的結構透視圖；第2B圖係沿著第2A圖的切線S2所繪示的結構剖面圖；第2C圖係根據第2A圖所繪示的結構上視圖；第3A圖係繪示在第2A圖所示之結構上形成記憶結構層之後的結構剖面圖； 第3B圖係沿著第3A圖的切線S3所繪示的結構剖面圖；第4A圖係繪示在第3A圖所示之結構上形成複數個介電柱狀體之後的結構剖面圖；第4B圖係沿著第4A圖的切線S4所繪示的結構剖面圖；第5A圖係繪示在第4A圖所示之結構上形成柱狀插塞之後的結構剖面圖；第5B圖係沿著第5A圖的切線S5所繪示的結構剖面圖；第6A圖係繪示在第5A圖所示之結構上形成複數條溝槽之後的結構剖面圖；第6B圖係沿著第6A圖的切線S6所繪示的結構剖面圖；第7A圖係繪示在第6A圖所示之結構上形成複數個絕緣體之後的結構剖面圖；第7B圖係沿著第7A圖的切線S7所繪示的結構剖面圖；以及第8圖係根據本發明的一實施例所繪示之立體記憶體元件的結構透視圖。

本說明書是提供一種立體記憶體元件的製作方法，可在更微小的元件尺寸之中，獲得到更高的記憶儲存容量，同時又能兼顧元件的操作穩定性。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉一記憶體元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

製作立體記憶體元件100的方法，包括下述步驟：首先提供一個基材101，並在基材101上形成多層堆疊結構110。請參照第1A圖和第1B圖，第1A圖係根據本發明的一實施例所繪示之多層堆疊結構110的結構透視圖。第1B圖係沿著第1A圖的切線S1所繪示的結構剖面圖。多層堆疊結構110包含複數個導電層120及複數個絕緣層130交錯堆疊在基材101上。

在本發明的一些實施例中，基材101和多層堆疊結構110之間還可以包括一個底部閘極層122和一埋藏氧化(buried oxide)層102。例如在本實施例中，埋藏氧化層102係藉由熱氧化製程，形成在基材101表面；底部閘極層122係使用沉積導電材料的方式形成於埋藏氧化層102上方。而層堆疊結構110中的導電層120和絕緣層130，則係沿著第1B圖所繪示的Z軸方向，彼此交錯堆疊在底部閘極層122上方。在本發明的其他實施例中，埋藏氧化層102也可以使用沉積的方式形成於基材101上。

導電層120可以由金屬材料(例如，金、銅、鋁、鎢或上述合金)、半導體材料(例如，摻雜或無摻雜的多晶或單晶矽/鍺)或其他合適的材料所構成。絕緣層130可以由介電材料，例如矽氧化物(oxide)、矽氮化物(nitride)、矽氮氧化物(oxynitride)、矽酸鹽(silicate)或其他材料，所構成。埋藏氧化層102可以包含矽氧化物。構成導電層120的材料，可以與構成底部閘極層122的材料相同或不同。構成埋藏氧化層102可以與構成絕緣層130的材料相同或不同。

接著，對多層堆疊結構110進行圖案化製程以形成複數個O形開口，例如O形開口103A-103F，穿過這些導電層120和絕緣層130。請參照第2A圖至第2C圖，第2A圖係繪示，對第1A圖的多層堆疊結構110進行圖案化製程，以形成複數個O形開口之後的結構透視圖；第2B圖係沿著第2A圖所繪示的切線S2所繪示的結構剖面圖。第2C圖係根據第2A圖所繪示的結構上視圖。

在本說明書的一些實施例中，多層堆疊結構110的圖案化製程，包括在多層堆疊結構110上形成圖案化硬罩幕層(未繪示)，再以圖案化硬罩幕層(未繪示)為蝕刻罩幕，藉由非等向蝕刻製程(anisotropic etching process)，例如反應離子蝕刻(Reactive Ion Etching，RIE)製程，來移除一部份的多層堆疊結構110，藉以在多層堆疊結構110之中形成沿著Z軸方向延伸的O形開口103A-103F。

在本實施例中，用來形成這些O形開口103A-103F的圖案化製程停止於埋藏氧化層102之中，使一部分的導電層120、一部分的絕緣層130、一部分的底部閘極層122和一部分的埋藏氧化層102經由O形開口103A-103F暴露於外。換言之，這些O形開口103A-103F，並不會穿過埋藏氧化層102的底部102a，而使基材101的半導體材料暴露於外。O形開口103A-103F的底部103Z由基材101起算的高度，實質上高於的埋藏氧化層102底部表面102a。但值得注意的是，O形開口103A-103F的深度並不以此為限，例如在另一實施例中，用來形成O形開口103A-103F的圖案化製程可以停止在底部閘極層122之中。意即，O形開口103A-103並未穿過底部閘極層122而將埋藏氧化層102暴露於外。O形開口103A-103F的底部103Z，可以位於(但不以此為限)由底部閘極層122的底部122a起算，往上距離約底部閘極層122的三分之一厚度的位置。

而本說明書中所述的O形開口(以O形開口103B為例)，可以是指由多層堆疊結構110的頂面110a，沿著Z軸方向往基材101方向延伸進入多層堆疊結構110之中，進而形成一種具有平行多層堆疊結構110之頂面110a的O形剖面輪廓的一種凹陷結構(recess structure)。在本說明書的一些實施例中，O形剖面輪廓可以例如是橢圓形、圓形、卵形、圓角矩形(rounded rectangle)，而在本說明書的實施例中，O形剖面輪廓為橢圓形，依據多層堆疊結構110中的導電層120和絕緣層130之材料以及蝕刻深度的較佳控制，在靠近多層堆疊結構110之頂面110a之橢圓 形，其長軸長度範圍較佳為160奈米至200奈米，而其短軸長度範圍為50奈米至90奈米；而在靠近底部閘極層122底部122a之橢圓形，其長軸長度範圍為140奈米至180奈米，其短軸長度範圍為30奈米至70奈米，此設計能有利於平衡多層堆疊結構110之上下兩端在後續操作中的控制能力。另外，在另一實施例中，O形開口103B是一種上寬下窄的楔形凹陷結構，且具有平行多層堆疊結構110之頂面110a的矩形剖面輪廓。且在凹陷結構中，靠近多層堆疊結構110之頂面110a的矩形剖面輪廓尺寸(例如，70奈米×180奈米)，大於靠近底部閘極層122底部122a的矩形剖面輪廓尺寸(例如，50奈米×160奈米)。

O形開口103A-103D分別沿著Y軸方向排列成多行，且分別沿著X軸方向排列成多列，藉以構成一個O形開口陣列。例如，O形開口103B和103C以及O形開口103E和103F分別沿著Y軸方向排列成平行的二行；O形開口103B和103E、O形開口103A和103D以及O形開口103C和103F沿著X軸方向排列成平行的三列，藉以構成一個2×3的O形開口陣列。

在本說明書的一些實施例中，位於同一行之二O形開口之間的另一個O形開口，可以偏離由此二O形開口中心點所形成的行軸線；位於同一列之二O形開口之間的另一個O形開口，可以偏離由此二O形開口中心點所形成的列軸線。例如在本實施例中，O形開口103D位於同一行的二O形開口103E和103F之間，且O形開口103D可以偏離由此二O形開口103E和103F中心點所形 成的軸線A1；O形開口103D位於同一列之二O形開口103C和103F之間，且O形開口103D可以偏離由此二O形開口103C和103F中心點所形成的軸線A2。藉由這樣的安排，可以在多層堆疊結構110頂面110a的單位面積內形成更多的O形開口。

之後，在每一個O形開口的側壁103S和底部103Z上形成一個記憶結構層104。為了方便說明起見，以下僅以O形開口103B作為代表來進一步描述單一O形開口的結構。請參照第3A圖和第3B圖，第3A圖係繪示在第2A圖所示之部分結構上形成記憶結構層104之後的結構剖面圖；第3B圖係沿著第3A圖的切線S3所繪示的結構剖面圖。

在本說明書的一些實施例中，形成記憶結構層104的步驟包括：使用沉積製程，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，在多層堆疊結構110上形成一記憶層114，並且毯覆於每一個O形開口103B的側壁103S和底部103Z上。接著，再使用一次沉積製程，例如低壓化學氣相沉積製程，於記憶層114上形成通道層124。

在本說明書的一些實施例中，記憶層114至少包含一個氧化矽(silicon oxide)層、氮化矽(silicon nitride)層和氧化矽層的複合層(即，ONO結構)。但記憶層114的結構並不以此為限。在本說明書的另一些實施例中，記憶層114的複合層還可以選自於由一矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)結構、一矽-矽 氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS)結構、一能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)結構、一氮化鉭-氧化鋁-氮化矽-矽氧化物-矽(tantalum nitride,aluminum oxide,silicon nitride,silicon oxide,silicon，TANOS)結構以及一金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)結構所組成之一族群。構成通道層124的材質可以包括半導體材質(例如多晶矽)、金屬矽化物(silicides)(例如，矽化鈦(TiSi)、矽化鈷(CoSi)或矽鍺(SiGe))、氧化物半導體(oxide semiconductors)(例如氧化銦鋅(InZnO)或氧化銦鎵鋅(InGaZnO))或兩種或多種上述材質之組合物。在本實施例中，記憶層114可以是ONO複合層，通道層124可以是一個多晶矽層。

然後，以多層堆疊結構110的頂面110a為停止層，進行平坦化製程(例如化學機械研磨(Chemical-Mechanical Polishing，CMP))，以移除位於多層堆疊結構110之頂面110a上方的一部分記憶層114和一部分通道層124。藉以在每一個導電層120與記憶結構層104(記憶層上114和通道層124的剩餘部分)的複數個交叉點上，分別形成複數個記憶胞140；並在底部閘極層122與記憶結構層104的複數個交叉點上，分別形成至少一個穿隧 式場效電晶體(tunnel field-effect transistor)開關141。其中，位於每一個O形開口103B中的多個記憶胞140和穿隧式電晶體開關141，可以藉由對應的通道層124，串接成一條閘極圍繞(Gate-all-around，GAA)式記憶胞串列144。

再於O形開口中填充介電材質以形成介電柱狀體105。請參照第4A圖和第4B圖，第4A圖係繪示在第3A圖所示之結構上形成複數個介電柱狀體105之後的結構剖面圖；第4B圖係沿著第4A圖的切線S4所繪示的結構剖面圖。

在本說明書的一些實施例中，介電柱狀體105的形成可以包括下述步驟：首先，在多層堆疊結構110上沉積絕緣材料，例如矽氧化物，並填滿每一個O形開口103A-103F。之後，以多層堆疊結構110為停止層，進行平坦化步驟，例如化學機械研磨，移除位於多層堆疊結構110之頂面110a上方的一部分絕緣材料，在每一個O形開口103A-103F之中，形成具有平行多層堆疊結構110之頂面110a之O形剖面輪廓的介電柱狀體105。然後，對此柱狀體結構進行回蝕製程，經由每一個O形開口移除位於介電柱狀體105頂部的一部份介電材質，以使介電柱狀體105的頂面105a與多層堆疊結構110之頂面110a之間具有一高度落差(距離)H1，並將一部份的通道層124暴露於外。

接著，於每一個O形開口103A-103F中的介電柱狀體105上方形成柱狀插塞106。請參照第5A圖和第5B圖，第5A圖 係繪示在第4A圖所示之結構上形成複數個柱狀插塞106之後的結構剖面圖；第5B圖係沿著第5A圖的切線S5所繪示的結構剖面圖。

在本說明書的一些實施例中，柱狀插塞106的形成，包括下述步驟：先採用沉積製程，例如低壓化學氣相沉積製程，在多層堆疊結構110之頂面110a上形成導電材料，使以導電材料自對準(self-align)的方式，填滿每一個O形開口103B中，並與暴露於外的一部份通道層124電性接觸。之後，再以多層堆疊結構110為停止層，進行平坦化製程(例如，化學機械研磨製程)，以移除位於多層堆疊結構110之頂面110a上的導電材料。其中構成柱狀插塞106的導電材料，可以是金屬材料(例如，金、銅、鋁、鎢或上述合金)、半導體材料(例如，摻雜或無摻雜的多晶或單晶矽/鍺)或其他合適的材料。

然後，以蝕刻製程在多層堆疊結構110中形成複數條溝槽108(grooves)，使每一條溝槽108對應O形開口103A-103F其中之至少一者。請參照第6A圖和第6B圖，第6A圖係繪示在第5A圖所示之結構上形成複數條溝槽108之後的結構剖面圖；第6B圖係沿著第6A圖的切線S6所繪示的結構剖面圖。

在本說明書的實施例中，每一條溝槽108皆由多層堆疊結構110的頂面110a沿著Z軸方向向下延伸，穿過位於對應的至少一個O形開口(例如O形開口103B和103E)中的柱狀插塞106、一部分對應的記憶結構層104以及一部分對應的介電柱狀體105，並且沿著X軸方向延伸超過對應O形開口103B和103E的側 壁103S，並穿過記憶結構層104相對的兩側，延伸進入多層堆疊結構110之中，藉以將柱狀插塞106隔離，形成第一接觸插塞106A和接觸插塞106B；同時將記憶結構層104區隔成位於對應的O形開口103B之一側上的第一串列部104a、位於O形開口103B之另一側上的第二串列部104b，以及位於O形開口103B底部103Z上，用來連接第一串列部104a和第二串列部104b的連結部104c。

在本實施例中，以O形開口103B為例，每一條溝槽108沿著Z方向延伸的深度不會超過介電柱狀體105的底部105b，而未將位於對應O形開口103B底部103Z的一部份記憶結構層104斷開。例如，每一條溝槽108的底部108a，可以位於(但不以此為限)由底部閘極層122的頂面122b起算，向下距離約底部閘極層122的三分之一厚度的位置。每一條溝槽108沿著X軸橫向延伸的部分，超出O形開口103B的側壁103S，並且穿過記憶結構層104的相對兩側，而將位於對應O形開口103B側壁103S上的一部份記憶結構層104斷開，以形成相互分離的第一串列部104a和第二串列部104b。其中，相互隔離的第一串列部104a和第二串列部104b，可藉由位於O形開口103B底部103Z的連結部104c將二者連接，以在每一個O形開口103B中，形成一個U形記憶結構層。

由於，位於每一個O形開口103B之側壁103S上的一部份記憶結構層104係毯附於O形開口103B之側壁103S，因此都具有平行多層堆疊結構110之頂面110a的一個O形剖面輪廓。當對應的溝槽108將其分隔成相互隔離的第一串列部104a和第二串 列部104b時，第一串列部104a和第二串列部104b也具有平行多層堆疊結構110之頂面110a的一個U形(被斷開的O形)剖面輪廓。

又由於溝槽108並未截斷位於O形開口103B底部103Z的連結部104c。因此，連結部104c可以將第一串列部104a和第二串列部104b連接，藉以形成具有平行Z軸之中軸線K的U形記憶結構層；進而在U形記憶結構層與每一個導電層120的交叉點上，分別形成複數個記憶胞145。其中，這些記憶胞145係藉由U形記憶結構層104中的U形通道層124來串接成一條U形記憶胞串列146。每一個位於U形記憶胞串列146中的記憶胞145，因為形成在具有U形剖面輪廓的第一串列部104a和第二串列部104b與複數個導電層120的複數個交叉點上，而具有平行於多層堆疊結構110之頂面110a的U形通道輪廓。

在本說明書的一些實施例中，每一條溝槽108可以將前述位於對應O形開口(例如O形開口103B)中的閘極圍繞式記憶胞串列144切割成底部藉由連結部104c相連的二條子記憶胞串列。其中，閘極圍繞式記憶胞串列144中的每一個記憶胞140(見第3B圖)，被切割成二個具有U形通道輪廓的記憶胞145；記憶胞串列144中穿隧式電晶體開關141(見第3B圖)，被切割成二個具有U形通道輪廓的穿隧式電晶體開關141a和141b。位於同一側的多個記憶胞145和穿隧式電晶體開關(例如，穿隧式電晶體開關141a)藉由第一串列部104a(或第二串列部104b)來串聯，以構成一條子記憶胞串列，並藉由連結部104c將此二條子記憶胞串列連接成一 條U形記憶胞串列146。使每一條U形記憶胞串列146的記憶胞145數量，為閘極圍繞式記憶胞串列144之記憶胞140數量的兩倍。在本實施例中，穿隧式電晶體開關141a和141b可以作為U形記憶胞串列146的反轉輔助閘極(Inversion assist Gate，IG)。

與習知具有U形記憶胞串列結構之立體憶體元件(例如，單閘極垂直通道(Single-Gate Vertical Channel,SGVC)NAND記憶體元件)相比，構成習知U形記憶胞串列結構的記憶胞具有平坦通道，而本案所提供之U形記憶胞串列146中的記憶胞145，則具有U形通道。在相同元件尺寸的前提下，本案所提供具有U形通道之記憶胞145的通道寬度明顯大於習知具有平坦通道之記憶胞的通道寬度。因此，微縮記憶胞145的通道尺寸或者是降低記憶胞145的操作電壓，仍可以達到與習知記憶胞相同的操作效能。其中，微縮記憶胞145的通道寬度尺寸可以進一步減少記憶胞145的元件尺寸；降低記憶胞145的操作電壓可以減少相鄰U形記憶胞串列146之間的干擾，進而可以縮短兩條相鄰U形記憶胞串列146之間的間距，以使多層堆疊結構110容納更多的U形記憶胞串列146，達到提高立體記憶體元件100之記憶體密度的目的。

後續，形成嵌設於第一串列部104a、第二串列部104b以及連結部104c之間的絕緣體109。請參照第7A圖和第7B圖，第7A圖係繪示在第6A圖所示之結構上形成絕緣體109之後的 結構剖面圖；第7B圖係沿著第7A圖的切線S7所繪示的結構剖面圖。

在本說明書的一些實施例中，絕緣體109的形成包括下述步驟，首先於多層堆疊結構110的頂面110a上沉積絕緣材料，以填充每一條溝槽108，並覆蓋以及接觸插塞106A和接觸插塞106B，使填充於溝槽108內的絕緣材料電性隔離第一串列部104a和第二串列部104b。再以多層堆疊結構110為停止層，進行平坦化製程(例如，化學機械研磨製程)，以移除位於多層堆疊結構110之頂面110a及第一接觸插塞106A和接觸插塞106B上的絕緣材料體。

在本實施例中，絕緣體109的上表面109a與多層堆疊結構110之頂面110a以及第一接觸插塞106A和接觸插塞106B的上表面實質共平面。換言之，介電柱狀體105的頂面105a與絕緣體109的上表面109a之間也具有高度落差H1。絕緣體109的下表面109b可以位於(但不以此為限)，由底部閘極層122的頂面122b起算，向下距離約底部閘極層122的三分之一厚度的位置。

再經由一連串後段製程，形成複數個內連線結構，分別將位於每一個O形開口中的接觸插塞分別連接至對應的位元線和對應的共同源極線，以形成如第8圖所繪示之立體記憶體元件100。例如在本實施例中，位於O形開口103B的接觸插塞106A和O形開口103C中的接觸插塞106E分別經由內連線結構112A和112E連接至位元線BL1；位於O形開口103D中的接觸插塞106D 係經由內連線結構112D連接至位元線BL2；位於O形開口103B中的接觸插塞106B和和O形開口103D的接觸插塞106C分別經由內連線結構112B和112C連接至共同源極線CS1；位於O形開口103C中的接觸插塞106F係經由內連線結構112F連接至共同源極線CS2。

接觸插塞106A係藉由自對準的方式，形成於O形開口103B中，由介電柱狀體105、絕緣體109和第一串列部104a所定義出來的第一凹室111A；接觸插塞106B係藉由自對準的方式，形成於O形開口103B中，由介電柱狀體105、絕緣體109和第二串列部104b所定義出來的第二凹室111B之中。且接觸插塞106A和可以直接與分別經由第一凹室111A和第二凹室111B暴露於外的第一串列部104a和第二串列部104b中的通道層124接觸。再加上，接觸插塞106A和接觸插塞106B具有遠大於第一串列部104a和第二串列部104b中之通道層124的橫向(平行多層堆疊結構110之頂面110a)尺寸，可不需要額外形成銲墊，即可提供落著區來形成的內連線結構112A和112B，將第一串列部104a和第二串列部104b中的通道層124分別連接至對應的位元線BL1和對應的共同源極線CS1。相較於習知的立體記憶體元件，必須使用金屬沉積和蝕刻製程，在第一串列部104a和第二串列部104b方形成額外的接觸墊以提供落著區，本說明書所提供的立體記憶體元件100具有簡化製程步驟節省製作成本的技術優勢。

根據上述實施例，本說明書是揭露一種立體記憶體元件及其製作方法。其係先在基材上形成具有至少一個O形開口的圖案化多層堆疊結構，並於O形開口的側壁和底部上形成記憶體結構層(包括一通道層和記憶層)，以於O形開口之中形成一條閘極圍繞式記憶胞串列。之後，以介電材料填充O形開口，再以回蝕製程移除O形開口上方的介電材料，補以導電材料填滿O形開口，以形成依序堆疊的介電柱狀體和柱狀插塞。然後，以蝕刻製程形成一條溝槽，將導電插塞分割成兩個彼此隔離的接觸插塞，同時將閘極圍繞式記憶胞串列區隔成彼此分離的二條子記憶胞串列，僅保留位於O形開口底部上的一部份記憶體結構層，將此二條子記憶胞串列連接，藉以構成一條具有垂直通道的U形記憶胞串列。其中，構成U形記憶胞串列的每一個記憶胞，都具有平行多層堆疊結構之頂面的U形通道輪廓。

與相同尺寸且具有平面通道的習知記憶胞相比，包含U形通道輪廓的記憶胞具有較大的通道寬度，在能達到習知記憶胞之效能的微前提下，進一步微縮記憶胞尺寸或縮小相鄰記憶胞串列之間的間距，以達到使多層堆疊結構容納更多記憶胞串列，提高立體記憶體元件之記憶體密度的目的。再加上，藉由自對準方式形成的接觸插塞可以提供後續製程所需的落著區，以取代習知技術所需的銲墊，故具有簡化製程步驟節省製作成本的技術優勢。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:立體記憶體元件

101:基材

102:埋藏氧化層

102a:埋藏氧化層的底部

103A-103D:O形開口

103S:O形開口的側壁

103Z:O形開口的底部

104a:第一串列部

104b:第二串列部

104c:連結部

105:介電柱狀體

106A、106B、106C、106D、106E、106F:接觸插塞

109:絕緣體

110:多層堆疊結構

110a:多層堆疊結構的頂面

111A:第一凹室

111B:第二凹室

112A-112F:內連線結構

120:導電層

130:絕緣層

114:記憶層

124:通道層

145:記憶胞

146:U形記憶胞串列

BL1、BL2:位元線

CS1、CS2:共同源極線

141a、141b:穿隧式場效電晶體開關

Claims (10)

1. 一種立體記憶體元件包括：一基材；複數個導電層，位於該基材上；複數個絕緣層，位於該基材上，與該些導電層交錯堆疊形成一多層堆疊結構(multi-layer stacks)，其中該多層堆疊結構具有至少一O形開口，穿過該些導電層及該些絕緣層；一記憶結構層，具有一第一串列部、一第二串列部，以及一第一連結部，其中該第一串列部位於該至少一O形開口的一側壁的一側上，該第二串列部位於該側壁的另一側上，該第一連接部位於該至少一O形開口的一底部，用來連接該第一串列部和該第二串列部；一介電柱狀體，位於該至少一O形開口中，並位於該第一連接部上方；一絕緣體，沿著由該多層堆疊結構的一頂面往該基材的一第一方向延伸，並嵌設於該第一串列部、該第二串列部以及該第一連接部之間，且將該第一串列部和該第二串列部隔離；一第一接觸插塞，位於由該第一串列部、該介電柱狀體和該絕緣體所定義的一第一凹室中；以及一第二接觸插塞，位於由該第二串列部、該介電柱狀體和該絕緣體所定義的一第二凹室中。
2. 如申請專利範圍第1項所述之立體記憶體元件，其中該絕緣體沿著該第一方向延伸，並嵌設於該介電柱狀體之中；且沿著垂直該第一方向的一第二方向延伸，穿過該至少一O形開口的該側壁，藉以隔離該第一串列部和該第二串列部。
3. 如申請專利範圍第1項所述之立體記憶體元件，其中該第一串列部和該第二串列部，分別具有平行該頂面的一U形剖面輪廓(cross-sectional profile)。
4. 如申請專利範圍第1項所述之立體記憶體元件，更包括：一位元線，位於該頂面上方，沿一第三方向延伸，且電性連接該第一接觸插塞；以及一共同源極線，位於該頂面上方，沿該第二方向延伸，且電性連接該第二接觸插塞。
5. 如申請專利範圍第4項所述之立體記憶體元件，其中該多層堆疊結構包括複數個O形開口，其中該些O形開口沿著該第二方向以及該第三方向排列成一O形開口陣列，該O形開口陣列具有由該些O形開口沿該第二方向排列組成的複數條陣列行，該 些陣列行之一者中的一基準O形開口與相鄰的另一陣列行中的一鄰近O形開口間具有沿該第二方向的一錯位。
6. 如申請專利範圍第5項所述之立體記憶體元件，其中該基準O形開口對應該第二接觸插塞，該鄰近O形開口對應一與該第二接觸插塞的均等者，且該第二接觸插塞和該與該第二接觸插塞的均等者電性連接於共同的該源極線。
7. 如申請專利範圍第5項所述之立體記憶體元件，該基準O形開口對應該第一接觸插塞；位於該陣列行中的複數個該些O形開口對應與該第一接觸插塞的均等者，該第一接觸插塞和該些與該第一接觸插塞的均等者電性連接於相同的該位元線。
8. 如申請專利範圍第1項所述之立體記憶體元件，其中該介電柱狀體具有遠離該基材的一第一表面，該絕緣體具有與該頂面實質共形的一第二表面，該第一表面和該第二表面之間具有一高度落差。
9. 如申請專利範圍第1項所述之立體記憶體元件，更包括複數個記憶胞形成在該第一串列部和該第二串列部與該些導電層的複數個交叉點上，其中該些記憶胞藉由該記憶結構層中的一通道層來串接成一U形記憶胞串列。
10. 一種立體記憶體元件的製作方法，包括：於一基材上形成由複數個導電層和複數個絕緣層交錯堆疊所形成的一多層堆疊結構；圖案化該多層堆疊結構，以形成至少一O形開口，穿過該些導電層；於該O形開口的一側壁和一底部上形成一記憶結構層；於該O形開口中填充一介電材質；進行一回蝕製程，由該O形開口移除一部份該介電材質，以於該O形開口中形成一介電柱狀體；以一導電材料填充該O形開口，以於該介電柱狀體上方形成一柱狀插塞；進行一蝕刻製程，形成一溝槽(groove)由該多層堆疊結構的一頂面往該基材方向延伸，穿過該柱狀插塞、一部分的該第一記憶結構層、一部分的該介電柱狀體以及一部份的該多層堆疊結構，藉以將該柱狀插塞隔離，以形成一第一接觸插塞和第二接觸插塞，並將該記憶結構層區隔成位於該側壁之一側上的一第一串列部、位於該側壁之另一側上的一第二串列部以及位於該底部上，用來連接該第一串列部和該第二串列部的一連結部；以及以一絕緣材料填充該窄溝，以形成嵌設於該第一串列部、該第二串列部以及該介電柱狀體之間的一絕緣體，用來將該第一串列部和該第二串列部隔離。

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