KR102595018B1 - 3차원 메모리 디바이스 및 방법 - Google Patents
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Abstract
3차원(3D) 메모리 디바이스를 형성하는 방법은: 기판 위에 층 스택을 형성하는 단계 - 층 스택은 제 1 유전체 물질 및 제 2 유전체 물질의 교번 층을 포함함 - ; 층 스택을 통해 연장되는 트렌치를 형성하는 단계; 워드 라인(WL)을 형성하기 위해 전기 전도성 물질로 제 2 유전체 물질을 대체하는 단계; 강유전체 물질로 트렌치의 측벽 및 하부를 라이닝하는 단계; 제 3 유전체 물질로 트렌치를 충전하는 단계; 제 3 유전체 물질을 통해 수직으로 연장되는 비트 라인(BL) 및 소스 라인(SL)을 형성하는 단계; BL과 SL 사이의 제 3 유전체 물질에 개구를 형성하기 위해 제 3 유전체 물질의 부분을 제거하는 단계; 개구의 측벽을 따라 채널 물질을 형성하는 단계; 및 제 4 유전체 물질로 개구를 충전하는 단계를 포함한다.
Description
우선권 주장 및 상호 참조
본 출원은 2020년 6월 29일자에 출원된 미국 가출원 제 63/045,274 호의 이익을 주장하며, 이 가출원은 본 명세서에 참조로 포함된다.
발명의 배경이 되는 기술
반도체 메모리는 예를 들어 라디오, 텔레비전, 휴대 전화 및 개인용 컴퓨팅 디바이스를 포함한 전자 애플리케이션의 집적 회로에 사용된다. 반도체 메모리에는 두 가지 주요 범주가 포함된다. 하나는 휘발성 메모리이고, 다른 하나는 비휘발성 메모리이다. 휘발성 메모리에는 랜덤 액세스 메모리(random access memory; RAM)가 포함되어 있으며, 이는 두 개의 하위 범주, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 및 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM)로 더 나눌 수 있다. SRAM과 DRAM은 모두 전원이 공급되지 않을 때 저장한 정보를 잃기 때문에 휘발성이다.
반면, 비휘발성 메모리는 전원이 공급되지 않더라도 저장된 데이터를 유지할 수 있다. 비휘발성 반도체 메모리의 한 가지 유형은 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FeRAM 또는 FRAM)이다. FeRAM의 장점은 빠른 기록/판독 속도와 작은 크기이다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일 실시예에서, 통합된 메모리 디바이스를 갖는 반도체 디바이스의 단면도를 도시한다.
도 2 내지 도 18 및 도 19a 내지 도 19f는 일 실시예에서, 다양한 제조 단계들에서의 3차원(3D) 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FeRAM) 디바이스의 다양한 도면들을 도시한다.
도 20 및 도 21은 다른 실시예에서, 다양한 제조 단계들에서의 3차원(3D) 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스의 단면도들을 도시한다.
도 22는 또 다른 실시예에서, 3차원(3D) 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스의 평면도를 도시한다.
도 23은 일부 실시예들에서, 3차원(3D) 메모리 디바이스를 형성하는 방법의 흐름도를 도시한다.
도 1은 일 실시예에서, 통합된 메모리 디바이스를 갖는 반도체 디바이스의 단면도를 도시한다.
도 2 내지 도 18 및 도 19a 내지 도 19f는 일 실시예에서, 다양한 제조 단계들에서의 3차원(3D) 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FeRAM) 디바이스의 다양한 도면들을 도시한다.
도 20 및 도 21은 다른 실시예에서, 다양한 제조 단계들에서의 3차원(3D) 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스의 단면도들을 도시한다.
도 22는 또 다른 실시예에서, 3차원(3D) 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스의 평면도를 도시한다.
도 23은 일부 실시예들에서, 3차원(3D) 메모리 디바이스를 형성하는 방법의 흐름도를 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배치들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다. 본 명세서의 논의 전체에서, 달리 명시되지 않는 한, 상이한 도면들에서의 동일하거나 유사한 참조 번호는 동일하거나 유사한 물질(들)을 사용하여 동일하거나 유사한 공정에 의해 형성된 동일하거나 유사한 요소를 나타낸다.
일부 실시예들에서, 3차원(3D) 메모리 디바이스를 형성하기 위한 채널 라스트 방법은: 기판 위에 층 스택을 형성하는 단계 - 층 스택은 제 1 유전체 물질 및 제 2 유전체 물질의 교번 층을 포함함 - ; 층 스택을 통해 연장되는 트렌치를 형성하는 단계; 워드 라인(word line; WL)을 형성하기 위해 전기 전도성 물질로 제 2 유전체 물질을 대체하는 단계; 강유전체 물질로 트렌치의 측벽 및 하부를 라이닝하는 단계; 제 3 유전체 물질로 트렌치를 충전하는 단계; 제 3 유전체 물질을 통해 연장되는 비트 라인(bit line; BL) 및 소스 라인(source line; SL)을 형성하는 단계; 제 3 유전체 물질에 개구를 형성하기 위해 각각의 BL과 SL 사이에 배치된 제 3 유전체 물질의 부분을 제거하는 단계; 개구의 측벽을 따라 채널 물질을 형성하는 단계; 및 제 4 유전체 물질로 개구를 충전하는 단계를 포함한다.
도 1은 일 실시예에서, 통합된 메모리 디바이스(123)(예를 들어, 123A 및 123B)를 갖는 반도체 디바이스(100)의 단면도를 도시한다. 도시된 실시예에서, 반도체 디바이스(100)는 반도체 제조의 BEOL(back-end-of-line) 처리에 통합된 3차원(3D) 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스(123)를 갖는 핀 전계 효과 트랜지스터(fin-field effect transistor; FinFET) 디바이스이다. FinFET는 여기에서 비 제한적인 예로 사용됨을 유념한다. FeRAM 디바이스(123)는 평면 트랜지스터 또는 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터를 갖는 반도체 디바이스와 같은 임의의 적절한 디바이스에 통합될 수 있다. 혼란을 피하기 위해, 메모리 디바이스(123)의 세부 사항은 도 1에 도시되어 있지 않지만, 이하의 후속 도면들에는 도시되어 있다.
도 1에 도시된 바와 같이, 반도체 디바이스(100)는 상이한 유형의 회로를 형성하기 위한 상이한 영역을 포함한다. 예를 들어, 반도체 디바이스(100)는 논리 회로를 형성하기 위한 제 1 영역(110)을 포함하고, 예를 들어, 주변 회로, 입출력(I/O) 회로, 정전기 방전(electrostatic discharge; ESD) 회로 및/또는 아날로그 회로를 형성하기 위한 제 2 영역(120)을 포함할 수 있다. 다른 유형의 회로를 형성하기 위한 다른 영역이 가능하며, 본 개시의 범위 내에 완전히 포함되도록 의도된다.
반도체 디바이스(100)는 기판(101)을 포함한다. 기판(101)은 도핑되거나 도핑되지 않은 실리콘 기판과 벌크 기판, 또는 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판의 활성 층일 수 있다. 기판(101)은 게르마늄과 같은 다른 반도체 물질; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 경사 기판과 같은 다른 기판이 또한 사용될 수 있다.
트랜지스터, 저항기, 커패시터, 인덕터, 다이오드 등과 같은 전기적 컴포넌트들이 반도체 제조의 FEOL(front-end-of-line) 처리에서 기판(101) 내에 또는 상에 형성된다. 도 1의 예에서, 반도체 핀(103)(핀이라고도 함)이 기판(101) 위로 돌출되어 형성된다. 얕은 트렌치 격리(shallow-trench isolation; STI) 영역과 같은 격리 영역(105)이 반도체 핀(103) 사이 또는 주위에 형성된다. 게이트 전극(109)이 반도체 핀(103) 위에 형성된다. 게이트 스페이서(111)가 게이트 전극(109)의 측벽을 따라 형성된다. 에피택셜 소스/드레인 영역과 같은 소스/드레인 영역(107)이 게이트 전극(109)의 대향 측 상에 형성된다. 게이트 콘택 및 소스/드레인 콘택과 같은 콘택(113)이 각각의 하부 전기 전도성 피처(예를 들어, 게이트 전극(109) 또는 소스/드레인 영역(107)) 위에 형성되고 전기적으로 결합된다. 층간 유전체(inter-layer dielectric; ILD) 층과 같은 하나 이상의 유전체 층(117)이 기판(101) 위에 그리고 반도체 핀(103) 및 게이트 전극(109) 주위에 형성된다. 전도성 라인(115) 및 비아(114)를 포함하는 상호 접속 구조물과 같은 다른 전기 전도성 피처가 또한 하나 이상의 유전체 층(117)에 형성될 수 있다. 도 1의 FinFET는 당 업계에 공지되거나 사용되는 임의의 적절한 방법에 의해 형성될 수 있으며, 여기서 세부 사항은 반복되지 않는다. 본 명세서에서 논의의 용이함을 위해, 기판(101), 기판(101) 내에/상에 형성된 전기적 컴포넌트(예를 들어, FinFET), 콘택(113), 전도성 피처(115/114), 및 하나 이상의 유전체 층(117)은 집합적으로 기판(50)으로 지칭된다.
여전히 도 1을 참조하면, 에칭 정지 층(etch stop layer; ESL)일 수 있는 유전체 층(119)이 하나 이상의 유전체 층(117) 위에 형성된다. 일 실시예에서, 유전체 층(119)은 플라즈마 강화 물리 기상 증착(plasma-enhanced physical vapor deposition; PECVD)을 사용하여 실리콘 질화물로 형성되지만, 질화물, 탄화물, 이들의 조합 등과 같은 다른 유전체 물질 및 유전체 층(119)을 형성하는 대체 기술, 예컨대, 저압 화학 기상 증착(low-pressure chemical vapor deposition; LPCVD), PVD 등이 대안적으로 사용될 수 있다. 일부 실시예들에서, 유전체 층(119)은 생략된다. 다음으로, 유전체 층(121)이 유전체 층(119) 위에 형성된다. 유전체 층(121)은 PVD, CVD 등과 같은 적절한 방법에 의해 형성된 실리콘 산화물, 실리콘 질화물 등과 같은 임의의 적절한 유전체 물질일 수 있다. 각각이 복수의 메모리 셀을 포함하는 하나 이상의 메모리 디바이스(123A)가 유전체 층(121)에 형성되고 유전체 층(121)의 전기 전도성 피처(예를 들어, 비아(124) 및 전도성 라인(125))에 결합된다. 도 1의 메모리 디바이스(123A 또는 123B)의 다양한 실시예들(예를 들어, 3D 메모리 디바이스(200, 200A 및 200B))이 이하에서 상세히 설명된다.
도 1은 또한 메모리 디바이스(123A) 위에 형성된 제 2 층의 메모리 디바이스(123B)를 도시한다. 메모리 디바이스(123A 및 123B)는 동일하거나 유사한 구조물을 가질 수 있으며, 집합적으로 메모리 디바이스(123)로 지칭될 수 있다. 도 1의 예는 비 제한적인 예로서 2 개 층의 메모리 디바이스(123)를 도시한다. 1 개 층, 3 개 층 또는 그 이상과 같은 다른 수의 층을 갖는 메모리 디바이스(123)도 가능하며, 본 개시의 범위 내에 완전히 포함되도록 의도된다. 하나 이상의 층을 갖는 메모리 디바이스(123)는 반도체 디바이스(100)의 메모리 영역(130)에 형성되고, 반도체 제조의 BEOL(back-end-of-line) 처리에서 형성될 수 있다. 메모리 디바이스(123)는 반도체 디바이스(100) 내의 임의의 적절한 위치, 예컨대, 제 1 영역(110) 위(바로 위), 제 2 영역(120) 위 또는 복수의 영역 위와 같은 임의의 적절한 위치에서 BEOL 처리에서 형성될 수 있다.
여전히 도 1을 참조하면, 메모리 영역(130)이 형성된 후, 유전체 층(121) 및 유전체 층(121)의 전기 전도성 피처(예를 들어, 비아(124) 및 전도성 라인(125))를 포함하는 상호 접속 구조물(140)이 메모리 영역(130) 위에 형성된다. 상호 접속 구조물(140)은 기능 회로를 형성하기 위해 기판(101) 내에/상에 형성된 전기적 컴포넌트들을 전기적으로 연결할 수 있다. 상호 접속 구조물(140)은 또한 기판(101) 내에/상에 형성된 컴포넌트들에 메모리 디바이스(123)를 전기적으로 결합하고/하거나, 외부 회로 또는 외부 디바이스와의 연결을 위해 상호 접속 구조물(140) 위에 형성된 전도성 패드에 메모리 디바이스(123)를 결합할 수 있다. 상호 접속 구조물의 형성은 당 업계에 공지되어 있으므로, 여기서 세부 사항은 반복되지 않는다.
일부 실시예들에서, 메모리 디바이스(123)는, 예를 들어, 비아(124) 및 전도성 라인(125)에 의해, 기판(50) 상에 형성된 전기적 컴포넌트들(예를 들어, 트랜지스터)에 전기적으로 결합되고, 일부 실시예들에서, 반도체 디바이스(100)의 기능 회로에 의해 제어되거나 액세스(예를 들어, 기록 또는 판독)된다. 추가로, 또는 대안적으로, 메모리 디바이스(123)는 상호 접속 구조물(140)의 상부 금속 층 위에 형성된 전도성 패드에 전기적으로 결합되며, 이 경우 메모리 디바이스(123)는 일부 실시예들에서 반도체 디바이스(100)의 기능 회로의 개입 없이 직접적으로 외부 회로(예를 들어, 다른 반도체 디바이스)에 의해 제어되거나 액세스될 수 있다. 추가 금속 층(예를 들어, 상호 접속 구조물(140))이 도 1의 예에서 메모리 디바이스(123) 위에 형성되고, 메모리 디바이스(123)는 반도체 디바이스(100)의 상부(예를 들어, 최상부) 금속 층에 형성될 수 있지만, 이들 및 다른 변형은 본 개시의 범위 내에 완전히 포함되도록 의도된다.
도 2 내지 도 18 및 도 19a 내지 도19f는 일 실시예에서, 다양한 제조 단계들에서의 3차원(3D) 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스(200)의 다양한 도면들(사시도, 단면도, 평면도)을 도시한다. 논의의 용이함을 위해, 3D FeRAM 디바이스는 또한 본 명세서의 논의에서 3D 메모리 디바이스 또는 단순히 메모리 디바이스로 지칭될 수 있다. 3D 메모리 디바이스(200)는 강유전체 물질을 갖는 3차원 메모리 디바이스이다. 3D 메모리 디바이스(200)는 도 1에서의 메모리 디바이스(123A 및/또는 123B)로 사용될 수 있다. 간략화를 위해, 3D 메모리 디바이스(200)의 모든 피처들이 도면들에 도시되지 않음을 유념한다.
도 2에서, 유전체 층(201)(접착 층으로도 지칭될 수 있음)이 기판(50) 위에 형성되고, 다층 스택(204)(층 스택으로도 지칭될 수 있음)이 유전체 층(201) 위에 형성된다. 기판(50)은 기판(50)에 대한 3D 메모리 디바이스(200)의 위치를 나타내기 위해 도 2에 도시되어 있으며, 기판(50)은 3D 메모리 디바이스(200)의 일부로 간주되지 않을 수 있다. 또한, 3D 메모리 디바이스(200)의 모든 피처들이 도시되지 않는다. 예를 들어, 기판(50) 위의 유전체 층(119)(도 1 참조)은 도 2에 도시되지 않는다. 간략화를 위해, 기판(50)은 후속 도면들에서 도시되지 않는다.
일부 실시예들에서, 유전체 층(201)은 에칭 선택성을 제공하기 위해, 다층 스택(204)의 물질과 상이한 유전체 물질과 같은 적절한 물질을 포함한다. 도시된 실시예에서, 유전체 층(201)은 제 1 트렌치(206)(도 3 참조) 및 제 2 트렌치(212)(도 9 참조)를 형성하기 위한 후속 에칭 공정 동안 에칭 정지 층으로서의 기능을 한다. 유전체 층(201)은 실리콘 탄화물(SiC)과 같은 적절한 유전체 물질을 포함할 수 있으며, 원자 층 증착(atomic layer deposition; ALD), 스퍼터링, 물리 기상 증착(physical vapor deposition; PVD), 화학 기상 증착(chemical vapor deposition; CVD) 등과 같은 적절한 형성 방법에 의해 형성될 수 있다.
다층 스택(204)은 교번하는 제 1 유전체 층(203) 및 제 2 유전체 층(205)을 포함한다. 제 1 유전체 층(203)은 제 1 유전체 물질로 형성되고, 제 2 유전체 층(205)은 에칭 선택성을 제공하기 위해 제 1 유전체 물질과 상이한 제 2 유전체 물질로 형성된다. 제 1 유전체 층(203) 및 제 2 유전체 층(205)을 형성하기 위한 유전체 물질은 실리콘 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물과 같은 이들의 조합 등을 포함한다. CVD, PVD, ALD 등과 같은 적절한 형성 방법이 제 1 유전체 층(203) 및 제 2 유전체 층(205)을 형성하기 위해 사용될 수 있다. 도시된 실시예에서, 다층 스택(204)은 5 개 층의 제 1 유전체 층(203) 및 4 개 층의 제 2 유전체 층(205)을 포함한다. 다층 스택(204)은 임의의 적절한 수의 제 1 유전체 층(203) 및 제 2 유전체 층(205)을 포함할 수 있다는 것을 이해해야 한다.
다층 스택(204)은 후속 처리에서 패턴화될 것이다. 이와 같이, 제 1 유전체 층(203) 및 제 2 유전체 층(205)의 유전체 물질은 모두 유전체 층(201)의 에칭으로부터 높은 에칭 선택성을 갖는다. 패턴화된 제 1 유전체 층(203)은 후속적으로 형성되는 메모리 셀을 격리하기 위해 사용될 것이다. 패턴화된 제 2 유전체 층(205)은 희생 층(또는 더미 층)이며, 이는 후속 처리에서 제거되고 메모리 셀을 위한 워드 라인으로 대체될 것이다. 이와 같이, 제 2 유전체 층(205)의 제 2 유전체 물질은 또한 제 1 유전체 층(203)의 제 1 유전체 물질로부터 높은 에칭 선택성을 갖는다. 유전체 층(201)이 티타늄 질화물로 형성되는 실시예들에서, 제 1 유전체 층(203)은 실리콘 산화물과 같은 산화물로 형성될 수 있고, 제 2 유전체 층(205)은 실리콘 질화물과 같은 질화물로 형성될 수 있다. 서로 허용 가능한 에칭 선택성을 갖는 다른 조합의 유전체 물질들이 또한 사용될 수 있다.
층 스택(204)의 각 층의 두께는 약 15 nm 내지 약 90 nm의 범위에 있을 수 있다. 일부 실시예들에서, 제 1 유전체 층(203)은 제 2 유전체 층(205)과 상이한 두께로 형성된다. 예를 들어, 제 1 유전체 층(203)은 제 1 두께(T1)로 형성될 수 있고, 제 2 유전체 층(205)은 제 2 두께(T2)로 형성될 수 있으며, 제 2 두께(T2)는 제 1 두께(T1)보다 약 0 % 내지 약 100 % 크거나 작을 수 있다. 층 스택(204)은 약 1000 nm 내지 약 10000 nm 범위의 전체 높이(H1)를 가질 수 있다.
다음으로, 도 3에서, 제 1 트렌치(206)가 다층 스택(204)에 형성된다. 도시된 실시예에서, 제 1 트렌치(206)는 다층 스택(204)을 통해 연장되고 유전체 층(201)을 노출시킨다. 제 1 트렌치(206)는 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 형성될 수 있으며, 예컨대, 다층 스택(204)에 대해 선택적인 에칭 공정(예를 들어, 유전체 층(201)의 물질보다 빠른 속도로 제 1 유전체 층(203) 및 제 2 유전체 층(205)의 유전체 물질을 에칭함)을 사용할 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 또는 이들의 조합 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 유전체 층(201)이 실리콘 탄화물로 형성되고, 제 1 유전체 층(203)이 실리고 산화물로 형성되며, 제 2 유전체 층(205)이 실리콘 질화물로 형성되는 실시예들에서, 제 1 트렌치(206)는 수소(H2) 또는 산소(O2) 가스와 혼합된 불소계 가스(예를 들어, C4F6)를 사용하는 건식 에칭에 의해 형성될 수 있다.
다층 스택(204)의 일부가 제 1 트렌치(206)의 각 쌍 사이에 배치된다. 다층 스택(204)의 각 부분은 약 50 nm 내지 약 500 nm 범위의 폭(W1)을 가질 수 있고, 도 2와 관련하여 논의된 높이(H1)를 가질 수 있다. 또한, 다층 스택(204)의 각 부분은 약 50 nm 내지 약 200 nm의 범위에 있을 수 있는 분리 거리(S1)만큼 분리된다. 다층 스택(204)의 각 부분의 종횡비(aspect ratio; AR)는 다층 스택(204) 부분의 가장 좁은 피처의 폭(이 처리 단계에서, 폭(W1))에 대한 높이(H1)의 비율이다. 일부 실시예에 따르면, 제 1 트렌치(206)가 형성될 때, 다층 스택(204)의 각 부분의 종횡비는 약 5 내지 약 15의 범위에 있다. 약 5 미만의 종횡비로 다층 스택(204)의 각 부분을 형성하는 것은 메모리 어레이가 충분한 메모리 셀 밀도를 갖는 것을 허용하지 않을 수 있다. 약 15보다 큰 종횡비로 다층 스택(204)의 각 부분을 형성하는 것은 후속 처리에서 다층 스택(204)의 비틀림 또는 붕괴를 야기할 수 있다.
다음으로, 도 4에서, 제 1 트렌치(206)에 의해 노출된 제 2 유전체 층(205)의 측벽이 제 1 유전체 층(203)의 측벽으로부터 리세스되어 제 1 측벽 리세스(208)를 형성한다. 제 2 유전체 층(205)의 측벽은 직선으로 도시되어 있지만, 측벽은 오목하거나 볼록할 수 있다. 제 1 측벽 리세스(208)는 제 2 유전체 층(205)의 물질에 대해 선택적인 것과 같은 허용 가능한 에칭 공정(예를 들어, 제 1 유전체 층(203) 및 유전체 층(201)의 물질보다 빠른 속도로 제 2 유전체 층(205)의 물질을 선택적으로 에칭함)에 의해 형성될 수 있다. 에칭은 등방성일 수 있다. 유전체 층(201)이 실리콘 탄화물로 형성되고, 제 1 유전체 층(203)이 실리콘 산화물로 형성되며, 제 2 유전체 층(205)이 실리콘 질화물로 형성되는 실시예들에서, 인산(H3PO4)을 사용하는 습식 에칭이 제 1 측벽 리세스(208)를 형성하기 위해 수행될 수 있다. 다른 실시예에서, 제 2 유전체 층(205)의 물질에 대해 선택적인 건식 에칭이 사용될 수 있다.
형성 후, 제 1 측벽 리세스(208)는 제 1 유전체 층(203)의 측벽을 지나 연장되는 깊이(D3)를 갖는다. 제 1 측벽 리세스(208)가 목표 깊이(D3)에 도달한 후에 제 1 측벽 리세스(208)의 에칭을 정지하기 위해 시간 설정 에칭 공정이 사용될 수 있다. 예를 들어, 제 1 측벽 리세스(208)는 약 10 nm 내지 약 60 nm 범위의 깊이(D3)를 가질 수 있다. 제 1 측벽 리세스(208)를 형성하는 것은 제 2 유전체 층(205)의 폭을 감소시킨다. 이전 예를 계속하면, 제 2 유전체 층(205)은 에칭 후 약 50 nm 내지 약 450 nm 범위의 폭(W2)을 가질 수 있다. 위에서 언급한 바와 같이, 다층 스택(204)의 각 부분의 종횡비(AR)는 다층 스택(204) 부분의 가장 좁은 피처의 폭(이 처리 단계에서, 폭(W2))에 대한 높이(H1)의 비율이다. 따라서, 제 1 측벽 리세스(208)를 형성하는 것은 다층 스택(204)의 각 부분의 종횡비를 증가시킨다. 일부 실시예에 따르면, 제 1 측벽 리세스(208)를 형성한 후, 다층 스택(204)의 각 부분의 종횡비는 위에서 논의된 범위, 예를 들어, 약 5 내지 약 15의 범위로 유지된다. 따라서, 이러한 종횡비의 장점(위에서 논의됨)은 여전히 달성될 수 있다.
다음으로, 도 5에서, 시드 층(207)이 유전체 층(201), 제 1 유전체 층(203) 및 제 2 유전체 층(205)의 노출된 표면 위에 (예를 들어, 컨포멀하게) 형성된다. 일부 실시예들에서, 시드 층(207)은 금속 질화물, 예를 들어, 티타늄 질화물, 탄탈럼 질화물, 몰리브덴 질화물, 지르코늄 질화물, 하프늄 질화물 등과 같은 전도성 (예를 들어, 전기 전도성) 물질로 형성되고, CVD, ALD 등을 사용하여 형성될 수 있다.
다음으로, 도 6에서, 금속, 예컨대, 텅스텐, 루테늄, 몰리브덴, 코발트, 알루미늄, 니켈, 구리, 은, 금, 이들의 합금 등과 같은 전기 전도성 물질(209)이 시드 층(207) 위에 형성된다. 전기 전도성 물질(209)은 제 1 측벽 리세스(208)를 충전한다. 전기 전도성 물질(209)은 CVD, PVD, ALD 등과 같은 적절한 증착 방법에 의해 형성될 수 있다.
다음으로, 도 7에서, 건식 에칭(예를 들어, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등), 습식 에칭, 또는 이들의 조합 등과 같은 적절한 에칭 공정이 수행되어, 예를 들어, 제 1 유전체 층(203)의 측벽 및 유전체 층(201)의 상부 표면으로부터 초과 물질을 제거할 수 있다. 도시된 실시예에서, 에칭 공정은 이방성 에칭 공정이다. 에칭 공정(예를 들어, 이방성 에칭 공정) 후에, 제 1 유전체 층(203)의 측 방향 범위 내에 배치된 시드 층(207)의 부분 및 전기 전도성 물질(209)의 부분(예를 들어, 제 1 측벽 리세스(208)에 배치된 부분)가 남아서 제 1 전도성 피처(210A)를 형성하고, 시드 층(207) 및 전기 전도성 물질(209)의 다른 부분(예를 들어, 제 1 측벽 리세스(208) 외부에 배치된 부분)은 에칭 공정에 의해 제거된다. 도 7에 도시된 바와 같이, 에칭 공정 후, 시드 층(207)은 전기 전도성 물질(209)의 대응하는 부분의 3개의 면(예를 들어, 상부 표면, 측벽 및 하부 표면)을 따라 연장된다.
도시된 실시예에서, 제 1 전도성 피처(210A)는 제 2 유전체 층(205)과 동일하거나 유사한 전체 두께(T2)를 갖고, 제 1 측벽 리세스(208)의 깊이(D3)(도 4를 참조하여 위에서 논의됨)와 동일하거나 유사한 전체 폭을 갖는다. 시드 층(207)은 약 1 nm 내지 약 10 nm 범위의 두께(T3)를 가질 수 있고, 제 1 전도성 피처(210A) 각각의 전기 전도성 물질(209)은, 예를 들어, 약 14 nm 내지 약 89 nm 범위의 두께(T4)를 가질 수 있으며, 두께(T4)는 두께(T3)보다 더 크다.
도 7에서, 제 1 전도성 피처(210A)는 제 1 측벽 리세스(208)에 형성되어, 제 2 유전체 층(205)의 제 1 부분을 대체하기 위한 공정을 완료한다. 후속 처리에서, 제 2 유전체 층(205)의 나머지 부분은 도 9 내지 도 12를 참조하여 아래에서 논의되는 바와 같이 제 2 전도성 피처(210B)로 대체된다.
다음으로, 도 8에서, 강유전체 막(213)이 제 1 트렌치(206)의 측벽 및 하부를 라이닝하기 위해 (예를 들어, 컨포멀하게) 형성되고, 유전체 층(211)이 제 1 트렌치(206)를 충전하기 위해 강유전체 막(213) 위에 형성된다.
일부 실시예들에서, 강유전체 막(213)은 하프늄 지르코늄 산화물(HfZrO); 지르코늄 산화물(ZrO); 란탄(La), 실리콘(Si), 알루미늄(Al) 등으로 도핑된 하프늄 산화물(HfO); 도핑되지 않은 하프늄 산화물(HfO); 등과 같은 적절한 강유전체 물질로 형성된다. 강유전체 막(213)의 물질은 ALD, CVD, PVD 등과 같은 적절한 증착 공정에 의해 형성될 수 있다.
유전체 층(211)은 유전체 물질로 형성된다. 허용 가능한 유전체 물질은 실리콘 산화물 또는 알루미늄 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물 등과 같은 이들의 조합 등을 포함한다. 유전체 층(211)의 물질은 ALD, CVD, 유동성 CVD(flowable CVD; FCVD) 등과 같은 허용 가능한 증착 공정에 의해 형성될 수 있다.
다음으로, 화학적 기계적 평탄화(chemical mechanical planarization; CMP)와 같은 평탄화 공정이 수행되어 다층 스택(204)의 상부 표면으로부터 강유전체 막(213)의 초과 부분 및 유전체 층(211)의 초과 부분을 제거할 수 있다. 그 결과, 다층 스택(204), 강유전체 막(213) 및 유전체 층(211) 사이에 동일 평면 상부 표면이 달성된다.
다음으로, 도 9에서, 제 2 트렌치(212)가 다층 스택(204)에 형성된다. 도시된 실시예에서, 제 2 트렌치(212)는 다층 스택(204)을 통해 연장되고 유전체 층(201)을 노출시킨다. 제 2 트렌치(212)는 제 1 트렌치(206)와 동일하거나 유사한 공정을 사용하여 형성될 수 있으므로, 세부 사항은 반복되지 않는다. 도 9에 도시된 바와 같이, 제 2 트렌치(212)는 제 2 유전체 층(205)의 나머지 부분을 통해 연장되도록 형성되어, 제 2 트렌치(212)는 제 1 트렌치(206)(이제 강유전체 막(213) 및 유전체 층(211)에 의해 충전됨)와 인터리빙된다.
도 9에서, 다층 스택(204)의 일부가 제 2 트렌치(212)와 각각의 제 1 트렌치(206) 사이에 배치된다. 다층 스택(204)의 각 부분은 약 50 nm 내지 약 500 nm 범위의 폭(W3)을 가질 수 있고, 높이(H1)(도 3 참조)를 가질 수 있다. 또한, 다층 스택(204)의 각 부분은 약 50 nm 내지 약 200 nm의 범위에 있을 수 있는 분리 거리(S2)만큼 분리된다. 다층 스택(204)의 각 부분의 종횡비(AR)는 다층 스택(204) 부분의 가장 좁은 피처의 폭(이 처리 단계에서, 폭(W3))에 대한 높이(H1)의 비율이다. 일부 실시예에 따르면, 제 2 트렌치(212)가 형성될 때, 다층 스택(204)의 각 부분의 종횡비는 약 5 내지 약 15의 범위에 있다. 약 5 미만의 종횡비로 다층 스택(204)의 각 부분을 형성하는 것은 후속적으로 형성되는 메모리 어레이가 충분한 메모리 셀 밀도를 갖는 것을 허용하지 않을 수 있다. 약 15보다 큰 종횡비로 다층 스택(204)의 각 부분을 형성하는 것은 후속 처리에서 다층 스택(204)의 비틀림 또는 붕괴를 야기할 수 있다.
다음으로, 도 10에서, 제 2 유전체 층(205)의 나머지 부분은, 예를 들어, 제 2 유전체 층(205)의 물질에 대해 선택적인 에천트를 사용하는 에칭 공정을 수행함으로써 제거된다. 에칭 공정은 도 4를 참조하여 위에서 논의된 제 1 측벽 리세스(208)를 형성하는 데 사용되는 에칭 공정과 동일하거나 유사할 수 있으므로, 세부 사항은 반복되지 않는다. 제 2 유전체 층(205)의 나머지 부분이 제거된 후, 제 2 측벽 리세스(218)가 형성되고, 도 10의 구조물에 더 이상 제 2 유전체 층(205)이 남아 있지 않는다. 제 2 측벽 리세스는 전기 전도성 물질(209)의 측벽을 따르는 이전에 형성된 시드 층(207)을 노출시킴을 유념한다.
다음으로, 시드 층(207)은 유전체 층(201), 제 1 유전체 층(203) 및 제 1 전도성 피처(210A)의 노출된 표면 위에 (예를 들어, 컨포멀하게) 형성된다. 시드 층(207)의 형성 방법은 도 5를 참조하여 위에서 논의된 것과 동일하거나 유사할 수 있으므로, 세부 사항은 반복되지 않는다. 도 10의 영역(236)에서, 새로 형성된 시드 층(207)은 이전에 형성된 시드 층(207)과 병합되고, 따라서 영역(236)(예를 들어, 전기 전도성 물질(209)의 측벽을 따라 연장되는 부분)에서의 (병합된) 시드 층(207) 두께는 다른 영역(예를 들어, 전기 전도성 물질(209)의 상부 표면 및 하부 표면을 따르는 부분)에서의 시드 층(207) 두께의 2 배일 수 있다.
다음으로, 도 11에서, 전기 전도성 물질(209)은 시드 층(207) 위에 형성된다. 도시된 실시예에서, 전기 전도성 물질(209)은 제 2 측벽 리세스(218)를 충전한다. 전기 전도성 물질(209)의 재료 및 형성 방법은 도 6을 참조하여 위에서 논의된 것과 동일하거나 유사할 수 있으므로, 세부 사항은 반복되지 않는다.
다음으로, 도 12에서, 적절한 에칭 공정(예를 들어, 등방성 에칭 공정)이 제 2 측벽 리세스(218) 외부에 배치된 시드 층(207)의 부분 및 전기 전도성 물질(209)의 부분을 제거하기 위해 수행된다. 에칭 공정은 도 7을 참조하여 위에서 논의된 에칭 공정과 동일하거나 유사할 수 있으므로, 세부 사항은 반복되지 않는다. 에칭 공정 후, 전기 전도성 물질(209)의 나머지 부분 및 시드 층(207)의 나머지 부분(예를 들어, 제 2 측벽 리세스(218) 내부의 부분)은 제 2 전도성 피처(210B)를 형성하며, 이는 제 2 전도성 피처(210B)로 제 2 유전체 층(205)의 나머지 부분을 대체하기 위한 공정을 완료한다.
도 12에 도시된 바와 같이, 각각의 제 1 전도성 피처(210A)는 각각의 제 2 전도성 피처(210B)에 접촉(예를 들어, 물리적으로 접촉)하고 전기적으로 결합된다. 제 1 전도성 피처(210A) 및 제 2 전도성 피처(210B)는 집합적으로 전도성 피처(210)로 지칭된다. 이하에서 논의되는 바와 같이, 전도성 피처(210)는 (통합된 강유전체 물질을 갖는 트랜지스터인) FeRAM 메모리 셀의 게이트 전극으로서의 기능을 한다. 메모리 디바이스의 맥락에서, 전도성 피처(210)는 또한 메모리 디바이스의 워드 라인(WL)(210)으로 지칭된다. 도시된 실시예에서, (서로 물리적으로 접촉하는) 제 1 전도성 피처(210A) 및 제 2 전도성 피처(210B)의 각 쌍은 단일 워드 라인(210)으로서의 기능을 한다.
다음으로, 도 13에서, 강유전체 막(213)은 제 2 트렌치(212)의 측벽 및 하부를 라이닝하기 위해 (예를 들어, 컨포멀하게) 형성되고, 유전체 층(211)은 제 2 트렌치(212)를 충전하기 위해 강유전체 막(213) 위에 형성된다. 강유전체 막(213) 및 유전체 층(211)의 물질 및 형성 방법은 도 9를 참조하여 위에서 논의된 것과 동일하거나 유사할 수 있으므로, 세부 사항은 반복되지 않는다. 다음으로, CMP와 같은 평탄화 공정이 수행되어 최상부 제 1 유전체 층(203)의 상부 표면으로부터 강유전체 막(213)의 초과 부분 및 유전체 층(211)의 초과 부분을 제거할 수 있다. 그 결과, 최상부 제 1 유전체 층(203), 강유전체 막(213) 및 유전체 층(211) 사이에 동일 평면 상부 표면이 달성된다.
도 13의 구조물에서, 다층 스택(204)의 제 2 유전체 층(205)은 전도성 피처(210)로 대체됨을 유념한다. 논의를 용이하게 하기 위해, 제 1 유전체 층(203) 및 전도성 피처(210)의 교번 층을 포함하는 새로운 층 스택은 다층 스택(216)(또는 층 스택(216))으로 지칭된다.
도 13에 도시된 구조물은, 다른 처리 단계들 중에서, 제 1 트렌치(206)를 형성하고, 제 1 트렌치(206)를 충전하고, 그런 다음, 제 2 트렌치(212)를 형성하고, 제 2 트렌치(212)를 충전함으로써 형성된다. 트렌치(예를 들어, 206, 212)는 후속적으로 형성되는 메모리 셀의 위치를 정의하기 때문에, 상기 개시된 공정은 층 스택의 붕괴 또는 비틀림과 같은 층 스택(204)의 높은 종횡비와 관련된 문제 없이 메모리 셀이 고밀도로 형성될 수 있게 한다. 대조적으로, 모든 트렌치(예를 들어, 206, 212)가 동시에 형성되는 참조 방법(예를 들어, 동일한 에칭 공정을 사용함)은 개시된 방법만큼 서로 가깝게 이격된 트렌치를 형성하지 못할 수 있는데, 왜냐하면, 트렌치들 사이의 층 스택(204) 부분의 높은 종횡비는 층 스택(204)이 붕괴되게 하여 디바이스 고장을 일으킬 수 있기 때문이다.
다음으로, 도 14에서, 비트 라인(215) 및 소스 라인(217)이 유전체 층(211)에 형성된다. 비트 라인(215) 및 소스 라인(217)은 유전체 층(211)을 통해 연장되는 전기 전도성 열(예를 들어, 금속 열)로 형성될 수 있다. 이하에서 논의되는 바와 같이, 비트 라인(215) 및 소스 라인(217)은 FeRAM 메모리 셀의 트랜지스터의 소스/드레인 영역으로서의 기능을 한다.
일부 실시예들에서, 비트 라인(215) 및 소스 라인(217)을 형성하기 위해, 비트 라인(215) 및 소스 라인(217)이 형성될 위치에, 예를 들어, 적절한 포토 리소그래피 및 에칭 기술을 사용하여 유전체 층(211)에 개구를 형성한다. 일부 실시예들에서, 개구는 유전체 층(211) 및 강유전체 막(213)을 통해 연장하도록 형성된다. 일부 실시예들에서, 개구는 유전체 층(201)을 통해 추가 연장되며, 이는 후속적으로 형성되는 비트 라인(215) 및 소스 라인(217)이 하부 회로 또는 디바이스에 직접 연결되도록 할 수 있다. 일부 실시예들에서, 개구는 유전체 층(201)을 통해 연장되지 않으며, 이 경우 비트 라인(215) 및 소스 라인(217)은 메모리 디바이스 위에 있는 전도성 피처(예를 들어, 도 1의 메모리 디바이스(123) 위의 비아(124) 및 전도성 라인(125))에 연결될 수 있고, 하부 회로 또는 디바이스에 대한 전기적 연결은 메모리 디바이스에 인접한 유전체 층(121)에 배치된 비아(124)(예를 들어, 도 1의 메모리 디바이스(123)에 인접한 비아(124))를 통해 달성될 수 있다. 다음으로, 하나 이상의 전도성 물질(예를 들어, 전기 전도성 물질(들))이 개구에 형성된다. 적합한 전도성 물질은 텅스텐, 코발트, 알루미늄, 니켈, 구리, 은, 금, 이들의 합금 등과 같은 금속을 포함한다. 전도성 물질(들)은 ALD, CVD와 같은 허용 가능한 증착 공정, 전기 도금 또는 무전해 도금과 같은 도금 공정 등에 의해 형성될 수 있다. 일부 실시예들에서, 텅스텐이 개구에 증착된다. 그런 다음, 평탄화 공정이 최상부 제 1 유전체 층(203) 위의 초과 전도성 물질(들)을 제거하기 위해 다양한 층에 적용된다. 평탄화 공정은 CMP 공정, 에치백 공정, 이들의 조합 등일 수 있다. 개구에 남아 있는 전도성 물질(들)은 비트 라인(215) 및 소스 라인(217)을 형성한다.
다음으로, 도 15에서, 비트 라인(215)과 소스 라인(217)의 각 쌍 사이에 배치된 유전체 층(211) 부분을 제거함으로써, 비트 라인(215)과 소스 라인(217)의 각 쌍 사이의 유전체 층(211)에 개구(228)가 형성된다. 유전체 층(211)의 나머지 부분은 후속적으로 형성되는 상이한 메모리 셀(225)(예를 들어, 도 19b 및 도 19c 참조)을 분리(예를 들어, 전기적으로 격리)하는 기능을 한다. 개구(228)는 유전체 층(211)을 통해 연장되고 하부 강유전체 막(213)을 노출시킨다. 다시 말해서, 개구(228)는 도시된 실시예에서 강유전체 막(213)을 통해 연장되지 않는다. 다른 실시예들에서, 개구(228)는 강유전체 막(213)을 통해 연장되고 하부 유전체 층(201)을 노출시킨다.
다음으로, 도 16에서, 채널 물질(219)이 개구(228)의 측벽 및 하부를 라이닝하기 위해 개구(228)에 (예를 들어, 컨포멀하게) 형성된다. 채널 물질(219)은 FeRAM 셀의 트랜지스터를 위한 채널 영역을 제공하는 데 적합한 반도체 물질로 형성되며, 예컨대, 폴리 실리콘, 비정질 실리콘 또는 인듐 갈륨 아연 산화물(IGZO), 인듐 주석 산화물(ITO), 인듐 갈륨 아연 주석 산화물(IGZTO), 아연 산화물(ZnO)과 같은 산화물 반도체 물질 등으로 형성된다. 채널 물질(219)은 ALD, CVD, PVD 등과 같은 허용 가능한 증착 공정에 의해 형성될 수 있다.
다음으로, 도 17에서, 산화물 층(221)이 개구(228)에서 채널 물질(219) 위에 (예를 들어, 컨포멀하게) 형성된다. 일부 실시예들에서, 산화물 층(221)은 하부 채널 물질(219)에 대한 보호 층으로서의 기능을 한다. 산화물 층(221)은, 예를 들어, 알루미늄 산화물 또는 실리콘 이산화물일 수 있으며, CVD, ALD 등과 같은 적절한 형성 방법에 의해 형성될 수 있다. 도 17의 예에서, 산화물 층(221)은 개구(228)의 측벽 및 하부를 라이닝한다. 일부 실시예들에서, 산화물 층(221)은 생략된다.
다음으로, 도 18에서, 이방성 에칭 공정과 같은 에칭 공정이 수행되어 개구(228)의 하부 및 최상부 제 1 유전체 층(203)의 상부 표면에 배치된 부분과 같은 채널 물질(219)의 수평 부분 및 산화물 층(221)(형성된 경우)의 수평 부분을 제거한다. 도시된 실시예에서, 에칭 공정 후, 개구(228)의 하부에 있는 강유전체 막(213)이 또한 제거되고, 유전체 층(201)은 개구(228)의 하부에서 노출된다. 일부 실시예들에서, 다음으로, CMP와 같은 평탄화 공정이 수행되어 최상부 제 1 유전체 층(203)의 상부 표면으로부터 채널 물질(219) 및 산화물 층(221)의 나머지 부분을 제거할 수 있으며, 따라서 채널 물질(219), 산화물 층(221)(형성된 경우), 비트 라인(215), 소스 라인(217), 강유전체 막(213), 유전체 층(211) 및 최상부 제 1 유전체 층(203)은 동일 평면 상부 표면을 갖는다.
다음으로, 도 19a에서, 유전체 물질(223)이 개구(228)를 충전하기 위해 개구(228)에 형성된다. 적합한 유전체 물질은 실리콘 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물 등과 같은 이들의 조합 등을 포함한다. 일부 실시예들에서, 유전체 물질(223)은 산화물 층(221)과 동일한 물질로 형성되므로, 유전체 물질(223)과 산화물 층(221) 사이에 계면이 없을 수 있다. 간략함을 위해, 후속 도면들은 개구(228) 내의 산화물 층(221)(형성된 경우) 및 유전체 물질(223)의 조합을 나타내기 위해 숫자 223을 사용할 수 있다. 유전체 물질(223)은 ALD, CVD 등과 같은 허용 가능한 증착 공정에 의해 형성될 수 있다. 일부 실시예들에서, 실리콘 산화물 또는 실리콘 질화물이 개구(228)에 증착된다. 그런 다음, 최상부 제 1 유전체 층(203) 위에 배치된 초과 유전체 물질(223)을 제거하기 위해 평탄화 공정이 수행된다. 평탄화 공정은 CMP 공정, 에치백 공정, 이들의 조합 등일 수 있다. 나머지 유전체 물질(223)은 개구(228)에 복수의 유전체 플러그(223)(유전체 구조물 또는 유전체 열로도 지칭될 수 있음)를 형성한다.
도 19b는 도 19a의 3D 메모리 디바이스(200)의 일부의 평면도를 도시한다. 도 19b의 평면도에 도시된 바와 같이, 각각의 트렌치 내부에서, 비트 라인(215) 및 소스 라인(217)은 강유전체 막(213)의 제 1 측벽으로부터 제 1 측벽을 향하는 강유전체 막(213)의 제 2 측벽까지 연속적으로 연장된다. 채널 물질(219)은 각각의 유전체 플러그(223)를 둘러싼다. 다시 말해서, 채널 물질(219)은 각각의 유전체 플러그(223) 주위에 연속적인 링 형상 구조물을 형성하도록 각각의 유전체 플러그(223)의 측벽을 따라 연장되고 접촉한다. 도 19b에서, 수직 방향을 따라, 채널 물질(219)은 비트 라인(215)/소스 라인(217)의 측벽과 접촉하고, 수평 방향을 따라, 채널 물질(219)은 강유전체 막(213)의 측벽과 접촉한다.
도 19b의 점선 박스는 복수의 메모리 셀(225)을 표시한다. 혼란을 피하기 위해, 3D 메모리 디바이스(200)의 모든 메모리 셀(225)이 점선 박스로 표시되는 것은 아님을 유념한다. 각각의 메모리 셀(225)은 그 경계 내에 다음의 구조물/층/물질의 부분을 포함한다: 비트 라인(215), 소스 라인(217), 비트 라인(215)과 소스 라인(217) 사이에 배치된 유전체 플러그(223), 유전체 플러그(223) 주위의 채널 물질(219), 강유전체 막(213) 및 워드 라인(210). 워드 라인(210)은 도 19b의 평면도에서는 보이지 않지만, 예를 들어, 도 19c에서는 볼 수 있으며, 도 19c는 도 19a의 단면 A-A를 따라 3D 메모리 디바이스(200)의 일부의 단면도를 도시한다. 도 19c에서, 3D 메모리 디바이스(200)의 작은 부분만이 도시되고, 워드 라인(210)의 부분, 예를 들어, 전기 전도성 물질(209)만이 도시되어 있음을 유념한다.
도 19b 및 도 19c에 도시된 바와 같이, 각각의 메모리 셀(225)은 강유전체 막(213)을 갖는 트랜지스터를 포함한다. 워드 라인(210)은 메모리 셀의 트랜지스터의 게이트 전극으로서의 기능을 한다. 비트 라인(215) 및 소스 라인(217)은 메모리 셀의 트랜지스터의 소스/드레인 영역으로서의 기능을 한다. 채널 물질(219)은 트랜지스터의 채널 층으로서의 기능을 한다. 도 19c는 메모리 셀의 트랜지스터가 턴온 될 때 채널 영역에서의 예시적인 전류 흐름 방향(226)을 도시한다. 강유전체 막(213)은 메모리 셀(225)에 저장된 디지털 정보(예를 들어, 비트 "1" 또는 "0")를 저장하는 데 사용된다.
특정 메모리 셀(225)에 기록 동작을 수행하기 위해, 기록 전압이 메모리 셀(225) 내의 강유전체 막(213)의 일부에 걸쳐 인가된다. 기록 전압은, 예를 들어, 메모리 셀(225)의 게이트 전극(예를 들어, 210)에 제 1 전압을 인가하고, 트랜지스터의 소스/드레인 영역(예를 들어, 215 및 217)에 제 2 전압을 인가함으로써 인가될 수 있다. 제 1 전압과 제 2 전압의 전압 차이는 강유전체 막(213)의 분극 방향을 설정한다. 강유전체 막(213)의 분극 방향에 따라, 메모리 셀(225)의 트랜지스터의 문턱 전압(VT)은 낮은 문턱 전압(VL)에서 높은 문턱 전압(VH)으로 또는 그 반대로 스위칭될 수 있다. 트랜지스터의 문턱 전압 값(VL 또는 VH)은 메모리 셀(225)에 저장된 "0" 또는 "1"의 비트를 나타내기 위해 사용될 수 있다.
메모리 셀(225)에 판독 동작을 수행하기 위해, 낮은 문턱 전압(VL)과 높은 문턱 전압(VH) 사이의 전압인 판독 전압이 메모리 셀(225)의 게이트 전극(예를 들어, 210)에 인가된다. 강유전체 막(213)의 분극 방향(또는 트랜지스터의 문턱 전압(VT))에 따라, 메모리 셀(225)의 트랜지스터는 턴온되거나 턴온되지 않을 수 있다. 그 결과, 예를 들어 소스/드레인 영역(예를 들어, 215 및 217) 사이에 전압이 인가되면, 전류가 소스/드레인 영역(예를 들어, 215 및 217) 사이에 흐르거나 흐르지 않을 수 있다. 따라서, 전류가 검출되어 메모리 셀(225)에 저장된 디지털 비트를 결정할 수 있다.
도 19d는 도 19a의 단면 D-D를 따른 3D 메모리 디바이스(200)의 일부의 단면도를 도시한다. 도 19e는 도 19a의 단면 B-B를 따른 3D 메모리 디바이스(200)의 일부의 단면도를 도시한다. 도 19f는 도 19a의 단면 C-C를 따른 3D 메모리 디바이스(200)의 일부의 단면도를 도시한다. 도 19d에서, 유전체 층(211) 아래의 강유전체 막(213)의 부분은 형성된 3D 메모리 디바이스에 남아 있으므로, 도 19d의 강유전체 막(213)은 각 트렌치에서 U 자형 단면을 갖는다. 도 19e에서, 비트 라인(215)(또는 소스 라인(217)) 아래의 강유전체 막(213)의 부분은 이방성 에칭 공정에 의해 제거되므로, 도 19e의 강유전체 막(213)은 각 트렌치에서 2 개의 평행한 측벽 부분을 갖는 것으로 도시되어 있다. 도 19f에서, 개구(228)의 하부에서 강유전체 막(213)을 제거하는 도 18의 이방성 에칭 공정으로 인해, 유전체 플러그(223) 아래에 강유전체 막(213)이 없으므로, 도 19f의 강유전체 막(213)은 각 트렌치에서 2 개의 평행한 측벽 부분을 갖는 것으로 도시되어 있다.
개시된 실시예에서, 채널 물질(219)은 워드 라인(210), 비트 라인(215) 및 소스 라인(217)이 형성된 후에 형성된다. 따라서, 개시된 형성 방법은 또한 3D 메모리 디바이스를 형성하기 위한 채널 라스트 방법으로도 지칭된다. 채널 라스트 방법은 인접한 메모리 셀 사이의 비트 라인/소스 라인 브리징 문제를 피할 수 있다. 채널 라스트 방법의 장점을 이해하기 위해, 비트 라인(215) 및 소스 라인(217)이 형성되기 전에 채널 물질(219)이 형성되는 참조 방법(채널 퍼스트 방법으로 지칭됨)을 고려한다. 예를 들어, 채널 퍼스트 방법에서, 채널 물질(219)은 유전체 층(211)이 트렌치를 충전하기 전에 강유전체 막(213) 위에 컨포멀하게 형성되어 채널 물질(219)은 강유전체 막(213)과 유전체 층(211) 사이에 끼워진다. 다음으로, 채널 퍼스트 방법에서, 비트 라인(215) 및 소스 라인(217)은 유전체 층(211)에 전도성 열을 형성하고 그런 다음, 각각의 전도성 열을 양분하는 유전체 절단 패턴을 형성하여 각각의 전도성 열을 2 개의 개별 (더 작은) 전도성 열로 절단함으로써 형성된다. 유전체 절단 패턴은 각각의 트렌치에서 강유전체 막(213)의 대향하는 측벽 사이에서 연속적으로 연장되고 접촉한다. 유전체 절단 패턴은 채널 물질을 상이한 메모리 셀에 속하는 다른 세그먼트로 절단한다. 각각의 원래의 전도성 열의 2 개의 더 작은 전도성 열은 비트 라인과 이웃 메모리 셀의 인접한 소스 라인을 형성한다. 채널 퍼스트 방법에서, 이웃 메모리 셀들의 비트 라인/소스 라인 사이에 브리징이 발생할 수 있다. 예를 들어, 전기 전도성 물질(209)의 측벽은, 예를 들어, 도 7 또는 도 12의 처리 단계에서의 오버-에칭으로 인해, 제 1 유전체 층(203)의 측벽으로부터 리세스될 수 있다. 후속적으로 (예를 들어, 컨포멀하게) 형성되는 강유전체 막(213) 및 채널 물질(219)은 이러한 리세스를 충전할 것이다. 이들 리세스 내의 채널 물질(219)의 부분은 유전체 절단 패턴을 형성하기 위한 후속 처리 동안 제거하기 어려울 수 있다. 따라서, 이들 리세스 내의 채널 물질(219)은 이웃 메모리 셀들의 비트 라인/소스 라인을 전기적으로 결합할 수 있다. 대조적으로, 채널 라스트 방법은 비트 라인(215) 및 소스 라인(217)이 형성된 후에 채널 물질(219)을 형성함으로써, 비트 라인/소스 라인 브리징 문제를 방지한다.
본 개시된 방법의 추가적인 장점은 채널 물질(219)과의 더 큰 접촉 면적으로 인해, 비트 라인(215) 및 소스 라인(217)에 대한 더 낮은 접촉 저항을 포함한다. 또한, 채널 물질(219)의 형성이 간단하고, 추가 하드 마스크가 필요하지 않다. 더욱이, 하드 마스크의 에칭은 고온 처리(예를 들어, 500 ℃ 초과)가 필요할 수 있고, 현재 개시된 방법은 채널 물질(219)을 형성하기 위해 하드 마스크의 에칭을 필요로 하지 않기 때문에, 채널 물질(219)에 대한 열 충격이 감소되고, 이는 채널 물질(219)의 전기적 특성을 향상시킨다.
추가 처리는 3D 메모리 디바이스(200)를 완료하기 위해 도 19a의 처리를 따를 수 있다. 예를 들어, 콘택 플러그가 비트 라인(215), 소스 라인(217) 및 워드 라인(210)에 전기적으로 결합되도록 형성될 수 있다. 콘택 플러그를 형성하기 위한 임의의 적절한 형성 방법이 사용될 수 있다. 여기에서 세부 사항은 논의되지 않는다.
도 20 및 도 21은 다른 실시예에서, 다양한 제조 단계들에서의 3차원(3D) 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스(200A)의 단면도들을 도시한다. 3D 메모리 디바이스(200A)의 형성 공정은 3D 메모리 디바이스(200)의 형성 공정과 유사하지만, 채널 물질(219) 위에 형성된 산화물 층(221)이 없다. 특히, 3D 메모리 디바이스(200A)에 대한 형성 공정은 도 2 내지 도 16에 도시된 처리를 따를 수 있다. 도 16의 처리 후, 이방성 에칭 공정과 같은 적절한 에칭 공정이 수행되어 도 20에 도시된 바와 같이 개구(228)의 하부로부터 채널 물질(219)의 부분을 제거한다. 도 20은 개구(228)의 하부 근처의 세부 사항을 도시하기 위해 3D 메모리 디바이스(200A)의 일부만을 도시함을 유념한다. 도 20의 예에서, 이방성 에칭 공정은 강유전체 막(213)을 통해 에칭되어 하부 유전체 층(201)을 노출시킨다.
다음으로, 도 21에서, 유전체 물질(223)은 개구(228)를 충전하도록 형성된다. 유전체 물질(223)의 재료 및 형성 방법은 도 19a를 참조하여 위에서 논의된 것과 동일하거나 유사할 수 있으므로, 세부 사항은 반복되지 않는다.
도 22는 또 다른 실시예에서, 3차원(3D) 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스(200B)의 평면도를 도시한다. 3D 메모리 디바이스(200B)는 3D 메모리 디바이스(200 또는 200A)와 유사하지만, 상이한 트렌치에 있는 3D 메모리 디바이스(200B)의 메모리 셀(225)은 엇갈리게 되어 이웃 트렌치(예를 들어, 도 22의 이웃 열)에 있는 메모리 셀(225)은 상이한 행을 따라 배치된다. 대조적으로, 도 19b에서 이웃 열의 메모리 셀(225)은 동일한 행을 따라 배치된다. 도 22의 메모리 셀(225)의 레이아웃은 3D 메모리 디바이스(200) 또는 3D 메모리 디바이스(200A)를 수정하는 데 사용될 수 있음을 유념한다.
도 23은 일부 실시예들에서, 3차원(3D) 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법을 도시한다. 도 23에 도시된 실시예의 방법은 단지 많은 가능한 실시예의 방법들 중 하나의 예인 것을 이해해야 한다. 당업자는 많은 변형들, 대안들 및 수정들을 인식할 것이다. 예를 들어, 도 23에 도시된 바와 같은 다양한 단계들은 추가, 제거, 교체, 재배열 및 반복될 수 있다.
도 23을 참조하면, 블록(1010)에서, 층 스택이 기판 위에 형성되고, 층 스택은 제 1 유전체 물질 및 제 2 유전체 물질의 교번 층을 포함한다. 블록(1020)에서, 층 스택을 통해 연장되는 트렌치가 형성된다. 블록(1030)에서, 제 2 유전체 물질은 워드 라인(WL)을 형성하기 위해 전기 전도성 물질로 대체된다. 블록(1040)에서, 트렌치의 측벽 및 하부가 강유전체 물질로 라이닝된다. 블록(1050)에서, 트렌치는 제 3 유전체 물질로 충전된다. 블록(1060)에서, 제 3 유전체 물질을 통해 연장되는 비트 라인(BL) 및 소스 라인(SL)이 형성된다. 블록(1070)에서, BL과 SL 사이의 제 3 유전체 물질에 개구를 형성하기 위해 제 3 유전체 물질의 부분이 제거된다. 블록(1080)에서, 채널 물질이 개구의 측벽을 따라 형성된다. 블록(1090)에서, 개구는 제 4 유전체 물질로 충전된다.
실시예들은 장점을 달성할 수 있다. 예를 들어, 상이한 처리 단계에서 제 1 트렌치(206) 및 제 2 트렌치(212)를 형성함으로써, 높은 종횡비로 인해 층 스택(204)이 붕괴되는 문제 없이 높은 메모리 셀 밀도를 갖는 메모리 어레이가 형성될 수 있다. 개시된 채널 라스트 공정은 BL/SL 브리징 문제를 방지하여 디바이스 신뢰성을 증가시킨다. 또한, BL/SL과 채널 재료 물질의 더 큰 접촉 영역으로 인해, 더 낮은 BL/SL 접촉 저항이 달성되어 디바이스 성능을 증가시킨다. 개시된 채널 라스트 공정은 구현이 간단하며, 추가 하드 마스크가 필요하지 않다. 그 결과, 채널 물질에 대한 열 충격이 감소되고, 이는 채널 물질의 전기적 특성을 향상시킨다.
일 실시예에 따르면, 3차원(3D) 메모리 디바이스를 형성하는 방법은: 기판 위에 층 스택을 형성하는 단계 - 층 스택은 제 1 유전체 물질 및 제 2 유전체 물질의 교번 층을 포함함 - ; 층 스택을 통해 연장되는 제 1 트렌치를 형성하는 단계 - 제 1 트렌치는 제 1 유전체 물질의 제 1 측벽 및 제 2 유전체 물질의 제 2 측벽을 노출시킴 - ; 제 1 리세스를 형성하기 위해 제 1 유전체 물질의 제 1 측벽으로부터 제 2 유전체 물질의 제 2 측벽을 리세스하는 단계; 워드 라인(WL)을 형성하기 위해 제 1 전기 전도성 물질로 제 1 리세스를 충전하는 단계; 제 1 리세스를 충전한 후, 강유전체 물질로 제 1 트렌치의 측벽 및 하부를 라이닝하는 단계; 라이닝 후, 제 3 유전체 물질로 제 1 트렌치를 충전하는 단계; 제 1 트렌치 중 하나의 제 3 유전체 물질에 제 1 비트 라인(BL) 및 제 1 소스 라인(SL)을 형성하는 단계 - 제 1 BL 및 제 1 SL은 기판을 향하는 제 3 유전체 물질의 하부 표면으로부터 기판으로부터 먼 제 3 유전체 물질의 상부 표면까지 제 3 유전체 물질을 통해 수직으로 연장됨 - ; 제 3 유전체 물질에 제 1 개구를 형성하기 위해 제 1 BL과 제 1 SL 사이에 배치된 제 3 유전체 물질의 부분을 제거하는 단계; 제 1 개구의 측벽을 따라 채널 물질을 형성하는 단계; 및 제 4 유전체 물질로 제 1 개구를 충전하는 단계를 포함한다.
일 실시예에 따르면, 3차원(3D) 메모리 디바이스를 형성하는 방법은: 기판 위에 층 스택을 형성하는 단계 - 층 스택은 제 1 유전체 물질 및 제 2 유전체 물질의 교번 층을 포함함 - ; 층 스택을 통해 연장되는 트렌치를 형성하는 단계; 워드 라인(WL)을 형성하기 위해 전기 전도성 물질로 제 2 유전체 물질을 대체하는 단계; 강유전체 물질로 트렌치의 측벽 및 하부를 라이닝하는 단계; 제 3 유전체 물질로 트렌치를 충전하는 단계; 제 3 유전체 물질을 통해 수직으로 연장되는 비트 라인(BL) 및 소스 라인(SL)을 형성하는 단계; BL과 SL 사이의 제 3 유전체 물질에 개구를 형성하기 위해 제 3 유전체 물질의 부분을 제거하는 단계; 개구의 측벽을 따라 채널 물질을 형성하는 단계; 및 제 4 유전체 물질로 개구를 충전하는 단계를 포함한다.
일 실시예에 따르면, 반도체 디바이스는: 기판; 기판 위의 층 스택 - 층 스택은 복수의 유전체 층 및 복수의 유전체 층과 인터리빙된 복수의 워드 라인(WL)을 포함함 - ; 층 스택에 매립되고 기판을 향하는 층 스택의 하부 표면으로부터 기판으로부터 먼 층 스택의 상부 표면까지 층 스택을 통해 수직으로 연장되는 유전체 구조물; 유전체 구조물의 측벽을 둘러싸고 접촉하는 채널 물질; 층 스택을 통해 수직으로 연장되는 비트 라인(BL) 및 소스 라인(SL) - BL은 채널 물질의 제 1 측벽을 따라 연장되고 접촉하고, SL은 제 1 측벽에 대향하는 채널 물질의 제 2 측벽을 따라 연장되고 접촉함 - ; 및 층 스택을 통해 수직으로 연장되는 강유전체 물질 - 강유전체 물질의 제 1 부분은 채널 물질의 제 3 측벽을 따라 연장되고 접촉하고, 강유전체 물질의 제 2 부분은 제 3 측벽에 대향하는 채널 물질의 제 4 측벽을 따라 연장되고 접촉함 - 을 포함한다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예
1. 3차원(3D) 메모리 디바이스를 형성하는 방법에 있어서,
기판 위에 층 스택을 형성하는 단계 - 상기 층 스택은 제 1 유전체 물질 및 제 2 유전체 물질의 교번 층을 포함함 - ;
상기 층 스택을 통해 연장되는 제 1 트렌치를 형성하는 단계 - 상기 제 1 트렌치는 상기 제 1 유전체 물질의 제 1 측벽 및 상기 제 2 유전체 물질의 제 2 측벽을 노출시킴 - ;
제 1 리세스를 형성하기 위해 상기 제 1 유전체 물질의 상기 제 1 측벽으로부터 상기 제 2 유전체 물질의 상기 제 2 측벽을 리세스하는 단계;
워드 라인(WL)을 형성하기 위해 제 1 전기 전도성 물질로 상기 제 1 리세스를 충전하는 단계;
상기 제 1 리세스를 충전하는 단계 후에, 강유전체 물질로 상기 제 1 트렌치의 측벽 및 하부를 라이닝하는 단계;
상기 라이닝하는 단계 후에, 제 3 유전체 물질로 상기 제 1 트렌치를 충전하는 단계;
상기 제 1 트렌치 중 하나의 상기 제 3 유전체 물질에 제 1 비트 라인(BL) 및 제 1 소스 라인(SL)을 형성하는 단계 - 상기 제 1 BL 및 상기 제 1 SL은 상기 기판을 향하는 상기 제 3 유전체 물질의 하부 표면으로부터 상기 기판으로부터 먼 상기 제 3 유전체 물질의 상부 표면까지 상기 제 3 유전체 물질을 통해 수직으로 연장됨 - ;
상기 제 3 유전체 물질에 제 1 개구를 형성하기 위해 상기 제 1 BL과 상기 제 1 SL 사이에 배치된 상기 제 3 유전체 물질의 부분을 제거하는 단계;
상기 제 1 개구의 측벽을 따라 채널 물질을 형성하는 단계; 및
제 4 유전체 물질로 상기 제 1 개구를 충전하는 단계
를 포함하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
2. 제 1 항에 있어서, 상기 제 1 리세스를 충전하는 단계는:
상기 제 1 유전체 물질 및 상기 제 2 유전체 물질의 노출된 표면 위에 시드 층을 형성하는 단계;
상기 시드 층 위에 상기 제 1 전기 전도성 물질을 형성하는 단계 - 상기 제 1 전기 전도성 물질은 상기 제 1 리세스를 충전함 - ; 및
상기 제 1 리세스 외부에 배치된 상기 시드 층의 부분 및 상기 제 1 전기 전도성 물질의 부분을 제거하기 위해 이방성 에칭 공정을 수행하는 단계
를 포함하는 것인, 3차원(3D) 메모리 디바이스를 형성하는 방법.
3. 제 1 항에 있어서, 상기 제 1 트렌치를 충전하는 단계 후에 그리고 상기 제 1 BL 및 상기 제 1 SL을 형성하는 단계 전에,
상기 층 스택을 통해 연장되는 제 2 트렌치를 형성하는 단계 - 상기 제 2 트렌치는 상기 제 1 트렌치와 인터리빙됨 - ;
제 2 리세스를 형성하기 위해 상기 제 2 트렌치에 의해 노출된 상기 제 2 유전체 물질을 리세스하는 단계;
추가 WL을 형성하기 위해 상기 제 1 전기 전도성 물질로 상기 제 2 리세스를 충전하는 단계;
상기 제 2 리세스를 충전하는 단계 후에, 상기 제 2 트렌치의 측벽 및 하부를 따라 상기 강유전체 물질을 형성하는 단계; 및
상기 제 2 트렌치의 상기 측벽 및 상기 하부를 따라 상기 강유전체 물질을 형성하는 단계 후에, 상기 제 3 유전체 물질로 상기 제 2 트렌치를 충전하는 단계
를 더 포함하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
4. 제 3 항에 있어서, 상기 제 2 리세스를 충전하는 단계 후에, 상기 WL과 상기 추가 WL 사이에 측방으로 배치된 제 2 유전체 물질이 없는 것인, 3차원(3D) 메모리 디바이스를 형성하는 방법.
5. 제 3 항에 있어서,
상기 제 2 트렌치 중 하나의 상기 제 3 유전체 물질에 제 2 BL 및 제 2 SL을 형성하는 단계
를 더 포함하고, 평면도에서, 상기 제 1 BL 및 상기 제 1 SL은 상기 제 2 BL 및 상기 제 2 SL에 대해 엇갈리게 배치(staggered)되는 것인, 3차원(3D) 메모리 디바이스를 형성하는 방법.
6. 제 1 항에 있어서, 상기 제 1 BL 및 상기 제 1 SL을 형성하는 단계는:
상기 제 1 BL에 대응하는 위치에서 상기 제 3 유전체 물질에 제 2 개구를 형성하는 단계 - 상기 제 2 개구는 상기 제 3 유전체 물질을 통해 수직으로 연장됨 - ;
상기 제 1 SL에 대응하는 위치에서 상기 제 3 유전체 물질에 제 3 개구를 형성하는 단계 - 상기 제 3 개구는 상기 제 3 유전체 물질을 통해 수직으로 연장됨 - ; 및
제 2 전기 전도성 물질로 상기 제 2 개구 및 상기 제 3 개구를 충전하는 단계
를 포함하는 것인, 3차원(3D) 메모리 디바이스를 형성하는 방법.
7. 제 1 항에 있어서, 상기 제 1 개구는 상기 제 1 SL의 측벽, 상기 제 1 BL의 측벽, 및 상기 강유전체 물질의 측벽을 노출시키는 것인, 3차원(3D) 메모리 디바이스를 형성하는 방법.
8. 제 1 항에 있어서, 상기 제 1 개구를 충전하는 단계 후에, 상기 채널 물질은 평면도에서 상기 제 4 유전체 물질을 둘러싸는 것인, 3차원(3D) 메모리 디바이스를 형성하는 방법.
9. 제 1 항에 있어서, 상기 채널 물질을 형성하는 단계는:
상기 제 1 개구의 측벽을 따라 그리고 상기 제 1 개구의 하부를 따라 상기 채널 물질을 형성하는 단계; 및
상기 제 1 개구의 하부로부터 상기 채널 물질의 부분을 제거하기 위해 이방성 에칭 공정을 수행하는 단계
를 포함하는 것인, 3차원(3D) 메모리 디바이스를 형성하는 방법.
10. 제 9 항에 있어서, 상기 채널 물질을 형성하는 단계 후에 그리고 상기 제 1 개구를 충전하는 단계 전에,
상기 제 1 개구에서 상기 채널 물질 위에 컨포멀 산화물 층을 형성하는 단계
를 더 포함하고, 상기 이방성 에칭 공정을 수행하는 단계는 또한, 상기 제 1 개구의 상기 하부로부터 상기 컨포멀 산화물 층의 부분을 제거하는 것인, 3차원(3D) 메모리 디바이스를 형성하는 방법.
11. 제 9 항에 있어서, 상기 이방성 에칭 공정을 수행하는 단계는 또한, 상기 제 1 개구의 상기 하부로부터 상기 강유전체 물질의 부분을 제거하는 것인, 3차원(3D) 메모리 디바이스를 형성하는 방법.
12. 3차원(3D) 메모리 디바이스를 형성하는 방법에 있어서,
기판 위에 층 스택을 형성하는 단계 - 상기 층 스택은 제 1 유전체 물질 및 제 2 유전체 물질의 교번 층을 포함함 - ;
상기 층 스택을 통해 연장되는 트렌치를 형성하는 단계;
워드 라인(WL)을 형성하기 위해 전기 전도성 물질로 상기 제 2 유전체 물질을 대체하는 단계;
강유전체 물질로 상기 트렌치의 측벽 및 하부를 라이닝하는 단계;
제 3 유전체 물질로 상기 트렌치를 충전하는 단계;
상기 제 3 유전체 물질을 통해 수직으로 연장되는 비트 라인(BL) 및 소스 라인(SL)을 형성하는 단계;
상기 BL과 상기 SL 사이의 상기 제 3 유전체 물질에 개구를 형성하기 위해 상기 제 3 유전체 물질의 부분을 제거하는 단계;
상기 개구의 측벽을 따라 채널 물질을 형성하는 단계; 및
제 4 유전체 물질로 상기 개구를 충전하는 단계
를 포함하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
13. 제 12 항에 있어서, 상기 BL 및 상기 SL을 형성하는 단계는:
상기 제 3 유전체 물질을 통해 수직으로 연장되는 리세스를 형성하는 단계 - 각각의 리세스는 상기 강유전체 물질의 제 1 측벽 및 상기 제 1 측벽을 향하는 상기 강유전체 물질의 제 2 측벽을 노출시킴 - ; 및
하나 이상의 전기 전도성 물질로 상기 리세스를 충전하는 단계
를 포함하는 것인, 3차원(3D) 메모리 디바이스를 형성하는 방법.
14. 제 12 항에 있어서, 상기 개구의 하부에는 상기 채널 물질이 없는 것인, 3차원(3D) 메모리 디바이스를 형성하는 방법.
15. 제 12 항에 있어서, 상기 채널 물질을 형성하는 단계 후에 그리고 상기 개구를 충전하는 단계 전에:
상기 개구에 컨포멀하게 산화물 층을 형성하는 단계; 및
상기 산화물 층을 형성하는 단계 후에, 상기 개구의 상기 하부로부터 상기 산화물 층을 제거하기 위해 이방성 에칭 공정을 수행하는 단계
를 더 포함하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
16. 제 15 항에 있어서, 상기 이방성 에칭 공정을 수행하는 단계는 또한 상기 개구의 상기 하부에 배치된 상기 강유전체 물질의 부분을 제거하는 것인, 3차원(3D) 메모리 디바이스를 형성하는 방법.
17. 반도체 디바이스에 있어서,
기판;
상기 기판 위의 층 스택 - 상기 층 스택은 복수의 유전체 층 및 상기 복수의 유전체 층과 인터리빙된 복수의 워드 라인(WL)을 포함함 - ;
상기 층 스택에 매립되고, 상기 기판을 향하는 상기 층 스택의 하부 표면으로부터 상기 기판으로부터 먼 상기 층 스택의 상부 표면까지 상기 층 스택을 통해 수직으로 연장되는 유전체 구조물;
상기 유전체 구조물의 측벽을 둘러싸고 상기 유전체 구조물의 측벽과 접촉하는 채널 물질;
상기 층 스택을 통해 수직으로 연장되는 비트 라인(BL) 및 소스 라인(SL) - 상기 BL은 상기 채널 물질의 제 1 측벽을 따라 연장되고 상기 채널 물질의 제 1 측벽과 접촉하고, 상기 SL은 상기 제 1 측벽에 대향하는 상기 채널 물질의 제 2 측벽을 따라 연장되고 상기 채널 물질의 제 2 측벽과 접촉함 - ; 및
상기 층 스택을 통해 수직으로 연장되는 강유전체 물질 - 상기 강유전체 물질의 제 1 부분은 상기 채널 물질의 제 3 측벽을 따라 연장되고 상기 채널 물질의 제 3 측벽과 접촉하고, 상기 강유전체 물질의 제 2 부분은 상기 제 3 측벽에 대향하는 상기 채널 물질의 제 4 측벽을 따라 연장되고 상기 채널 물질의 제 4 측벽과 접촉함 -
을 포함하는, 반도체 디바이스.
18. 제 17 항에 있어서, 평면도에서, 상기 BL 및 상기 SL은 상기 강유전체 물질의 상기 제 1 부분으로부터 상기 강유전성 물질의 상기 제 2 부분까지 연속적으로 연장되는 것인, 반도체 디바이스.
19. 제 17 항에 있어서, 상기 강유전체 물질의 제 3 부분은 상기 기판의 주 상부 표면을 따라 연장되는 것인, 반도체 디바이스.
20. 제 19 항에 있어서, 상기 강유전체 물질의 상기 제 3 부분은 상기 채널 물질과 상기 기판 사이에 배치되는 것인, 반도체 디바이스.
Claims (10)
- 3차원(3D) 메모리 디바이스를 형성하는 방법에 있어서,
기판 위에 층 스택을 형성하는 단계 - 상기 층 스택은 제 1 유전체 물질 및 제 2 유전체 물질의 교번 층을 포함함 - ;
상기 층 스택을 통해 연장되는 제 1 트렌치를 형성하는 단계 - 상기 제 1 트렌치는 상기 제 1 유전체 물질의 제 1 측벽 및 상기 제 2 유전체 물질의 제 2 측벽을 노출시킴 - ;
제 1 리세스를 형성하기 위해 상기 제 1 유전체 물질의 상기 제 1 측벽으로부터 상기 제 2 유전체 물질의 상기 제 2 측벽을 리세스하는 단계;
워드 라인(WL)을 형성하기 위해 제 1 전기 전도성 물질로 상기 제 1 리세스를 충전하는 단계;
상기 제 1 리세스를 충전하는 단계 후에, 강유전체 물질로 상기 제 1 트렌치의 측벽 및 하부를 라이닝하는 단계;
상기 라이닝하는 단계 후에, 제 3 유전체 물질로 상기 제 1 트렌치를 충전하는 단계;
상기 제 1 트렌치 중 하나의 상기 제 3 유전체 물질에 제 1 비트 라인(BL) 및 제 1 소스 라인(SL)을 형성하는 단계 - 상기 제 1 BL 및 상기 제 1 SL은 상기 기판을 향하는 상기 제 3 유전체 물질의 하부 표면으로부터 상기 기판으로부터 먼 상기 제 3 유전체 물질의 상부 표면까지 상기 제 3 유전체 물질을 통해 수직으로 연장됨 - ;
상기 제 3 유전체 물질에 제 1 개구를 형성하기 위해 상기 제 1 BL과 상기 제 1 SL 사이에 배치된 상기 제 3 유전체 물질의 부분을 제거하는 단계;
상기 제 1 개구의 측벽을 따라 채널 물질을 형성하는 단계; 및
제 4 유전체 물질로 상기 제 1 개구를 충전하는 단계
를 포함하는, 3차원(3D) 메모리 디바이스를 형성하는 방법. - 제 1 항에 있어서, 상기 제 1 리세스를 충전하는 단계는:
상기 제 1 유전체 물질 및 상기 제 2 유전체 물질의 노출된 표면 위에 시드 층을 형성하는 단계;
상기 시드 층 위에 상기 제 1 전기 전도성 물질을 형성하는 단계 - 상기 제 1 전기 전도성 물질은 상기 제 1 리세스를 충전함 - ; 및
상기 제 1 리세스 외부에 배치된 상기 시드 층의 부분 및 상기 제 1 전기 전도성 물질의 부분을 제거하기 위해 이방성 에칭 공정을 수행하는 단계
를 포함하는 것인, 3차원(3D) 메모리 디바이스를 형성하는 방법. - 제 1 항에 있어서, 상기 제 1 트렌치를 충전하는 단계 후에 그리고 상기 제 1 BL 및 상기 제 1 SL을 형성하는 단계 전에,
상기 층 스택을 통해 연장되는 제 2 트렌치를 형성하는 단계 - 상기 제 2 트렌치는 상기 제 1 트렌치와 인터리빙됨 - ;
제 2 리세스를 형성하기 위해 상기 제 2 트렌치에 의해 노출된 상기 제 2 유전체 물질을 리세스하는 단계;
추가 WL을 형성하기 위해 상기 제 1 전기 전도성 물질로 상기 제 2 리세스를 충전하는 단계;
상기 제 2 리세스를 충전하는 단계 후에, 상기 제 2 트렌치의 측벽 및 하부를 따라 상기 강유전체 물질을 형성하는 단계; 및
상기 제 2 트렌치의 상기 측벽 및 상기 하부를 따라 상기 강유전체 물질을 형성하는 단계 후에, 상기 제 3 유전체 물질로 상기 제 2 트렌치를 충전하는 단계
를 더 포함하는, 3차원(3D) 메모리 디바이스를 형성하는 방법. - 제 1 항에 있어서, 상기 제 1 BL 및 상기 제 1 SL을 형성하는 단계는:
상기 제 1 BL에 대응하는 위치에서 상기 제 3 유전체 물질에 제 2 개구를 형성하는 단계 - 상기 제 2 개구는 상기 제 3 유전체 물질을 통해 수직으로 연장됨 - ;
상기 제 1 SL에 대응하는 위치에서 상기 제 3 유전체 물질에 제 3 개구를 형성하는 단계 - 상기 제 3 개구는 상기 제 3 유전체 물질을 통해 수직으로 연장됨 - ; 및
제 2 전기 전도성 물질로 상기 제 2 개구 및 상기 제 3 개구를 충전하는 단계
를 포함하는 것인, 3차원(3D) 메모리 디바이스를 형성하는 방법. - 제 1 항에 있어서, 상기 제 1 개구는 상기 제 1 SL의 측벽, 상기 제 1 BL의 측벽, 및 상기 강유전체 물질의 측벽을 노출시키는 것인, 3차원(3D) 메모리 디바이스를 형성하는 방법.
- 제 1 항에 있어서, 상기 제 1 개구를 충전하는 단계 후에, 상기 채널 물질은 평면도에서 상기 제 4 유전체 물질을 둘러싸는 것인, 3차원(3D) 메모리 디바이스를 형성하는 방법.
- 제 1 항에 있어서, 상기 채널 물질을 형성하는 단계는:
상기 제 1 개구의 측벽을 따라 그리고 상기 제 1 개구의 하부를 따라 상기 채널 물질을 형성하는 단계; 및
상기 제 1 개구의 하부로부터 상기 채널 물질의 부분을 제거하기 위해 이방성 에칭 공정을 수행하는 단계
를 포함하는 것인, 3차원(3D) 메모리 디바이스를 형성하는 방법. - 3차원(3D) 메모리 디바이스를 형성하는 방법에 있어서,
기판 위에 층 스택을 형성하는 단계 - 상기 층 스택은 제 1 유전체 물질 및 제 2 유전체 물질의 교번 층을 포함함 - ;
상기 층 스택을 통해 연장되는 트렌치를 형성하는 단계;
워드 라인(WL)을 형성하기 위해 전기 전도성 물질로 상기 제 2 유전체 물질을 대체하는 단계;
강유전체 물질로 상기 트렌치의 측벽 및 하부를 라이닝하는 단계;
제 3 유전체 물질로 상기 트렌치를 충전하는 단계;
상기 제 3 유전체 물질을 통해 수직으로 연장되는 비트 라인(BL) 및 소스 라인(SL)을 형성하는 단계;
상기 BL과 상기 SL 사이의 상기 제 3 유전체 물질에 개구를 형성하기 위해 상기 제 3 유전체 물질의 부분을 제거하는 단계;
상기 개구의 측벽을 따라 채널 물질을 형성하는 단계; 및
제 4 유전체 물질로 상기 개구를 충전하는 단계
를 포함하는, 3차원(3D) 메모리 디바이스를 형성하는 방법. - 제 8 항에 있어서, 상기 채널 물질을 형성하는 단계 후에 그리고 상기 개구를 충전하는 단계 전에:
상기 개구에 컨포멀하게 산화물 층을 형성하는 단계; 및
상기 산화물 층을 형성하는 단계 후에, 상기 개구의 상기 하부로부터 상기 산화물 층을 제거하기 위해 이방성 에칭 공정을 수행하는 단계
를 더 포함하는, 3차원(3D) 메모리 디바이스를 형성하는 방법. - 반도체 디바이스에 있어서,
기판;
상기 기판 위의 층 스택 - 상기 층 스택은 복수의 유전체 층 및 상기 복수의 유전체 층과 인터리빙된 복수의 워드 라인(WL)을 포함함 - ;
상기 층 스택에 매립되고, 상기 기판을 향하는 상기 층 스택의 하부 표면으로부터 상기 기판으로부터 먼 상기 층 스택의 상부 표면까지 상기 층 스택을 통해 수직으로 연장되는 유전체 구조물;
상기 유전체 구조물의 측벽을 둘러싸고 상기 유전체 구조물의 측벽과 접촉하는 채널 물질;
상기 층 스택을 통해 수직으로 연장되는 비트 라인(BL) 및 소스 라인(SL) - 상기 BL은 상기 채널 물질의 제 1 측벽을 따라 연장되고 상기 채널 물질의 제 1 측벽과 접촉하고, 상기 SL은 상기 제 1 측벽에 대향하는 상기 채널 물질의 제 2 측벽을 따라 연장되고 상기 채널 물질의 제 2 측벽과 접촉함 - ; 및
상기 층 스택을 통해 수직으로 연장되는 강유전체 물질 - 상기 강유전체 물질의 제 1 부분은 상기 채널 물질의 제 3 측벽을 따라 연장되고 상기 채널 물질의 제 3 측벽과 접촉하고, 상기 강유전체 물질의 제 2 부분은 상기 제 3 측벽에 대향하는 상기 채널 물질의 제 4 측벽을 따라 연장되고 상기 채널 물질의 제 4 측벽과 접촉함 -
을 포함하고,
평면도에서, 상기 BL과 SL은 상기 강유전체 물질의 상기 제 1 부분으로부터 상기 강유전체 물질의 상기 제 2 부분까지 연속적으로 연장되는 것인, 반도체 디바이스.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |