KR20220012170A - 3차원 메모리 디바이스 및 방법 - Google Patents

3차원 메모리 디바이스 및 방법 Download PDF

Info

Publication number
KR20220012170A
KR20220012170A KR1020210059258A KR20210059258A KR20220012170A KR 20220012170 A KR20220012170 A KR 20220012170A KR 1020210059258 A KR1020210059258 A KR 1020210059258A KR 20210059258 A KR20210059258 A KR 20210059258A KR 20220012170 A KR20220012170 A KR 20220012170A
Authority
KR
South Korea
Prior art keywords
channel
forming
memory
portions
layer stack
Prior art date
Application number
KR1020210059258A
Other languages
English (en)
Inventor
추칭 양
훙-창 순
쿠오-창 치앙
솅-치 라이
유-웨이 지앙
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220012170A publication Critical patent/KR20220012170A/ko

Links

Images

Classifications

    • H01L27/11597—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H01L27/11587—
    • H01L27/1159—
    • H01L27/11595—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Multi-Process Working Machines And Systems (AREA)
  • Numerical Control (AREA)
  • Image Generation (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

3차원(3D) 메모리 디바이스를 형성하는 방법은, 제1 도전 물질과 제1 유전체 물질의 교호하는 층을 갖는 층 스택을 기판 위에 형성하는 단계; 기판으로부터 먼 쪽에 있는 층 스택의 상부 표면으로부터, 기판과 마주보는 층 스택의 하부 표면까지, 층 스택을 관통해 수직으로 연장되는 트렌치를 형성하는 단계; 메모리 필름으로 트렌치의 측벽 및 하단을 라이닝하는 단계; 메모리 필름 위에 채널 물질을 형성하는 단계 - 채널 물질은 비정질 물질을 포함함 - ; 채널 물질을 형성하는 단계 후에 제2 유전체 물질로 트렌치를 충전시키는 단계; 제2 유전체 물질 내에 메모리 셀 격리 영역을 형성하는 단계; 메모리 셀 격리 영역의 양측의 제2 유전체 물질 내에서 수직으로 연장되는 소스 라인(SL, source line) 및 비트 라인(BL, bit line)을 형성하는 단계; 및 SL 및 BL을 형성하는 단계 후에 채널 물질의 제1 부분을 결정화하는 단계를 포함한다.

Description

3차원 메모리 디바이스 및 방법{THREE-DIMENSIONAL MEMORY DEVICE AND METHOD}
[우선권 청구 및 상호-참조]
본 출원은, 2020년 7월 22일에 출원된 미국 가특허 출원 제63/055,032호의 이익을 청구하며, 이 미국 가특허 출원은 본 명세서에 참조로서 통합된다.
반도체 메모리는, 예로서, 라디오, 텔레비전, 셀룰러 폰, 및 개인용 컴퓨팅 디바이스를 비롯한 전자 응용예를 위한 집적 회로 내에서 사용된다. 반도체 메모리는 2개의 주요 카테고리를 포함한다. 하나는 휘발성 메모리이고; 다른 하나는 비휘발성 메모리이다. 휘발성 메모리는 랜덤 액세스 메모리(RAM, random access memory)를 포함하며, 이는 정적 랜덤 액세스 메모리(SRAM, static random access memory) 및 동적 랜덤 액세스 메모리(DRAM, dynamic random access memory)라는 2개의 서브카테고리로 더 분류될 수 있다. SRAM과 DRAM 둘 다는 휘발성이며, 왜냐하면 이들에 전력이 공급되지 않을 때, 이들이 저장하고 있는 정보를 잃을 것이기 때문이다.
반면에, 비휘발성 메모리는, 전력이 공급되지 않을 때, 이들 상에 저장된 데이터를 유지할 수 있다. 하나 유형의 비휘발성 반도체 메모리는 강유전성 랜덤 액세스 메모리(FeRAM, 또는 FRAM, ferroelectric random access memory)이다. FeRAM의 장점은, 빠른 기입/판독 속도 및 작은 사이즈를 포함한다.
본 개시의 양상은 다음의 상세한 설명을 첨부 도면과 함께 읽음으로써 가장 잘 이해된다. 업계의 표준 관행에 따라서, 다양한 피처가 비례에 맞게 도시지 않았다는 점에 유의해야 한다. 실제로, 논의의 명료함을 위해, 다양한 피처의 치수가 임의적으로 증가 또는 감소될 수 있다.
도 1은, 실시예에서의 집적된 메모리 디바이스를 갖는 반도체 디바이스의 단면도를 도시한다.
도 2는 실시예에서의 메모리 디바이스의 부분의 투시도를 도시한다.
도 3 내지 도 8, 도 9a, 도 9b, 및 도 10a 내지 도 10j는 실시예에서의 다양한 제조 단계에서의 3차원(3D) 메모리 디바이스의 다양한 도면을 도시한다.
도 11은, 일부 실시예에서의 3차원(3D) 메모리 디바이스를 형성하는 방법의 흐름도를 도시한다.
다음의 개시는, 본 발명의 상이한 특징을 구현하기 위한 여러 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위하여, 아래에는 컴포넌트 및 배열의 특정한 예가 설명되어 있다. 이들은 물론 단지 예일 뿐이며, 제한하도록 의도되지 않는다. 예컨대, 다음 설명에서의 제2 피처 위에서의 또는 제2 피처 상에서의 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉하는 상태로 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예도 포함할 수 있다.
또한, 도면에 도시된 또 다른 요소나 피처에 대한 한 요소나 피처의 관계를 설명하기 위하여, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어가 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 상대적 용어는, 도면에 도시된 배향에 더하여, 사용 중 또는 동작 중인 디바이스의 상이한 배향을 망라하도록 의도된다. 장치는 다르게 배향될 수도 있으며(90도 회전되거나 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간 상대적 기술어는 마찬가지로 적절히 해석될 수 있다. 다르게 명시되지 않는 한, 본 명세서에서의 논의 전반에 걸쳐서, 상이한 도면 내의 동일하거나 유사한 참조 번호는, 동일하거나 유사한 물질을 사용하는 동일하거나 유사한 공정에 의해 형성되는 동일하거나 유사한 요소를 나타낸다.
일부 실시예에서, 3차원(3D) 메모리 디바이스를 형성하는 방법은, 제1 도전 물질과 제1 유전체 물질의 교호하는 층을 포함하는 층 스택을 관통해 연장되는 트렌치를 형성하는 단계; 메모리 필름으로 트렌치의 측벽 및 하단을 라이닝하는 단계; 메모리 필름 위에 채널 물질을 컨포멀하게 형성하는 단계 - 채널 물질은 비정질 물질을 포함함 - ; 및 채널 물질을 형성하는 단계 후에 제2 유전체 물질로 트렌치를 충전시키는 단계를 포함한다. 방법은, 제2 유전체 물질 내에 메모리 셀 격리 영역을 형성하는 단계; 메모리 셀 격리 영역의 양측의 제2 유전체 물질 내에 소스 라인(SL, source line) 및 비트 라인(BL, bit line)을 형성하는 단계; 및 SL 및 BL을 형성하는 단계 후에 채널 물질의 제1 부분을 결정화하는 단계를 더 포함한다. 일부 실시예에서, SL 및 BL과 접촉하는 채널 물질의 제1 부분을 결정화하기 위해 열 처리가 수행된다. 채널 물질의 결정화된 제1 부분은 더 낮은 전기 저항을 가지며, 이에 의해 메모리 셀의 박막 트랜지스터(TFT, thin film transistor)의 게이트와 채널 물질 사이의 접촉 저항을 감소시키고 TFT의 구동 능력을 개선시킨다.
도 1은, 실시예에서의 집적된 메모리 디바이스(123)(예컨대, 123A 및 123B)를 갖는 반도체 디바이스(100)의 단면도를 도시한다. 반도체 디바이스(100)는, 예시된 실시예에서의, 반도체 제조의 백엔드오브라인(BEOL, back-end-of-line) 처리에서 집적되는 3차원(3D) 메모리 디바이스(123)를 갖는 핀 전계 효과 트랜지스터(FinFET, fin-field effect transistor) 디바이스이다. 여기서 FinFET은 비제한적인 예로서 사용된다는 점에 유의해야 한다. 3D 메모리 디바이스(123)(메모리 디바이스(123) 로서도 지칭될 수 있음)는, 평면형 트랜지스터 또는 게이트-올-어라운드(GAA, gate-all-around) 트랜지스터를 갖는 반도체 디바이스와 같은 임의의 적합한 디바이스 내에 집적될 수 있다. 번잡함을 피하기 위해, 메모리 디바이스(123)의 세부사항이 도 1에는 도시되어 있지 않지만, 이후의 후속적인 도면에 예시되어 있다.
도 1에 도시된 바와 같이, 반도체 디바이스(100)는, 상이한 유형의 회로를 형성하기 위한 상이한 영역을 포함한다. 예컨대, 반도체 디바이스(100)는, 로직 회로를 형성하기 위한 제1 영역(110) 포함할 수 있고, 예컨대, 주변 회로, 입력/출력(I/O, input/output) 회로, 정전기 방전(ESD, electrostatic discharge) 회로, 및/또는 아날로그 회로를 형성하기 위한 제2 영역(120)을 포함할 수 있다. 다른 유형의 회로를 형성하기 위한 다른 영역이 가능하며, 본 개시의 범위 내에 포함되도록 완전히 의도된다.
반도체 디바이스(100)는 기판(101)을 포함한다. 기판(101)은, 도핑되거나 도핑되지 않은 실리콘 기판과 같은 벌크 기판, 또는 세미콘덕터-온-인슐레이터(SOI, semiconductor-on-insulator) 기판의 활성층일 수 있다. 기판(101)은, 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 혼정 반도체, 또는 이들의 조합과 같은 다른 반도체 물질을 포함할 수 있다. 다중층 기판 또는 구배형 기판과 같은 다른 기판도 사용될 수 있다.
반도체 제조의 프론트엔드오브라인(FEOL, front-end-of-line) 처리에서 기판(101) 내에 또는 기판(101) 상에 트랜지스터, 저항기, 커패시터, 인덕터, 다이오드 등과 같은 전기 컴포넌트가 형성된다. 도1의 예에서, 기판(101) 위로 돌출되는 반도체 핀(103)(핀으로서도 지칭됨)이 형성된다. 반도체 핀(103) 사이에 또는 주위에 얕은 트렌치 격리(STI, shallow-trench isolation) 영역과 같은 격리 영역(105)이 형성된다. 반도체 핀(103) 위에 게이트 전극(109)이 형성된다. 게이트 전극(109)의 측벽을 따라서 게이트 스페이서(111)가 형성된다. 게이트 전극(109)의 양측에 에피택셜 소스/드레인 영역과 같은 소스/드레인 영역(107)이 형성된다. 게이트 콘택트 및 소스/드레인 콘택트와 같은 콘택트(113)가, 각각의 아래에 놓이는 전기 도전성 피처(예컨대, 게이트 전극(109) 또는 소스/드레인 영역(107)) 위에 형성되고 해당 피처에 전기적으로 커플링된다. 기판(101) 위에 그리고 반도체 핀(103) 및 게이트 전극(109) 주위에 층간 유전체(ILD, inter-layer dielectric)층과 같은 하나 이상의 유전체층(117)이 형성된다. 도전 라인(115) 및 비아(114)를 포함하는 상호연결 구조물과 같은 다른 전기 도전성 피처가 또한 하나 이상의 유전체층(117) 내에 형성될 수 있다. 도 1에서의 FinFET은, 당업계에 공지된 또는 당업계에서 사용되는 임의의 적합한 방법에 의해 형성될 수 있으며, 여기서는 세부사항이 반복되지 않는다. 본 명세서에서의 논의의 용이함을 위해, 기판(101), 기판(101) 내에 또는 기판(101) 상에 형성되는 전기 컴포넌트(예컨대, FinFET), 콘택트(113), 도전성 피처(115/114), 및 하나 이상의 유전체층(117)은 기판(50)으로서 총칭된다.
계속하여 도 1을 참조하면, 에칭 정지층(ESL, etch stop layer)일 수 있는 유전체층(119)이 하나 이상의 유전체층(117) 위에 형성된다. 실시예에서, 유전체층(119)은, 플라즈마 강화 물리적 기상 퇴적(PECVD, plasma-enhanced physical vapor deposition)을 사용하여 실리콘 질화물로 형성되지만, 질화물, 탄화물, 이들의 조합 등과 같은 다른 유전체 물질, 및 저압 화학적 기상 퇴적(LPCVD, low-pressure chemical vapor deposition), PVD 등과 같은, 유전체층(119)을 형성하는 대안적인 기법이 대안적으로 사용될 수 있다. 일부 실시예에서, 유전체층(119)은 생략된다. 그다음으로, 유전체층(119) 위에 유전체층(121)이 형성된다. 유전체층(121)은, PVD, CVD 등과 같은 적합한 방법에 의해 형성되는, 실리콘 산화물, 실리콘 질화물 등과 같은, 임의의 적합한 유전체 물질일 수 있다. 각각 복수의 메모리 셀을 포함하는 하나 이상의 메모리 디바이스(123A)가 유전체층(121) 내에 형성되고 유전체층(121) 내의 전기 도전성 피처(예컨대, 비아(124) 및 도전 라인(125))에 커플링된다. 도 1에서의 메모리 디바이스(123A 또는 123B)(예컨대, 3D 메모리 디바이스(200))의 실시예가 이후 상세히 논의된다.
도 1은 또한, 메모리 디바이스(123A) 위에 형성되는 메모리 디바이스(123B)의 제2 층을 도시한다. 메모리 디바이스(123A 및 123B)는 동일하거나 유사한 구조를 가질 수 있고, 메모리 디바이스(123)로서 총칭될 수 있다. 도 1의 예는 메모리 디바이스(123)의 2개의 층을 비제한적인 예로서 도시한다. 메모리 디바이스(123)의 다른 수의 층, 예를 들어 1개의 층, 3개의 층, 또는 그보다 더 많은 층이 또한 가능하며, 본 개시의 범위 내에 포함되도록 완전히 의도된다. 메모리 디바이스(123)의 하나 이상의 층은 반도체 디바이스(100)의 메모리 영역(130) 내에 형성되며, 반도체 제조의 백엔드오브라인(BEOL) 처리에서 형성될 수 있다. 메모리 디바이스(123)는 BEOL 처리에서 반도체 디바이스(100) 내의 임의의 적합한 위치에, 예를 들어 제1 영역(110) 위에(바로 위에), 제2 영역(120) 위에, 또는 복수의 영역 위에 형성될 수 있다.
계속하여 도 1을 참조하면, 메모리 영역(130)이 형성된 후에, 유전체층(121) 및 유전체층(121) 내의 전기 도전성 피처(예컨대, 비아(124) 및 도전 라인(125))를 포함하는 상호연결 구조물(140)이 메모리 영역(130) 위에 형성된다. 기능 회로를 형성하기 위해, 상호연결 구조물(140)은, 기판(101) 내에/상에 형성된 전기 컴포넌트를 전기적으로 연결할 수 있다. 상호연결 구조물(140)은 또한, 기판(101) 내에/상에 형성되는 컴포넌트에 메모리 디바이스(123)를 전기적으로 커플링할 수 있고, 그리고/또는 외부 회로 또는 외부 디바이스와의 연결을 위해, 상호연결 구조물(140) 위에 형성되는 도전 패드에 메모리 디바이스(123)를 커플링할 수 있다. 상호연결 구조물의 형성은 당업계에 공지되어 있으며, 따라서 여기서는 세부사항이 반복되지 않는다.
일부 실시예에서, 메모리 디바이스(123)는, 기판(50) 상에 형성된 전기 컴포넌트(예컨대, 트랜지스터)에, 예컨대 비아(124) 및 도전 라인(125)에 의해, 전기적으로 커플링되고, 반도체 디바이스(100)의 기능 회로에 의해 제어 또는 액세스된다(예컨대, 기입되거나 판독됨). 추가적으로, 또는 대안적으로, 일부 실시예에서, 메모리 디바이스(123)는, 상호연결 구조물(140)의 상단 금속층 위에 형성된 도전 패드에 전기적으로 커플링되며, 이러한 경우, 메모리 디바이스(123)는, 반도체 디바이스(100)의 기능 회로의 관여 없이, 외부 회로(예컨대, 또 다른 반도체 디바이스)에 의해 직접적으로 제어 또는 액세스될 수 있다. 도 1의 예에서는 메모리 디바이스(123) 위에 추가적인 금속층(예컨대, 상호연결 구조물(140))이 형성되어 있지만, 메모리 디바이스(123)는 반도체 디바이스(100)의 상단(예컨대, 최상단) 금속층 내에 형성될 수 있으며, 이들 및 다른 변형예는 본 개시의 범위 내에 포함되도록 완전히 의도된다.
도 2는 실시예에서의 3차원(3D) 메모리 디바이스(200)의 부분의 투시도를 도시한다. 도 2의 3D 메모리 디바이스(200)는 도 1의 메모리 디바이스(123A 또는 123B)로서 사용될 수 있다. 논의의 용이함을 위해, 본 명세서에서의 논의에서 3D 메모리 디바이스는 메모리 디바이스로서 지칭될 수 있다. 일부 실시예에서, 메모리 디바이스(200)는, 강유전성 물질을 갖는 3차원 메모리 디바이스이다. 간략화를 위해 도면에 3D 메모리 디바이스(200)의 모든 피처가 도시되어 있지는 않다는 점에 유의해야 한다.
도 2에 도시된 바와 같이, 메모리 디바이스(200)는, 동일한 수평 평면(예컨대, 기판(50)의 주요 상부 표면에 평행한 평면) 내의 행 및 열의 그리드로 배열될 수 있는 복수의 메모리 셀(202)을 포함한다. 메모리 셀(202)은 또한, 3차원 메모리 어레이를 형성하기 위해 수직으로 적층될 수 있으며, 이에 의해 메모리 셀의 집적 밀도를 증가시킨다.
일부 실시예에서, 메모리 디바이스(200)는 NOR 메모리 디바이스 등과 같은 비휘발성 메모리 디바이스이다. 메모리 디바이스(200)의 각 메모리 셀(202)은, 게이트 유전체로서의 절연 메모리 필름(211)(예컨대, 강유전성 필름)을 갖는 트랜지스터(201)(예컨대, 박막 트랜지스터(TFT))를 포함할 수 있다. 일부 실시예에서, 각 트랜지스터(201)의 게이트는 각 워드 라인(203)(예컨대, 전기 도전성 라인(203))의 부분에 전기적으로 커플링되고 그리고/또는 그를 포함하고, 각 트랜지스터(201)의 제1 소스/드레인 영역은 각 비트 라인(BL)(219D)(예컨대, 전기 도전성 라인(219D))의 부분에 전기적으로 커플링되고 그리고/또는 그를 포함하고, 각 트랜지스터(201)의 제2 소스/드레인 영역은 각 소스 라인(SL)(219S)(예컨대, 전기 도전성 라인(219S))의 부분에 전기적으로 커플링되고 그리고/또는 그를 포함한다. 메모리 디바이스(200)의 동일한 수평 행 내의 메모리 셀(202)은 공통 워드 라인(203)을 공유할 수 있고, 메모리 디바이스(200)의 동일한 수직 열 내의 메모리 셀(202)은 공통 소스 라인(219S) 및 공통 비트 라인(219D)을 공유할 수 있다. 비트 라인(219D) 및 소스 라인(219S)은 트랜지스터(201)의 소스/드레인 영역(219)으로서 총칭될 수 있다.
메모리 디바이스(200)는, 복수의 유전체층(205)과 인터리빙(interleaving)된 복수의 워드 라인(WL)(203)을 포함한다. 즉, 메모리 디바이스(200)는 WL(203)과 유전체층(205)의 교호하는 층을 포함한다. WL(203)은, 아래에 놓이는 기판(50)(도 2에는 도시되지 않음, 도 1 참조)의 주 표면에 평행한 방향으로 연장된다. 메모리 디바이스(200)는 계단 형상 영역(250) 및 메모리 어레이 영역(260)을 가질 수 있다. 계단 형상 영역(250) 내에서, 하부 WL(203)이 상부 WL(203)보다 더 길고 상부 WL(203)의 단부점을 지나 측방향으로 연장되도록, WL(203) 및 유전체층(205)은 계단 형상 구성을 가질 수 있다. 예컨대, 도 2에는, 최상단 WL(203)이 가장 짧고 최하단 WL(203)이 가장 긴, WL(203)의 다수의 적층된 층이 도시되어 있다. WL(203)의 각 길이는, 아래에 놓이는 기판을 향하는 방향으로 증가될 수 있다. 이러한 방식으로, 계단 형상 영역(250) 내의 WL(203) 각각의 부분은 메모리 디바이스(200) 위로부터 쉽게 액세스가능할 수 있고, 도전성 콘택트가, WL(203) 각각의 노출된 부분 위에 형성되고 해당 부분에 전기적으로 커플링될 수 있다. 메모리 셀(202)은 메모리 어레이 영역(260) 내에 형성된다.
메모리 디바이스(200)는 복수의 비트 라인(BL)(219D) 및 소스 라인(SL)(219S)을 더 포함한다. BL(219D) 및 SL(219S)은, WL(203)에 직각인 방향으로 연장될 수 있다. 유전체 물질(215)이, BL(219D)과 SL(219S) 중 인접한 BL(219D)과 SL(219S) 사이에 배치되고 인접한 BL(219D)과 SL(219S)을 격리시킨다.
BL(219D)과 SL(219S)의 쌍 및 교차하는 WL(203)은 각 메모리 셀(202)의 경계를 규정하고, 유전체 물질(217)이, 인접한 메모리 셀(202) 사이에 배치되고 인접한 메모리 셀(202)을 격리시킨다. 따라서, 유전체 물질(217)은 메모리 셀 격리 영역 또는 유전체 플러그로서도 지칭될 수 있다. 일부 실시예에서, SL(219S)은 전기 접지에 전기적으로 커플링된다. 도 2는 SL(219S)에 대한 BL(219D)의 특정한 배치를 도시하지만, 다른 실시예에서 BL(219D)과 SL(219S)의 배치는 플립핑될 수 있다는 것이 이해되어야 한다.
도 2에 도시된 바와 같이, 메모리 디바이스(200)는 산화물 반도체(OS)층과 같은 채널 물질(213)을 또한 포함할 수 있다. 임의의 적합한 채널 물질이 채널 물질(213)로서 사용될 수 있다는 이해를 통해, 본 명세서에서 채널 물질(213)은 OS층(213)으로서 지칭될 수 있다. 채널 물질(213)은 메모리 셀(202)의 트랜지스터(201)에 대한 채널 영역을 제공할 수 있다. 예컨대, 대응하는 WL(203)을 통해 적절한 전압(예컨대, 대응하는 트랜지스터(201)의 각 문턱 전압(Vth)보다 더 높은 전압)이 인가될 때, 트랜지스터(201)의 OS층(213)의 영역은 BL(219D)로부터 SL(219S)로(예컨대, 화살표(208)에 의해 표시된 방향으로) 전류가 흐를 수 있게 할 수 있다.
BL(219D)/SL(219S)과 OS층(213) 사이에 메모리 필름(211)이 배치되고, 메모리 필름(211)은 트랜지스터(201)에 대한 게이트 유전체로서 기능할 수 있다. 일부 실시예에서, 메모리 필름(211)은 하프늄 산화물, 하프늄 지르코늄 산화물, 또는 실리콘 도핑된 하프늄 산화물 등과 같은 강유전성 물질을 포함한다. 따라서, 메모리 필름(211)은 강유전성 필름(211)으로서도 지칭될 수 있고, 메모리 디바이스(200)는 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스(200) 또는 3D FeRAM 디바이스(200)로서도 지칭될 수 있다. 대안적으로, 메모리 필름(211)은, 2개의 SiOx 층 사이에 SiNx의 층을 포함하는 다층 구조물(ONO 구조물로서 지칭됨), 상이한 강유전성 물질, 또는 (예컨대, 비트를 저장할 수 있는) 상이한 유형의 메모리층 등일 수 있다.
메모리 필름(211)이 강유전성 물질을 포함하는 일부 실시예에서, 메모리 필름(211)은 2개의 상이한 방향 중 하나로 분극될 수 있고, 메모리 필름(211)에 걸쳐 적절 전압차를 인가하고 적절한 전기장을 생성함으로써 메모리 필름(211)의 전기 분극 방향이 변화될 수 있다. 분극은 상대적으로 국부화될 수 있고(예컨대, 일반적으로 메모리 셀(202)의 각 경계 내에 포함됨), 복수의 메모리 셀(202)에 걸쳐 메모리 필름(211)의 연속적인 영역이 연장될 수 있다. 메모리 필름(211)의 특정 영역의 전기 분극 방향에 의존하여, 대응하는 트랜지스터(201)의 문턱 전압이 달라지고, 디지털 값(예컨대, 0 또는 1)이 저장될 수 있다. 예컨대, 메모리 필름(211)의 영역이 제1 전기 분극 방향을 가질 때, 대응하는 트랜지스터(201)는 상대적으로 낮은 문턱 전압을 가질 수 있고, 메모리 필름(211)의 영역이 제2 전기 분극 방향을 가질 때, 대응하는 트랜지스터(201)는 상대적으로 높은 문턱 전압을 가질 수 있다. 2개의 문턱 전압 사이의 차이는 문턱 전압 시프트로서 지칭될 수 있다. 더 큰 문턱 전압 시프트는, 대응하는 메모리 셀(202) 내에 저장된 디지털 값을 판독하기 더 쉽게 만든다(예컨대, 오류가 발생 가능성이 더 작음).
그러한 실시예에서 메모리 셀(202) 상에서 기입 동작을 수행하기 위해, 메모리 셀(202)에 대응하는 메모리 필름(211)의 부분에 걸쳐 기입 전압이 인가된다. 기입 전압은, 예컨대, WL(203)에 대응하는 제1 전압을 인가하고 BL(219D) 및 SL(219S)에 대응하는 제2 전압을 인가함으로써 인가될 수 있으며, 제1 전압과 제2 전압 사이의 차이는 기입 전압과 같다. 메모리 필름(211)의 부분에 걸쳐 기입 전압을 인가함으로써, 메모리 필름(211)의 영역의 분극 방향이 변화될 수 있다. 결과로서, 대응하는 트랜지스터(201) 대응하는 문턱 전압은 낮은 문턱 전압으로부터 높은 문턱 전압으로 스위칭되거나 그 반대로 스위칭될 수 있고, 트랜지스터(201)의 문턱 전압은, 메모리 셀(202) 내에 저장된 디지털 값(예컨대, 0 또는 1)을 나타내기 위해 사용된다.
그러한 실시예에서 메모리 셀(202) 상에서 판독 동작을 수행하기 위해, 메모리 셀(202)의 WL(203)에 판독 전압(낮은 문턱 전압과 높은 문턱 전압 사이의 전압)이 인가된다. 메모리 필름(211)의 대응하는 영역의 분극 방향에 의존하여, 메모리 셀(202)의 트랜지스터(201)는 턴온될 수 있거나 턴온되지 않을 수 있다. 결과로서, BL(219D)과 SL(219S)에 걸쳐 전압이 인가될 때, BL(219D)과 SL(219S) 사이에 흐르는 전류(예컨대, 도 2의 208을 참조)가 존재할 수 있거나 존재하지 않을 수 있으며, 이러한 전류는, 메모리 셀(202) 내에 저장된 디지털 값을 결정하기 위해 검출될 수 있다.
도 3 내지 도 8, 도 9a, 도 9b, 및 도 10a 내지 도 10j는 실시예에서의 다양한 제조 단계에서의 3차원(3D) 메모리 디바이스(200)의 다양한 도면(예컨대, 투시도, 단면도)을 도시한다. 실시예에 따라서, 도 3 내지 도 8, 도 9a, 도 9b, 및 도 10a 내지 도 10j의 처리는, 도 2의 3D 메모리 디바이스(200)를 형성하기 위해 수행된다.
도 3을 참조하면, 기판(50) 위에 층 스택(204)(다층 스택으로서도 지칭될 수 있음)이 형성된다. 기판(50)에 대한 3D 메모리 디바이스(200)의 위치를 보이기 위해 도 3에 기판(50)이 도시되어 있지만, 기판(50)은 3D 메모리 디바이스(200)의 고려되는 부분이 아닐 수 있다는 점에 유의해야 한다. 또한, 3D 메모리 디바이스(200)의 모든 피처가 도시되어 있지는 않다. 예컨대, 기판(50) 위의 유전체층(119)(도 1 참조)은 도 3에 도시되어 있지 않다. 간략화를 위해, 후속 도면에는 기판(50)이 도시되어 있지 않다.
일부 실시예에서, 층 스택(204)은, 교호하는 도전층(203)(예컨대, 전기 도전성임)과 유전체층(205)을 포함한다. WL(203)(예컨대, 도 2 참조)을 형성하기 위해 후속 단계에서 도전층(203)이 패터닝된다. 도전층(203)은 구리, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 텅스텐, 루테늄, 몰리브덴, 알루미늄, 또는 이들의 조합 등과 같은 전기 도전성 물질을 포함할 수 있고, 유전체층(205)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합 등과 같은 절연 물질을 포함할 수 있다. 도전층(203) 및 유전체층(205)은, 예컨대, 화학적 기상 퇴적(CVD, chemical vapor deposition), 원자층 퇴적(ALD, atomic layer deposition), 물리적 기상 퇴적(PVD, physical vapor deposition), 또는 플라즈마 강화 CVD(PECVD, plasma enhanced CVD) 등을 사용하여 각각 형성될 수 있다. 도 3은 특정한 수의 도전층(203) 및 유전체층(205)을 도시하지만, 다른 실시예는 상이한 수의 도전층(203) 및 유전체층(205)을 포함할 수 있다.
그다음으로, 도 4에서, 층 스택(204) 위에 하드 마스크층(207)이 형성되고, 하드 마스크층(207) 위에 포토레지스트(209)가 형성된다. 하드 마스크층(207)은, 예컨대, 실리콘 질화물 또는 실리콘 산화질화물 등을 포함할 수 있고, CVD, PVD, ALD, 또는 PECVD 등에 의해 퇴적될 수 있다. 포토레지스트(209)은, 예컨대, 스핀온 기법을 사용함으로써 형성될 수 있다.
그다음으로, 허용가능한 포토리소그래피 기법 및 에칭 기법을 사용하여 포토레지스트(209)이 패터닝된다. 예컨대, 포토레지스트(209)은 패터닝을 위해 노광될 수 있다. 노광 공정 후, 네거티브 또는 포지티브 포토레지스트가 사용되는지의 여부에 의존하여, 노광된 부분 또는 노광되지 않은 부분을 제거하기 위해 포토레지스트(209)가 현상될 수 있고, 이에 의해 트렌치(212)를 갖는 패터닝된 포토레지스트(209)를 형성하며, 트렌치(212)의 위치는, 층 스택(204) 내에 형성되는 트렌치(206)(도 5 참조)의 위치에 대응한다.
그다음으로, 도 5에서, 패터닝된 포토레지스트(209)의 패턴이, 습식 에칭, 건식 에칭, 반응성 이온 에칭(RIE, reactive ion etch), 중성 빔 에칭(NBE, neutral beam etch) 등, 또는 이들의 조합과 같은 허용가능한 에칭 공정을 사용하여 하드 마스크층(207)에 전사된다. 에칭은 이방성일 수 있다. 패터닝된 포토레지스트(209)는 그 후에, 예컨대, 애싱 공정에 의해 제거될 수 있다.
그다음으로, 습식 에칭, 건식 에칭, RIE, NBE 등, 또는 이들의 조합과 같은 하나 이상의 허용가능한 에칭 공정을 사용하여 하드 마스크층(207)의 패턴이 층 스택(204)에 전사된다. 에칭 공정은 이방성일 수 있다. 에칭 공정 후, 층 스택(204)을 통해 연장되는 트렌치(206)가 형성된다. 도 5에 도시된 바와 같이, 트렌치(206)는 층 스택(204)을 복수의 분리된 핀 형상 구조물로 분리시킨다. 적합한 제거 공정을 사용하여 트렌치(206)가 형성된 후에 하드 마스크층(207)이 제거된다. 일부 실시예에서, (예컨대, 강유전성 물질(211), 채널 물질(213), 및 유전체 물질(215)로) 트렌치(206)가 충전된 후에, 예컨대, 화학적 기계적 평탄화(CMP, chemical mechanical planarization)와 같은 평탄화 공정을 사용하여, 하드 마스크층(207)이 제거된다.
그다음으로, 도 6에서, 트렌치(206)의 측벽 및 하단을 라이닝하기 위해 메모리 필름(211)이 (예컨대, 컨포멀하게) 형성되고, 메모리 필름(211) 위에 채널 물질(213)이 (예컨대, 컨포멀하게) 형성되고, 트렌치(206)를 충전시키기 위해 채널 물질(213) 위에 유전체 물질(215)이 형성된다.
일부 실시예에서, 메모리 필름(211)은 하프늄 지르코늄 산화물(HfZrO); 지르코늄 산화물(ZrO); 란타늄(La), 실리콘(Si), 또는 알루미늄(Al) 등으로 도핑된 하프늄 산화물(HfO); 또는 도핑되지 않은 하프늄 산화물(HfO) 등과 같은 강유전성 물질로 형성된다. 일부 실시예에서, 메모리 필름(211)은, 2개의 실리콘 산화물층 사이에 실리콘 질화물층을 포함하는 다층 구조물(ONO 구조물로서 지칭됨)을 갖는다. (예컨대, 비트를 저장할 수 있는) 임의의 적합한 메모리 물질이 메모리 필름(211)으로서 사용될 수 있다는 이해를 통해, 본 명세서에서의 논의에서 메모리 필름(211)은 강유전성 필름(211) 또는 강유전성 물질(211)로서 지칭될 수 있다. 메모리 필름(211)의 물질은 ALD, CVD, PVD, 또는 PECVD 등과 같은 적합한 퇴적 공정에 의해 형성될 수 있다.
도 6에 도시된 바와 같이, 트렌치(206) 내에서 강유전성 필름(211) 위에 채널 물질(213)이 (예컨대, 컨포멀하게) 형성된다. 채널 물질(213)은, 폴리실리콘, 비정질 실리콘, 또는 인듐 갈륨 아연 산화물(IGZO), 인듐 주석 산화물(ITO), 인듐 갈륨 아연 주석 산화물(IGZTO), 아연 산화물(ZnO), 또는 인듐 텅스텐 산화물(IWO) 등과 같은 산화물 반도체(OS) 물질과 같은, 메모리 셀(202)의 트랜지스터(201)에 대한 채널 영역을 제공하는 데 적합한 반도체 물질로 형성된다. 채널 물질(213)은 ALD, CVD, PVD, 또는 PECVD 등과 같은 허용가능한 퇴적 공정에 의해 형성될 수 있다.
그다음으로, 트렌치(206)를 충전시키기 위해 트렌치(206) 내에 유전체 물질(215)이 형성된다. 적합한 유전체 물질은 실리콘 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 또는 실리콘 탄화물과 같은 탄화물 등; 또는 실리콘 산화질화물, 실리콘 산화탄화물, 또는 실리콘 탄화질화물 등과 같은 이들의 조합을 포함한다. 유전체 물질(215)은 ALD, CVD, PVD, 또는 PECVD 등과 같은 허용가능한 퇴적 공정에 의해 형성될 수 있다. 그다음으로 강유전성 필름(211), 채널 물질(213), 및 유전체 물질(215)의 과잉 부분을 층 스택(204)의 상단 표면으로부터 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정은 또한 전술한 바와 같이 하드 마스크층(207)을 층 스택(204)의 상단 표면으로부터 제거할 수 있다.
그다음으로, 도 7에서, 채널 물질(213)의 부분 및 유전체 물질(215)의 부분을 제거함으로써 트렌치(206) 내에 개구(216)가 형성된다. 각 트렌치(206) 내의 개구(216) 각각은, 각 트렌치(206)와 마주보는 강유전성 필름(211)의 양측 내측 측벽 사이에서 수평으로 연장되고, 층 스택(204)의 상부 표면으로부터 트렌치(206)의 하단에 있는 강유전성 필름(211)의 상부 표면까지 수직으로 연장된다. 즉, 각 개구(216)는, 각 트렌치(206)와 마주보는 강유전성 필름(211)의 내측 측벽을 노출시킨다. 또한, 도시된 실시예에서, 각 개구(216)는 유전체 물질(215) 아래에 있는(예컨대, 아래에 있고 물리적으로 접촉하는) 강유전성 필름(211)의 상부 표면을 노출시키고, 강유전성 필름(211)을 통해 연장되지 않는다. 예로서, 개구(216)는, 개구(216)의 위치에 대응하는 위치에 패턴(예컨대, 개구)을 갖는 패터닝된 마스크층을 사용하는 이방성 에칭 공정에 의해 형성될 수 있다.
그다음으로, 도 8에서, 격리 영역(217)을 형성하기 위해 개구(216) 내에 유전체 물질이 형성된다. 격리 영역(217)을 형성하기 위한 유전체 물질은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 등, 또는 이들의 조합과 같은 임의의 적합한 유전체 물질일 수 있고, PVD, CVD, ALD, 또는 PECVD 등에 의해 형성될 수 있다. 일부 실시예에서, 격리 영역(217)을 형성하기 위한 유전체 물질은, 후속 처리에서 에칭 선택비를 제공하도록 유전체 물질(215)과는 상이하다. 층 스택(204)의 상부 표면으로부터 유전체 물질의 과잉 부분을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 이후 더 상세히 논의될 바와 같이, 격리 영역(217)은, 동일한 트렌치 내의 측방향으로 인접한 메모리 셀(202)을 전기적으로 격리시키며, 따라서, 메모리 셀 격리 영역 또는 유전체 플러그로서도 지칭될 수 있다.
그다음으로, 도 9a에서, 격리 영역(217)의 양측의 유전체 물질(215) 내에 비트 라인(BL)(219D) 및 소스 라인(SL)(219S)이 형성된다. 일부 실시예에서, BL(219D) 및 SL(219S)을 형성하기 위해, 패터닝된 마스크층이 도 8의 구조물 위에 형성되고, 패터닝된 마스크층의 패턴(예컨대, 개구)은 영역(218)을 노출시키고(도 8 참조), 영역(218) 각각은 격리 영역(217)의 부분 및 격리 영역(217)의 양측의 유전체 물질(215)의 부분을 포함한다. 번잡함을 피하기 위해, 도 8은 영역(218) 중 하나만을 도시한다. 영역(218)의 2개의 양측면(218S1 및 218S2)은 채널 물질(213)의 2개의 내측 측벽 각각과 정렬(예컨대, 오버랩)된다는 점에 유의해야 한다.
계속하여 도 9a를 참조하면, 그다음으로, 예컨대, 유전체 물질(215)에 대해 선택적인(예컨대, 더 높은 에칭 레이트를 갖는) 에천트를 사용하여, (예컨대, 영역(218) 내의) 패터닝된 마스크층에 의해 노출된 유전체 물질(215)의 부분을 선택적으로 제거하기 위해 이방성 에칭 공정이 수행된다. 선택적 에칭에 의해 형성되는 개구는, 개구 내에 형성되는 SL(219S) 및 BL(219D)이 층 스택(204)을 통해 연장되도록, 층 스택(204)을 통해 수직으로 연장될 수 있다. 그다음으로, 개구를 충전시키기 위해 구리, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 텅스텐, 루테늄, 몰리브덴, 알루미늄, 이들의 조합, 또는 이들의 다수의 층과 같은 전기 도전성 물질이 PVD, CVD, ALD, 또는 PECVD 등과 같은 적합한 형성 방법을 사용하여 형성된다. 그다음으로 층 스택(204)의 상부 표면으로부터 전기 도전성 물질의 과잉 부분을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있고, 개구 내의 전기 도전성 물질의 잔존 부분은 SL(219S) 및 BL(219D)을 형성한다.
도 9a에서 파선 상자는 메모리 디바이스(200)의 메모리 셀(202)의 일부를 도시한다. 번잡함을 피하기 위해 메모리 디바이스(200)의 모든 메모리 셀(202)이 파선 상자에 의해 마킹되어 있지는 않다는 점에 유의해야 한다. 각 메모리 셀(202)은 그 경계 내에 다음의 구조물/층/물질의 부분을 포함한다: WL(203), 비트 라인(219D), 소스 라인(219S), 메모리 필름(211)(예컨대, 강유전성 필름), 채널 물질(213), 및 유전체 물질(215). 전술한 바와 같이, 메모리 셀(202)의 WL(203)은 메모리 셀(202)의 트랜지스터(201)의 게이트(게이트 전극으로서도 지칭됨)로서 기능하고, SL(219S)/BL(219D)은 트랜지스터(201)의 소스/드레인 영역으로서 기능한다. 도 9a에 도시된 바와 같이, 각 격리 영역(217)은, 동일한 트렌치 내에 형성된 2개의 측방향으로 인접한 메모리 셀(202)을 격리시킨다.
도 9b는 도 9a에서의 메모리 셀(202)의 평면도를 도시한다. 도 9b에 도시된 바와 같이, 메모리 필름(211)은 WL(203)과 채널 물질(213) 사이에 배치되고 WL(203) 및 채널 물질(213)과 접촉한다. SL(219S) 및 BL(219D)는 채널 물질(213)과 접촉(예컨대, 물리적으로 접촉)한다. 유전체 물질(215)은 SL(219S)과 BL(219D) 사이에 측방향으로 배치된다.
일부 실시예에서, 채널 물질(213)은 인듐 아연 화합물 산화물(InxZnyMzO)이거나 그를 포함하고, x, y, 및 z는 0과 1 사이의 값(0≤x, y, z ≤1)이고, M은 Ti, Ta, Al, Ga, Mg, 또는 Si와 같은 적합한 물질을 의미한다. 따라서, 인듐 아연 화합물 산화물은 복수의 상이한 물질을 지칭할 수 있고, InxZnyMzO 내의 원소 M은, 예컨대, Ti, Ta, Al, Ga, Mg, 또는 Si에 의해 대체된다. 인듐 아연 화합물 산화물(InxZnyMzO) 내의 원소 M이 Ti, Ta, Al, Ga, 또는 Mg와 같은 금속인 실시예에서, 인듐 아연 화합물 산화물은 인듐 아연 금속 산화물로서도 지칭될 수 있다. 본 명세서에서의 논의에서, 인듐 아연 화합물 산화물은 인듐 아연 금속 산화물과 상호교환가능하게 사용될 수 있다. 예시되는 실시예에서, 퇴적되는 채널 물질(213)은 비정질 물질(예컨대, 비정질 인듐 아연 금속 산화물)이다.
그다음으로, 도 10a에서, 메모리 셀(202) 각각 내의 BL(219D)/SL(219S)과 강유전성 필름(211) 사이에 결정질 인듐 아연 금속 산화물 물질과 같은 결정질 물질(223)을 형성하기 위해 열 처리(220)(열 공정으로서도 지칭될 수 있음)가 수행된다. 예로서, 열 공정(220)은 약 300°C와 약 400°C 사이의 온도에서 약 48시간보다 더 작은 지속시간 동안, 예를 들어 약 1시간의 지속시간 동안 수행될 수 있다.
도 10b는 실시예에서의 열 처리(220) 후의 도 9a의 메모리 셀(202)을 도시한다. 예시되는 실시예에서, SL(219S)/BL(219D)은, 채널 물질(213) 내의 원소 M과 구별하기 위해
Figure pat00001
에 의해 표시되는 금속 물질이며, 채널 물질(213)은 열 처리(220) 전의 비정질 인듐 아연 화합물 산화물(InxZnyMzO)이다. SL(219S)/BL(219D)의 금속 물질
Figure pat00002
은, 예컨대, W, Ti, 또는 Ta일 수 있다. 열 처리(220) 동안, SL(219S)/BL(219D)의 금속 물질
Figure pat00003
은 채널 물질(213) 내로 확산되어 채널 물질(213)의 결정화를 유도하며, 이에 의해 채널 물질(213)의 제1 부분(예컨대, SL(219S)/BL(219D)과 접촉하는 부분)을 결정질 인듐 아연 화합물 산화물(예컨대, 결정질 인듐 아연 금속 산화물)과 같은 결정질 물질(223A)로 변환시킨다. 따라서, 열 처리(220)는 채널 물질(213)의 제1 부분을 결정화한다고 일컬어지며, 결정질 물질(223A)은 채널 물질(213)의 결정화된 제1 부분(223A)으로서도 지칭될 수 있다.
또한, 금속 물질
Figure pat00004
은 채널 물질(213)과 반응하여 금속 산화물
Figure pat00005
(예컨대, 텅스텐 산화물, 티타늄 산화물, 또는 탄탈룸 산화물)을 형성한다. 일부 실시예에서, 금속 물질
Figure pat00006
과 채널 물질(213) 사이의 화학적 반응은 다음의 화학식에 의해 설명되며,
Figure pat00007
여기서 물질 InOx는, 일부 실시예에서 InOx, ZnO, 및 MO로 구성되는 채널 물질(213)의 인듐 아연 화합물 산화물로부터 유래된다. 위의 화학식에 의해 나타난 바와 같이, InOx는 산소 원자를 잃어 InOx-1 및 산소 공공 Vo을 생성하고, InOx에 의해 잃어진 산소 원자는 금속 물질
Figure pat00008
과 결합되어 금속 산화물
Figure pat00009
를 형성한다. 따라서, 열 처리(220) 후, 채널 물질(213)의 결정화된 제1 부분(223A)은 또한 금속 산화물
Figure pat00010
를 포함한다. 일부 실시예에서, 채널 물질(213) 내의 InOx의 환원은, 채널 물질(213)의 결정화된 부분의 더 높은 도전성에 기여하고, 더 높은 캐리어 생성에 기여한다. 일부 실시예에서, 채널 물질(213)의 결정화된 부분(예컨대, 223A 또는 223B) 내의 캐리어 농도는 10E18/cm3를 초과한다.
계속하여 도 10b를 참조하면, 열 처리(220) 동안, 채널 물질(213)은 또한 SL(219S)/BL(219D) 내로 확산되고, 금속 물질
Figure pat00011
에 의해 결정화되도록 유도되고, 이에 의해 채널 물질(213)에 인접한 SL(219S)/BL(219D) 영역 내에 결정질 물질(223B)을 형성한다. 또한, 결정질 물질(223A)에 관한 위의 논의와 유사하게, SL(219S)/BL(219D) 내의 금속 물질
Figure pat00012
은, 확산된 채널 물질(213)(예컨대, InOx)과 반응하여, 결정질 물질(223B) 내에 금속 산화물
Figure pat00013
를 형성한다. 따라서, 일부 실시예에서, 결정질 물질(223A 및 223B)은 동일하거나 유사한 화학 조성을 가지며(예컨대, 결정질 인듐 아연 금속 산화물 및 금속 산화물
Figure pat00014
를 포함함), 결정질 물질(223)로서 총칭될 수 있다.
도 10b에 도시된 바와 같이, 결정질 물질(223)은 채널 물질(213) 내의 제1 영역(예컨대, 223A) 및 SL(219S)/BL(219D) 내의 제2 영역(예컨대, 223B)을 포함한다. 그러나, 금속 물질
Figure pat00015
(또는 채널 물질(213))의 확산으로 인해, 금속 산화물
Figure pat00016
(또는 결정질 인듐 아연 금속 산화물)의 농도는 결정질 물질(223) 내에서 변화도(gradient)를 보일 수 있다. 일부 실시예에서, 결정질 물질(223) 내의 금속 산화물
Figure pat00017
의 농도는 SL(219S)/BL(219D)로부터 채널 물질(213)을 향해(예컨대, 영역(223B)으로부터 각 영역(223A)을 향해) 제1 방향을 따라 감소한다. 또한, 결정질 물질(223) 내의 결정질 인듐 아연 금속 산화물의 농도는 채널 물질(213)로부터 SL(219S)/BL(219D)을 향해(예컨대, 영역(223A)으로부터 각 영역(223B)을 향해) 제2 방향을 따라 감소한다. 즉, 일부 실시예에서, 금속 산화물
Figure pat00018
와 결정질 인듐 아연 금속 산화물의 농도의 변화도는 반대 방향을 따라 변화된다.
도 10b에서, SL(219S)과 BL(219D) 사이에 측방향으로 배치된 채널 물질(213)의 제2 부분은 비정질 물질(예컨대, 비정질 인듐 아연 금속 산화물)로 남으며, 왜냐하면, SL(219S)/BL(219D) 내의 금속 물질
Figure pat00019
이 이들 영역 내로 확산(예컨대, 도달)되지 않았기 때문이다. 도 10b의 예에서, 강유전성 필름(211)과 채널 물질(213)의 결정화된 제1 부분(223A) 사이에 배치된 채널 물질(213)의 제3 부분 또한, 금속 물질
Figure pat00020
이 이들 영역 내로 확산되지 않음으로 인해, 비정질 물질(예컨대, 비정질 인듐 아연 금속 산화물)로 남는다.
도 10b에서의 결정질 물질(223)의 형상 및 치수는 비제한적인 예이다. 다른 형상 및/또는 치수 또한 가능하며 본 개시의 범위 내에 포함되도록 완전히 의도된다. 결정질 물질(223)의 형상 및 치수의 추가적인 예가 도 10c 내지 도 10g에 도시되어 있다. 예컨대, 도 10c에 도시된 바와 같이, 채널 물질(213)의 두께 또는 열 처리(220)의 지속시간/온도와 같은 요인에 의존하여, 채널 물질(213)의 결정화된 제1 부분(223A)은 강유전성 필름(211)까지 연장될 수 있다(예컨대, 물리적으로 접촉할 수 있음). 도 10b 및 도 10c에서, 금속
Figure pat00021
의 확산은 수직 방향을 따라 발생한다. 도 10d 내지 도 10g에 도시된 바와 같은 일부 실시예에서, 금속
Figure pat00022
의 측방향 확산은 또한 채널 물질(213) 내에서도 발생하며, 결과로서, 제1 영역(223A)의 양측 측벽(223AS) 사이의 거리가 제2 영역(223B)의 양측 측벽(223BS) 사이의 거리보다 더 작도록, 결정질 물질(223)의 제1 영역(223A)은 결정질 물질(223)의 제2 영역(223B)보다 더 넓다. 특히, 도 10d 및 도 10e에서의 예는 도 10b 및 도 10c에서의 예와 각각 유사하지만, 금속
Figure pat00023
의 측방향 확산으로 인해 더 넓은 제1 영역(223A)을 갖는다. 도 10f 및 도 10g에서의 예는 도 10d 및 도 10e에서의 예와 각각 유사하지만, 제1 영역(223A)에 대해 비스듬한 측벽(223AS)을 갖는다. 즉, 도 10f 및 도 10g에서의 제1 영역(223A) 각각은 제1 영역(223A)이 강유전성 필름(211)을 향해 연장됨에 따라서 감소되는 폭을 갖는다. 또 다른 예로서, 결정질 물질(223)의 각 개별 영역은 둥근 형상(예컨대, 타원 또는 원형 형상) 또는 불규칙한 형상을 가질 수 있다.
도 10h, 도 10i, 및 도 10j는 단면 A-A, 단면 B-B, 및 단면 C-C를 따른 도 10a의 메모리 디바이스(200)의 단면도를 각각 도시한다. 단면 A-A, 단면 B-B, 및 단면 C-C는, 기판(50)의 주 상부 표면에 직각인 평면을 따라서 각각 절단한다.
도 10h 및 도 10i에서, 강유전성 필름(211)은 U 형상의 단면을 갖는다. 도 10i에서 채널 물질(213)은 U 형상의 단면을 갖는다. 도 10j에서, 에칭 공정에 의해 강유전성 필름(211)의 하단 부분이 제거되어 SL(219S) 및 BL(219D)에 대한 개구를 형성한다. 즉, SL(219S) 및 BL(219D)은 층 스택(204)을 통해 연장되며, 이는 기판(50) 내에 형성되는, 그 아래에 놓이는 전기 컴포넌트(예컨대, 트랜지스터)에 대한 쉬운 전기적 연결을 허용한다. 도 10j에서, 이방성 에칭으로 인해, 채널 물질(213)의 측벽은 강유전성 필름(211)의 각 측벽과 수직으로 정렬된다. 도 10j는 또한, 열 처리(220)에 의해 형성되는 결정질 물질(223)을 도시한다.
메모리 디바이스(200)를 완성하기 위해 추가적인 처리가 도 10a 내지 도 10j의 처리에 뒤이을 수 있다. 예컨대, 복수의 에칭 단계에 의해 계단 형상 영역(250)(도 2 참조)이 형성될 수 있고, WL(203), BL(219D), 및 SL(219S)에 전기적으로 커플링하기 위해 콘택트 플러그가 형성될 수 있다. 계단 형상 영역(250) 및 콘택트 플러그를 형성하기 위한 임의의 적합한 형성 방법이 사용될 수 있다.
실시예에서, 계단 형상 영역(250)(도 2 참조)을 형성하기 위해, 제1 폭으로 (예컨대, WL(205)의 종방향을 따라) 패터닝된 포토레지스트가 최상단 유전체층(203) 위에 형성되고, 최상단 유전체층(203)을 패터닝하고 최상단 WL(205)을 노출시키기 위해 제1 이방성 에칭 공정이 수행된다. 즉, 최상단 WL(205)의 상부 표면이 노출될 때 제1 이방성 에칭 공정이 정지된다. 그다음으로, 패터닝된 포토레지스트의 폭이 (예컨대, 포토레지스트 트리밍 공정에 의해) 감소되고, 아래에 놓이는 층(예컨대, 최상단 WL(205) 및 최상단 유전체층(203))의 노출된 부분을 에칭하기 위해 제2 이방성 에칭 공정이 수행된다. 제2 최상단 유전체층(203)의 상부 표면이 노출될 때 제2 이방성 에칭 공정이 정지된다. 각각의 추가적인 이방성 에칭 공정에 대해 패터닝된 포토레지스트의 폭이 감소되면서, 전술한 공정이, 도 2의 최하부 유전체층(203)의 상부 표면이 노출될 때까지 반복된다. 패터닝된 포토레지스트는 그 후, 예컨대, 애싱 공정 또는 스트리핑 공정에 의해, 제거될 수 있다.
실시예들은 이점을 달성할 수 있다. 통상적인 메모리 디바이스에서, 게이트(예컨대, WL(203))와 채널 물질(예컨대, OS층(213)) 사이의 계면은 쇼트키 배리어(Schottky barrier)를 형성할 수 있으며, 이는 전자의 이동을 방해할 수 있고, 따라서 이 배리어를 극복하기 위해 필요한 에너지를 증가시킨다. 진보된 반도체 제조 노드에서 피처 사이즈가 계속하여 작아짐에 따라서, 게이트와 채널 물질 사이의 접촉 저항은, 메모리 셀(202)의 트랜지스터(201)의 구동 능력에 영향을 미치는 또 다른 문제이다. 또한, 도전체와 유사한 거동과 절연체와 유사한 거동 사이의 양호한 트레이드오프를 달성하는 채널 물질을 찾기 어렵다. 본 명세서에서 개시되는 구조물, 물질, 및 형성 방법은 위에서 언급된 문제를 감소시키거나 완화시키도록 돕는다. 예컨대, 열 처리(220)는 채널 물질(213) 내의 InOx의 농도를 감소시키고, 채널 물질(213)의 부분을, 비정질 채널 물질(213)보다 더 낮은 전기 저항을 갖고 더 높은 캐리어 농도를 갖는 결정질 물질(223)로 변환하며, 이에 의해 게이트와 채널 물질 사이의 접촉 저항을 감소시키고 메모리 셀(202)의 트랜지스터(201)의 구동 능력을 개선시킨다. 결정질 물질(223) 내의 금속 산화물
Figure pat00024
는 채널 물질의 전기 저항을 더 감소시키며, 따라서 접촉 저항 및 트랜지스터(201)의 구동 능력을 더 개선시킨다.
개시되는 실시예는 또한 짧은 채널 효과를 이롭게 완화시킨다. 진보된 제조 노드에서 디바이스 피처가 계속하여 작아짐에 따라서, 짧은 채널 효과는, 형성되는 반도체 디바이스의 성능을 제한하는 요인이 된다. 본 명세서에서 개시되는 실시예는 짧은 채널 효과를 감소시키거나 완화시키도록 돕는다. 예컨대, 도 10b에서의 화살표(222)는, 메모리 셀(202)의 트랜지스터(201)의 BL(219D)과 SL(219S) 사이에서(예컨대, 소스/드레인 영역 사이에서) 흐르는 전류에 대한 예시 경로를 도시한다. 결정질 물질(223)의 더 낮은 접촉 저항으로 인해, 전류는, 결정질 물질(223)이 형성되지 않았을 경우의 소스/드레인 영역 사이의 직접적이고 더 짧은 경로 대신, 화살표(222)에 의해 나타난 경로(이는 더 긴 경로임)를 따른다는 점에 유의해야 한다. 화살표(222)에 의해 나타난 더 긴 전류 경로는 따라서 짧은 채널 효과를 완화시키도록 돕는다.
도 11은, 일부 실시예에서의 3차원(3D) 메모리 디바이스를 형성하는 방법(1000)을 도시한다. 도 11에 도시된 실시예 방법은, 여러 가능한 실시예 방법 중 단지 하나의 예일 뿐이라는 것이 이해되어야 한다. 당업자는 여러 변형예, 대안예, 및 수정예를 인지할 것이다. 예컨대, 도 11에 도시된 다양한 단계는, 추가, 제거, 대체, 재배열, 또는 반복될 수 있다.
도 11을 참조하면, 블록(1010)에서, 기판 위에 층 스택이 형성되고, 층 스택은 제1 도전 물질과 제1 유전체 물질의 교호하는 층을 포함한다. 블록(1020)에서, 기판으로부터 먼 쪽에 있는 층 스택의 상부 표면으로부터, 기판과 마주보는 층 스택의 하부 표면까지, 층 스택을 관통해 수직으로 연장되는 트렌치가 형성된다. 블록(1030)에서, 트렌치의 측벽 및 하단이 메모리 필름으로 라이닝된다. 블록(1040)에서, 메모리 필름 위에 채널 물질이 형성되고, 채널 물질은 비정질 물질을 포함한다. 블록(1050)에서, 채널 물질을 형성한 후 트렌치가 제2 유전체 물질로 충전된다. 블록(1060)에서, 제2 유전체 물질 내에 메모리 셀 격리 영역이 형성된다. 블록(1070)에서, 메모리 셀 격리 영역의 양측의 제2 유전체 물질 내에서 수직으로 연장되는 소스 라인(SL) 및 비트 라인(BL)이 형성된다. 블록(1080)에서, SL 및 BL을 형성한 후 채널 물질의 제1 부분이 결정화된다.
실시예에 따라서, 3차원(3D) 메모리 디바이스를 형성하는 방법은, 기판 위에 층 스택을 형성하는 단계 - 층 스택은 제1 도전 물질과 제1 유전체 물질의 교호하는 층을 포함함 - ; 기판으로부터 먼 쪽에 있는 층 스택의 상부 표면으로부터, 기판과 마주보는 층 스택의 하부 표면까지, 층 스택을 관통해 수직으로 연장되는 트렌치를 형성하는 단계; 메모리 필름으로 트렌치의 측벽 및 하단을 라이닝하는 단계; 메모리 필름 위에 채널 물질을 형성하는 단계 - 채널 물질은 비정질 물질을 포함함 - ; 채널 물질을 형성하는 단계 후에 제2 유전체 물질로 트렌치를 충전시키는 단계; 제2 유전체 물질 내에 메모리 셀 격리 영역을 형성하는 단계; 메모리 셀 격리 영역의 양측의 제2 유전체 물질 내에서 수직으로 연장되는 소스 라인(SL) 및 비트 라인(BL)을 형성하는 단계; 및 SL 및 BL을 형성하는 단계 후에 채널 물질의 제1 부분을 결정화하는 단계를 포함한다. 실시예에서, 채널 물질의 제1 부분을 결정화하는 단계는, 채널 물질의 제1 부분을 비정질 물질로부터 결정질 물질로 변환하는 단계를 포함하고, 채널 물질의 제1 부분은 SL 또는 BL과 접촉한다. 실시예에서, 채널 물질의 제1 부분을 결정화하는 단계는, 열 공정을 수행하는 단계를 포함한다. 실시예에서, 열 공정은 약 300°C와 약 400°C 사이의 온도에서 수행된다. 실시예에서, SL과 BL 사이에 측방향으로 배치되는 채널 물질의 제2 부분은, 열 공정 후에 비정질 물질로 남는다. 실시예에서, 채널 물질은 인듐 아연 화합물 산화물(InxZnyMzO)을 포함하고, x, y, 및 z는 0과 1 사이의 값을 갖고, M은 Ti, Ta, Al, Ga, Si, 또는 Mg이다. 실시예에서, 열 공정 후, 채널 물질의 결정화된 제1 부분은 SL 또는 BL로부터 메모리 필름까지 연장된다. 실시예에서, 열 공정 후, 채널 물질의 결정화된 제1 부분과 메모리 필름 사이에 배치되는 채널 물질의 제3 부분은 비정질 물질로 남는다. 실시예에서, BL 및 SL은 제2 도전 물질을 포함하고, 열 공정을 수행하는 단계는, 채널 물질의 결정화된 제1 부분 내에 제2 도전 물질의 산화물을 형성한다. 실시예에서, 열 공정을 수행하는 단계는 또한, BL 및 SL 내에 제2 도전 물질의 산화물을 형성한다. 실시예에서, 채널 물질은 열 공정에 의해 BL 및 SL 내로 확산되어, BL 및 SL 내에 결정화된 채널 물질을 형성한다.
실시예에 따라서, 3차원(3D) 메모리 디바이스를 형성하는 방법은, 기판 위에 층 스택을 형성하는 단계 - 층 스택은, 제1 유전체 물질의 층과 인터리빙된 제1 도전 물질의 층을 포함함 - ; 층 스택을 관통해 트렌치를 형성하는 단계; 트렌치 내에 메모리 필름을 컨포멀하게 형성하는 단계; 트렌치 내에서 메모리 필름 위에 채널 물질을 컨포멀하게 형성하는 단계 - 채널 물질은 비정질 물질을 포함함 - ; 채널 물질을 컨포멀하게 형성하는 단계 후에 제2 유전체 물질로 트렌치를 충전시키는 단계; 제2 유전체 물질 내에 소스 라인(SL) 및 비트 라인(BL)을 형성하는 단계 - SL 및 BL은, 기판의 주 상부 표면에 직각인 수직 방향을 따라 층 스택을 관통해 연장됨 - ; 및 SL 및 BL을 형성하는 단계 후에, 열 공정을 수행함으로써 채널 물질의 제1 부분을 결정질 물질로 변환하는 단계를 포함한다. 실시예에서, 채널 물질의 제1 부분은 SL 또는 BL과 물리적으로 접촉한다. 실시예에서, SL 및 BL의 제2 도전 물질이 열 공정에 의해 채널 물질의 제1 부분 내로 확산되어, 채널 물질의 제1 부분의 결정화를 유도하고, 채널 물질은 열 공정에 의해 SL 및 BL 내로 확산되고 SL 및 BL 내에 결정화된 채널 물질을 형성한다. 실시예에서, 열 공정은, 채널 물질의 제1 부분 내에 그리고 채널 물질과 접촉하는 SL 및 BL의 제1 영역 내에 제2 도전 물질의 산화물을 형성한다. 실시예에서, 채널 물질의 제1 부분은 메모리 필름과 물리적으로 접촉한다.
실시예에 따라서, 메모리 디바이스는, 기판 위의 층 스택 - 층 스택은 워드 라인과 제1 유전체 물질의 교호하는 층을 포함함 - ; 층 스택 내에 매립되고 기판의 주 상부 표면에 직각인 방향을 따라 층 스택 내에서 수직으로 연장되는 제2 유전체 물질; 제2 유전체 물질 내에 있고 층 스택을 관통해 수직으로 연장되는 소스 라인(SL) 및 비트 라인(BL); 층 스택과 제2 유전체 물질 사이의 메모리 필름; 및 채널 물질을 포함하는 채널층을 포함하며, 채널층의 제1 부분은 메모리 필름과 SL 사이에 또는 메모리 필름과 BL 사이에 배치되고, 채널층의 제2 부분은 메모리 필름과 제2 유전체 물질 사이에 배치되고, 채널층의 제1 부분은 채널 물질의 결정질 물질을 포함하고, 채널층의 제2 부분은 채널 물질의 비정질 물질을 포함한다. 실시예에서, 채널층의 제3 부분은 메모리 필름과 채널층의 제1 부분 사이에 배치되고, 채널층의 제3 부분은 채널 물질의 비정질 물질을 포함한다. 실시예에서, 채널층의 제1 부분은 메모리 필름과 물리적으로 접촉한다. 실시예에서, BL 및 SL은 도전 물질을 포함하고, 채널층의 제1 부분은 도전 물질의 산화물을 포함한다.
전술한 내용은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록, 여러 실시예의 특징을 약술한다. 당업자는, 본 명세서에 소개된 실시예의 동일한 장점을 달성하기 위해 그리고/또는 동일한 목적을 수행하기 위해, 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 수월하게 사용할 수 있다는 것을 이해해야 한다. 또한, 당업자는 그러한 등가 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 개시의 다양한 변경, 대체, 및 수정을 할 수 있다는 것을 인지해야 한다.
<부기>
1. 3차원(3D) 메모리 디바이스를 형성하는 방법에 있어서,
기판 위에 층 스택을 형성하는 단계 - 상기 층 스택은 제1 도전 물질과 제1 유전체 물질의 교호하는 층들을 포함함 - ;
상기 기판으로부터 먼 쪽에 있는 상기 층 스택의 상부 표면으로부터, 상기 기판과 마주보는 상기 층 스택의 하부 표면까지, 상기 층 스택을 관통해 수직으로 연장되는 트렌치들을 형성하는 단계;
메모리 필름으로 상기 트렌치들의 측벽들 및 하단들을 라이닝하는 단계;
상기 메모리 필름 위에 채널 물질을 형성하는 단계 - 상기 채널 물질은 비정질 물질을 포함함 - ;
상기 채널 물질을 형성하는 단계 후에 제2 유전체 물질로 상기 트렌치들을 충전시키는 단계;
상기 제2 유전체 물질 내에 메모리 셀 격리 영역들을 형성하는 단계;
상기 메모리 셀 격리 영역들의 양측의 상기 제2 유전체 물질 내에서 수직으로 연장되는 소스 라인(SL, source line)들 및 비트 라인(BL, bit line)들을 형성하는 단계; 및
상기 SL들 및 BL들을 형성하는 단계 후에 상기 채널 물질의 제1 부분들을 결정화하는 단계
를 포함하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
2. 제1항에 있어서, 상기 채널 물질의 제1 부분들을 결정화하는 단계는, 상기 채널 물질의 제1 부분들을 상기 비정질 물질로부터 결정질 물질로 변환하는 단계를 포함하고, 상기 채널 물질의 제1 부분들은 상기 SL들 또는 상기 BL들과 접촉하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
3. 제2항에 있어서, 상기 채널 물질의 제1 부분들을 결정화하는 단계는, 열 공정을 수행하는 단계를 포함하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
4. 제3항에 있어서, 상기 열 공정은 약 300°C와 약 400°C 사이의 온도에서 수행되는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
5. 제3항에 있어서, 상기 SL들과 상기 BL들 사이에 측방향으로 배치되는 상기 채널 물질의 제2 부분들은, 상기 열 공정 후에 상기 비정질 물질로 남는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
6. 제5항에 있어서, 상기 채널 물질은 인듐 아연 화합물 산화물(InxZnyMzO)을 포함하고, x, y, 및 z는 0과 1 사이의 값들을 갖고, M은 Ti, Ta, Al, Ga, Si, 또는 Mg인, 3차원(3D) 메모리 디바이스를 형성하는 방법.
7. 제5항에 있어서, 상기 열 공정 후, 상기 채널 물질의 결정화된 제1 부분들은 상기 SL들 또는 상기 BL들로부터 상기 메모리 필름까지 연장되는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
8. 제5항에 있어서, 상기 열 공정 후, 상기 채널 물질의 결정화된 제1 부분들과 상기 메모리 필름 사이에 배치되는 상기 채널 물질의 제3 부분들은 상기 비정질 물질로 남는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
9. 제3항에 있어서, 상기 BL들 및 상기 SL들은 제2 도전 물질을 포함하고, 상기 열 공정을 수행하는 단계는, 상기 채널 물질의 결정화된 제1 부분들 내에 상기 제2 도전 물질의 산화물을 형성하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
10. 제9항에 있어서, 상기 열 공정을 수행하는 단계는 또한, 상기 BL들 및 상기 SL들 내에 상기 제2 도전 물질의 산화물을 형성하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
11. 제10항에 있어서, 상기 채널 물질은 상기 열 공정에 의해 상기 BL들 및 상기 SL들 내로 확산되어, 상기 BL들 및 상기 SL들 내에 결정화된 채널 물질을 형성하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
12. 3차원(3D) 메모리 디바이스를 형성하는 방법에 있어서,
기판 위에 층 스택을 형성하는 단계 - 상기 층 스택은, 제1 유전체 물질의 층들과 인터리빙(interleaving)된 제1 도전 물질의 층들을 포함함 - ;
상기 층 스택을 관통해 트렌치를 형성하는 단계;
상기 트렌치 내에 메모리 필름을 컨포멀하게 형성하는 단계;
상기 트렌치 내에서 상기 메모리 필름 위에 채널 물질을 컨포멀하게 형성하는 단계 - 상기 채널 물질은 비정질 물질을 포함함 - ;
상기 채널 물질을 컨포멀하게 형성하는 단계 후에 제2 유전체 물질로 상기 트렌치를 충전시키는 단계;
상기 제2 유전체 물질 내에 소스 라인(SL)들 및 비트 라인(BL)들을 형성하는 단계 - 상기 SL들 및 상기 BL들은, 상기 기판의 주 상부 표면에 직각인 수직 방향을 따라 상기 층 스택을 관통해 연장됨 - ; 및
상기 SL들 및 BL들을 형성하는 단계 후에, 열 공정을 수행함으로써 상기 채널 물질의 제1 부분들을 결정질 물질로 변환하는 단계
를 포함하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
13. 제12항에 있어서, 상기 채널 물질의 제1 부분들은 상기 SL들 또는 상기 BL들과 물리적으로 접촉하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
14. 제13항에 있어서, 상기 SL들 및 상기 BL들의 제2 도전 물질이 상기 열 공정에 의해 상기 채널 물질의 제1 부분들 내로 확산되어, 상기 채널 물질의 제1 부분들의 결정화를 유도하고, 상기 채널 물질은 상기 열 공정에 의해 상기 SL들 및 상기 BL들 내로 확산되고 상기 SL들 및 상기 BL들 내에 결정화된 채널 물질을 형성하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
15. 제14항에 있어서, 상기 열 공정은, 상기 채널 물질의 제1 부분들 내에 그리고 상기 채널 물질과 접촉하는 상기 SL들 및 상기 BL들의 제1 영역들 내에 상기 제2 도전 물질의 산화물을 형성하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
16. 제13항에 있어서, 상기 채널 물질의 제1 부분들은 상기 메모리 필름과 물리적으로 접촉하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
17. 메모리 디바이스에 있어서,
기판 위의 층 스택 - 상기 층 스택은 워드 라인들과 제1 유전체 물질의 교호하는 층들을 포함함 - ;
상기 층 스택 내에 매립되고 상기 기판의 주 상부 표면에 직각인 방향을 따라 상기 층 스택 내에서 수직으로 연장되는 제2 유전체 물질;
상기 제2 유전체 물질 내에 있고 상기 층 스택을 관통해 수직으로 연장되는 소스 라인(SL)들 및 비트 라인(BL)들;
상기 층 스택과 상기 제2 유전체 물질 사이의 메모리 필름; 및
채널 물질을 포함하는 채널층
을 포함하며, 상기 채널층의 제1 부분들은 상기 메모리 필름과 상기 SL들 사이에 또는 상기 메모리 필름과 상기 BL들 사이에 배치되고, 상기 채널층의 제2 부분들은 상기 메모리 필름과 상기 제2 유전체 물질 사이에 배치되고, 상기 채널층의 제1 부분들은 상기 채널 물질의 결정질 물질을 포함하고, 상기 채널층의 제2 부분들은 상기 채널 물질의 비정질 물질을 포함하는, 메모리 디바이스.
18. 제17항에 있어서, 상기 채널층의 제3 부분들은 상기 메모리 필름과 상기 채널층의 제1 부분들 사이에 배치되고, 상기 채널층의 제3 부분들은 상기 채널 물질의 비정질 물질을 포함하는, 메모리 디바이스.
19. 제17항에 있어서, 상기 채널층의 제1 부분들은 상기 메모리 필름과 물리적으로 접촉하는, 메모리 디바이스.
20. 제17항에 있어서, 상기 BL들 및 상기 SL들은 도전 물질을 포함하고, 상기 채널층의 제1 부분들은 상기 도전 물질의 산화물을 포함하는, 메모리 디바이스.

Claims (10)

  1. 3차원(3D) 메모리 디바이스를 형성하는 방법에 있어서,
    기판 위에 층 스택을 형성하는 단계 - 상기 층 스택은 제1 도전 물질과 제1 유전체 물질의 교호하는 층들을 포함함 - ;
    상기 기판으로부터 먼 쪽에 있는 상기 층 스택의 상부 표면으로부터, 상기 기판과 마주보는 상기 층 스택의 하부 표면까지, 상기 층 스택을 관통해 수직으로 연장되는 트렌치들을 형성하는 단계;
    메모리 필름으로 상기 트렌치들의 측벽들 및 하단들을 라이닝하는 단계;
    상기 메모리 필름 위에 채널 물질을 형성하는 단계 - 상기 채널 물질은 비정질 물질을 포함함 - ;
    상기 채널 물질을 형성하는 단계 후에 제2 유전체 물질로 상기 트렌치들을 충전시키는 단계;
    상기 제2 유전체 물질 내에 메모리 셀 격리 영역들을 형성하는 단계;
    상기 메모리 셀 격리 영역들의 양측의 상기 제2 유전체 물질 내에서 수직으로 연장되는 소스 라인(SL, source line)들 및 비트 라인(BL, bit line)들을 형성하는 단계; 및
    상기 SL들 및 BL들을 형성하는 단계 후에 상기 채널 물질의 제1 부분들을 결정화하는 단계
    를 포함하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
  2. 제1항에 있어서, 상기 채널 물질의 제1 부분들을 결정화하는 단계는, 상기 채널 물질의 제1 부분들을 상기 비정질 물질로부터 결정질 물질로 변환하는 단계를 포함하고, 상기 채널 물질의 제1 부분들은 상기 SL들 또는 상기 BL들과 접촉하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
  3. 제2항에 있어서, 상기 채널 물질의 제1 부분들을 결정화하는 단계는, 열 공정을 수행하는 단계를 포함하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
  4. 제3항에 있어서, 상기 SL들과 상기 BL들 사이에 측방향으로 배치되는 상기 채널 물질의 제2 부분들은, 상기 열 공정 후에 상기 비정질 물질로 남는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
  5. 제3항에 있어서, 상기 BL들 및 상기 SL들은 제2 도전 물질을 포함하고, 상기 열 공정을 수행하는 단계는, 상기 채널 물질의 결정화된 제1 부분들 내에 상기 제2 도전 물질의 산화물을 형성하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
  6. 3차원(3D) 메모리 디바이스를 형성하는 방법에 있어서,
    기판 위에 층 스택을 형성하는 단계 - 상기 층 스택은, 제1 유전체 물질의 층들과 인터리빙(interleaving)된 제1 도전 물질의 층들을 포함함 - ;
    상기 층 스택을 관통해 트렌치를 형성하는 단계;
    상기 트렌치 내에 메모리 필름을 컨포멀하게 형성하는 단계;
    상기 트렌치 내에서 상기 메모리 필름 위에 채널 물질을 컨포멀하게 형성하는 단계 - 상기 채널 물질은 비정질 물질을 포함함 - ;
    상기 채널 물질을 컨포멀하게 형성하는 단계 후에 제2 유전체 물질로 상기 트렌치를 충전시키는 단계;
    상기 제2 유전체 물질 내에 소스 라인(SL)들 및 비트 라인(BL)들을 형성하는 단계 - 상기 SL들 및 상기 BL들은, 상기 기판의 주 상부 표면에 직각인 수직 방향을 따라 상기 층 스택을 관통해 연장됨 - ; 및
    상기 SL들 및 BL들을 형성하는 단계 후에, 열 공정을 수행함으로써 상기 채널 물질의 제1 부분들을 결정질 물질로 변환하는 단계
    를 포함하는, 3차원(3D) 메모리 디바이스를 형성하는 방법.
  7. 메모리 디바이스에 있어서,
    기판 위의 층 스택 - 상기 층 스택은 워드 라인들과 제1 유전체 물질의 교호하는 층들을 포함함 - ;
    상기 층 스택 내에 매립되고 상기 기판의 주 상부 표면에 직각인 방향을 따라 상기 층 스택 내에서 수직으로 연장되는 제2 유전체 물질;
    상기 제2 유전체 물질 내에 있고 상기 층 스택을 관통해 수직으로 연장되는 소스 라인(SL)들 및 비트 라인(BL)들;
    상기 층 스택과 상기 제2 유전체 물질 사이의 메모리 필름; 및
    채널 물질을 포함하는 채널층
    을 포함하며, 상기 채널층의 제1 부분들은 상기 메모리 필름과 상기 SL들 사이에 또는 상기 메모리 필름과 상기 BL들 사이에 배치되고, 상기 채널층의 제2 부분들은 상기 메모리 필름과 상기 제2 유전체 물질 사이에 배치되고, 상기 채널층의 제1 부분들은 상기 채널 물질의 결정질 물질을 포함하고, 상기 채널층의 제2 부분들은 상기 채널 물질의 비정질 물질을 포함하는, 메모리 디바이스.
  8. 제7항에 있어서, 상기 채널층의 제3 부분들은 상기 메모리 필름과 상기 채널층의 제1 부분들 사이에 배치되고, 상기 채널층의 제3 부분들은 상기 채널 물질의 비정질 물질을 포함하는, 메모리 디바이스.
  9. 제7항에 있어서, 상기 채널층의 제1 부분들은 상기 메모리 필름과 물리적으로 접촉하는, 메모리 디바이스.
  10. 제7항에 있어서, 상기 BL들 및 상기 SL들은 도전 물질을 포함하고, 상기 채널층의 제1 부분들은 상기 도전 물질의 산화물을 포함하는, 메모리 디바이스.
KR1020210059258A 2020-07-22 2021-05-07 3차원 메모리 디바이스 및 방법 KR20220012170A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063055032P 2020-07-22 2020-07-22
US63/055,032 2020-07-22
US17/194,715 2021-03-08
US17/194,715 US11856781B2 (en) 2020-07-22 2021-03-08 Three-dimensional memory device and method

Publications (1)

Publication Number Publication Date
KR20220012170A true KR20220012170A (ko) 2022-02-03

Family

ID=77358066

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210059258A KR20220012170A (ko) 2020-07-22 2021-05-07 3차원 메모리 디바이스 및 방법

Country Status (7)

Country Link
US (2) US11856781B2 (ko)
EP (1) EP3944320A1 (ko)
JP (1) JP2022022181A (ko)
KR (1) KR20220012170A (ko)
CN (1) CN113629063A (ko)
DE (1) DE102021106178A1 (ko)
TW (1) TWI774371B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11723210B2 (en) * 2021-03-05 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. High selectivity isolation structure for improving effectiveness of 3D memory fabrication

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2933802B1 (fr) * 2008-07-10 2010-10-15 Commissariat Energie Atomique Structure et procede de realisation d'un dispositif microelectronique de memoire 3d de type flash nand.
US9230973B2 (en) * 2013-09-17 2016-01-05 Sandisk Technologies Inc. Methods of fabricating a three-dimensional non-volatile memory device
KR20170127785A (ko) * 2016-05-12 2017-11-22 에스케이하이닉스 주식회사 메모리 장치의 제조 방법
US9748266B1 (en) * 2016-07-20 2017-08-29 Sandisk Technologies Llc Three-dimensional memory device with select transistor having charge trapping gate dielectric layer and methods of making and operating thereof
US9911754B1 (en) * 2016-10-07 2018-03-06 Macronix International Co., Ltd. 3D memory structure
EP3523825A4 (en) * 2016-10-10 2020-09-09 Monolithic 3D Inc. THREE-DIMENSIONAL SEMICONDUCTOR DEVICE AND STRUCTURE
KR20190105604A (ko) * 2017-01-20 2019-09-17 웨이민 리 강유전성 산화물 메모리 장치
CN110268523A (zh) 2017-02-04 2019-09-20 三维单晶公司 3d半导体装置及结构
CN106876391B (zh) 2017-03-07 2018-11-13 长江存储科技有限责任公司 一种沟槽版图结构、半导体器件及其制作方法
KR20180131118A (ko) 2017-05-31 2018-12-10 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법
KR102533149B1 (ko) 2017-12-05 2023-05-18 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US10224340B2 (en) * 2017-06-19 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
US10777566B2 (en) 2017-11-10 2020-09-15 Macronix International Co., Ltd. 3D array arranged for memory and in-memory sum-of-products operations
KR102142268B1 (ko) 2018-06-25 2020-08-12 삼성전자 주식회사 전이금속에 의해 결정화 유도된 다결정질 금속 산화물 채널층을 구비하는 박막트랜지스터 및 수직형 비휘발성 메모리 소자
US10700086B2 (en) * 2018-06-28 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having high mobility channels and methods of making the same
US10664746B2 (en) 2018-07-17 2020-05-26 Macronix International Co., Ltd. Neural network system
AU2018433803B2 (en) * 2018-07-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Multiple-stack three-dimensional memory device and fabrication method thereof
US11380709B2 (en) 2018-09-04 2022-07-05 Sandisk Technologies Llc Three dimensional ferroelectric memory
US10651182B2 (en) * 2018-09-28 2020-05-12 Intel Corporation Three-dimensional ferroelectric NOR-type memory

Also Published As

Publication number Publication date
TW202205541A (zh) 2022-02-01
US20240114690A1 (en) 2024-04-04
JP2022022181A (ja) 2022-02-03
DE102021106178A1 (de) 2022-01-27
TWI774371B (zh) 2022-08-11
US11856781B2 (en) 2023-12-26
US20220028894A1 (en) 2022-01-27
CN113629063A (zh) 2021-11-09
EP3944320A1 (en) 2022-01-26

Similar Documents

Publication Publication Date Title
US11587823B2 (en) Three-dimensional memory device and method
US11423966B2 (en) Memory array staircase structure
KR102558611B1 (ko) 메모리 어레이 접촉 구조
US11716855B2 (en) Three-dimensional memory device and method
US11695073B2 (en) Memory array gate structures
KR102607654B1 (ko) 메모리 어레이 소스/드레인 전극 구조
US12002534B2 (en) Memory array word line routing
US11647635B2 (en) Ferroelectric memory device and method of forming the same
US11647636B2 (en) Memory devices
US11856785B2 (en) Memory array and methods of forming same
US20240114690A1 (en) Three-dimensional memory device and method
CN113517299B (zh) 铁电随机存取存储器器件及形成方法
US20220416085A1 (en) Memory Array Gate Structures
US20230008998A1 (en) Three-Dimensional Memory Device and Method
CN113594175B (zh) 铁电随机存取存储器器件及其形成方法
US20230063038A1 (en) Memory Device and Method of Forming Thereof
US20240015976A1 (en) Three-Dimensional Memory Device and Method
US20240081077A1 (en) Transistor, memory device and manufacturing method of memory device
US20240064994A1 (en) Memory device and method of forming the same
US20230395658A1 (en) Transistor and manufacturing method of the same
CN117062443A (zh) 三维存储器器件和方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)