CN113517299B - 铁电随机存取存储器器件及形成方法 - Google Patents

铁电随机存取存储器器件及形成方法 Download PDF

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Abstract

一种形成铁电随机存取存储器(FeRAM)器件的方法，包括：依次在衬底上形成第一层堆叠和第二层堆叠，其中，第一层堆叠和所述第二层堆叠具有相同的层状结构，层状结构包括在第一介电材料层上方的第一导电材料层，其中，第一层堆叠延伸超过第二层堆叠的横向范围；形成延伸穿过该第一层堆叠和第二层堆叠的沟槽；用铁电材料加衬该沟槽的侧壁和底部；在铁电材料的上方的沟槽中共形地形成沟道材料；用第二介电材料填充该沟槽；在第二介电材料中形成第一开口和第二开口；以及用第二导电材料填充第一开口和第二开口。本发明的实施例还涉及铁电随机存取存储器器件。

Description

铁电随机存取存储器器件及形成方法
技术领域
本发明总体上涉及半导体存储器件，并且在特定实施例中，涉及三维(3D)铁电随机存取存储器(FeRAM)器件、铁电随机存取存储器器件及形成方法。
背景技术
半导体存储器用于包括无线电、电视、手机和个人计算设备等电子应用的集成电路中。半导体存储器包括两个主要类别。一种是易失性存储器；另一种是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，可以将其进一步分为两个子类别，静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。SRAM和DRAM均为易失性的，因为它们在不加电时会丢失存储的信息。
另一方面，非易失性存储器可以在不加电的情况下将数据存储在其上。非易失性半导体存储器的一种类型是铁电随机存取存储器(FeRAM或FRAM)。FeRAM的优点包括写入/读取速度快和体积小。
发明内容
根据本发明实施例的一个方面，提供了一种形成铁电随机存取存储器器件的方法，方法包括：依次在衬底上方形成第一层堆叠和第二层堆叠，其中，第一层堆叠和第二层堆叠中的每个具有第一介电层和形成在第一介电层上方的导电层；在第二层堆叠上方形成第二介电层；对第一层堆叠、第二层堆叠以及第二介电层进行图案化，其中，图案化形成阶梯形区域，其中，在所示阶梯形区域中，第二层堆叠延伸超出第二介电层的横向范围，并且第一层堆叠延伸超过第二层堆叠的横向范围，其中，在图案化之后，第一层堆叠和第二层堆叠的导电层分别形成第一字线和第二字线；在图案化之后，形成延伸穿过第一层堆叠、第二层堆叠和第二介电层的沟槽；用铁电材料加衬沟槽的侧壁和底部；在铁电材料上方形成沟道材料；通过在沟道材料上方形成介电材料来填充沟槽；以及在介电材料中形成源极线和位线，其中，源极线和位线延伸穿过第二介电层、第二层堆叠和第一层堆叠。
根据本发明实施例的另一个方面，提供了一种形成铁电随机存取存储器器件的方法，方法包括：在衬底上依次形成第一层堆叠和第二层堆叠，其中，第一层堆叠和第二层堆叠具有相同的层状结构，层状结构包括在第一介电材料层上方的第一导电材料层，其中，第一层堆叠延伸超过第二层堆叠的横向范围；形成延伸穿过第一层堆叠和第二层堆叠的沟槽；用铁电材料加衬沟槽的侧壁和底部；在铁电材料上方的沟槽中共形地形成沟道材料；用第二介电材料填充沟槽；在第二介电材料中形成第一开口和第二开口；以及用第二导电材料填充第一开口和第二开口。
根据本发明实施例的又一个方面，提供了一种铁电随机存取存储器器件，包括：第一层堆叠；第二层堆叠，在第一层堆叠上方，其中，第一层堆叠和第二层堆叠具有相同的层状结构，层状结构包括在第一介电材料层上方的第一导电材料层，其中，第一层堆叠延伸超出第二层堆叠的横向范围；第二介电材料，嵌入在第一层堆叠和第二层堆叠中，第二介电材料延伸穿过第一层堆叠和第二层堆叠；铁电材料，在第二介电材料和第一层堆叠之间以及第二介电材料和第二层堆叠之间；沟道材料，在铁电材料和第二介电材料之间；以及嵌入在第二介电材料中的导电线，其中，导电线延伸穿过第一层堆叠和第二层堆叠。
附图说明
为了更全面地理解本发明及其优点，现在参考结合附图进行的以下描述，其中：
图1示出了实施例中的具有集成存储器件的半导体器件的截面图；
图2A、图2B、图3A、图3B、图4-图7、图8A、图8B、图8C、图8D、图8E、图9、图10A以及图10B示出了实施例中的各个制造阶段的三维(3D)铁电随机存取存储器(FeRAM)器件的各种视图；
图11和图12示出了另一实施例中的各个制造阶段的三维(3D)铁电随机存取存储器(FeRAM)器件的立体图；
图13-图19示出了又一实施例中的在各个制造阶段的三维(3D)铁电随机存取存储器(FeRAM)器件的立体图；
图20示出了实施例中的三维(3D)铁电随机存取存储器(FeRAM)器件的等效电路图；以及
图21示出了在一些实施例中的形成三维(3D)铁电随机存取存储器(FeRAM)器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。在本文的整个论述中，除非另有说明，否则不同附图中的相同或相似附图标记是指使用相同或相似材料通过相同或相似工艺形成的相同或相似元件。
在一些实施例中，一种形成铁电随机存取存储器(FeRAM)器件的方法包括在衬底上方连续形成的第一层堆叠和第二层堆叠，其中第一层堆叠和第二层堆叠具有相同的层状结构，该层状结构包括在第一介电材料层上方的第一导电材料层，其中第一层堆叠延伸超过第二层堆叠的横向范围。该方法还包括形成延伸穿过第一层堆叠和第二层堆叠的沟槽、用铁电材料加衬沟槽的侧壁和底部、在铁电材料上方的沟槽中共形地形成沟道材料、用第二介电材料填充沟槽、在第二介电材料中形成第一开口和第二开口，以及用第二导电材料填充第一开口和第二开口。
图1示出了实施例中的具有集成存储器件123(例如123A和123B)的半导体器件100的截面图。在所示的实施例中，半导体器件100是具有集成在半导体制造的后道工序(BEOL)处理中的三维(3D)铁电随机存取存储器(FeRAM)器件123的鳍式场效应晶体管(FinFET)器件。为了避免混乱，存储器件123的细节未在图1中示出，但是在下文中的后续图中示出。
如图1所示，半导体器件100包括用于形成不同类型的电路的不同区域。例如，半导体器件100可以包括用于形成逻辑电路的第一区域110，并且可以包括用于形成例如外围电路、输入/输出(I/O)电路、静电放电(ESD)电路、和/或模拟电路的第二区域120。用于形成其他类型的电路的其他区域是可能的，并且预期全部包括在本发明的范围内。
半导体器件100包括衬底101。衬底101可以是块状衬底，例如掺杂或未掺杂的硅衬底，或绝缘体上半导体(SOI)衬底的有源层。衬底101可以包括其他半导体材料，例如锗、包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟的一种化合物半导体、包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体、或其组合。也可以使用其他衬底，例如多层或渐变衬底。
在半导体制造的前道工序(FEOL)处理中，在衬底101中或衬底101上形成诸如晶体管、电阻器、电容器、电感器、二极管等的电气组件。在图1的示例中，半导体鳍103(也称为鳍)形成为在衬底101的上方突出。在半导体鳍103之间或周围形成诸如浅槽隔离(STI)区域的隔离区域105。栅电极109形成在半导体鳍103上方。沿着栅电极109的侧壁形成栅极隔离物111。在栅电极109的相对侧上形成源极/漏极区域107，例如外延源极/漏极区域。诸如栅极接触件和源极/漏极接触件之类的接触件113形成在相应的下面的导电部件(例如，栅电极109或源极/漏极区域107)上方并电耦合至其下方。一个或多个介电层117，例如层间介电(ILD)层，形成在衬底101上方并且围绕半导体鳍103和栅电极109。也可以在一个或多个介电层117中形成其他导电部件，例如包括导电线115和通孔114的互连结构。图1中的FinFET可以通过本领域已知或使用的任何合适的方法形成，这里不再赘述细节。为了便于本文的论述，将衬底101、在衬底101中形成的电子组件(例如，FinFET)、或衬底101、接触件113、导电部件115/114以及一个或多个介电层117统称为衬底50。
仍参考图1，可以在一个或多个介电层117上形成介电层119，介电层119可以是蚀刻停止层(ESL)。在实施例中，尽管可以替代地使用其他介电材料，例如氮化物、碳化物、其组合等，以及形成介电层119的替代技术，例如低压化学气相沉积(LPCVD)、PVD等，介电层119由等离子体增强物理气相沉积(PECVD)的氮化硅形成。在一些实施例中，介电层119被省略。接下来，在介电层119上方形成介电层121。介电层121可以是通过诸如PVD、CVD等的适当方法形成的任何适当的介电材料，诸如氧化硅、氮化硅等。在介电层121中形成一个或多个存储器件123A，每个存储器件123A包括多个存储器单元，并且存储器件123A耦合到介电层121中的导电部件(例如，通孔124和导电线125)。在下文中将详细论述图1中的存储器件123A或123B(例如3D FeRAM器件200、200A和200B)的各种实施例。
图1还示出了形成在存储器件123A上方的存储器件123B的第二层。存储器件123A和123B可以具有相同或相似的结构，并且可以被统称为存储器件123。作为非限制性示例，图1的示例示出了两层存储器件123。其他层数的存储器件123也是可能的，例如一层、三层或更多层，并且预期全部包括在本发明的范围内。一层或多层存储器件123形成在半导体器件100的存储器区域130中，并且可以在半导体制造的后道工序(BEOL)处理中形成。可以在BEOL处理中在半导体器件100内的任何合适位置处形成存储器件123，例如在第一区域110的上方(例如，直接在第一区域110的上方)、在第二区域120的上方或在多个区域的上方。
在图1的示例中，存储器件123占据半导体器件100的存储器区域130的一些但不是全部区域，因为可以在存储器区域130的其他区域中形成其他部件，例如导电线125和通孔124，以连接到存储器区域130上方和下方的导电部件。在一些实施例中，为了形成存储器件123A或123B，形成诸如图案化的光致抗蚀剂层的掩模层以覆盖存储器区域130的某些区域，而在通过掩模层暴露的存储器区域130的其他区域中形成存储器件123A或123B。在形成存储器件123之后，然后去除掩模层。
仍然参考图1，在形成存储器区域130之后，在存储器区域130的上方形成互连结构140，互连结构140包括介电层121和介电层121中的导电部件(例如通孔124和导电线125)。互连结构140可以电连接形成在衬底101中/上的电气组件以形成功能电路。互连结构140还可以将存储器件123电耦合到衬底101中/上形成的组件，和/或将存储器件123耦合到形成在互连结构140上方的导电焊盘，以与外部电路或外部器件连接。互连结构的形成在本领域中是已知的，因此在此不再重复细节。
在一些实施例中，例如通过通孔124和导电线125，将存储器件123电耦合到形成在衬底50上的电气组件(例如，晶体管)，并且在一些实施例中，存储器件123被半导体器件100的功能电路控制或存取(例如，写入或读取)。附加地或可替代地，存储器件123电耦合至形成在互连结构140的顶部金属层上方的导电焊盘，在这种情况下，在一些实施例中，可以直接由外部电路(例如，另一半导体器件)控制或存取存储器件123，而无需涉及半导体器件100的功能电路。尽管在图1的示例中在存储器件123上形成了附加的金属层(例如，互连结构140)，但是存储器件123可以形成在半导体器件100的顶部(例如，最顶部)金属层中，这些和其他变型预期全部包括在本发明的范围内。
图2A、图2B、图3A、图3B、图4-图7、图8A、图8B、图8C、图8D、图8E、图9、图10A以及10B图示了在实施例中三维(3D)铁电随机存取存储器(FeRAM)器件200在制造的各个阶段的各种视图(例如，立体图、截面图和/或俯视图)。为了便于论述，在本文的论述中，3D FeRAM器件也可以称为3D存储器件，或简称为存储器件。3D存储器件200是具有铁电材料的三维存储器件。3D存储器件200可以用作图1中的存储器件123A和/或123B。注意的是，为了简单起见，在附图中未示出3D存储器件200的所有部件。
现在参考图2A，其示出了在制造的早期阶段的存储器件200的立体图。图2B示出了图2A的存储器件200沿截面A-A的截面图。如图2A和图2B所示，在衬底50上依次形成层堆叠202A、202B、202C和202D。层堆叠202A、202B、202C和202D在本文中可以统称为层堆叠202。在所示的实施例中，层堆叠202A、202B、202C和202D具有相同的层状结构。例如，每个层堆叠202包括介电层201和在介电层201上方的导电层203。注意的是，在图2A和图2B中示出了衬底50，以示出存储器件200形成在衬底50上方，并且衬底50可以不被认为是存储器件200的部分。为了简单起见，在随后的附图中可以不示出衬底50。
在一些实施例中，为了形成层堆叠202A，首先，通过使用诸如PVD、CVD、原子层沉积(ALD)等的适合的沉积方法来沉积诸如氧化硅、氮化硅等的适合的介电材料来形成介电层201。接下来，在介电层201上方形成导电层203。在一些实施例中，导电层203由诸如金属或含金属的材料的导电材料形成。导电层203的示例材料包括Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt等。导电层203可以通过例如PVD、CVD、ALD、其组合等形成。
如图1所示，在形成层堆叠202A之后，可以重复形成层堆叠202A的过程，以在层堆叠202A之上连续地形成层堆叠202B、202C和202D。在形成层堆叠202A、202B、202C和202D之后，在最顶层层堆叠上方形成介电层201T，在所示的实施例中，该层堆叠是层堆叠202D。在示例实施例中，介电层201T由与层堆叠202的介电层201相同的介电材料形成，因此在随后的论述中也可以称为介电层201。
接下来，如图3A和图3B所示，执行多个蚀刻工艺以图案化层堆叠202和介电层201T，从而形成阶梯形区域231。另外，图案化介电层201T在多次蚀刻工艺之后限定了存储器阵列区域233。例如，存储器阵列区域233由图案化介电层201T的侧壁限定。在随后的处理中，将在存储器阵列区域233中形成存储器单元的阵列。图3A示出了存储器件200的立体图，图3B示出了图3A中的存储器件200沿截面B-B的截面图。
如图3A和图3B所示，在阶梯形区域231中，层堆叠202D例如沿着截面B-B的方向延伸超过介电层201T的横向范围。另外，对于任何两个竖直相邻的层堆叠(例如202A和202B)，更接近衬底50的下层层堆叠(例如202A)沿着截面B-B的方向延伸超出与衬底50相距更远的上层的层堆叠(例如202B)的横向范围。换句话说，沿着下层堆叠的相对侧壁之间的截面B-B的方向测量的下层堆叠(例如202A)的宽度大于沿着上层层堆叠的相对侧壁之间的截面B-B的方向测量的上层堆叠(例如202B)的宽度。另外，层堆叠202D的宽度大于沿截面B-B的方向测量的介电层201T的宽度。在所示的实施例中，沿垂直于截面B-B的方向测量的层堆叠202和介电层201T具有相同的宽度W。
注意的是，在本文的论述中，层堆叠202A、202B、202C或202D的侧壁包括该层堆叠的所有构成层(例如201和203)的对应侧壁。例如，被沟槽206暴露的层堆叠202A的侧壁(见图5)包括介电层201的相应侧壁和导电层203的相应侧壁。在所示的实施例中，在每个层堆叠202上执行以形成阶梯形区域231的蚀刻工艺是各向异性的，因此，同一层堆叠202(例如202A、202B、202C或202D)中的介电层201的侧壁和导电层203的相应侧壁沿同一竖直平面对齐。
仍参考图3A和图3B，在阶梯形区域231中，每个层堆叠202的在存储器阵列区域233的横向远端的部分被去除。层堆叠202越靠上(例如，距衬底50越远)，则层堆叠的去除部分的宽度(例如，沿截面B-B的方向测量)越大。结果，对于每个层堆叠202，导电层203的横向于存储器阵列区域233的远侧的部分被叠置的层堆叠暴露。因此，阶梯形区域231例如在随后的形成接触件227的过程中(参见图10B)提供了容易到达每个层堆叠202的导电层203的沟道。
在一些实施例中，为了形成阶梯形区域231，在介电层201T上方形成具有第一宽度(例如，沿着截面BB的方向)的图案化的光致抗蚀剂，并且执行第一各向异性蚀刻工艺以图案化介电层201T并暴露出层堆叠202D。换句话说，当层堆叠202D的导电层203的上表面被暴露时，第一各向异性蚀刻工艺停止。接下来，减小图案化的光致抗蚀剂的宽度(例如，通过光致抗蚀剂修整工艺)，并且执行第二各向异性蚀刻工艺以图案化层堆叠202D并暴露层堆叠202C。换句话说，当层堆叠202C的导电层203的上表面被暴露时，第二各向异性蚀刻工艺停止。第二各向异性蚀刻工艺还去除了介电层201T的暴露部分，因此减小了介电层201T的宽度。重复上述过程，其中对于每个附加的各向异性蚀刻工艺，减小图案化的光致抗蚀剂的宽度，直到层堆叠202A的导电层203的上表面被图案化的层堆叠202B暴露。然后可以例如通过灰化或剥离工艺去除图案化的光刻胶。在一些实施例中，使用包括CF4、C4F8、BCl3、Cl2、CCl4、SiCl4、CH2F2等或其组合的气体源执行各向异性蚀刻工艺(例如，干法蚀刻工艺，例如等离子体蚀刻工艺)。
在本发明中，在存储器阵列区域233中形成存储器单元之前，在制造过程的早期形成阶梯形区域23。这种制造过程被称为先阶梯后加工，其不同于在形成存储器单元之后形成阶梯形区域的后阶梯后加工。通过初期形成阶梯形区域231，形成阶梯形区域231的各向异性蚀刻工艺具有较少的材料(例如201和203)进行蚀刻，因此，容易选择能够实现目标蚀刻选择性和目标蚀刻轮廓(例如，蚀刻后的侧壁轮廓)的蚀刻剂(例如蚀刻气体)。由于先进行阶梯工艺，减少或避免了后进行阶梯的工艺问题，例如多膜蚀刻挑战(例如，由于要蚀刻的材料更多，例如铁电材料213、沟道材料207和附加介电材料209/212)和缺陷(例如，由于蚀刻工艺中的非易失性副产物而导致的阶梯图案失效)。因此，所公开的阶梯先行工艺实现了更好的工艺控制和蚀刻轮廓，同时减少了缺陷并提高了产量和器件性能。
接下来，在图4中，在介电层201T上方和层堆叠202上方形成介电材料205。可以执行诸如化学和机械平坦化(CMP)的平坦化工艺，使得介电材料205的上表面与介电层201T的上表面齐平。在一些实施例中，介电材料205通过使用诸如PVD、CVD等的合适的沉积方法来沉积诸如氧化硅、氮化硅等的合适的介电材料而形成。
接下来，在图5中，形成沟槽206。形成沟槽206(也可以称为开口、凹陷或槽)以延伸穿过介电层201T、介电材料205和层堆叠202(其余部分)。在图5的示例中，沟槽206的纵轴沿着截面B-B的方向延伸(见图3A)。沟槽206在层堆叠202A的相对侧壁之间连续延伸，使得沟槽206穿过图4的结构，并将图4的结构分离成彼此分开(例如，间隔开)的多个切片。
接下来，在图6中，沿着沟槽206的侧壁和底部在沟槽206中形成(例如，共形地)铁电材料213，并且在铁电材料213之上(例如，共形地)形成沟道材料207。然后，在沟道材料207上方形成介电材料209，以填充沟槽206。可以执行诸如CMP的平坦化工艺以从介电层201T的上表面和介电材料205的表面上去除铁电材料213的多余部分、沟道材料207的多余部分以及介电材料209的多余部分。沟槽206中的剩余铁电材料213可以被称为铁电膜213，并且沟槽206中的剩余沟道材料207可以被称为沟道层207。
在一些实施例中，铁电材料213包括BaTiO3、PbTiO3、PbZrO3、LiNbO3、NaNbO3、KNbO3、KTaO3、BiScO3、BiFeO3、Hf1-xErxO、Hf1-xLaxO、Hf1-xYxO、Hf1-xGdxO、Hf1-xGdxO、Hf1-xTixO、Hf1- xTaxO、AlScN等、其组合或它们的多层，并且可以通过诸如PVD、CVD、ALD等的合适的形成方法来形成。在一些实施例中，沟道材料207是半导体材料，例如非晶硅(a-Si)、多晶硅(poly-Si)、半导体氧化物(例如，铟镓锌氧化物(IGZO)、铟锌氧化物(IZO)、氧化锌(ZnO)、氧化铟锡(ITO)或氧化铟钨(IWO))等。沟道层207可以例如由PVD、CVD、ALD、其组合等形成。在一些实施例中，介电材料209通过使用诸如PVD、CVD、ALD等的合适沉积方法来沉积诸如氧化硅、氮化硅等的合适介电材料而形成。
接下来，在图7中，导电线216形成在存储器阵列区域233中，并竖直延伸穿过介电层201T和层堆叠202。导电线216是竖直地(例如，垂直于衬底50的上表面)延伸穿过存储器阵列区域233并且电耦合到层堆叠202A、202B、202C和202D的导电层203的导电列(也可以称为金属列或金属线)。为了形成导电线216，在存储器阵列区域233中的介电材料209中形成开口(例如，通过光刻和蚀刻技术)，开口从介电层201T的上表面延伸到层堆叠202A的面对衬底50的下表面。接下来，形成一种或多种导电材料，例如Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt等，以填充开口，从而形成导电线216。
接下来，在图8A中，在每个导电线216中形成隔离区域212，以将每个导电线216分成成对的导电线215A和215B。为了便于论述，可以将导电线215A和215B统称为导电线215。可以通过执行各向异性蚀刻工艺以在每个导电线216中形成开口，然后使用诸如CVD、PVD、ALD等的合适的形成方法用诸如氧化硅、氮化硅等的介电材料填充开口来形成隔离区域212。
图8B示出了图8A的存储器件200的存储器阵列区域233的部分的俯视图。图8C、图8D和图8E分别示出了图8B中的存储器件200的部分沿截面C-C、截面D-D和截面E-E的截面图。如图8B的俯视图所示，每个隔离区域212从铁电材料213的第一侧壁连续地延伸到铁电材料213的面对铁电材料的第一侧壁的第二侧壁。换句话说，沿着图8B的水平方向测量的隔离区域212的宽度与沟槽中的铁电材料213的内侧壁之间的并且彼此面对的距离相同。另外，每条导电线215从沟道材料207的第一侧壁连续地延伸到沟道材料207的面对沟道材料的第一侧壁的第二侧壁。换句话说，沿着图8B的水平方向测量的导电线215的宽度与沟槽中的沟道材料207的内侧壁之间的并且彼此面对的距离相同。
在图8B中，用虚线框突出显示了形成在存储器阵列区域中的一些但不是全部的存储器单元223(例如223A、223B、223C)。在图8C和图8D中，存储器单元223也由虚线框突出显示。如图8A-图8E所示，每个存储器单元223是具有嵌入式铁电膜213的晶体管。在每个存储器单元223内，导电层203(例如，参见图8C和图8D)用作晶体管的栅电极，导电线215A和215B用作晶体管的源极/漏极区域以及沟道材料207用作源极/漏极区域之间的沟道层。图8B中的虚线221(还参见图8C和图8D)示出了在存储器件200的操作期间(例如，当在晶体管的栅极处施加电压并使晶体管导通时)在沟道材料207中形成的沟道区域。每个存储器单元223中的铁电膜213的电极化方向指示存储在存储器单元223中的数字信息(例如，“0”或“1”)，并确定存储器单元223的晶体管的阈值电压，下面将论述更多的细节。
在存储器件的情况下，每个存储器单元223中的导电层203(例如，栅电极)被称为存储器单元的字线(WL)，导电线215A和215B(例如，源极/漏极区域)可以被称为存储器单元的源极线(SL)和位线(BL)。源极线也可以称为扫描线。
如图8A所示，存储器件200的每个导电层203(例如，WL)电连接沿着相同水平面(例如，距衬底50的相同竖直距离)形成的多个存储器单元。此外，如图8C–图8D所示，每个SL或BL215电连接多个竖直堆叠的存储器单元223。因此，所公开的3D存储器件200实现了多个存储器单元223之间的WL、BL和SL的有效共享，并且存储器单元223的3D结构允许多层存储器单元223容易地堆叠在一起以形成高密度存储器阵列。
接下来，在图9中，去除布置在阶梯形区域231中的沟道材料207，并且形成介电材料208以填充去除的沟道材料207所留下的空间。在一些实施例中，为了去除阶梯形区域231中的沟道材料207，在存储器件200上方形成图案化的掩模层(例如，图案化的光刻胶)以覆盖存储器阵列区域233并暴露阶梯形区域231。接下来，执行使用对沟道材料207具有选择性(例如，具有较高的蚀刻速率)的蚀刻剂的蚀刻工艺，以选择性地去除暴露的沟道材料207。接下来，形成介电材料208以填充由沟道材料207的去除部分留下的空间。介电材料208可以由与介电材料205相同或相似的材料形成，因此这里不再赘述。介电材料208和介电材料209之间的界面由图9中的虚线表示，这在最终产品中可能可见或不可见。
接下来，在图10A中，接触件225形成在存储器阵列区域233上方，并且电连接到相应的SL/BL215，并且接触件227形成在阶梯形区域231上方，并且电连接到相应的WL203。可以通过在介电材料205中形成开口并且用导电材料填充开口来形成接触件227。可以通过在介电材料205的上表面上方形成介电层(未示出)、在介电层中形成开口并用导电材料填充开口来形成接触件225。图10B示出了图10A的3D存储器件200的沿着截面F-F的截面图。如图10B所示，形成接触件227以延伸穿过介电材料205，并且每个接触件227电耦合到各自的导电层203(例如，WL203)。如图10B所示，阶梯形区域允许WL203轻松接触接触件227。接触件225和227可以通过例如通孔124和导电线125连接到例如衬底50(参见图1)中的下面的电气组件或电路和/或互连结构140。
参照图8A-图8E和图10A，为了在特定存储器单元223上执行写操作，在存储器单元223内的铁电材料213的一部分上施加写电压。例如，可以通过向存储器单元223的栅电极203施加第一电压(通过接触件227)，并且向源极/漏极区域215A/215B施加第二电压(通过接触件225)，来施加写电压。第一电压和第二电压之间的电压差设置铁电材料213的极化方向。取决于铁电材料213的极化方向，可以将存储器单元223的相应晶体管的阈值电压VT从低阈值电压VL切换到高阈值电压VH，反之亦然。晶体管的阈值电压值(VL或VH)可用于指示存储在存储器单元中的位“0”或“1”。
为了对存储器单元223执行读取操作，将作为低阈值电压VL与高阈值电压VH之间的电压的读取电压施加到栅电极203。取决于铁电材料213的极化方向(或晶体管的阈值电压VT)，存储器单元223的晶体管可以导通或不导通。结果，当例如在源极/漏极区域215A和215B之间施加电压时，电流可以在源极/漏极区域215A和215B之间流动或不流动。因此可以检测电流以确定存储在存储器单元中的数字位。
图11和图12示出了在另一实施例中的在制造的各个阶段的三维(3D)铁电随机存取存储器(FeRAM)器件200A的立体图。3D FeRAM器件200A与图10A的3D FeRAM器件200相似，但是沟道材料207和铁电材料213从阶梯形区域231中移除。例如，可以通过遵循图2A、图2B、图3A、图3B、图4-图7、图8A、图8B、图8C、图8D和图8E中所示的处理来形成3D FeRAM器件200A。然后，在图9的处理步骤中，例如，使用一种或多种选择性蚀刻工艺，从阶梯形区域231去除沟道材料207和铁电材料213。然后可以形成介电材料208以填充由沟道材料207的去除的部分和铁电材料213的去除的部分留下的空间。接下来，在图12中，按照与图10A相同或相似的处理，形成接触件225和227。
图13-图19示出了在又一实施例中的在制造的各个阶段的三维(3D)铁电随机存取存储器(FeRAM)器件200B的立体图。3D FeRAM器件200B类似于图10A的3D FeRAM器件200，但仅在存储器阵列区域233中形成铁电材料213和沟道材料207。特别地，图13中的处理遵循图2A、图2B、图3A、图3B和图4的处理步骤。在图4的处理之后，在存储器阵列区域233中形成沟槽232。沟槽232延伸穿过介电层201T和层堆叠202。在所示的实施例中，沿着截面B-B的方向测量的沟槽232的长度(见图3A)与存储器阵列区域233的长度相同。因此，在图13的示例中，沟槽232不延伸到阶梯形区域231中。在其他实施例中，沿着截面B-B的方向测量的沟槽232的长度小于或大于存储器阵列区域233的长度。
接下来，在图14中，沿着沟槽232的侧壁和底部(例如，共形地)形成铁电材料213，并且在铁电材料213上形成(例如，共形地)沟道材料207。然后，在沟道材料207上方形成介电材料209，以填充沟槽232。可以执行诸如CMP的平坦化工艺以从介电层201T的上表面和介电材料205的表面上去除铁电材料213的多余部分、沟道材料207的多余部分以及介电材料209的多余部分。沟槽232中的剩余铁电材料213可以被称为铁电膜213，并且沟槽232中的剩余沟道材料207可以被称为沟道层207。
接下来，在图15中，在介电材料209中形成导电线216。接下来，在图16中，在每个导电线216中形成隔离区域212，以将每个导电线216分离为成对的导电线215A和215B。处理与以上参考图7和图8A-图8E论述的处理相同或相似，因此不再重复细节。
接下来，在图17中，在阶梯形区域231中形成沟槽234。沟槽234延伸穿过介电层201T和层堆叠202。在一些实施例中，通过在存储器件200B上方形成图案化的光致抗蚀剂来形成沟槽234，其中，图案化的光致抗蚀剂的图案(例如，开口)暴露出将要形成沟槽234的阶梯形区域231的区域。接下来，使用图案化的光刻胶作为蚀刻掩模执行各向异性蚀刻工艺，以去除3D存储器件200B的暴露部分。如图17所示，沟槽234暴露出铁电材料213的侧壁213S。注意的是，不管图13中的沟槽232的长度如何，都调整沟槽234的尺寸以适应图13中的沟槽232的长度，使得铁电材料213的侧壁213S被沟槽234暴露。在蚀刻工艺之后，可以例如通过灰化或剥离工艺来去除图案化的光致抗蚀剂。
接下来，在图18中，形成介电材料以填充沟槽234。在所示的实施例中，填充沟槽234的介电材料与介电材料205相同，因此图17中的介电材料205和填充沟槽234的介电材料在图18中可以统称为介电材料205。可以执行诸如CMP的平坦化工艺以暴露介电层201T的上表面并在介电材料205和介电层201T之间实现共面的上表面。
接下来，在图19中，接触件225形成在存储器阵列区域233上方，并电耦合到相应的SL/BL215，接触件227形成在阶梯形区域231之上，并电耦合到相应的WL203。
图20示出了实施例中的三维(3D)铁电随机存取存储器(FeRAM)器件的等效电路图300。电路图300可以对应于本文公开的3D存储器件的一部分，诸如200、200A或200B。
图20示出了位于三个竖直水平的三个水平延伸的WL(例如WL0、WL1和WL2)，其对应于3D FeRAM器件200、200A或200B的三个不同的WL203。在每个竖直水平的存储器单元被示为晶体管。处于相同竖直水平的晶体管的栅电极连接至相同的WL。图20还示出了竖直延伸的BL(例如，BL0、BL1、...、BL5)和SL(例如，SL0、SL1、...、SL5)。BL和SL对应于例如实施例3DFeRAM器件200/200A/200B的BL215A和SL215B。BL和SL中的每一个连接到多个竖直堆叠的存储器单元。
在一些实施例中，图21示出了形成三维(3D)铁电随机存取存储器(FeRAM)器件的方法1000的流程图。应该理解的是，图21所示的实施例方法仅仅是许多可能的实施例方法的例子。本领域普通技术人员将认识到许多变型、替代和修改。例如，可以添加、移除、替换、重新布置或重复如图21所示的各个步骤。
参照图21，在框1010，在衬底上方连续形成第一层堆叠和第二层堆叠，其中第一层堆叠和第二层堆叠具有相同的层状结构，该层状结构包括在第一介电材料层上的导电材料，其中第一层堆叠延伸超出第二层堆叠的横向范围。在框1020处，形成延伸穿过第一层堆叠和第二层堆叠的沟槽。在框1030，沟槽的侧壁和底部加衬铁电材料。在框1040，在铁电材料上方的沟槽中共形地形成沟道材料。在框1050，用第二介电材料填充沟槽。在框1060，在第二介电材料中形成第一开口和第二开口。在框1070，第一开口和第二开口填充有第二导电材料。
对所公开的实施例的变型和修改是可能的，并且预期全部包括在本发明的范围内。例如，作为非限制性示例，在3D存储器件200、200A和200B中示出了四个层堆叠202(例如202A、202B、202C和200D)。如本领域技术人员容易理解的，3D存储器件中的层堆叠202的数量可以是任何合适的数量，诸如一个、两个、三个或多于四个。作为另一示例，形成的沟槽的数量(例如，图5中的206或图13中的232)可以是除了所示的三个沟槽之外的任何合适的数量。作为又一示例，在介电材料209的每行中形成的导电线215的数量(例如，在沟槽中形成的每行)可以是任何合适的数量。作为又一示例，在所示实施例中，作为非限制性示例，阶梯形区域231形成在存储器阵列区域233的相对侧上。可以通过仅形成一个与存储器阵列区域233相邻的阶梯形区域231来形成存储器件200、200A和200B。
实施例可以实现优点。所公开的阶梯先工艺避免或减少了与阶梯后工艺相关的问题，例如多膜蚀刻挑战和缺陷(例如，诸如蚀刻模式的非易失性副产物引起的阶梯图案失效)。结果，所公开的阶梯先行工艺实现了更好的工艺控制和蚀刻轮廓，同时减少了缺陷并提高了产量和器件性能。在BEOL处理期间，所公开的3D存储器件可以容易地集成到现有的半导体器件中。3D存储器件下方的区域在FEOL处理期间仍可用于形成各种电路，例如逻辑电路、I/O电路或ESD电路。因此，除了用于3D存储器件的外围电路(例如，解码器、放大器)和路由电路以外，在集成所公开的3D存储器件的占地面积方面几乎没有损失。另外，所公开的3D存储器件具有高效的结构以减小其存储器单元尺寸。例如，每个BL或SL由多个竖直堆叠的存储器单元共享。每个WL由在距衬底相同的竖直距离处形成的多个水平排列的存储器单元共享。如上所述，所公开的3D存储器件具有可以容易地缩放以允许形成高密度存储器阵列的结构，这对于诸如物联网(IoT)和机器学习的新兴应用是重要的。通过在BEOL处理过程中将3D存储器阵列集成在芯片上，可以避免诸如由于片外存储器存取而导致的能耗瓶颈之类的问题。结果，可以使集成有公开的3D存储器件的半导体器件更小、更便宜，同时以更快的速度运行并且消耗更少的功率。
根据实施例，一种形成铁电随机存取存储器(FeRAM)器件的方法包括：在衬底上方连续形成第一层堆叠和第二层堆叠，其中，第一层堆叠和第二层堆叠分别具有第一介电层和形成在第一介电层上方的导电层；在第二层堆叠上方形成第二介电层；对第一层堆叠、第二层堆叠和第二介电层进行图案化，其中图案化形成阶梯形区域，其中在阶梯形区域中，第二层堆叠延伸超出第二介电层的横向范围，并且第一层堆叠延伸超过第二层堆叠的横向范围，其中在图案化之后，第一层堆叠和第二层堆叠的导电层分别形成第一字线和第二字线；在图案化之后，形成延伸穿过第一层堆叠、第二层堆叠和第二介电层的沟槽；用铁电材料加衬沟槽的侧壁和底部；在铁电材料上形成沟道材料；通过在沟道材料上方形成介电材料来填充沟槽；在介电材料中形成源极线和位线，其中源极线和位线延伸穿过第二介电层、第二层堆叠以及第一层堆叠。在实施例中，在阶梯形区域中，第二层堆叠沿着第一方向延伸超出第二介电层的横向范围，并且第一层堆叠沿着第一方向延伸超出第二层堆叠的横向范围。在实施例中，沟槽形成为具有沿着第一方向的纵轴。在实施例中，在图案化之后，图案化的第二介电层的侧壁限定与阶梯形区域相邻的存储器阵列区域。在实施例中，沟槽形成为延伸穿过存储器阵列区域和阶梯形区域。在实施例中，该方法还包括在形成源极线和位线之后，从阶梯形区域去除沟道材料。在实施例中，该方法还包括在形成源极线和位线之后，从阶梯形区域去除沟道材料和铁电材料。在实施例中，沟槽形成在存储器阵列区域内。在实施例中，位线和源极线形成在存储器阵列区域内，其中，该方法还包括：在存储器阵列区域上方形成第一接触件并电耦合到位线和源极线；以及在阶梯形区域上形成第二接触件，并电连接到第一字线和第二字线。在实施例中，源极线和位线由导电材料形成，其中源极线和位线的纵轴垂直于衬底的上表面。在实施例中，在俯视图中，源极线和位线从沟道材料的第一侧壁连续地延伸到沟道材料的面对沟道材料的第一侧壁的第二侧壁。在实施例中，该方法还包括：在与位线相邻的介电材料中形成另一源极线；并在位线和另一源极线之间形成隔离区域并与之接触，其中，在俯视图中，隔离区域从铁电材料的第一侧壁连续延伸到铁电材料的面向铁电材料的第一侧壁的第二侧壁。
根据实施例，一种形成铁电随机存取存储器(FeRAM)器件的方法包括：在衬底上方连续形成第一层堆叠和第二层堆叠，其中第一层堆叠和第二层堆叠具有相同的层状结构，层状结构包括在第一介电材料层上的第一导电材料层，其中第一层堆叠延伸超过第二层堆叠的横向范围；形成延伸穿过第一层堆叠和第二层堆叠的沟槽；用铁电材料加衬沟槽的侧壁和底部；在铁电材料上方的沟槽中共形地形成沟道材料；用第二介电材料填充沟槽；在第二介电材料中形成第一开口和第二开口；并用第二导电材料填充第一开口和第二开口。在实施例中，第一层堆叠在第一方向上延伸超过第二层堆叠的横向范围，其中，沟槽的纵向轴线形成为沿着第一方向延伸。在实施例中，沟槽将第一层堆叠和第二层堆叠中的每一个分成两个独立的部分。在实施例中，该方法还包括在填充第一开口和第二开口之后，去除设置在第二层堆叠的边界之外的铁电材料的至少一部分。在实施例中，沟槽形成在由第二层堆叠的侧壁限定的区域内。
根据实施例，铁电随机存取存储器(FeRAM)器件包括：第一层堆叠；在第一层堆叠上的第二层堆叠，其中，第一层堆叠和第二层堆叠具有相同的层状结构，层状结构包括在第一介电材料层上方的第一导电材料层，其中，第一层堆叠延伸超出第二层堆叠的横向范围；嵌入在第一层堆叠和第二层堆叠中的第二介电材料，第二介电材料延伸穿过第一层堆叠和第二层堆叠；在第二介电材料和第一层堆叠之间以及第二介电材料和第二层堆叠之间的铁电材料；在铁电材料和第二介电材料之间的沟道材料；以及嵌入在第二介电材料中的导电线，其中，导电线延伸穿过第一层堆叠和第二层堆叠。在实施例中，FeRAM器件还包括：在第二层堆叠之上的第一介电层，其中第二层堆叠延伸超过第一介电层的横向范围；以及在第一层堆叠和第二层堆叠上的第二介电层，其中第二介电层的上表面与第一介电层的上表面齐平。在实施例中，FeRAM器件还包括嵌入在第二介电材料中的隔离区域，其中隔离区域延伸穿过第一层堆叠和第二层堆叠，其中，在俯视图中，隔离区域从绝缘层的第一侧壁连续地延伸到铁电材料的面向第一侧壁的第二侧壁。
尽管已经参考说明性实施例描述了本发明，但是该描述并非预期以限制性的意义来解释。参考说明书，示例性实施例以及本发明的其他实施例的各种修改和组合对于本领域技术人员将是显而易见的。因此，预期是所附权利要求涵盖任何这样的修改或实施例。

Claims (20)

1.一种形成铁电随机存取存储器器件的方法，所述方法包括：
依次在衬底上方形成第一层堆叠和第二层堆叠，其中，所述第一层堆叠和所述第二层堆叠中的每个具有第一介电层和形成在所述第一介电层上方的导电层；
在所述第二层堆叠上方形成第二介电层；
对所述第一层堆叠、所述第二层堆叠以及所述第二介电层进行图案化，其中，所述图案化形成阶梯形区域，其中，在所示阶梯形区域中，所述第二层堆叠延伸超出所述第二介电层的横向范围，并且所述第一层堆叠延伸超过所述第二层堆叠的横向范围，其中，在所述图案化之后，所述第一层堆叠和所述第二层堆叠的所述导电层分别形成第一字线和第二字线；
在所述图案化之后，形成延伸穿过所述第一层堆叠、所述第二层堆叠和所述第二介电层的沟槽；
用铁电材料加衬所述沟槽的侧壁和底部；
在所述铁电材料上方形成沟道材料；
通过在所述沟道材料上方形成介电材料来填充所述沟槽；以及
在所述介电材料中形成源极线和位线，其中，所述源极线和所述位线延伸穿过所述第二介电层、所述第二层堆叠和所述第一层堆叠。
2.根据权利要求1所述的方法，其中，在所述阶梯形区域中，所述第二层堆叠沿着第一方向延伸超过所述第二介电层的横向范围，并且所述第一层堆叠沿着所述第一方向延伸超过所述第二层堆叠的横向范围。
3.根据权利要求2所述的方法，其中，所述沟槽形成为具有沿着所述第一方向的纵轴。
4.根据权利要求3所述的方法，其中，在所述图案化之后，图案化的所述第二介电层的侧壁限定与所述阶梯形区域相邻的存储器阵列区域。
5.根据权利要求4所述的方法，其中，所述沟槽形成为延伸穿过所述存储器阵列区域和所述阶梯形区域。
6.根据权利要求5所述的方法，还包括：在形成所述源极线和所述位线之后，从所述阶梯形区域去除所述沟道材料。
7.根据权利要求5所述的方法，还包括：在形成所述源极线和所述位线之后，从所述阶梯形区域去除所述沟道材料和所述铁电材料。
8.根据权利要求4所述的方法，其中，所述沟槽形成在所述存储器阵列区域内。
9.根据权利要求4所述的方法，其中，所述位线和所述源极线形成在所述存储器阵列区域内，其中，所述方法还包括：
形成在所述存储器阵列区域上方并且电耦合到所述位线和所述源极线的第一接触件；和
形成在所述阶梯形区域上方并且电耦合到所述第一字线和所述第二字线的第二接触件。
10.根据权利要求1所述的方法，其中，所述源极线和所述位线由导电材料形成，其中，所述源极线和所述位线的纵轴垂直于所述衬底的上表面。
11.根据权利要求10所述的方法，其中，在俯视图中，所述源极线和所述位线从所述沟道材料的第一侧壁连续地延伸到所述沟道材料的与所述沟道材料的所述第一侧壁相对的第二侧壁。
12.根据权利要求11所述的方法，还包括：
在与所述位线相邻的介电材料中形成另一源极线；和
形成在所述位线和所述另一源极线之间并且与所述位线和所述另一源极线接触的隔离区域，其中，在所述俯视图中，所述隔离区域从所述铁电材料的第一侧壁连续延伸到所述铁电材料的第二侧壁，所述第二侧壁面向所述铁电材料的所述第一侧壁。
13.一种形成铁电随机存取存储器器件的方法，所述方法包括：
在衬底上依次形成第一层堆叠和第二层堆叠，其中，所述第一层堆叠和所述第二层堆叠具有相同的层状结构，所述层状结构包括在第一介电材料层上方的第一导电材料层，其中，所述第一层堆叠延伸超过所述第二层堆叠的横向范围；
形成延伸穿过所述第一层堆叠和所述第二层堆叠的沟槽；
用铁电材料加衬所述沟槽的侧壁和底部；
在所述铁电材料上方的所述沟槽中共形地形成沟道材料；
用第二介电材料填充所述沟槽；
在所述第二介电材料中形成第一开口和第二开口；以及
用第二导电材料填充所述第一开口和所述第二开口。
14.根据权利要求13所述的方法，其中，所述第一层堆叠在第一方向上延伸超过所述第二层堆叠的横向范围，其中，所述沟槽的纵轴形成为沿着所述第一方向延伸。
15.根据权利要求14所述的方法，其中，所述沟槽将所述第一层堆叠和所述第二层堆叠中的每一个分成两个单独的部分。
16.根据权利要求15所述的方法，还包括：
在填充所述第一开口和所述第二开口之后，去除设置在所述第二层堆叠的边界之外的所述铁电材料的至少部分。
17.根据权利要求14所述的方法，其中，所述沟槽形成在由所述第二层堆叠的侧壁限定的区域内。
18.一种铁电随机存取存储器器件，包括：
第一层堆叠；
第二层堆叠，在所述第一层堆叠上方，其中，所述第一层堆叠和所述第二层堆叠具有相同的层状结构，所述层状结构包括在第一介电材料层上方的第一导电材料层，其中，所述第一层堆叠延伸超出所述第二层堆叠的横向范围；
第二介电材料，嵌入在所述第一层堆叠和所述第二层堆叠中，所述第二介电材料延伸穿过所述第一层堆叠和所述第二层堆叠；
铁电材料，在所述第二介电材料和所述第一层堆叠之间以及所述第二介电材料和所述第二层堆叠之间；
沟道材料，在所述铁电材料和所述第二介电材料之间；以及
嵌入在所述第二介电材料中的导电线，其中，所述导电线延伸穿过所述第一层堆叠和所述第二层堆叠。
19.根据权利要求18所述的铁电随机存取存储器器件，还包括：
在所述第二层堆叠上方的第一介电层，其中，所述第二层堆叠延伸超出所述第一介电层的横向范围；和
在所述第一层堆叠和所述第二层堆叠上方的第二介电层，其中，所述第二介电层的上表面与所述第一介电层的上表面齐平。
20.根据权利要求18所述的铁电随机存取存储器器件，还包括嵌入在所述第二介电材料中的隔离区域，其中，所述隔离区域延伸穿过所述第一层堆叠和所述第二层堆叠，其中，在俯视图中，所述隔离区域从所述铁电材料的第一侧壁连续延伸到所述铁电材料的面向所述第一侧壁的第二侧壁。
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