KR102522335B1 - 3차원 적층형 강유전성 랜덤 액세스 메모리 디바이스 및 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 98
- 239000000463 material Substances 0.000 claims abstract description 125
- 239000003989 dielectric material Substances 0.000 claims abstract description 91
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000004020 conductor Substances 0.000 claims abstract description 22
- 230000015654 memory Effects 0.000 claims description 80
- 238000002955 isolation Methods 0.000 claims description 21
- 238000000059 patterning Methods 0.000 claims description 15
- 239000010410 layer Substances 0.000 description 315
- 239000004065 semiconductor Substances 0.000 description 29
- 238000005530 etching Methods 0.000 description 20
- 238000004519 manufacturing process Methods 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 238000005240 physical vapour deposition Methods 0.000 description 10
- 229910052735 hafnium Inorganic materials 0.000 description 9
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000010287 polarization Effects 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910013641 LiNbO 3 Inorganic materials 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- ATFCOADKYSRZES-UHFFFAOYSA-N indium;oxotungsten Chemical compound [In].[W]=O ATFCOADKYSRZES-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000010801 machine learning Methods 0.000 description 1
- 150000001247 metal acetylides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
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- H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
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Abstract
강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법은: 기판 위에 제1 층 스택과 제2 층 스택을 연속적으로 형성하는 단계 - 제1 층 스택과 제2 층 스택은 제1 유전체 재료의 층 위에 제1 전기 전도성 재료의 층을 포함하는 동일한 층상 구조체를 가지며, 제1 층 스택은 제2 층 스택의 측면 범위를 넘어 연장됨 -; 제1 층 스택 및 제2 층 스택을 관통하여 연장되는 트렌치를 형성하는 단계; 트렌치의 측벽과 바닥을 강유전체 재료로 라이닝하는 단계; 트렌치에서 강유전체 재료 위에 채널 재료를 컨포멀하게 형성하는 단계; 트렌치를 제2 유전체 재료로 충전하는 단계; 제2 유전체 재료에 제1 개구부 및 제2 개구부를 형성하는 단계; 및 제1 개구부 및 제2 개구부를 제2 전기 전도성 재료로 충전하는 단계를 포함한다.
Description
우선권 주장 및 상호 참조
본 출원은 2020년 6월 26일자로 출원된 미국 가출원 제63/044,578호의 이익을 주장하고, 이 미국 출원은 이로써 참조에 의해 본 명세서에 포함된다.
기술 분야
본 발명은 일반적으로 반도체 메모리 디바이스에 관한 것이며, 특정 실시예에서, 3차원(3D) 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스에 관한 것이다.
반도체 메모리는, 예로서, 라디오, 텔레비전, 셀 폰, 및 개인용 컴퓨팅 디바이스를 포함한, 전자 애플리케이션을 위한 집적 회로에 사용된다. 반도체 메모리는 두 가지 주요 카테고리를 포함한다. 하나는 휘발성 메모리이고; 다른 하나는 비휘발성 메모리이다. 휘발성 메모리는 랜덤 액세스 메모리(RAM)를 포함하며, RAM은 두 가지 하위 카테고리인, 정적 랜덤 액세스 메모리(SRAM)와 동적 랜덤 액세스 메모리(DRAM)로 더 나누어질 수 있다. SRAM과 DRAM 둘 모두는 전력이 공급되지 않을 때 저장된 정보를 상실하기 때문에 휘발성이다.
반면에, 비휘발성 메모리는 전력이 공급되지 않는 경우에도 그에 저장된 데이터를 유지할 수 있다. 한 유형의 비휘발성 반도체 메모리는 강유전성 랜덤 액세스 메모리(FeRAM 또는 FRAM)이다. FeRAM의 장점은 빠른 기입/판독 속도와 작은 크기를 포함한다.
본 발명 및 그 장점에 대한 더 완전한 이해를 위해, 첨부 도면과 관련하여 기술된 이하의 설명이 참조된다.
도 1은 일 실시예에서, 통합된 메모리 디바이스를 갖는 반도체 디바이스의 단면도를 예시한다;
도 2a, 도 2b, 도 3a, 도 3b, 도 4 내지 도 7, 도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 도 9, 도 10a 및 도 10b는 일 실시예에서, 다양한 제조 스테이지에서의 3차원(3D) 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스의 다양한 도면을 예시한다;
도 11 및 도 12는 다른 실시예에서, 다양한 제조 스테이지에서의 3차원(3D) 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스의 사시도를 예시한다;
도 13 내지 도 19는 또 다른 실시예에서, 다양한 제조 스테이지에서의 3차원(3D) 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스의 사시도를 예시한다;
도 20은 일 실시예에서, 3차원(3D) 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스의 등가 회로도를 예시한다;
도 21은 일부 실시예에서, 3차원(3D) 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법의 플로차트를 예시한다.
도 1은 일 실시예에서, 통합된 메모리 디바이스를 갖는 반도체 디바이스의 단면도를 예시한다;
도 2a, 도 2b, 도 3a, 도 3b, 도 4 내지 도 7, 도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 도 9, 도 10a 및 도 10b는 일 실시예에서, 다양한 제조 스테이지에서의 3차원(3D) 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스의 다양한 도면을 예시한다;
도 11 및 도 12는 다른 실시예에서, 다양한 제조 스테이지에서의 3차원(3D) 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스의 사시도를 예시한다;
도 13 내지 도 19는 또 다른 실시예에서, 다양한 제조 스테이지에서의 3차원(3D) 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스의 사시도를 예시한다;
도 20은 일 실시예에서, 3차원(3D) 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스의 등가 회로도를 예시한다;
도 21은 일부 실시예에서, 3차원(3D) 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법의 플로차트를 예시한다.
이하의 개시는 본 발명의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 간략화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 이것은, 물론, 예에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다.
게다가, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)" "상부의(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는, 본 명세서에서 설명의 용이함을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향 외에도 사용 또는 동작에서의 디바이스의 여러가지 배향을 포함하는 것으로 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다. 본 명세서에서의 논의 전반에 걸쳐, 달리 명시되지 않는 한, 상이한 도면에서의 동일하거나 유사한 참조 번호는 동일하거나 유사한 재료(들)를 사용하여 동일하거나 유사한 프로세스에 의해 형성된 동일하거나 유사한 요소를 지칭한다.
일부 실시예에서, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법은 기판 위에 제1 층 스택과 제2 층 스택을 연속적으로 형성하는 단계를 포함하며, 여기서 제1 층 스택과 제2 층 스택은 제1 유전체 재료의 층 위에 제1 전기 전도성 재료의 층을 포함하는 동일한 층상 구조체(layered structure)를 가지며, 여기서 제1 층 스택은 제2 층 스택의 측면 범위(lateral extent)를 넘어 연장된다. 본 방법은 제1 층 스택 및 제2 층 스택을 관통하여 연장되는 트렌치를 형성하는 단계, 트렌치의 측벽과 바닥을 강유전체 재료로 라이닝하는 단계, 트렌치에서 강유전체 재료 위에 채널 재료를 컨포멀하게 형성하는 단계, 트렌치를 제2 유전체 재료로 충전하는 단계, 제2 유전체 재료에 제1 개구부 및 제2 개구부를 형성하는 단계, 및 제1 개구부 및 제2 개구부를 제2 전기 전도성 재료로 충전하는 단계를 더 포함한다.
도 1은 일 실시예에서, 통합된 메모리 디바이스(123)(예를 들면, 123A 및 123B)를 갖는 반도체 디바이스(100)의 단면도를 예시한다. 반도체 디바이스(100)는 예시된 실시예에서, 반도체 제조의 BEOL(back-end-of-line) 프로세싱에서 통합된 3차원(3D) 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스(123)를 갖는 핀 전계 효과 트랜지스터(FinFET) 디바이스이다. 난잡함을 피하기 위해, 메모리 디바이스(123)의 세부 사항이 도 1에는 도시되어 있지 않지만, 이후부터 후속 도면에는 예시되어 있다.
도 1에 예시된 바와 같이, 반도체 디바이스(100)는 상이한 유형의 회로를 형성하기 위한 상이한 영역을 포함한다. 예를 들어, 반도체 디바이스(100)는 로직 회로를 형성하기 위한 제1 영역(110)을 포함할 수 있고, 예를 들면, 주변 회로, 입/출력(I/O) 회로, 정전기 방전(ESD) 회로 및/또는 아날로그 회로를 형성하기 위한 제2 영역(120)을 포함할 수 있다. 다른 유형의 회로를 형성하기 위한 다른 영역이 가능하며, 본 개시의 범위 내에 포함되도록 완전히 의도된다.
반도체 디바이스(100)는 기판(101)을 포함한다. 기판(101)은 도핑되거나 또는 도핑되지 않은, 실리콘 기판과 같은, 벌크 기판, 또는 SOI(semiconductor-on-insulator) 기판의 활성 층일 수 있다. 기판(101)은, 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합과 같은, 다른 반도체 재료를 포함할 수 있다. 다층 기판(multi-layered substrate) 또는 그레이디언트 기판(gradient substrate)과 같은, 다른 기판이 또한 사용될 수 있다.
트랜지스터, 저항기, 커패시터, 인덕터, 다이오드 등과 같은, 전기 컴포넌트는 반도체 제조의 FEOL(front-end-of-line) 프로세싱에서 기판(101) 내에 또는 그 상에 형성된다. 도 1의 예에서, 반도체 핀(103)(핀이라고도 지칭됨)은 기판(101)보다 위로 돌출하여 형성된다. STI(shallow-trench isolation) 영역과 같은, 격리 영역(105)은 반도체 핀(103) 사이에 또는 그 주위에 형성된다. 게이트 전극(109)은 반도체 핀(103) 위에 형성된다. 게이트 스페이서(111)는 게이트 전극(109)의 측벽을 따라 형성된다. 에피택셜 소스/드레인 영역과 같은, 소스/드레인 영역(107)은 게이트 전극(109)의 대향 측면에 형성된다. 게이트 콘택트 및 소스/드레인 콘택트와 같은, 콘택트(113)는 각각의 아래에 놓인 전기 전도성 피처(예를 들면, 게이트 전극(109) 또는 소스/드레인 영역(107)) 위에 형성되고 그에 전기적으로 결합된다. 층간 유전체(ILD) 층과 같은, 하나 이상의 유전체 층(117)은 기판(101) 위에 및 반도체 핀(103) 및 게이트 전극(109) 주위에 형성된다. 전도성 라인(115) 및 비아(114)를 포함하는 상호연결 구조체와 같은, 다른 전기 전도성 피처가 또한 하나 이상의 유전체 층(117) 내에 형성될 수 있다. 도 1에서의 FinFET는 본 기술 분야에서 알려져 있거나 사용되는 임의의 적합한 방법에 의해 형성될 수 있으며, 세부 사항이 여기서 반복되지 않는다. 본 명세서에서 논의의 용이함을 위해, 기판(101), 기판(101) 내에/상에 형성된 전기 컴포넌트(예를 들면, FinFET), 콘택트(113), 전도성 피처(115/114), 및 하나 이상의 유전체 층(117)은 집합적으로 기판(50)이라고 지칭된다.
여전히 도 1을 참조하면, 에칭 스톱 층(etch stop layer; ESL)일 수 있는 유전체 층(119)은 하나 이상의 유전체 층(117) 위에 형성된다. 일 실시예에서, 유전체 층(119)은 PECVD(plasma-enhanced physical vapor deposition)를 사용하여 실리콘 질화물로 형성되지만, 질화물, 탄화물, 이들의 조합 등과 같은 다른 유전체 재료, 및, LPCVD(low-pressure chemical vapor deposition), PVD 등과 같은 유전체 층(119)을 형성하는 대안의 기술이 대안적으로 사용될 수 있다. 일부 실시예에서, 유전체 층(119)은 생략된다. 다음으로, 유전체 층(121)이 유전체 층(119) 위에 형성된다. 유전체 층(121)은, PVD, CVD 등과 같은, 적합한 방법에 의해 형성되는, 실리콘 산화물, 실리콘 질화물 등과 같은, 임의의 적합한 유전체 재료일 수 있다. 각각이 복수의 메모리 셀을 포함하는 하나 이상의 메모리 디바이스(123A)가 유전체 층(121) 내에 형성되고 유전체 층(121) 내의 전기 전도성 피처(예를 들면, 비아(124) 및 전도성 라인(125))에 결합된다. 도 1에서의 메모리 디바이스(123A 또는 123B)(예를 들면, 3D FeRAM 디바이스(200, 200A, 및 200B))의 다양한 실시예가 이하에서 상세히 논의된다.
도 1은 또한 메모리 디바이스(123A) 위에 형성된 메모리 디바이스(123B)의 제2 층을 예시한다. 메모리 디바이스(123A 및 123B)는 동일하거나 유사한 구조를 가질 수 있으며, 집합적으로 메모리 디바이스(123)라고 지칭될 수 있다. 도 1의 예는 비제한적인 예로서 메모리 디바이스(123)의 2개의 층을 예시한다. 하나의 층, 3개의 층, 또는 그 이상과 같은 메모리 디바이스(123)의 다른 개수의 층이 또한 가능하며, 본 개시의 범위 내에 포함되도록 완전히 의도된다. 메모리 디바이스(123)의 하나 이상의 층은 반도체 디바이스(100)의 메모리 영역(130)에 형성되고, 반도체 제조의 BEOL(back-end-of-line) 프로세싱에서 형성될 수 있다. 메모리 디바이스(123)는 BEOL 프로세싱에서 반도체 디바이스(100) 내의 임의의 적합한 위치에, 예컨대, 제1 영역(110) 위에(예를 들면, 바로 위에), 제2 영역(120) 위에, 또는 복수의 영역 위에 형성될 수 있다.
도 1의 예에서, 메모리 디바이스(123)는 반도체 디바이스(100)의 메모리 영역(130)의 구역의 전부가 아닌 일부를 차지하는데, 그 이유는 전도성 라인(125) 및 비아(124)와 같은 다른 피처가 메모리 영역(130) 위 및 아래의 전도성 피처에 대한 연결을 위해 메모리 영역(130)의 다른 구역에 형성될 수 있기 때문이다. 일부 실시예에서, 메모리 디바이스(123A 또는 123B)를 형성하기 위해, 패터닝된 포토레지스트 층과 같은 마스크 층이 메모리 영역(130)의 일부 구역을 덮도록 형성되는 반면, 메모리 디바이스(123A 또는 123B)는 마스크 층에 의해 노출된 메모리 영역(130)의 다른 구역에 형성된다. 메모리 디바이스(123)가 형성된 후에, 마스크 층이 이어서 제거된다.
도 1을 여전히 참조하면, 메모리 영역(130)이 형성된 후에, 유전체 층(121) 및 유전체 층(121) 내의 전기 전도성 피처(예를 들면, 비아(124) 및 전도성 라인(125))를 포함하는 상호연결 구조체(140)가 메모리 영역(130) 위에 형성된다. 상호연결 구조체(140)는 기능 회로를 형성하기 위해 기판(101) 내에/상에 형성된 전기 컴포넌트를 전기적으로 연결시킬 수 있다. 상호연결 구조체(140)는 또한 메모리 디바이스(123)를 기판(101) 내에/상에 형성된 컴포넌트에 전기적으로 결합시킬 수 있고, 그리고/또는 메모리 디바이스(123)를 외부 회로 또는 외부 디바이스와의 연결을 위해 상호연결 구조체(140) 위에 형성된 전도성 패드에 결합시킬 수 있다. 상호연결 구조체의 형성은 본 기술 분야에서 알려져 있으며, 따라서 세부 사항이 여기서 반복되지 않는다.
일부 실시예에서, 메모리 디바이스(123)는, 예를 들면, 비아(124) 및 전도성 라인(125)에 의해, 기판(50) 상에 형성된 전기 컴포넌트(예를 들면, 트랜지스터)에 전기적으로 결합되고, 일부 실시예에서, 반도체 디바이스(100)의 기능 회로에 의해 제어되거나 액세스된다(예를 들면, 그에 기입되거나 그로부터 판독됨). 추가적으로 또는 대안적으로, 메모리 디바이스(123)는 상호연결 구조체(140)의 상부 금속 층 위에 형성된 전도성 패드에 전기적으로 결합되며, 이 경우에 메모리 디바이스(123)는, 일부 실시예에서, 반도체 디바이스(100)의 기능 회로의 개입 없이 직접적으로 외부 회로(예를 들면, 다른 반도체 디바이스)에 의해 제어되거나 액세스될 수 있다. 비록 도 1의 예에서 추가적인 금속 층(예를 들면, 상호연결 구조체(140))이 메모리 디바이스(123) 위에 형성되지만, 메모리 디바이스(123)는 반도체 디바이스(100)의 상부(예를 들면, 최상부) 금속 층 내에 형성될 수 있고, 이들 및 다른 변형례는 본 개시의 범위 내에 포함되도록 완전히 의도된다.
도 2a, 도 2b, 도 3a, 도 3b, 도 4 내지 도 7, 도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 도 9, 도 10a 및 도 10b는 일 실시예에서, 다양한 제조 스테이지에서의 3차원(3D) 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스(200)의 다양한 도면(예를 들면, 사시도, 단면도, 및/또는 평면도)를 예시한다. 논의의 용이함을 위해, 3D FeRAM 디바이스는 또한 본 명세서에서의 논의에서 3D 메모리 디바이스 또는 단순히 메모리 디바이스라고 지칭될 수 있다. 3D 메모리 디바이스(200)는 강유전체 재료를 사용한 3차원 메모리 디바이스이다. 3D 메모리 디바이스(200)는 도 1에서의 메모리 디바이스(123A 및/또는 123B)로서 사용될 수 있다. 단순함을 위해, 3D 메모리 디바이스(200)의 모든 피처가 도면에 예시되어 있는 것은 아님에 유의한다.
초기 제조 스테이지에서의 메모리 디바이스(200)의 사시도를 도시하는 도 2a를 이제 참조한다. 도 2b는 단면 A-A를 따른 도 2a의 메모리 디바이스(200)의 단면도를 예시한다. 도 2a 및 도 2b에 예시된 바와 같이, 층 스택(202A, 202B, 202C, 및 202D)은 기판(50) 위에 연속적으로 형성된다. 층 스택(202A, 202B, 202C, 및 202D)은 본 명세서에서 집합적으로 층 스택(202)이라고 지칭될 수 있다. 층 스택(202A, 202B, 202C, 및 202D)은, 예시된 실시예에서, 동일한 층상 구조체를 갖는다. 예를 들어, 층 스택(202) 각각은 유전체 층(201), 및 유전체 층(201) 위의 전기 전도성 층(203)을 포함한다. 기판(50)이 도 2a 및 도 2b에서 메모리 디바이스(200)가 기판(50) 위에 형성되고 기판(50)이 메모리 디바이스(200)의 일부로서 간주되지 않을 수 있음을 보여주도록 예시되어 있음에 유의한다. 단순함을 위해, 기판(50)은 후속 도면에서 예시되지 않을 수 있다.
일부 실시예에서, 층 스택(202A)을 형성하기 위해, 유전체 층(201)은, PVD, CVD, 원자 층 퇴적(ALD) 등과 같은, 적합한 퇴적 방법을 사용하여, 실리콘 산화물, 실리콘 질화물 등과 같은, 적합한 유전체 재료를 퇴적시키는 것에 의해 먼저 형성된다. 다음으로, 전기 전도성 층(203)이 유전체 층(201) 위에 형성된다. 일부 실시예에서, 전기 전도성 층(203)은, 금속 또는 금속 함유 재료와 같은, 전기 전도성 재료로 형성된다. 전기 전도성 층(203)을 위한 예시적인 재료는 Al, Ti, TiN, TaN, Co, Ag, Au, Cu, Ni, Cr, Hf, Ru, W, Pt 등을 포함한다. 전기 전도성 층(203)은, 예를 들면, PVD, CVD, ALD, 이들의 조합 등에 의해 형성될 수 있다.
층 스택(202A)이 형성된 후에, 도 1에 예시된 바와 같이, 층 스택(202A) 위에 층 스택(202B, 202C, 및 202D)을 연속적으로 형성하기 위해 층 스택(202A)을 형성하는 프로세스가 반복될 수 있다. 층 스택(202A, 202B, 202C, 및 202D)이 형성된 후에, 유전체 층(201T)이, 예시된 실시예에서 층 스택(202D)인, 최상부 층 스택 위에 형성된다. 예시적인 실시예에서, 유전체 층(201T)은 층 스택(202)의 유전체 층(201)과 동일한 유전체 재료로 형성되며, 따라서 후속 논의에서 유전체 층(201)이라고도 지칭될 수 있다.
다음으로, 도 3a 및 도 3b에 예시된 바와 같이, 계단 형상의 영역(231)이 형성되도록, 층 스택(202) 및 유전체 층(201T)을 패터닝하기 위해 복수의 에칭 프로세스가 수행된다. 추가적으로, 복수의 에칭 프로세스 이후의 패터닝된 유전체 층(201T)은 메모리 어레이 영역(233)을 획정(delimit)한다. 예를 들어, 메모리 어레이 영역(233)은 패터닝된 유전체 층(201T)의 측벽에 의해 규정된다. 후속 프로세싱에서, 메모리 셀 어레이가 메모리 어레이 영역(233)에 형성될 것이다. 도 3a는 메모리 디바이스(200)의 사시도를 예시하고, 도 3b는 단면 B-B를 따른 도 3a에서의 메모리 디바이스(200)의 단면도를 예시한다.
도 3a 및 도 3b에 예시된 바와 같이, 계단 형상의 영역(231)에서, 층 스택(202D)은 유전체 층(201T)의 측면 범위를 넘어, 예를 들면, 단면 B-B의 방향을 따라 연장된다. 추가적으로, 임의의 2개의 수직으로 인접한 층 스택(예를 들면, 202A 및 202B)에 대해, 기판(50)에 더 가까이 있는 하부 층 스택(예를 들면, 202A)은 기판(50)으로부터 더 멀리 있는 상위 층 스택(예를 들면, 202B)의 측면 범위를 넘어, 예를 들어, 단면 B-B의 방향을 따라 연장된다. 환언하면, 하부 층 스택의 대향 측벽 사이의 단면 B-B의 방향을 따라 측정된 하부 층 스택(예를 들면, 202A)의 폭은 상위 층 스택의 대향 측벽 사이의 단면 B-B의 방향을 따라 측정된 상위 층 스택(예를 들면, 202B)의 폭보다 크다. 추가적으로, 층 스택(202D)의 폭은 단면 B-B의 방향을 따라 측정된 유전체 층(201T)의 폭보다 크다. 예시된 실시예에서, 층 스택(202)과 유전체 층(201T)은 단면 B-B에 수직인 방향을 따라 측정된 동일한 폭(W)을 갖는다.
본 명세서에서의 논의에서, 층 스택(202A, 202B, 202C, 또는 202D)의 측벽이 해당 층 스택의 모든 구성 층(예를 들면, 201 및 203)의 대응하는 측벽을 포함한다는 점에 유의한다. 예를 들어, 트렌치(206)(도 5 참조)에 의해 노출된 층 스택(202A)의 측벽은 유전체 층(201)의 대응하는 측벽 및 전기 전도성 층(203)의 대응하는 측벽을 포함한다. 예시된 실시예에서, 계단 형상의 영역(231)을 형성하기 위해 층 스택(202) 각각에 대해 수행되는 에칭 프로세스(들)는 이방성이며, 따라서 동일한 층 스택(202)(예를 들면, 202A, 202B, 202C, 또는 202D)에서의 유전체 층(201)의 측벽 및 전기 전도성 층(203)의 대응하는 측벽은 동일한 수직 평면을 따라 정렬된다.
도 3a 및 도 3b를 여전히 참조하면, 계단 형상의 영역(231)에서, 메모리 어레이 영역(233)으로부터 측방향으로 원위(distal)에 있는 각각의 층 스택(202)의 부분이 제거된다. 층 스택(202)이 높을수록(예를 들면, 기판(50)에서 멀수록), 층 스택의 제거된 부분의 (예를 들면, 단면 B-B의 방향을 따라 측정된) 폭이 더 커진다. 그 결과, 각각의 층 스택(202)에 대해, 메모리 어레이 영역(233)으로부터 측방향으로 원위에 있는 전기 전도성 층(203)의 부분은 위에 놓인 층 스택에 의해 노출된다. 따라서, 계단 형상의 영역(231)은, 예를 들면, 콘택트(227)(도 10b 참조)를 형성하기 위해 후속 프로세싱 동안, 각각의 층 스택(202)의 전기 전도성 층(203)에 대한 용이한 접근을 제공한다.
일부 실시예에서, 계단 형상의 영역(231)을 형성하기 위해, (예를 들면, 단면 B-B의 방향을 따라) 제1 폭을 갖는 패터닝된 포토레지스트가 유전체 층(201T) 위에 형성되고, 유전체 층(201T)을 패터닝하고 층 스택(202D)을 노출시키기 위해 제1 이방성 에칭 프로세스가 수행된다. 환언하면, 층 스택(202D)의 전기 전도성 층(203)의 상부 표면이 노출될 때 제1 이방성 에칭 프로세스가 중지된다. 다음으로, 패터닝된 포토레지스트의 폭이 (예를 들면, 포토레지스트 트리밍 프로세스에 의해) 감소되고, 층 스택(202D)을 패터닝하고 층 스택(202C)을 노출시키기 위해 제2 이방성 에칭 프로세스가 수행된다. 환언하면, 층 스택(202C)의 전기 전도성 층(203)의 상부 표면이 노출될 때 제2 이방성 에칭 프로세스가 중지된다. 제2 이방성 에칭 프로세스는 또한 유전체 층(201T)의 노출된 부분을 제거하고, 따라서 유전체 층(201T)의 폭을 감소시킨다. 층 스택(202A)의 전기 전도성 층(203)의 상부 표면이 패터닝된 층 스택(202B)에 의해 노출될 때까지, 각각의 추가적인 이방성 에칭 프로세스에 대해 패터닝된 포토레지스트의 폭이 감소되면서, 위에서 설명된 프로세스가 반복된다. 패터닝된 포토레지스트는 이어서, 예를 들어, 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일부 실시예에서, 이방성 에칭 프로세스(예를 들면, 플라스마 에칭 프로세스와 같은 건식 에칭 프로세스)는 CF4, C4F8, BCl3, Cl2, CCl4, SiCl4, CH2F2 등 또는 이들의 조합을 포함하는 가스 소스를 사용하여 수행된다.
본 개시에서, 계단 형상의 영역(231)은, 메모리 어레이 영역(233)에 메모리 셀이 형성되기 전에, 제조 프로세스에서 초기에 형성된다. 그러한 제조 프로세스는 계단 퍼스트 프로세스(staircase-first process)라고 지칭되며, 이는 메모리 셀이 형성된 후에 계단 형상의 영역이 형성되는 계단 라스트(staircase-last) 프로세스와 상이하다. 계단 형상의 영역(231)을 초기에 형성함으로써, 계단 형상의 영역(231)을 형성하는 이방성 에칭 프로세스는 에칭할 더 적은 재료(예를 들면, 201, 203)를 가지며, 따라서 타깃 에칭 선택도 및 타깃 에칭 프로파일(예를 들면, 에칭 이후의 측벽 프로파일)을 달성할 수 있는 에천트(예를 들면, 에칭 가스)를 선택하기가 더 쉽다. 계단 퍼스트 프로세스의 결과로서, (예를 들면, 강유전체 재료(213), 채널 재료(207), 및 추가적인 유전체 재료(209/212)와 같은, 에칭할 더 많은 재료로 인한) 다중 막 에칭 도전 과제와 같은, 계단 라스트 프로세스에서의 문제 및 (예를 들면, 에칭 프로세스의 비휘발성 부산물에 의해 유발되는 계단 패턴 실패(staircase pattern fail)와 같은) 결함이 감소되거나 방지된다. 따라서, 개시된 계단 퍼스트 프로세스는, 결함을 감소시키고 생산 수율 및 디바이스 성능을 개선시키면서, 더 나은 프로세스 제어 및 에칭 프로파일을 달성한다.
다음으로, 도 4에서, 유전체 재료(205)가 유전체 층(201T) 및 층 스택(202) 위에 형성된다. 유전체 재료(205)의 상부 표면이 유전체 층(201T)의 상부 표면과 수평을 이루도록, 화학적 및 기계적 평탄화(CMP)와 같은, 평탄화 프로세스가 수행될 수 있다. 일부 실시예에서, 유전체 재료(205)는, PVD, CVD 등과 같은, 적합한 퇴적 방법을 사용하여, 실리콘 산화물, 실리콘 질화물 등과 같은, 적합한 유전체 재료를 퇴적시키는 것에 의해 형성된다.
다음으로, 도 5에서, 트렌치(206)가 형성된다. 트렌치(206)(개구부, 리세스, 또는 슬롯이라고도 지칭될 수 있음)는 유전체 층(201T), 유전체 재료(205), 및 층 스택(202)(층 스택(202)의 남아 있는 부분)을 관통하여 연장되도록 형성된다. 도 5의 예에서, 트렌치(206)의 종축은 단면 B-B(도 3a 참조)의 방향을 따라 연장된다. 트렌치(206)는, 트렌치(206)가 도 4의 구조체를 컷 스루(cut through)하고, 도 4의 구조체를 서로 분리된(예를 들면, 이격된) 복수의 슬라이스로 분리하도록, 층 스택(202A)의 대향 측벽 사이에 연속적으로 연장된다.
다음으로, 도 6에서, 강유전체 재료(213)가 트렌치(206)의 측벽과 바닥을 따라 트렌치(206)에 (예를 들면, 컨포멀하게) 형성되고, 채널 재료(207)가 강유전체 재료(213) 위에 (예를 들면, 컨포멀하게) 형성된다. 유전체 재료(209)가 이어서 트렌치(206)를 충전하도록 채널 재료(207) 위에 형성된다. CMP와 같은 평탄화 프로세스는 유전체 층(201T)의 상부 표면 및 유전체 재료(205)의 상부 표면으로부터 강유전체 재료(213)의 잉여 부분, 채널 재료(207)의 잉여 부분, 및 유전체 재료(209)의 잉여 부분을 제거하기 위해 수행될 수 있다. 트렌치(206)에 남아 있는 강유전체 재료(213)는 강유전체 막(213)이라고 지칭될 수 있고, 트렌치(206)에 남아 있는 채널 재료(207)는 채널 층(207)이라고 지칭될 수 있다.
일부 실시예에서, 강유전체 재료(213)는 BaTiO3, PbTiO3, PbZrO3, LiNbO3, NaNbO3, KNbO3, KTaO3, BiScO3, BiFeO3, Hf1-xErxO, Hf1-xLaxO, Hf1-xYxO, Hf1-xGdxO, Hf1-xAlxO, Hf1-xZrxO, Hf1-xTixO, Hf1-xTaxO, AlScN 등, 이들의 조합, 또는 이들의 다중 층을 포함하고, PVD, CVD, ALD 등과 같은 적합한 형성 방법에 의해 형성될 수 있다. 일부 실시예에서, 채널 재료(207)는, 비정질 실리콘(a-Si), 폴리실리콘(poly-Si), 반전도성 산화물(예를 들면, 인듐 갈륨 아연 산화물(IGZO), 인듐 아연 산화물(IZO), 아연 산화물(ZnO), 인듐 주석 산화물(ITO), 또는 인듐 텅스텐 산화물(IWO)) 등과 같은 반전도성 재료이다. 채널 층(207)은, 예를 들어, PVD, CVD, ALD, 이들의 조합 등에 의해 형성될 수 있다. 일부 실시예에서, 유전체 재료(209)는, PVD, CVD, ALD 등과 같은, 적합한 퇴적 방법을 사용하여, 실리콘 산화물, 실리콘 질화물 등과 같은, 적합한 유전체 재료를 퇴적시키는 것에 의해 형성된다.
다음으로, 도 7에서, 전도성 라인(216)이 메모리 어레이 영역(233)에 형성되고, 유전체 층(201T) 및 층 스택(202)을 관통하여 수직으로 연장된다. 전도성 라인(216)은 메모리 어레이 영역(233)을 관통하여 수직으로(예를 들면, 기판(50)의 상부 표면에 수직으로) 연장되고 층 스택(202A, 202B, 202C, 및 202D)의 전기 전도성 층(203)에 전기적으로 결합되는 전도성 칼럼(금속 칼럼 또는 금속 라인이라고도 지칭될 수 있음)이다. 전도성 라인(216)을 형성하기 위해, 메모리 어레이 영역(233)에서의 유전체 재료(209)에 개구부가 (예를 들면, 포토리소그래피 및 에칭 기술에 의해) 형성되고, 이 개구부는 유전체 층(201T)의 상부 표면으로부터 기판(50)과 마주하는 층 스택(202A)의 하부 표면까지 연장된다. 다음으로, Al, Ti, TiN, TaN, Co, Ag, Au, Cu, Ni, Cr, Hf, Ru, W, Pt 등과 같은 전기 전도성 재료(들)가 개구부를 충전하도록 형성되어, 이에 의해 전도성 라인(216)을 형성한다.
다음으로, 도 8a에서, 각각의 전도성 라인(216)을 한 쌍의 전도성 라인(215A 및 215B)으로 분리시키기 위해 전도성 라인(216) 각각에 격리 영역(212)이 형성된다. 논의의 용이함을 위해, 전도성 라인(215A 및 215B)은 집합적으로 전도성 라인(215)이라고 지칭될 수 있다. 격리 영역(212)은 이방성 에칭 프로세스를 수행하여 전도성 라인(216) 각각에 개구부를 형성하고, 이어서 CVD, PVD, ALD 등과 같은 적합한 형성 방법을 사용하여, 실리콘 산화물, 실리콘 질화물 등과 같은, 유전체 재료로 개구부를 충전하는 것에 의해 형성될 수 있다.
도 8b는 도 8a의 메모리 디바이스(200)의 메모리 어레이 영역(233)의 일 부분의 평면도를 예시한다. 도 8c, 도 8d, 및 도 8e는 각각 단면 C-C, 단면 D-D, 및 단면 E-E에 따른 도 8b에서의 메모리 디바이스(200)의 일 부분의 단면도를 예시한다. 도 8b의 평면도에 예시된 바와 같이, 각각의 격리 영역(212)은 강유전체 재료(213)의 제1 측벽으로부터 강유전체 재료의 제1 측벽과 마주하는 강유전체 재료(213)의 제2 측벽까지 연속적으로 연장된다. 환언하면, 도 8b의 수평 방향을 따라 측정된 격리 영역(212)의 폭은 서로 마주하는 트렌치에서의 강유전체 재료(213)의 내부 측벽들 사이의 거리와 동일하다. 추가적으로, 전도성 라인(215) 각각은 채널 재료(207)의 제1 측벽으로부터 채널 재료의 제1 측벽과 마주하는 채널 재료(207)의 제2 측벽까지 연속적으로 연장된다. 환언하면, 도 8b의 수평 방향을 따라 측정된 전도성 라인(215)의 폭은 서로 마주하는 트렌치에서의 채널 재료(207)의 내부 측벽들 사이의 거리와 동일하다.
도 8b에서, 메모리 어레이 영역에 형성된 메모리 셀(223)(예를 들면, 223A, 223B, 223C)의 전부가 아닌 일부는 파선 박스에 의해 하이라이트되어 있다. 메모리 셀(223)은 또한 도 8c 및 도 8d에서 파선 박스에 의해 하이라이트되어 있다. 도 8a 내지 도 8e에 예시된 바와 같이, 각각의 메모리 셀(223)은 매립된 강유전체 막(213)을 갖는 트랜지스터이다. 각각의 메모리 셀(223) 내에서, 전기 전도성 층(203)(예를 들면, 도 8c 및 도 8d 참조)은 트랜지스터의 게이트 전극으로서 기능하고, 전도성 라인(215A 및 215B)은 트랜지스터의 소스/드레인 영역으로서 기능하며, 채널 재료(207)는 소스/드레인 영역 사이의 채널 층으로서 기능한다. 도 8b에서의 파선(221)(도 8c 및 도 8d 참조)은 메모리 디바이스(200)의 동작 동안, 예를 들면, 전압이 트랜지스터의 게이트에 인가되어 트랜지스터가 턴온되게 할 때 채널 재료(207)에 형성되는 채널 영역을 예시한다. 각각의 메모리 셀(223)에서의 강유전체 막(213)의 전기 분극 방향은 메모리 셀(223)에 저장된 디지털 정보(예를 들면, "0" 또는 "1")를 나타내며, 메모리 셀(223)의 트랜지스터의 문턱 전압을 결정하며, 추가 세부사항은 이하에서 논의된다.
메모리 디바이스와 관련하여, 각각의 메모리 셀(223)에서의 전기 전도성 층(203)(예를 들면, 게이트 전극)은 메모리 셀의 워드 라인(WL)이라고 지칭되고, 전도성 라인(215A 및 215B)(예를 들면, 소스/드레인 영역)은 메모리 셀의 소스 라인(SL) 및 비트 라인(BL)이라고 지칭될 수 있다. 소스 라인은 스캔 라인이라고도 지칭될 수 있다.
도 8a에 예시된 바와 같이, 메모리 디바이스(200)의 전기 전도성 층(203)(예를 들면, WL) 각각은 동일한 수평면을 따라(예를 들면, 기판(50)으로부터 동일한 수직 거리에) 형성된 다수의 메모리 셀을 전기적으로 연결시킨다. 추가적으로, 도 8c 및 도 8d에 예시된 바와 같이, 각각의 SL 또는 BL(215)은 다수의 수직으로 적층된 메모리 셀(223)을 전기적으로 연결시킨다. 따라서, 개시된 3D 메모리 디바이스(200)는 다수의 메모리 셀(223) 사이의 WL, BL, 및 SL의 효율적인 공유를 달성하고, 메모리 셀(223)의 3D 구조는 메모리 셀(223)의 다수의 층이 고밀도 메모리 어레이를 형성하도록 함께 쉽게 적층될 수 있게 한다.
다음으로, 도 9에서, 계단 형상의 영역(231)에 배치된 채널 재료(207)가 제거되고, 유전체 재료(208)가 제거된 채널 재료(207)에 의해 남겨진 공간을 충전하도록 형성된다. 일부 실시예에서, 계단 형상의 영역(231)에서의 채널 재료(207)를 제거하기 위해, 패터닝된 마스크 층(예를 들면, 패터닝된 포토레지스트)이 메모리 어레이 영역(233)을 덮도록 그리고 계단 형상의 영역(231)을 노출시키도록 메모리 디바이스(200) 위에 형성된다. 다음으로, 노출된 채널 재료(207)를 선택적으로 제거하기 위해 채널 재료(207)에 대해 선택적인(예를 들면, 더 높은 에칭 속도를 갖는) 에천트를 사용하는 에칭 프로세스가 수행된다. 다음으로, 유전체 재료(208)가 채널 재료(207)의 제거된 부분에 의해 남겨진 공간을 충전하도록 형성된다. 유전체 재료(208)는 유전체 재료(205)와 동일하거나 유사한 재료로 형성될 수 있으며, 따라서 세부 사항이 여기서 반복되지 않는다. 최종 제품에서 보일 수 있거나 그렇지 않을 수 있는, 유전체 재료(208)와 유전체 재료(209) 사이의 계면은 도 9에서 파선으로 표시되어 있다.
다음으로, 도 10a에서, 콘택트(225)는 메모리 어레이 영역(233) 위에 형성되고 각자의 SL/BL(215)에 전기적으로 결합되며, 콘택트(227)는 계단 형상의 영역(231) 위에 형성되고 각자의 WL(203)에 전기적으로 결합된다. 콘택트(227)는 유전체 재료(205)에 개구부를 형성하고 개구부를 전기 전도성 재료로 충전하는 것에 의해 형성될 수 있다. 콘택트(225)는 유전체 재료(205)의 상부 표면 위에 유전체 층(도시되지 않음)을 형성하고, 유전체 층에 개구부를 형성하며, 개구부를 전기 전도성 재료로 충전하는 것에 의해 형성될 수 있다. 도 10b는 단면 F-F를 따른 도 10a의 3D 메모리 디바이스(200)의 단면도를 예시한다. 도 10b에 예시된 바와 같이, 콘택트(227)는 유전체 재료(205)를 관통하여 연장되도록 형성되고, 각각의 콘택트(227)는 각자의 전기 전도성 층(203)(예를 들면, WL(203))에 전기적으로 결합된다. 도 10b에 예시된 바와 같이, 계단 형상의 영역은 콘택트(227)에 대한 WL(203)의 용이한 접근을 가능하게 한다. 콘택트(225 및 227)는, 예를 들면, 비아(124) 및 전도성 라인(125)을 통해, 예를 들어, 기판(50)(도 1 참조) 내의 기본 전기 컴포넌트 또는 회로 및/또는 상호연결 구조체(140)에 연결될 수 있다.
도 8a 내지 도 8e 및 도 10a를 참조하면, 특정 메모리 셀(223)에 대한 기입 동작을 수행하기 위해, 기입 전압이 메모리 셀(223) 내의 강유전체 재료(213)의 일 부분에 걸쳐 인가된다. 기입 전압은, 예를 들어, (콘택트(227)를 통해) 메모리 셀(223)의 게이트 전극(203)에 제1 전압을 인가하고, (콘택트(225)를 통해) 소스/드레인 영역(215A/215B)에 제2 전압을 인가하는 것에 의해 인가될 수 있다. 제1 전압과 제2 전압의 전압 차이는 강유전체 재료(213)의 분극 방향을 설정한다. 강유전체 재료(213)의 분극 방향에 따라, 메모리 셀(223)의 대응하는 트랜지스터의 문턱 전압(VT)이 로우 문턱 전압(low threshold voltage)(VL)에서 하이 문턱 전압(high threshold voltage)(VH)으로 또는 그 반대로 스위칭될 수 있다. 트랜지스터의 문턱 전압 값(VL 또는 VH)은 메모리 셀에 저장된 "0" 또는 "1"의 비트를 표시하는 데 사용될 수 있다.
메모리 셀(223)에 대한 판독 동작을 수행하기 위해, 로우 문턱 전압(VL)과 하이 문턱 전압(VH) 사이의 전압인 판독 전압이 게이트 전극(203)에 인가된다. 강유전체 재료(213)의 분극 방향(또는 트랜지스터의 문턱 전압(VT))에 따라, 메모리 셀(223)의 트랜지스터는 턴 온될 수 있거나 그렇지 않을 수 있다. 그 결과, 예를 들면, 소스/드레인 영역(215A 및 215B) 사이에 전압이 인가될 때, 소스/드레인 영역(215A 및 215B) 사이에서 전류가 흐를 수 있거나 그렇지 않을 수 있다. 따라서 메모리 셀에 저장된 디지털 비트를 결정하기 위해 전류가 검출될 수 있다.
도 11 및 도 12는 다른 실시예에서, 다양한 제조 스테이지에서의 3차원(3D) 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스(200A)의 사시도를 예시한다. 3D FeRAM 디바이스(200A)는 도 10a의 3D FeRAM 디바이스(200)와 유사하지만, 채널 재료(207) 및 강유전체 재료(213)가 계단 형상의 영역(231)으로부터 제거되어 있다. 예를 들어, 3D FeRAM 디바이스(200A)는 도 2a, 도 2b, 도 3a, 도 3b, 도 4 내지 도 7, 도 8a, 도 8b, 도 8c, 도 8d, 및 도 8e에 예시된 프로세싱을 따르는 것에 의해 형성될 수 있다. 이어서, 도 9의 프로세싱 단계에서, 채널 재료(207) 및 강유전체 재료(213)가, 예를 들면, 하나 이상의 선택적 에칭 프로세스를 사용하여 계단 형상의 영역(231)으로부터 제거된다. 유전체 재료(208)가 이어서 채널 재료(207)의 제거된 부분 및 강유전체 재료(213)의 제거된 부분에 의해 남겨진 공간을 충전하도록 형성될 수 있다. 다음으로, 도 12에서, 콘택트(225 및 227)가 도 10a의 동일하거나 유사한 프로세싱에 따라 형성된다.
도 13 내지 도 19는 또 다른 실시예에서, 다양한 제조 스테이지에서의 3차원(3D) 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스(200B)의 사시도를 예시한다. 3D FeRAM 디바이스(200B)는 도 10a의 3D FeRAM 디바이스(200)와 유사하지만, 강유전체 재료(213) 및 채널 재료(207)가 메모리 어레이 영역(233)에만 형성된다. 특히, 도 13에서의 프로세싱은 도 2a, 도 2b, 도 3a, 도 3b, 및 도 4의 프로세싱 단계를 따른다. 도 4의 프로세싱 이후에, 트렌치(232)가 메모리 어레이 영역(233)에 형성된다. 트렌치(232)는 유전체 층(201T) 및 층 스택(202)을 관통하여 연장된다. 예시된 실시예에서, 단면 B-B(도 3a 참조)의 방향을 따라 측정된 트렌치(232)의 길이는 메모리 어레이 영역(233)의 길이와 동일하다. 따라서, 트렌치(232)는 도 13의 예에서 계단 형상의 영역(231) 내로 연장되지 않는다. 다른 실시예에서, 단면 B-B의 방향을 따라 측정된 트렌치(232)의 길이는 메모리 어레이 영역(233)의 길이보다 작거나 크다.
다음으로, 도 14에서, 강유전체 재료(213)가 트렌치(206)의 측벽과 바닥을 따라 (예를 들면, 컨포멀하게) 형성되고, 채널 재료(207)가 강유전체 재료(213) 위에 (예를 들면, 컨포멀하게) 형성된다. 유전체 재료(209)가 이어서 트렌치(232)를 충전하도록 채널 재료(207) 위에 형성된다. CMP와 같은 평탄화 프로세스는 유전체 층(201T)의 상부 표면 및 유전체 재료(205)의 상부 표면으로부터 강유전체 재료(213)의 잉여 부분, 채널 재료(207)의 잉여 부분, 및 유전체 재료(209)의 잉여 부분을 제거하기 위해 수행될 수 있다. 트렌치(232)에 남아 있는 강유전체 재료(213)는 강유전체 막(213)이라고 지칭될 수 있고, 트렌치(232)에 남아 있는 채널 재료(207)는 채널 층(207)이라고 지칭될 수 있다.
다음으로, 도 15에서, 전도성 라인(216)이 유전체 재료(209) 내에 형성된다. 다음으로, 도 16에서, 각각의 전도성 라인(216)을 한 쌍의 전도성 라인(215A 및 215B)으로 분리시키기 위해 전도성 라인(216) 각각에 격리 영역(212)이 형성된다. 프로세싱은 도 7 및 도 8a 내지 도 8e를 참조하여 위에서 논의된 것과 동일하거나 유사하며, 따라서 세부 사항은 반복되지 않는다.
다음으로, 도 17에서, 계단 형상의 영역(231)에 트렌치(234)가 형성된다. 트렌치(234)는 유전체 층(201T) 및 층 스택(202)을 관통하여 연장된다. 일부 실시예에서, 트렌치(234)는 패터닝된 포토레지스트를 메모리 디바이스(200B) 위에 형성하는 것에 의해 형성되고, 여기서 패터닝된 포토레지스트의 패턴(예를 들면, 개구부)은 트렌치(234)가 형성되어야 하는 계단 형상의 영역(231)의 구역을 노출시킨다. 다음으로, 3D 메모리 디바이스(200B)의 노출된 부분을 제거하기 위해 패터닝된 포토레지스트를 에칭 마스크로서 사용하여 이방성 에칭 프로세스가 수행된다. 도 17에 예시된 바와 같이, 트렌치(234)는 강유전체 재료(213)의 측벽(213S)을 노출시킨다. 도 13에서의 트렌치(232)의 길이에 관계없이, 강유전체 재료(213)의 측벽(213S)이 트렌치(234)에 의해 노출되도록, 트렌치(234)의 치수가 도 13에서의 트렌치(232)의 길이를 수용하도록 조정된다는 점에 유의한다. 에칭 프로세스 이후에, 패터닝된 포토레지스트는, 예를 들면, 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다.
다음으로, 도 18에서, 유전체 재료가 트렌치(234)를 충전하도록 형성된다. 예시된 실시예에서, 트렌치(234)를 충전하는 유전체 재료는 유전체 재료(205)와 동일하며, 따라서 도 17에서의 유전체 재료(205) 및 트렌치(234)를 충전하는 유전체 재료는 집합적으로 도 18에서의 유전체 재료(205)라고 지칭될 수 있다. 유전체 층(201T)의 상부 표면을 노출시키고 유전체 재료(205)와 유전체 층(201T) 사이의 공면(coplanar) 상부 표면을 달성하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다.
다음으로, 도 19에서, 콘택트(225)는 메모리 어레이 영역(233) 위에 형성되고 각자의 SL/BL(215)에 전기적으로 결합되며, 콘택트(227)는 계단 형상의 영역(231) 위에 형성되고 각자의 WL(203)에 전기적으로 결합된다.
도 20은 일 실시예에서, 3차원(3D) 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스의 등가 회로도(300)를 예시한다. 회로도(300)는, 200, 200A, 또는 200B와 같은, 본 명세서에 개시된 3D 메모리 디바이스의 일부에 대응할 수 있다.
도 20은 3D FeRAM 디바이스(200, 200A, 또는 200B)의 3개의 상이한 WL(203)에 대응하는, 3개의 수직 레벨에 위치된 3개의 수평으로 연장되는 WL(예를 들면, WL0, WL1, 및 WL2)을 예시한다. 각각의 수직 레벨에 있는 메모리 셀은 트랜지스터로서 예시되어 있다. 동일한 수직 레벨에 있는 트랜지스터의 게이트 전극은 동일한 WL에 연결된다. 도 20은 수직으로 연장되는 BL(예를 들면, BL0, BL1, ..., BL5) 및 SL(예를 들면, SL0, SL1, ..., SL5)을 추가로 예시한다. BL 및 SL은, 예를 들면, 실시예 3D FeRAM 디바이스(200/200A/200B)의 BL(215A) 및 SL(215B))에 대응한다. BL 및 SL 각각은 복수의 수직으로 적층된 메모리 셀에 연결된다.
도 21은 일부 실시예에서, 3차원(3D) 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법(1000)의 플로차트를 예시한다. 도 21에 도시된 실시예 방법이 많은 가능한 실시예 방법의 일 예에 불과하다는 것이 이해되어야 한다. 본 기술 분야의 통상의 기술자는 많은 변형, 대안, 및 수정을 인식할 것이다. 예를 들어, 도 21에 예시된 바와 같은 다양한 단계가 추가, 제거, 교체, 재배열, 또는 반복될 수 있다.
도 21을 참조하면, 블록(1010)에서, 제1 층 스택과 제2 층 스택이 기판 위에 연속적으로 형성되고, 여기서 제1 층 스택과 제2 층 스택은 제1 유전체 재료의 층 위에 제1 전기 전도성 재료의 층을 포함하는 동일한 층상 구조체를 가지며, 여기서 제1 층 스택은 제2 층 스택의 측면 범위를 넘어 연장된다. 블록(1020)에서, 제1 층 스택 및 제2 층 스택을 관통하여 연장되는 트렌치가 형성된다. 블록(1030)에서, 트렌치의 측벽과 바닥이 강유전체 재료로 라이닝된다. 블록(1040)에서, 채널 재료가 트렌치에서 강유전체 재료 위에 컨포멀하게 형성된다. 블록(1050)에서, 트렌치가 제2 유전체 재료로 충전된다. 블록(1060)에서, 제1 개구부 및 제2 개구부가 제2 유전체 재료에 형성된다. 블록(1070)에서, 제1 개구부 및 제2 개구부가 제2 전기 전도성 재료로 충전된다.
개시된 실시예에 대한 변형 및 수정이 가능하며, 본 개시의 범위 내에 포함되도록 완전히 의도된다. 예를 들어, 비제한적인 예로서 3D 메모리 디바이스(200, 200A, 200B)에 4개의 층 스택(202)(예를 들면, 202A, 202B, 202C, 및 200D)이 예시되어 있다. 통상의 기술자가 쉽게 이해할 수 있는 바와 같이, 3D 메모리 디바이스에서의 층 스택(202)의 개수는, 1개, 2개, 3개 또는 4개 이상과 같은, 임의의 적합한 개수일 수 있다. 다른 예로서, 형성된 트렌치(예를 들면, 도 5에서의 206 또는 도 13에서의 232)의 개수는 예시된 3개의 트렌치 외에 임의의 적합한 개수일 수 있다. 또 다른 예로서, 유전체 재료(209)의 각각의 행(row)(예를 들면, 트렌치에 형성된 각각의 행)에 형성된 전도성 라인(215)의 개수는 임의의 적합한 개수일 수 있다. 또 다른 예로서, 계단 형상의 영역(231)은 비제한적인 예로서 예시된 실시예에서 메모리 어레이 영역(233)의 대향 측면에 형성된다. 메모리 디바이스(200, 200A, 및 200B)는 메모리 어레이 영역(233)에 인접하여 하나의 계단 형상의 영역(231)만을 형성하는 것에 의해 형성될 수 있다.
실시예는 장점을 달성할 수 있다. 개시된 계단 퍼스트 프로세스는, 다중 막 에칭 도전 과제 및 (예를 들면, 에칭 프로세스의 비휘발성 부산물에 의해 유발된 계단 패턴 실패와 같은) 결함과 같은, 계단 라스트 프로세스와 연관된 문제를 방지하거나 감소시킨다. 그 결과, 개시된 계단 퍼스트 프로세스는, 결함을 감소시키고 생산 수율 및 디바이스 성능을 개선시키면서, 더 나은 프로세스 제어 및 에칭 프로파일을 달성한다. 개시된 3D 메모리 디바이스는 BEOL 프로세싱 동안 기존 반도체 디바이스에 쉽게 통합될 수 있다. 3D 메모리 디바이스 아래의 구역은 FEOL 프로세싱 동안, 로직 회로, I/O 회로, 또는 ESD 회로와 같은, 다양한 회로를 형성하는 데 여전히 사용될 수 있다. 따라서, 3D 메모리 디바이스를 위해 사용되는 주변 회로(예를 들면, 디코더, 증폭기) 및 라우팅 회로 외에, 개시된 3D 메모리 디바이스를 통합하기 위한 풋프린트 면에서 페널티가 거의 없다. 추가적으로, 개시된 3D 메모리 디바이스는 그의 메모리 셀 크기를 감소시키는 데 아주 효율적인 구조를 갖는다. 예를 들어, 각각의 BL 또는 SL은 다수의 수직으로 적층된 메모리 셀에 의해 공유된다. 각각의 WL은 기판으로부터 동일한 수직 거리에 형성된 다수의 수평으로 정렬된 메모리 셀에 의해 공유된다. 위에서 논의된 바와 같이, 개시된 3D 메모리 디바이스는 고밀도 메모리 어레이가 형성될 수 있도록 쉽게 확장될 수 있는 구조를 가지며, 이는 사물 인터넷(IoT) 및 머신 러닝과 같은 새롭게 등장하는 애플리케이션에 중요하다. BEOL 프로세싱 동안 칩에 3D 메모리 어레이를 통합하는 것에 의해, 오프 칩 메모리 액세스로 인한 에너지 소비 병목 현상과 같은 문제가 방지될 수 있다. 그 결과, 개시된 3D 메모리 디바이스가 통합되어 있는 반도체 디바이스는, 더 빠른 속도로 동작하고 더 적은 전력을 소비하면서, 더 작고 더 저렴하게 될 수 있다.
일 실시예에 따르면, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법은: 기판 위에 제1 층 스택과 제2 층 스택을 연속적으로 형성하는 단계 - 제1 층 스택 및 제2 층 스택 각각은 제1 유전체 층 및 제1 유전체 층 위에 형성된 전기 전도성 층을 가짐 -; 제2 층 스택 위에 제2 유전체 층을 형성하는 단계; 제1 층 스택, 제2 층 스택, 및 제2 유전체 층을 패터닝하는 단계 - 패터닝은 계단 형상의 영역을 형성하고, 계단 형상의 영역에서, 제2 층 스택은 제2 유전체 층의 측면 범위를 넘어 연장되고, 제1 층 스택은 제2 층 스택의 측면 범위를 넘어 연장되며, 패터닝 후에, 제1 층 스택 및 제2 층 스택의 전기 전도성 층은 각각 제1 워드 라인 및 제2 워드 라인을 형성함 -; 패터닝 후에, 제1 층 스택, 제2 층 스택, 및 제2 유전체 층을 관통하여 연장되는 트렌치를 형성하는 단계; 트렌치의 측벽과 바닥을 강유전체 재료로 라이닝하는 단계; 강유전체 재료 위에 채널 재료를 형성하는 단계; 채널 재료 위에 유전체 재료를 형성하는 것에 의해 트렌치를 충전하는 단계; 및 유전체 재료 내에 소스 라인 및 비트 라인을 형성하는 단계 - 소스 라인 및 비트 라인은 제2 유전체 층, 제2 층 스택, 및 제1 층 스택을 관통하여 연장됨 - 를 포함한다. 일 실시예에서, 계단 형상의 영역에서, 제2 층 스택은 제1 방향을 따라 제2 유전체 층의 측면 범위를 넘어 연장되고, 제1 층 스택은 제1 방향을 따라 제2 층 스택의 측면 범위를 넘어 연장된다. 일 실시예에서, 트렌치는 제1 방향을 따라 종축을 갖도록 형성된다. 일 실시예에서, 패터닝 후에, 패터닝된 제2 유전체 층의 측벽은 계단 형상의 영역에 인접하여 메모리 어레이 영역을 규정한다. 일 실시예에서, 트렌치는 메모리 어레이 영역 및 계단 형상의 영역을 관통하여 연장되도록 형성된다. 일 실시예에서, 본 방법은, 소스 라인 및 비트 라인을 형성한 후에, 계단 형상의 영역으로부터 채널 재료를 제거하는 단계를 더 포함한다. 일 실시예에서, 본 방법은, 소스 라인 및 비트 라인을 형성한 후에, 계단 형상의 영역으로부터 채널 재료 및 강유전체 재료를 제거하는 단계를 더 포함한다. 일 실시예에서, 트렌치는 메모리 어레이 영역 내에 형성된다. 일 실시예에서, 비트 라인 및 소스 라인은 메모리 어레이 영역 내에 형성되고, 여기서 본 방법은: 비트 라인 및 소스 라인에 전기적으로 결합되는 제1 콘택트를 메모리 어레이 영역 위에 형성하는 단계; 및 제1 워드 라인 및 제2 워드 라인에 전기적으로 결합되는 제2 콘택트를 계단 형상의 영역 위에 형성하는 단계를 더 포함한다. 일 실시예에서, 소스 라인 및 비트 라인은 전기 전도성 재료로 형성되고, 여기서 소스 라인 및 비트 라인의 종축은 기판의 상부 표면에 수직이다. 일 실시예에서, 평면도에서, 소스 라인 및 비트 라인은 채널 재료의 제1 측벽으로부터 채널 재료의 제1 측벽과 마주하는 채널 재료의 제2 측벽까지 연속적으로 연장된다. 일 실시예에서, 본 방법은: 비트 라인에 인접하여 유전체 재료 내에 다른 소스 라인을 형성하는 단계; 및 비트 라인과 다른 소스 라인 사이에 이들과 접촉하게 격리 영역을 형성하는 단계 - 평면도에서, 격리 영역은 강유전체 재료의 제1 측벽으로부터 강유전체 재료의 제1 측벽과 마주하는 강유전체 재료의 제2 측벽까지 연속적으로 연장됨 - 를 더 포함한다.
일 실시예에 따르면, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법은: 기판 위에 제1 층 스택과 제2 층 스택을 연속적으로 형성하는 단계 - 제1 층 스택과 제2 층 스택은 제1 유전체 재료의 층 위에 제1 전기 전도성 재료의 층을 포함하는 동일한 층상 구조체를 가지며, 제1 층 스택은 제2 층 스택의 측면 범위를 넘어 연장됨 -; 제1 층 스택 및 제2 층 스택을 관통하여 연장되는 트렌치를 형성하는 단계; 트렌치의 측벽과 바닥을 강유전체 재료로 라이닝하는 단계; 트렌치에서 강유전체 재료 위에 채널 재료를 컨포멀하게 형성하는 단계; 트렌치를 제2 유전체 재료로 충전하는 단계; 제2 유전체 재료에 제1 개구부 및 제2 개구부를 형성하는 단계; 및 제1 개구부 및 제2 개구부를 제2 전기 전도성 재료로 충전하는 단계를 포함한다. 일 실시예에서, 제1 층 스택은 제1 방향으로 제2 층 스택의 측면 범위를 넘어 연장되고, 여기서 트렌치의 종축은 제1 방향을 따라 연장되도록 형성된다. 일 실시예에서, 트렌치는 제1 층 스택 및 제2 층 스택 각각을 2개의 개별 부분으로 분리시킨다. 일 실시예에서, 본 방법은, 제1 개구부 및 제2 개구부를 충전한 후에, 제2 층 스택의 경계 외부에 배치된 강유전체 재료의 적어도 일부를 제거하는 단계를 더 포함한다. 일 실시예에서, 트렌치는 제2 층 스택의 측벽에 의해 획정된 구역 내에 형성된다.
일 실시예에 따르면, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스는: 제1 층 스택; 제1 층 스택 위의 제2 층 스택 - 제1 층 스택과 제2 층 스택은 제1 유전체 재료의 층 위에 제1 전기 전도성 재료의 층을 포함하는 동일한 층상 구조체를 가지며, 제1 층 스택은 제2 층 스택의 측면 범위를 넘어 연장됨 -; 제1 층 스택 및 제2 층 스택에 매립된 제2 유전체 재료 - 제2 유전체 재료는 제1 층 스택 및 제2 층 스택을 관통하여 연장됨 -; 제2 유전체 재료와 제1 층 스택 사이, 및 제2 유전체 재료와 제2 층 스택 사이의 강유전체 재료; 강유전체 재료와 제2 유전체 재료 사이의 채널 재료; 및 제2 유전체 재료에 매립된 전기 전도성 라인 - 전기 전도성 라인은 제1 층 스택 및 제2 층 스택을 관통하여 연장됨 - 을 포함한다. 일 실시예에서, FeRAM 디바이스는: 제2 층 스택 위의 제1 유전체 층 - 제2 층 스택은 제1 유전체 층의 측면 범위를 넘어 연장됨 -; 및 제1 층 스택 및 제2 층 스택 위의 제2 유전체 층 - 제2 유전체 층의 상부 표면은 제1 유전체 층의 상부 표면과 수평을 이룸 - 을 더 포함한다. 일 실시예에서, FeRAM 디바이스는 제2 유전체 재료에 매립된 격리 영역 - 격리 영역은 제1 층 스택 및 제2 층 스택을 관통하여 연장되고, 평면도에서, 격리 영역은 강유전체 재료의 제1 측벽으로부터 제1 측벽과 마주하는 강유전체 재료의 제2 측벽까지 연속적으로 연장됨 - 을 더 포함한다.
본 발명이 예시적인 실시예를 참조하여 설명되었지만, 이 설명은 제한적인 의미로 해석되도록 의도되지 않는다. 예시적인 실시예의 다양한 수정 및 조합은 물론 본 발명의 다른 실시예가 설명을 참조하면 본 기술 분야의 통상의 기술자에게 명백할 것이다. 따라서 첨부된 청구항은 임의의 그러한 수정 또는 실시예를 포함하는 것으로 의도된다.
실시예
1. 강유전성 랜덤 액세스 메모리(ferroelectric random access memory; FeRAM) 디바이스를 형성하는 방법에 있어서,
기판 위에 제1 층 스택과 제2 층 스택을 연속적으로 형성하는 단계 - 상기 제1 층 스택 및 상기 제2 층 스택 각각은 제1 유전체 층 및 상기 제1 유전체 층 위에 형성된 전기 전도성 층을 가짐 -;
상기 제2 층 스택 위에 제2 유전체 층을 형성하는 단계;
상기 제1 층 스택, 상기 제2 층 스택, 및 상기 제2 유전체 층을 패터닝하는 단계 - 상기 패터닝은 계단 형상의 영역을 형성하고, 상기 계단 형상의 영역에서, 상기 제2 층 스택은 상기 제2 유전체 층의 측면 범위를 넘어 연장되고, 상기 제1 층 스택은 상기 제2 층 스택의 측면 범위를 넘어 연장되며, 상기 패터닝 후에, 상기 제1 층 스택 및 상기 제2 층 스택의 상기 전기 전도성 층은 각각 제1 워드 라인 및 제2 워드 라인을 형성함 -;
상기 패터닝 후에, 상기 제1 층 스택, 상기 제2 층 스택, 및 상기 제2 유전체 층을 관통하여 연장되는 트렌치를 형성하는 단계;
상기 트렌치의 측벽과 바닥을 강유전체 재료로 라이닝하는 단계;
상기 강유전체 재료 위에 채널 재료를 형성하는 단계;
상기 채널 재료 위에 유전체 재료를 형성하는 것에 의해 상기 트렌치를 충전하는 단계; 및
상기 유전체 재료 내에 소스 라인 및 비트 라인을 형성하는 단계 - 상기 소스 라인 및 상기 비트 라인은 상기 제2 유전체 층, 상기 제2 층 스택, 및 상기 제1 층 스택을 관통하여 연장됨 -
를 포함하는, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
2. 제1항에 있어서, 상기 계단 형상의 영역에서, 상기 제2 층 스택은 제1 방향을 따라 상기 제2 유전체 층의 상기 측면 범위를 넘어 연장되고, 상기 제1 층 스택은 상기 제1 방향을 따라 상기 제2 층 스택의 상기 측면 범위를 넘어 연장되는 것인, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
3. 제2항에 있어서, 상기 트렌치는 상기 제1 방향을 따라 종축을 갖도록 형성되는 것인, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
4. 제3항에 있어서, 상기 패터닝 후에, 상기 패터닝된 제2 유전체 층의 측벽은 상기 계단 형상의 영역에 인접하여 메모리 어레이 영역을 규정하는 것인, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
5. 제4항에 있어서, 상기 트렌치는 상기 메모리 어레이 영역 및 상기 계단 형상의 영역을 관통하여 연장되도록 형성되는 것인, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
6. 제5항에 있어서, 상기 소스 라인 및 상기 비트 라인을 형성한 후에, 상기 계단 형상의 영역으로부터 상기 채널 재료를 제거하는 단계
를 더 포함하는, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
7. 제5항에 있어서, 상기 소스 라인 및 상기 비트 라인을 형성한 후에, 상기 계단 형상의 영역으로부터 상기 채널 재료 및 상기 강유전체 재료를 제거하는 단계
를 더 포함하는, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
8. 제4항에 있어서, 상기 트렌치는 상기 메모리 어레이 영역 내에 형성되는 것인, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
9. 제4항에 있어서, 상기 비트 라인 및 상기 소스 라인은 상기 메모리 어레이 영역 내에 형성되고, 상기 방법은:
상기 비트 라인 및 상기 소스 라인에 전기적으로 결합되는 제1 콘택트를 상기 메모리 어레이 영역 위에 형성하는 단계; 및
상기 제1 워드 라인 및 상기 제2 워드 라인에 전기적으로 결합되는 제2 콘택트를 상기 계단 형상의 영역 위에 형성하는 단계
를 더 포함하는, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
10. 제1항에 있어서, 상기 소스 라인 및 상기 비트 라인은 전기 전도성 재료로 형성되고, 상기 소스 라인 및 상기 비트 라인의 종축은 상기 기판의 상부 표면에 수직인 것인, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
11. 제10항에 있어서, 평면도에서, 상기 소스 라인 및 상기 비트 라인은 상기 채널 재료의 제1 측벽으로부터 상기 채널 재료의 상기 제1 측벽과 마주하는 상기 채널 재료의 제2 측벽까지 연속적으로 연장되는 것인, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
12. 제11항에 있어서,
상기 비트 라인에 인접하여 상기 유전체 재료 내에 다른 소스 라인을 형성하는 단계; 및
상기 비트 라인과 상기 다른 소스 라인 사이에 이들과 접촉하게 격리 영역을 형성하는 단계 - 상기 평면도에서, 상기 격리 영역은 상기 강유전체 재료의 제1 측벽으로부터 상기 강유전체 재료의 상기 제1 측벽과 마주하는 상기 강유전체 재료의 제2 측벽까지 연속적으로 연장됨 -
를 더 포함하는, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
13. 강유전성 랜덤 액세스 메모리(ferroelectric random access memory; FeRAM) 디바이스를 형성하는 방법에 있어서,
기판 위에 제1 층 스택과 제2 층 스택을 연속적으로 형성하는 단계 - 상기 제1 층 스택과 상기 제2 층 스택은 제1 유전체 재료의 층 위에 제1 전기 전도성 재료의 층을 포함하는 동일한 층상 구조체를 가지며, 상기 제1 층 스택은 상기 제2 층 스택의 측면 범위를 넘어 연장됨 -;
상기 제1 층 스택 및 상기 제2 층 스택을 관통하여 연장되는 트렌치를 형성하는 단계;
상기 트렌치의 측벽과 바닥을 강유전체 재료로 라이닝하는 단계;
상기 트렌치에서 상기 강유전체 재료 위에 채널 재료를 컨포멀하게 형성하는 단계;
상기 트렌치를 제2 유전체 재료로 충전하는 단계;
상기 제2 유전체 재료에 제1 개구부 및 제2 개구부를 형성하는 단계; 및
상기 제1 개구부 및 상기 제2 개구부를 제2 전기 전도성 재료로 충전하는 단계
를 포함하는, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
14. 제13항에 있어서, 상기 제1 층 스택은 제1 방향으로 상기 제2 층 스택의 상기 측면 범위를 넘어 연장되고, 상기 트렌치의 종축은 상기 제1 방향을 따라 연장되도록 형성되는 것인, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
15. 제14항에 있어서, 상기 트렌치는 상기 제1 층 스택 및 상기 제2 층 스택 각각을 2개의 개별 부분으로 분리시키는 것인, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
16. 제15항에 있어서,
상기 제1 개구부 및 상기 제2 개구부를 충전한 후에, 상기 제2 층 스택의 경계 외부에 배치된 상기 강유전체 재료의 적어도 일부를 제거하는 단계
를 더 포함하는, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
17. 제14항에 있어서, 상기 트렌치는 상기 제2 층 스택의 측벽에 의해 획정된 구역 내에 형성되는 것인, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
18. 강유전성 랜덤 액세스 메모리(ferroelectric random access memory; FeRAM) 디바이스에 있어서,
제1 층 스택;
상기 제1 층 스택 위의 제2 층 스택 - 상기 제1 층 스택과 상기 제2 층 스택은 제1 유전체 재료의 층 위에 제1 전기 전도성 재료의 층을 포함하는 동일한 층상 구조체를 가지며, 상기 제1 층 스택은 상기 제2 층 스택의 측면 범위를 넘어 연장됨 -;
상기 제1 층 스택 및 상기 제2 층 스택에 매립된 제2 유전체 재료 - 상기 제2 유전체 재료는 상기 제1 층 스택 및 상기 제2 층 스택을 관통하여 연장됨 -;
상기 제2 유전체 재료와 상기 제1 층 스택 사이, 및 상기 제2 유전체 재료와 상기 제2 층 스택 사이의 강유전체 재료;
상기 강유전체 재료와 상기 제2 유전체 재료 사이의 채널 재료; 및
상기 제2 유전체 재료에 매립된 전기 전도성 라인 - 상기 전기 전도성 라인은 상기 제1 층 스택 및 상기 제2 층 스택을 관통하여 연장됨 -
을 포함하는, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스.
19. 제18항에 있어서,
상기 제2 층 스택 위의 제1 유전체 층 - 상기 제2 층 스택은 상기 제1 유전체 층의 측면 범위를 넘어 연장됨 -; 및
상기 제1 층 스택 및 상기 제2 층 스택 위의 제2 유전체 층 - 상기 제2 유전체 층의 상부 표면은 상기 제1 유전체 층의 상부 표면과 수평을 이룸 -
을 더 포함하는, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스.
20. 제18항에 있어서, 상기 제2 유전체 재료에 매립된 격리 영역 - 상기 격리 영역은 상기 제1 층 스택 및 상기 제2 층 스택을 관통하여 연장되고, 평면도에서, 상기 격리 영역은 상기 강유전체 재료의 제1 측벽으로부터 상기 제1 측벽과 마주하는 상기 강유전체 재료의 제2 측벽까지 연속적으로 연장됨 -
을 더 포함하는, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스.
Claims (10)
- 강유전성 랜덤 액세스 메모리(ferroelectric random access memory; FeRAM) 디바이스를 형성하는 방법에 있어서,
기판 위에 제1 층 스택과 제2 층 스택을 연속적으로 형성하는 단계 - 상기 제1 층 스택 및 상기 제2 층 스택 각각은 제1 유전체 층 및 상기 제1 유전체 층 위에 형성된 전기 전도성 층을 가짐 -;
상기 제2 층 스택 위에 제2 유전체 층을 형성하는 단계;
상기 제1 층 스택, 상기 제2 층 스택, 및 상기 제2 유전체 층을 패터닝하는 단계 - 상기 패터닝은 계단 형상의 영역을 형성하고, 상기 계단 형상의 영역에서, 상기 제2 층 스택은 상기 제2 유전체 층의 측면 범위를 넘어 연장되고, 상기 제1 층 스택은 상기 제2 층 스택의 측면 범위를 넘어 연장되며, 상기 패터닝 후에, 상기 제1 층 스택 및 상기 제2 층 스택의 상기 전기 전도성 층은 각각 제1 워드 라인 및 제2 워드 라인을 형성함 -;
상기 패터닝 후에, 상기 제1 층 스택, 상기 제2 층 스택, 및 상기 제2 유전체 층을 관통하여 연장되는 트렌치를 형성하는 단계 - 상기 트렌치는 상기 계단 형상의 영역을 관통하여 연장되도록 형성됨 -;
상기 트렌치의 측벽과 바닥을 강유전체 재료로 라이닝하는 단계;
상기 강유전체 재료 위에 채널 재료를 형성하는 단계;
상기 채널 재료 위에 유전체 재료를 형성하는 것에 의해 상기 트렌치를 충전하는 단계; 및
상기 유전체 재료 내에 소스 라인 및 비트 라인을 형성하는 단계 - 상기 소스 라인 및 상기 비트 라인은 상기 제2 유전체 층, 상기 제2 층 스택, 및 상기 제1 층 스택을 관통하여 연장됨 -
를 포함하는, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법. - 제1항에 있어서, 상기 계단 형상의 영역에서, 상기 제2 층 스택은 제1 방향을 따라 상기 제2 유전체 층의 상기 측면 범위를 넘어 연장되고, 상기 제1 층 스택은 상기 제1 방향을 따라 상기 제2 층 스택의 상기 측면 범위를 넘어 연장되는 것인, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
- 제2항에 있어서, 상기 트렌치는 상기 제1 방향을 따라 연장되도록 형성되는 것인, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
- 제3항에 있어서, 상기 패터닝 후에, 상기 패터닝된 제2 유전체 층의 측벽은 상기 계단 형상의 영역에 인접하여 메모리 어레이 영역을 규정하는 것인, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
- 제1항에 있어서, 상기 소스 라인 및 상기 비트 라인은 전기 전도성 재료로 형성되고, 상기 소스 라인 및 상기 비트 라인의 종축은 상기 기판의 상부 표면에 수직인 것인, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
- 제5항에 있어서, 평면도에서, 상기 소스 라인 및 상기 비트 라인은 상기 채널 재료의 제1 측벽으로부터 상기 채널 재료의 상기 제1 측벽과 마주하는 상기 채널 재료의 제2 측벽까지 연속적으로 연장되는 것인, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법.
- 강유전성 랜덤 액세스 메모리(ferroelectric random access memory; FeRAM) 디바이스를 형성하는 방법에 있어서,
기판 위에 제1 층 스택과 제2 층 스택을 연속적으로 형성하는 단계 - 상기 제1 층 스택과 상기 제2 층 스택은 제1 유전체 재료의 층 위에 제1 전기 전도성 재료의 층을 포함하는 동일한 층상 구조체를 가지며, 상기 제1 층 스택과 상기 제2 층 스택은 계단 형상의 영역을 형성하고, 상기 계단 형상의 영역에서, 상기 제1 층 스택은 상기 제2 층 스택의 측면 범위를 넘어 연장됨 -;
상기 제1 층 스택 및 상기 제2 층 스택을 관통하여 연장되는 트렌치를 형성하는 단계 - 상기 트렌치는 상기 계단 형상의 영역을 관통하여 연장되도록 형성됨 -;
상기 트렌치의 측벽과 바닥을 강유전체 재료로 라이닝하는 단계;
상기 트렌치 내에서 상기 강유전체 재료 위에 채널 재료를 컨포멀하게 형성하는 단계;
상기 트렌치를 제2 유전체 재료로 충전하는 단계;
상기 제2 유전체 재료 내에 제1 개구부 및 제2 개구부를 형성하는 단계; 및
상기 제1 개구부 및 상기 제2 개구부를 제2 전기 전도성 재료로 충전하는 단계
를 포함하는, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법. - 강유전성 랜덤 액세스 메모리(ferroelectric random access memory; FeRAM) 디바이스에 있어서,
제1 층 스택;
상기 제1 층 스택 위의 제2 층 스택 - 상기 제1 층 스택과 상기 제2 층 스택은 제1 유전체 재료의 층 위에 제1 전기 전도성 재료의 층을 포함하는 동일한 층상 구조체를 가지며, 상기 제1 층 스택과 상기 제2 층 스택은 계단 형상의 영역을 형성하고, 상기 계단 형상의 영역에서, 상기 제1 층 스택은 상기 제2 층 스택의 측면 범위를 넘어 연장됨 -;
상기 제1 층 스택 및 상기 제2 층 스택 내에 매립된 제2 유전체 재료 - 상기 제2 유전체 재료는 상기 제1 층 스택 및 상기 제2 층 스택을 관통하여 연장되고, 상기 제2 유전체 재료는 상기 계단 형상의 영역을 관통하여 연장되도록 형성됨 -;
상기 제2 유전체 재료와 상기 제1 층 스택 사이, 및 상기 제2 유전체 재료와 상기 제2 층 스택 사이의 강유전체 재료;
상기 강유전체 재료와 상기 제2 유전체 재료 사이의 채널 재료; 및
상기 제2 유전체 재료 내에 매립된 전기 전도성 라인 - 상기 전기 전도성 라인은 상기 제1 층 스택 및 상기 제2 층 스택을 관통하여 연장됨 -
을 포함하는, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스. - 제8항에 있어서,
상기 제2 층 스택 위의 제1 유전체 층 - 상기 제2 층 스택은 상기 제1 유전체 층의 측면 범위를 넘어 연장됨 -; 및
상기 제1 층 스택 및 상기 제2 층 스택 위의 제2 유전체 층 - 상기 제2 유전체 층의 상부 표면은 상기 제1 유전체 층의 상부 표면과 수평을 이룸 -
을 더 포함하는, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스. - 제8항에 있어서, 상기 제2 유전체 재료 내에 매립된 격리 영역 - 상기 격리 영역은 상기 제1 층 스택 및 상기 제2 층 스택을 관통하여 연장되고, 평면도에서, 상기 격리 영역은 상기 강유전체 재료의 제1 측벽으로부터 상기 제1 측벽과 마주하는 상기 강유전체 재료의 제2 측벽까지 연속적으로 연장됨 -
을 더 포함하는, 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202063044578P | 2020-06-26 | 2020-06-26 | |
| US63/044,578 | 2020-06-26 | ||
| US17/018,139 | 2020-09-11 | ||
| US17/018,139 US11552103B2 (en) | 2020-06-26 | 2020-09-11 | Three-dimensional stackable ferroelectric random access memory devices and methods of forming |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20220000793A KR20220000793A (ko) | 2022-01-04 |
| KR102522335B1 true KR102522335B1 (ko) | 2023-04-14 |
Family
ID=78060243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200175778A KR102522335B1 (ko) | 2020-06-26 | 2020-12-15 | 3차원 적층형 강유전성 랜덤 액세스 메모리 디바이스 및 형성 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US11552103B2 (ko) |
| KR (1) | KR102522335B1 (ko) |
| CN (1) | CN113517299B (ko) |
| DE (1) | DE102020124477A1 (ko) |
| TW (1) | TWI759075B (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11723210B2 (en) * | 2021-03-05 | 2023-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | High selectivity isolation structure for improving effectiveness of 3D memory fabrication |
| CN115734614A (zh) * | 2021-08-27 | 2023-03-03 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
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Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2019139622A1 (en) | 2018-01-12 | 2019-07-18 | Intel Corporation | Ferroelectric field-effect transistors for 3d memory arrays and methods of manufacturing the same |
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| US11049880B2 (en) | 2019-08-02 | 2021-06-29 | Sandisk Technologies Llc | Three-dimensional memory device containing epitaxial ferroelectric memory elements and methods for forming the same |
| US10937809B1 (en) | 2019-08-15 | 2021-03-02 | Sandisk Technologies Llc | Three-dimensional memory device containing ferroelectric memory elements encapsulated by transition metal nitride materials and method of making thereof |
| US11133329B2 (en) * | 2019-09-09 | 2021-09-28 | Macronix International Co., Ltd. | 3D and flash memory architecture with FeFET |
-
2020
- 2020-09-11 US US17/018,139 patent/US11552103B2/en active Active
- 2020-09-21 DE DE102020124477.0A patent/DE102020124477A1/de active Pending
- 2020-12-15 KR KR1020200175778A patent/KR102522335B1/ko active IP Right Grant
-
2021
- 2021-01-13 CN CN202110039606.6A patent/CN113517299B/zh active Active
- 2021-01-15 TW TW110101529A patent/TWI759075B/zh active
-
2023
- 2023-01-09 US US18/151,682 patent/US11991886B2/en active Active
-
2024
- 2024-04-17 US US18/638,140 patent/US20240268122A1/en active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US20240268122A1 (en) | 2024-08-08 |
| TW202201763A (zh) | 2022-01-01 |
| US11991886B2 (en) | 2024-05-21 |
| CN113517299A (zh) | 2021-10-19 |
| CN113517299B (zh) | 2023-07-04 |
| US20210408042A1 (en) | 2021-12-30 |
| KR20220000793A (ko) | 2022-01-04 |
| US20230165011A1 (en) | 2023-05-25 |
| DE102020124477A1 (de) | 2021-12-30 |
| TWI759075B (zh) | 2022-03-21 |
| US11552103B2 (en) | 2023-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant |