CN101278390A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种能够将金属布线和导电插塞良好地进行电连接的半导体器件及其制造方法。半导体器件的制造方法包括：在硅衬底30上形成第一绝缘膜45的工序；在第一绝缘膜45上形成电容器Q的工序；形成覆盖电容器Q的第二绝缘膜55的工序；在第二绝缘膜55上形成金属布线65的工序；形成第一电容器保护绝缘膜66的工序，该第一电容器保护绝缘膜覆盖金属布线65和第二绝缘膜55；在金属布线65的旁边形成绝缘侧壁67a的工序；在绝缘侧壁67a上形成第三绝缘膜68的工序；以绝缘侧壁67a的蚀刻速度比第三绝缘膜68的蚀刻速度慢的条件蚀刻第三绝缘膜68，以此形成孔74a的工序；在孔74a内形成导电插塞77的工序。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
作为即使切断电源也可以存储信息的非易失性存储器，闪存或铁电存储器已被公知。
其中，闪存具有填埋在绝缘栅极型的场效应晶体管(IGFET)的栅极绝缘膜中的浮栅，而且通过将表示存储信息的电荷存储到该浮栅中来存储信息。但是，在这种闪存中存在如下缺点，即，在信息的写入或删除时，需要向栅极绝缘膜通隧道电流，需要较高的电压。
相对于此，铁电存储器也被称之为FeRAM(Ferroelectric Random AccessMemory：铁电随机存储器)，其利用铁电电容器具有的铁电膜的磁滞特性来存储信息。该铁电膜，根据施加在电容器的上部电极和下部电极之间的电压产生极化，即使去掉该电压也残留自发极化。当使施加的电压的极性反相时，该自发极化也颠倒，通过使该自发极化的方向与“1”和“0”相对应，而向铁电膜写入信息。FeRAM具有以下优点：该写入所需的电压比闪存的电压还低，另外，能够比闪存还要高速地写入。
在上述的FeRAM中，在层间绝缘膜上形成用于向电容器的上部电极或下部电极施加电压的金属布线，该金属布线的结构例子在下述的专利文献1～9中已被公开。
其中，在专利文献1～7中，通过在布线的旁边形成侧壁，增大接触孔和布线的对位的余量。
另外，在专利文献8、9中，通过在布线的旁边形成绝缘性的侧壁，即使布线上的导电插塞位置偏移，也防止该导电插塞的接触阻抗上升。
专利文献1：JP特开平8-330417号公报
专利文献2：JP特开平11-274297号公报
专利文献3：JP特开2002-343857号公报
专利文献4：JP特开平11-8299号公报
专利文献5：JP特开平10-209277号公报
专利文献6：JP特开平8-293549号公报
专利文献7：JP特开平8-250589号公报
专利文献8：JP特开平11-186382号公报
专利文献9：JP特开平8-330422号公报
发明内容
本发明的目的在于提供一种能够将金属布线和其上的导电插塞良好地进行电连接的半导体器件及其制造方法。
根据本发明的一种观点，提供一种半导体器件的制造方法，其包括：在半导体衬底上形成第一绝缘膜的工序；在上述第一绝缘膜上形成电容器的工序，其中，该电容器具有下部电极、电容器电介质膜以及上部电极，该电容器电介质膜由铁电材料构成；形成覆盖上述电容器的第二绝缘膜的工序；在上述第二绝缘膜上形成金属布线的工序；形成第一电容器保护绝缘膜的工序，该第一电容器保护绝缘膜覆盖上述金属布线和上述第二绝缘膜；在上述金属布线旁边的上述第一电容器保护绝缘膜上形成绝缘侧壁的工序；在上述绝缘侧壁上形成第三绝缘膜，并利用该第三绝缘膜覆盖上述金属布线的工序；以上述绝缘侧壁的蚀刻速度比上述第三绝缘膜的蚀刻速度慢的蚀刻条件，选择性蚀刻上述第一电容器保护绝缘膜和上述第三绝缘膜，以此在上述金属布线上形成孔的工序；在上述孔内形成连接在上述金属布线上的导电插塞的工序。
根据本发明，利用第一电容器保护绝缘膜覆盖金属布线之后，形成绝缘侧壁和第三绝缘膜，因此，金属布线不被暴露在包含于形成这些膜时的成膜环境中的等离子体中。由此，等离子体损伤不通过金属布线传到电容器电介质膜中，从而能够防止因等离子体损伤而引起的电容器电介质膜的劣化。
而且，以绝缘侧壁的蚀刻速度比第三绝缘膜的蚀刻速度还慢的蚀刻条件，蚀刻第三绝缘膜以形成孔，因此，即使孔位置偏移而其一部分从金属布线处偏移，也不会在偏移部分的孔的底部形成槽。因此，在蚀刻孔时，从第一电容器保护绝缘膜中生成的蚀刻生成物不留在上述槽中，从而蚀刻生成物难以残留在孔内。因此，在孔内形成导电插塞时，即使加热半导体衬底，也几乎没有因被加热的蚀刻生成物而引起的脱气，所以能够防止由于脱气而导致不形成导电插塞，从而能够将导电插塞和金属布线良好地电连接。
此外，上述的绝缘侧壁是可以对侧壁用绝缘膜进行回蚀而形成的，但通过溅射法形成该侧壁用绝缘膜，以此与通过等离子体CVD法等形成绝缘膜的情况相比，能够减小电容器电介质膜所受的等离子体损伤。
另外，因为不像上述那样在孔的底部形成槽，所以即使清洗孔内，清洗水也难以残留在孔内，从而能够避免因残留的清洗水而导致不形成导电插塞的问题。
此外，优选形成包含铝膜的金属叠层膜而作为上述的金属布线。此时，因为金属布线被第一电容器保护绝缘膜所覆盖，所以在绝缘侧壁或第三绝缘膜的成膜环境中所包含的水分不直接接触到铝膜。由此，防止因铝的还原作用而使上述的水分被还原成氢气，从而能够防止电容器电介质膜被上述氢气劣化。
另外，根据本发明的另一种观点，提供一种半导体器件，其具有：半导体衬底；第一绝缘膜，其形成在上述半导体衬底上；电容器，其形成在上述第一绝缘膜上，并具有下部电极、电容器电介质膜及上部电极，该电容器电介质膜由铁电材料构成；第二绝缘膜，其形成在上述电容器上；金属布线，其形成在上述第二绝缘膜上；第一电容器保护绝缘膜，其至少形成在上述金属布线的侧面；绝缘侧壁，其形成在上述金属布线旁边的第一电容器保护绝缘膜上；第三绝缘膜，其形成在上述金属布线和上述绝缘侧壁中的每一个上，并在上述金属布线上具有孔；导电插塞，其形成在上述孔内，并与上述金属布线相连接。
附图说明
图1(a)、(b)是虚拟半导体器件的制造过程中的剖视图(其1)。
图2(a)、(b)是虚拟半导体器件的制造过程中的剖视图(其2)。
图3(a)、(b)是虚拟半导体器件的制造过程中的剖视图(其3)。
图4(a)、(b)是在虚拟的半导体器件中，第五孔从第一层金属布线上脱离时的放大剖视图。
图5(a)、(b)是本发明的第一实施方式的半导体器件的制造过程中的剖视图(其1)。
图6(a)、(b)是本发明的第一实施方式的半导体器件的制造过程中的剖视图(其2)。
图7(a)、(b)是本发明的第一实施方式的半导体器件的制造过程中的剖视图(其3)。
图8(a)、(b)是本发明的第一实施方式的半导体器件的制造过程中的剖视图(其4)。
图9(a)、(b)是本发明的第一实施方式的半导体器件的制造过程中的剖视图(其5)。
图10(a)、(b)是本发明的第一实施方式的半导体器件的制造过程中的剖视图(其6)。
图11(a)、(b)是本发明的第一实施方式的半导体器件的制造过程中的剖视图(其7)。
图12是本发明的第一实施方式的半导体器件的制造过程中的剖视图(其8)。
图13是本发明的第一实施方式的半导体器件的制造过程中的剖视图(其9)。
图14是本发明的第一实施方式的半导体器件的制造过程中的剖视图(其10)。
图15是本发明的第一实施方式的半导体器件的制造过程中的剖视图(其11)。
图16是本发明的第一实施方式的半导体器件的制造过程中的剖视图(其12)。
图17是本发明的第一实施方式的半导体器件的制造过程中的剖视图(其13)。
图18是本发明的第一实施方式的半导体器件的制造过程中的剖视图(其14)。
图19是本发明的第一实施方式的半导体器件的制造过程中的剖视图(其15)。
图20是本发明的第一实施方式的半导体器件的制造过程中的剖视图(其16)。
图21是本发明的第一实施方式的半导体器件的制造过程中的剖视图(其17)。
图22是本发明的第一实施方式的半导体器件的制造过程中的剖视图(其18)。
图23是在本发明的第一实施方式中，第三孔74a的一部分从第一层金属布线65上偏移时的放大剖视图。
图24是在本发明的第一实施方式中，从第一层的金属布线65的上表面除去了第一电容器保护绝缘膜66时的放大剖视图。
图25(a)～(c)是本发明的第二实施方式的半导体器件的制造过程中的剖视图(其1)。
图26(a)～(c)是本发明的第二实施方式的半导体器件的制造过程中的剖视图(其2)。
图27(a)～(c)是本发明的第二实施方式的半导体器件的制造过程中的剖视图(其3)。
图28(a)、(b)是本发明的第二实施方式的半导体器件的制造过程中的剖视图(其4)。
图29(a)、(b)是本发明的第二实施方式的半导体器件的制造过程中的剖视图(其5)。
图30(a)、(b)是本发明的第二实施方式的半导体器件的制造过程中的剖视图(其6)。
图31(a)、(b)是本发明的第二实施方式的半导体器件的制造过程中的剖视图(其7)。
图28(a)、(b)是本发明的第二实施方式的半导体器件的制造过程中的剖视图(其8)。
具体实施方式
以下，对本发明的实施方式，参照附图进行详细说明。
(1)预备事项的说明
说明本发明的实施方式之前，对成为本发明的基础的预备事项进行说明。
在FeRAM所具有的铁电电容器中，使用PZT(Pb(Zrx，Ti1-x)O3)膜等氧化金属膜来作为其电容器电介质膜。若氧化金属膜被暴露在氢气或水分等的还原性物质中，则膜中的氧被还原而成为缺乏氧的状态，从而导致残留极化电荷量等铁电特性劣化。因此，在FeRAM中，为了自上述还原性物质中保护铁电膜，而形成氧化铝等电容器保护绝缘膜。该电容器保护绝缘膜具有阻止还原性物质到达到铁电膜的功能，而且例如形成在上下布线之间。
下面，对具有由这种氧化铝构成的电容器保护绝缘膜的虚拟半导体器件，按照其制造工序进行说明。
图1～图3是虚拟半导体器件的制造过程中的剖视图。
首先，对得到如图1(a)所示的截面结构为止的工序进行说明。
最开始，在硅衬底1上形成由栅电极4等构成的MOS晶体管TR。
然后，用氮化硅膜等覆盖绝缘膜6覆盖该MOS晶体管TR之后，在覆盖绝缘膜6上形成氧化硅膜，将该氧化硅膜作为第一绝缘膜7。
下面，用CMP(Chemical Mechanical Polishing：化学机械研磨)法研磨第一绝缘膜7的上表面使其平坦化。
之后，在平坦化过的第一绝缘膜7的上表面形成将下部电极8、电容器电介质膜9及上部电极10依次层叠而成的电容器Q。
接着，如图1(b)所示，在硅基板1的上侧的整个面上，形成氧化硅膜来作为第二绝缘膜11。通过用CMP法进行的研磨，对反映电容器Q的形状而形成在第二绝缘膜11上表面上的凹凸进行平坦化处理。
还有，通过光刻法从第二绝缘膜11到覆盖绝缘膜6为止进行图案成形，以此在上述各绝缘膜中形成如下深度的第1、第2孔11a、11b，即，到达上述MOS晶体管TR的源极/漏极区域的深度。
之后，分别在这些孔11a、11b中，形成第一导电插塞11a、11b。之后，为了防止第一导电插塞11a、11b的氧化，在这些导电插塞和第二绝缘膜11各自的上表面上形成SiON膜作为防氧化绝缘膜(未图示)。
然后，再次对第二绝缘膜11进行图案成形，分别在上部电极10和下部电极8上形成第3、第4孔11c、11d之后，除去上述的防氧化绝缘膜，并在这些孔11c、11d的内面和第二绝缘膜11的上表面形成第一层金属布线13。
接着，如图2(a)所示，为了从氢气或水分等还原性物质中保护电容器电介质膜9，用溅射法在第一层金属布线13之上形成氧化铝膜，并将该氧化铝膜作为第一电容器保护绝缘膜14。
还有，通过等离子体CVD法在第一电容器保护绝缘膜14上形成氧化硅膜来作为第三绝缘膜15之后，通过用CMP法进行的研磨使该第三绝缘膜15的上表面平坦化。
在此，为了更加有效地防止电容器电介质膜9的劣化，用溅射法在第三绝缘膜15上形成氧化铝膜来作为第二电容器保护绝缘膜16。
之后，在该第二电容器保护绝缘膜16之上形成氧化硅膜，并将该氧化硅膜作为盖绝缘膜17。
接着，如图2(b)所示，通过对上述的各绝缘膜14～17进行图案成形，以此在第一层金属布线13上形成第五孔15a。
下面，对得到如图3(a)所示的截面结构为止的工序进行说明。
首先，通过溅射法在第五孔15a的内面和盖绝缘膜17的上表面上，形成氮化钛膜作为胶膜19。
然后，在该胶膜19之上形成填埋第五孔15a的厚度的钨膜之后，通过CMP法研磨并除去盖绝缘膜17之上的多余的钨膜，以此只在第五孔15a内留下钨膜来作为第三导电插塞20。
接着，如图3(b)所示，用溅射法在胶膜19之上形成包含铝膜的金属叠层膜，并对该金属叠层膜和胶膜19进行图案成形，从而形成第二层金属布线21。
由此，完成了该FeRAM的基本结构。
根据上述半导体器件的制造方法，如图2(b)中所说明的，在第一层金属布线13之上形成第五孔15a。该第五孔15a如图所示只要是按设计与第一层金属布线13对位，就不存在特别的问题。但是，在用于形成第五孔15a的光刻法中，当例如成为蚀刻掩模(mask)的抗蚀图案(未图示)和硅衬底1位置偏移时，第五孔15a有可能从第一层金属布线13上脱离。
图4(a)、(b)是用于说明发生这种第五孔15a从第一层金属布线13上脱离时的问题的放大剖视图。
如图4(a)所示，第一层金属布线13是从下起将氮化钛膜13a、铝膜13b、钛膜13c及氮化钛膜13d依次层叠而成的。而且，若第五孔15a从该第一层金属布线13上脱离，则在第一层金属布线13旁边的第三绝缘膜15上形成槽15b，铝膜13b的表面在该槽15b的侧面上露出。
当这样形成槽15b时，在形成孔15a时因对由氧化铝构成的第一、第二电容器保护绝缘膜14、16进行蚀刻而产生的蚀刻生成物留在槽15b里。因为化学上氧化铝不容易被蚀刻，所以难以除去因氧化铝而引起的蚀刻生成物。另外，形成了孔15a之后，用于清洗其内面的清洗水也被留在槽15b里。
在蚀刻生成物或清洗水等异物存在于槽15b内的状态下，即使想形成由钨构成的第三导电插塞20(参照图3(a))，也由于进行钨膜的成膜时的热而从上述异物中发生脱气，因此，无法用钨膜填埋孔15a。
其结果，如图4(b)所示，无法在第五孔15a内形成第三导电插塞20，从而变得难以将第一层金属布线13和第二层金属布线21良好地电连接。
为了避免这种问题，可以考虑如下方法，即，例如，省略第一电容器保护绝缘膜14，用等离子体CVD法在第一层金属布线13上直接形成第三绝缘膜15，并只用第二电容器保护绝缘膜16阻止还原性物质。
但是，要是这样做，则在第一层金属布线13的侧面露出的铝膜13b与第三绝缘膜15的成膜环境相接触，因此，包含在该成膜环境中的水分通过铝的还原作用而成为氢气，因该氢气而导致电容器电介质膜9(参照图3(b))的铁电特性大幅度劣化。
因此，在第一层金属布线13包含铝膜的情况下，省略第一电容器保护绝缘膜14是不妥当的。
还有，如上所述，虽然在第一层金属布线13的最上层形成了氮化钛膜13d，但该氮化钛膜13d和由氧化硅构成的第三绝缘膜15之间的蚀刻速度比比较小。因此，可以认为，通过蚀刻形成第五孔15a时，氮化钛膜13d也被某种程度地蚀刻，因该氮化钛膜13d而产生蚀刻生成物，由此也促进了上述的脱气。
鉴于上述问题，本申请的发明者提出如下所说明的本发明的实施方式。
(2)第一实施方式
图5～图22是本发明的第一实施方式的半导体器件的制造过程中的剖视图。
该半导体器件是在电容器的下部电极上设置了接触区域，从该接触区域上方的金属布线向下部电极施加电压的平面型FeRAM，通过如下方式做成。
最初，对得到如图5(a)所示的截面结构为止的工序进行说明。
首先，通过对n型或p型的硅(半导体)衬底30的表面进行热氧化处理而形成元件隔离绝缘膜31，以该元件隔离绝缘膜31划定晶体管的有源区域。这种元件隔离结构被称为LOCOS(Local Oxidation Of Silicon：硅的局部氧化)，但也可以采用STI(Shallow Trench Isolation：浅沟槽隔离)来代替此。
接着，在硅衬底30的有源区域中导入p型杂质、例如硼来形成第一、第二p阱32、33之后，通过热氧化该有源区域的表面，以约6～7nm的厚度形成成为栅极绝缘膜34的热氧化膜。
接着，在硅衬底30的上侧的整个面上，依次形成厚度约50nm的非晶态硅膜和厚度约150nm的钨硅化物膜。此外，也可以形成多晶硅膜来替代非晶态硅膜。之后，通过光刻法对这些膜进行图案成形，在硅衬底30上形成栅电极35的同时，在元件隔离绝缘膜31上形成布线36。
还有，通过以栅电极35作为掩模的离子注入，向栅电极35旁边的硅衬底30中导入磷而作为n型杂质，从而形成第一～第三源极/漏极延伸区37a～37c。
之后，在硅衬底30的上侧整个面上形成绝缘膜，回蚀该绝缘膜从而留在栅电极35和布线36的旁边作为绝缘隔离物38。例如通过CVD法形成氧化硅膜来作为该绝缘膜。
接着，以该绝缘隔离物38和栅电极35作为掩模，将砒等n型杂质再次离子注入到硅衬底30中，以此在栅电极35侧方的硅衬底30上形成第一～第三源极/漏极区域39a～39c。
还有，在硅衬底30的上侧整个面上，通过溅射法形成钴膜等高熔点金属膜。然后，通过加热该高熔点金属膜并使之与硅进行反应，在第一～第三源极/漏极区域39a～39c的硅衬底30上形成钴硅化物层等高熔点硅化物层40，从而降低各源极/漏极区域39a～39c的阻抗。此外，这种高熔点金属硅化物层也形成在栅电极35或布线36的表层上。
之后，湿蚀刻在元件隔离绝缘膜31上等成为未反应的高熔点金属层，以将其除去。
通过到此为止的工序，在硅衬底30的有源区域中形成了第一～第三MOS晶体管TR1～TR3，所述第一～第三MOS晶体管TR1～TR3由栅极绝缘膜34、栅电极35及第一～第三源极/漏极区域39a～39c等构成。
这些晶体管中，第一、第二MOS晶体管TR1、TR2形成在单元区域中，这些栅电极35以相互平行的方式形成并构成字线(word line)的一部分。另一方面，第三晶体管TR3形成在周边电路区域中。
接着，如图5(b)所示，在硅衬底30的上侧整面个上，用等离子体CVD法形成厚度约200nm的氮氧化硅(SiON)膜，并将其作为覆盖绝缘膜44。
还有，通过使用TEOS气体的等离子体CVD法，在该覆盖绝缘膜44之上形成厚度约600nm的氧化硅(SiO)而作为第一绝缘膜45之后，用CMP(Chemical Mechanical Polishing：化学机械研磨)法研磨第一绝缘膜45约200nm左右，从而使第一绝缘膜45的上表面平坦化。
接着，通过使用TEOS气体的等离子体CVD法，在该第一绝缘膜45之上再次形成厚度约100nm的氧化硅膜，并将该氧化硅膜作为第一盖绝缘膜46。
之后，在氮气环境中进行约30分钟的使衬底温度约为650℃的退火来作为这些绝缘膜45、46的脱水处理。
接着，对得到如图6(a)所示的截面结构为止的工序进行说明。
首先，通过溅射法在第一盖绝缘膜46上形成厚度约20nm的第一氧化铝膜40。
然后，通过溅射法在第一氧化铝膜40上形成铂膜，作为第一导电膜47。在以后的处理中对该第一导电膜47进行图案成形，从而使其成为电容器下部电极，其膜厚约为155nm。
还有，在第一绝缘膜47之上，通过溅射法以150～200nm的厚度形成PZT膜，并将该PZT膜作为铁电膜48。
另外，作为铁电膜48的成膜方法，除了溅射法之外，还有MOCVD(MetalOrganic CVD：金属有机化学气相沉积)法和溶胶凝胶法。还有，铁电膜48的材料不局限于上述的PZT，也可以由SrBi2Ta2O9、SrBi2(TaxNb1-x)2O9、Bi4Ti2O12等Bi层状结构化合物、在PZT里掺杂镧的PLZT(Pb1-xLaxZr1-yTiyO3)、或其它金属氧化物铁电体来构成铁电膜48。
在这里，用溅射法形成的PZT在刚成膜之后大部分没有结晶化，从而缺乏铁电特性。因此，在含有氧气的环境中进行约90秒钟的使衬底温度约为585℃的RTA(Rapid Thermal Anneal：快速热退火)处理，作为用于使构成铁电膜48的PZT结晶化的结晶化退火。此外，在用MOCVD法形成铁电膜48时，不需要该结晶化退火。
接着，用溅射法在上述铁电膜48之上形成厚度约50nm的第一氧化铱(IrO2)膜，并对该第一氧化铱膜实施RTA处理。该RTA处理的条件虽然未特别地限定，但在本实施方式中为如下，即，在含有氧气的环境中使衬底温度为725℃，并使处理时间为20秒钟。
之后，通过溅射法在第一氧化铱膜之上以约200nm的厚度形成第二氧化铱膜，将由这些第一、第二氧化铱膜构成叠层膜作为第二导电膜49。
下面，对得到如图6(b)所示的截面结构为止的工序进行说明。
首先，通过光刻法对第二导电膜49进行图案成形，从而形成上部电极49a。然后，为了恢复因该图案成形铁电膜48所受的损伤，在立式炉内对铁电膜48进行第一次还原退火。该还原退火是在含有氧气的环境中进行，其条件是，例如，衬底温度为650℃、处理时间为60分钟。
接着，通过用光刻法对铁电膜48进行图案成形，以此形成由PZT等铁电材料构成的电容器电介质膜48a。因该图案成形电容器电介质膜48a所受的损伤是通过第二次还原退火来恢复的。该第二次还原退火与第一次同样使用纵向型炉，并在含有氧气的环境中进行，而且，采用衬底温度为350℃、处理时间为60分钟来作为其条件。
接着，如图7(a)所示，用溅射法在硅衬底30的上侧整个面形成厚度约50nm的第二氧化铝膜51，该第二氧化铝膜51用于从氢气和水分等的还原性物质中保护电容器电介质膜48a。然后，为了恢复因溅射法电容器电介质膜48a所受的损伤，在含有氧气的环境中进行约60分钟的使衬底温度为550℃的第三次还原退火。该还原退火与第一次即第二次同样，使用立式炉。
下面，如图7(b)所示，通过用光刻法对第一导电膜47和第二氧化铝膜51进行图案成形，将电容器电介质膜48a之下的第一导电膜47作为下部电极47a的同时，以覆盖该下部电极47a的方式留下第二氧化铝膜51。
之后，为了恢复在工艺中电容器电介质48a所受的损伤，以衬底温度550℃、处理时间60分钟的条件，在含有氧气的环境中对电容器电介质膜48a实施第四次还原退火。该还原退火，例如使用立式炉来进行。
通过到此为止的工序，在硅衬底30的单元(cell)区域形成有将下部电极47a、电容器电介质膜48a及上部电极49a依次层叠而成的电容器Q。
接着，如图8(a)所示，用溅射法在硅衬底30的上侧整个面上形成用于保护电容器电介质膜48a且厚度约20nm的第三氧化铝膜53。该第三氧化铝膜53与其下的第二氧化铝膜51共同防止氢气或水分等还原性物质到达到电容器电介质膜48a，从而起到抑制因电容器电介质48a被还原而导致其铁电特性劣化的作用。
然后，在衬底温度550℃、处理时间60分钟的条件下，在成为含有氧气的环境的立式炉内，对电容器电介质膜48a实施第五次还原退火。
接着，通过使用TEOS气体的等离子体CVD法，在上述第三氧化铝膜53上形成厚度约1500nm的氧化硅膜，并将该氧化硅膜作为第二绝缘膜55。之后，用CMP法研磨第二绝缘膜55的上表面，以此进行平坦化处理。
下面，对得到如图8(b)所示的截面结构为止的工序进行说明。
首先，在第二绝缘膜55上涂敷光致抗蚀剂，并对其进行曝光、显影，从而形成第一抗蚀图案57。如图所示，该第一抗蚀图案57在第一～第三源极/漏极区域39a～30c上具有孔状的第一～第三窗57a～57c的同时，在布线36上具有第四窗57d。
接着，通过将第一抗蚀图案57用作掩模，从第二绝缘膜55干蚀刻到覆盖绝缘膜44为止，在第一～第四窗57a～57d之下的这些绝缘膜中形成第一～第四接触孔58a～58d。
该干蚀刻是在平行平板型等离子体蚀刻装置(未图示)中以三个步骤的蚀刻进行的。在其第一步骤的蚀刻中将C4F8、O2以及Ar的混合气体用作蚀刻气体，将覆盖绝缘膜44作为蚀刻阻止膜，并从第二绝缘膜55蚀刻到第一绝缘膜45为止。
在接着的第二步骤中，使用O2和Ar的混合气体作为蚀刻气体，并通过这些气体的溅射作用，除去因第一步骤而生成在孔内的蚀刻生成物。
然后，在第三步骤的蚀刻中，将C4F8、CF4、O2以及Ar的混合气体作为蚀刻气体来蚀刻覆盖绝缘膜44。
结束上述的蚀刻之后，第一抗蚀图案57被除去。
下面，对得到如图9(a)所示的截面结构为止的工序进行说明。
首先，通过溅射法在第一～第四接触孔58a～58d的内面和第二绝缘膜55的上表面上分别形成厚度为20nm、50nm的钛(Ti)膜和氮化钛(TiN)膜，并将这些膜作为胶膜。然后，通过使用六氟化钨气体的CVD法在该胶膜上形成钨膜，用该钨膜完全填埋第一～第四接触孔58a～58d。
之后，用CMP法研磨并除去第二绝缘膜55上的多余的胶膜和钨膜，并将这些膜分别留在第一～第四接触孔58a～58d内作为第一～第四导电插塞60a～60d。
在这些导电插塞之中，第一～第三导电插塞58a～58c分别与第一～第三源极/漏极39a～39c电连接。而且，第四导电插塞39d与其下方的配线36电连接。
另外，第一～第三导电插塞58a～58c主要由非常容易氧化的钨构成，因此，存在在含有氧气的环境中容易被氧化而引起接触不良的可能性。
因此，为了防止这些第一～第四导电插塞60a～60d被氧化，通过CVD法在这些插塞和第二绝缘膜55的每一个的上表面上形成厚度约100nm的氮氧化硅膜来作为防氧化绝缘膜61。
下面，对得到如图9(b)所示的截面结构为止的工序进行说明。
首先，在防氧化绝缘膜61上涂敷光致抗蚀剂，并对其进行曝光、显影，从而形成第二抗蚀图案63。如图所示，在上部电极49a和下部电极47a的每一个上的第二抗蚀图案63中，形成孔状的第五、第六窗63a、63b。
接着，通过将第二抗蚀图案63作为掩模，对防氧化绝缘膜61、第二绝缘膜55、以及第二、第三氧化铝膜51、53进行蚀刻，在上部电极49a和下部电极47a的每一个上形成第一、第二孔55a、55b。
之后，为了恢复因到此为止的工序电容器电介质膜48a所受的损伤，将硅衬底30放入到成为含有氧气的环境的立式炉内，在衬底温度500℃、处理时间60分钟的条件下，对电容器电介质膜48a实施第六次还原退火。
然后，除去第二抗蚀图案63之后，回蚀防氧化绝缘膜61并进行除去。
下面，对得到如图10(a)所示的截面结构为止的工序进行说明。
首先，通过溅射法在第二绝缘膜55和第一～第四导电插塞60a～60d的每一个的上表面及第一、第二孔55a、55b的内面上形成金属叠层膜。在本实施方式中，依次形成厚度约为150nm的氮化钛膜65a、厚度约为550nm的含铜铝膜65b、厚度约为5nm的钛膜65c以及厚度约为150nm的氮化钛膜65d，作为该金属叠层膜。
然后，通过光刻法对该金属叠层膜进行图案成形，以此在第二绝缘膜55上形成第一层金属布线65。在该第一层金属布线65之中，形成在电容器Q之上的金属布线经由上述的第一、第二孔55a、55b分别与上部电极49a、下部电极47a电连接。
之后，在氮气环境中以衬底温度350℃、处理时间60分钟的条件，对第二绝缘膜55进行退火来脱水。
接着，如图10(b)所示，通过溅射法形成氧化铝膜而作为覆盖第一层金属布线65和第二绝缘膜55的第一电容器保护绝缘膜66。
该第一电容器保护绝缘膜66除了具有阻挡氢气或水分等还原性物质来保护电容器电介质膜48a的功能之外，还具有减小后面通过等离子体CVD法在第一电容器保护绝缘膜66上形成绝缘膜时电容器电介质膜48a所受的等离子体损伤的功能。这些功能中，还原性物质的阻挡功能即使在第一电容器保护绝缘膜66的厚度为100nm以下也能够充分得到。另外，为了减小等离子体损伤，第一电容器保护绝缘膜66的厚度最低也需要20nm。根据上述的理由，第一电容器保护绝缘膜66的厚度优选是20nm以上100nm以下，在本实施方式中约为20nm。
此外，根据本申请的发明者的调查，用HDPCVD(High Density PlasmaCVD：高密度等离子体CVD法)法在第一层金属布线65上直接形成氧化硅膜时，若将衬底偏压变为零，则电容器Q几乎未被劣化。由此，能够推测出上述的等离子体损伤是在等离子体CVD法中施加衬底偏压的情况下变得明显。
另外，第一电容器保护绝缘膜66具有在之后的成膜工序中，抑制铝膜65b的表面上的水分分解为氢气的功能，即，作为表面反应防止膜的功能。
本实施方式的第一电容器保护绝缘膜66只要是具有上述的各功能，则不局限于氧化铝膜。
此外，作为与氧化铝膜具有相同功能的膜，有通过RF溅射法形成的氧化硅膜，也可以将该氧化硅膜形成为第一电容器保护绝缘膜66。此时，将频率为13.56MHz的高频电力(RF电力)的功率设为2KW的同时，使作为溅射气体的Ar气体和O2气体的流量分别为18sccm、2sccm，使溅射腔室内的压力为1pa，以此形成上述的氧化硅膜。
如上所述通过溅射法形成的氧化硅膜，因为膜密度低所以吸湿性高，与用CVD法形成氧化硅膜相比对水分或氢气等还原性物质的阻挡性优异。还有，氧化硅膜与氧化铝膜相比具有加工性良好的优点。
接着，如图11(a)所示，通过使用硅烷(SiH4)气体和N2O气体作为反应气体的等离子体CVD法，在第一电容器保护绝缘膜66上形成厚度约150nm的氮氧化硅膜，并将该氮氧化硅膜作为第一侧壁用绝缘膜67。此外，也可以形成氮化硅(SiN)膜作为第一侧壁用绝缘膜67，来代替氮氧化硅膜。
这样，即使用等离子体CVD法形成第一侧壁用绝缘膜67，也如上所述，其下方的第一电容器保护绝缘膜66起到吸收等离子体损伤的作用，因此，能够抑制电容器电介质膜48a经由第一层金属布线66受到等离子体损伤(plasma damage)。
而且，因为第一层金属布线65的侧面被第一电容器保护绝缘膜66所覆盖，所以包含在第一侧壁用绝缘膜67的成膜环境中的水分不会接触到铝膜65b。由此，能够防止因铝的还原作用而由水分中产生氢气，从而能够抑制电容器电介质膜48被该氢气还原。
另外，也可以用溅射法代替等离子体CVD法，形成第一侧壁用绝缘膜67。
在等离子体CVD法中，加热硅衬底30，并使用包含氢气的SiH4等气体作为反应气体，而且向硅衬底30容易施加偏置电压，因此，硅衬底30容易受等离子体损伤。但是，在溅射法中，不需要加热衬底的同时，靶或溅射环境中未包含氢气，溅射装置具有对硅衬底30难以施加偏置电压的结构，因此，与等离子体CVD法相比硅衬底30不容易受等离子体损伤。
由此，通过用溅射法形成第一侧壁用绝缘膜67，能够防止通过与电容器Q电连接的第一层金属布线66等离子体损伤进入到电容器电介质膜48a中，从而能够抑制在工序中电容器电介质48a劣化。
下面，如图11(b)所示，对第一侧壁用绝缘膜67进行回蚀，在第一层金属布线65旁边的第一电容器保护绝缘膜上形成第一绝缘侧壁67a。
该回蚀的条件虽未被特别限定，但在本实施方式中，使用平行平板型等离子体蚀刻腔室(未图示)，对与硅衬底30对置的喷头施加频率为13.56MHz、功率为400W的高频电力。然后，将CHF3、CF4、以及Ar作为蚀刻气体分别以40sccm、80sccm、1000sccm的流量供给到腔室的同时，用未图示的泵将腔室内减压到约1700mTorr左右，以此进行上述的回蚀。
此外，在该回蚀中，用光学终点监测仪器(EPD：End Point Detector)监视蚀刻的终点，并进行以膜厚换算为约10～20％左右的过度蚀刻。例如，在侧壁用绝缘膜67的厚度为100nm的情况下，恰好蚀刻完该厚度所需的蚀刻时间约为30秒钟，因此，超过的蚀刻时间约为5秒。
下面，对得到如图12所示的截面结构为止的工序进行说明。
首先，通过使用TEOS气体的等离子体CVD法，在第一电容器保护绝缘膜66和第一绝缘侧壁67a的每一个上形成氧化硅膜，并将该氧化硅膜作为第三绝缘膜68。此外，虽然对该第三绝缘膜68的膜厚未做特别的限定，但在本实施方式中将在第一层金属布线65上的第三绝缘膜68的膜厚设为约2600nm。
之后，通过CMP法研磨第三绝缘膜68的上表面以此进行平坦化处理。通过该CMP法，第三绝缘膜68在第一层金属布线65上的厚度约为1000nm。
接着，以衬底温度约350℃、处理时间约4分钟的条件，将第三绝缘膜68暴露在N2O等离子体中，以此对第三绝缘膜68的表面进行氮化处理。
然后，再次利用使用TEOS气体的等离子体CVD法，在第三绝缘膜68上形成厚度约100nm的氧化硅膜而作为第二盖绝缘膜69。
之后，再次进行N2O等离子体处理，对第二盖绝缘膜69的表面进行氮化处理。作为该N2O等离子体处理，例如采用衬底温度350℃、处理时间2分钟。
接着，为了防止包含在外部环境中的氢气或水分等的还原性物质到达电容器电介质膜48a，用溅射法在第二盖绝缘膜69上形成厚度约50nm且对这些物质具有优异的阻挡性的氧化铝膜，并将该氧化铝膜作为第二电容器保护绝缘膜70。
接着，通过使用TEOS气体的等离子体CVD法，在第二电容器保护绝缘膜70上形成氧化硅膜，并将该氧化硅膜作为第三盖绝缘膜71。该第三盖绝缘膜71的厚度，例如约为100nm。
之后，以衬底温度约350℃、处理时间约2分钟的条件，对第三盖绝缘膜71进行N2O等离子体处理，从而对该第三盖绝缘膜71的表面进行氮化处理。
下面，对得到如图13所示的截面结构为止的工序进行说明。
首先，通过在第三盖绝缘膜71上涂敷光致抗蚀剂，并对其进行曝光、显影，在第一层金属布线65上形成具有孔状的第七窗73a的第三抗蚀图案73。
接着，将硅衬底30放入到将下部电极和上部电极以对置的方式设置的平行平板型等离子体蚀刻腔室(未图示)内，将该硅衬底30承载在上述的下部电极上。而且，将C4F8、Ar、O2分别以20sccm、500sccm、12sccm的流量供给给腔室而作为蚀刻气体，而且用未图示的泵将腔室内的气体排出，从而将上述蚀刻气体的压力设为50mTorr。在该状态下，将频率为27.12MHz、功率为2000W的高频电力(源功率)施加到腔室的上部电极上的同时，将频率为800MHz、功率为900W的高频电力(偏置功率)施加到腔室的下部电极上，从而对蚀刻气体进行等离子体化处理，以此将腔室内变为蚀刻环境。
在这种蚀刻环境中，由氮氧化硅构成的第一绝缘侧壁67a的蚀刻速度比由氧化硅构成的第三绝缘膜68的蚀刻速度慢。
然后，通过将这种状态保持185秒钟，第七窗73a下的各绝缘膜66、68～71被上述的蚀刻环境蚀刻，在第一层金属布线65上形成第三孔74a。
在结束该蚀刻之后，除去第三蚀刻图案73a，并以清洗水清洗第三孔74a的内面。
虽然在图13中显示了第三孔74a和第一层金属布线65实现了所期望的对位的状态，但是，例如存在因为第一抗蚀图案73的位置偏移，而使第三孔74a的一部分从第一层金属布线65偏移的情况。
图23是如上所述的第三孔74a的一部分从第一层金属布线65上偏移的情况下的放大剖视图。
如上所述，在本实施方式中，在第一层金属布线65的旁边形成第一绝缘侧壁67a，并且以第一绝缘侧壁67a的蚀刻速度比第二绝缘膜68的蚀刻速度慢的蚀刻条件形成上述的第三孔74a。因此，即使如图所示第三孔74a的一部分从第一层金属布线65上偏移而与第一绝缘侧壁67a重叠，也因为在第一绝缘侧壁67a中蚀刻被吸收，所以在第三孔74a上不会形成在准备事项中所说明的槽。
因此，即使结束了上述的蚀刻，从由氧化铝构成的第一、第二电容器保护绝缘膜66、70发生的反应性差且除去困难的蚀刻生成物难以留在第三孔74a内。
还有，即使在蚀刻之后用清洗水清洗第三孔74a的内面，水也不容易留在第三孔74a内。
此外，在该蚀刻中，由氧化铝构成的第一电容器保护绝缘膜66或第二盖绝缘膜69的膜厚越厚则第一层金属布线65的最上层的氮化钛膜65d和第一电容器保护绝缘膜66的蚀刻选择比例越降低，从而在蚀刻生成物之中包含很多由氮化钛膜65d产生的物质。包含氮化钛的蚀刻生成物残留在第三孔74a之中，从而存在引起接触不良的可能性，因此最好尽量减少该蚀刻生成物。为此，在第一电容器保护绝缘膜66或第二盖绝缘膜69的厚度变得比本实施方式(第一电容器保护绝缘膜约为20nm、第二盖绝缘膜69约为50nm)的还厚的情况下，最好使该蚀刻时间短于上述的185秒钟，以便尽量不产生蚀刻生成物。
另外，通过溅射法将加工性上比氧化铝膜优异的氧化硅膜形成为第一电容器保护绝缘膜66的情况下，能够得到形成第三孔74a时通过蚀刻对第一电容器保护绝缘膜66进行开口处理变得容易，第三孔74a的加工精度提高的优点。
下面，对得到如图14所示的截面结构为止的工序进行说明。
首先，为了防止脱气从第三绝缘膜68漏到第三孔74a中，将第三孔74a的内面进行氮化处理。该氮化处理，例如以衬底温度350℃、氮气流量为201/分钟、以及处理时间为120分钟的条件，在氮气环境中进行。
接着，将第三孔74a之下的第一层金属布线65暴露在进行过等离子体化的氩环境中从而轻微地进行蚀刻，将第一层金属布线65的表面进行清洁化处理。此时的蚀刻量为例如50nm。
然后，通过溅射法在第三孔74a的内面和第三盖绝缘膜71的上表面上形成厚度约150nm的氮化钛膜，并将其作为第一胶膜76。
接着，通过使用六氟化钨气体的等离子体CVD法，在该第一胶膜76之上形成完全填埋第三孔74a的厚度，例如厚度为650nm的钨膜。之后，回蚀该钨膜并从第三盖绝缘膜71的上表面上除去，只在第三孔74a内留下该钨膜。由此，变成在第三孔74a内形成了第五导电插塞77，该第五导电插塞77与第一层金属布线65电连接并由钨构成。
此外，在本例中回蚀了钨膜，但也可以采用CMP法代替回蚀。
在此，如图23所说明的，在第三孔74a内未留下蚀刻生成物或清洗水等异物。由此，在第三孔74a内形成上述的钨膜时，即使硅衬底30被加热，也不产生因异物而引起的脱气，能够用钨膜良好地填埋第三孔74a。其结果，不会发生如预备事项中所说明的不能形成第五导电插塞77这样的问题，同时第五导电插塞77的接触阻抗不会降低，从而能够将第五导电插塞77和第一层金属布线65可靠地电连接。
下面，对得到如图15所示的截面结构为止的工序进行说明。
首先，用溅射法在上述的第五导电插塞77和第一胶膜76中的每一个的上表面上，形成金属叠层膜。该金属叠层膜为例如，从下开始厚度约550nm的含铜铝膜、厚度约为5nm的钛膜，然后是厚度约为150nm的氮化钛膜。
之后，通过光刻法，对该金属叠层膜和第一胶膜76进行图案成形，在第三盖绝缘膜71上形成由这些膜构成的第二层金属布线78。
此外，在第一层金属布线65上，如上所述形成第一电容器保护绝缘膜66，以此防止等离子体损伤经由第一层金属布线65传到电容器Q上。与此相对，因为第二层金属布线78离电容器Q远，所以即使在其上不形成由氧化铝构成的电容器保护绝缘膜，也几乎不存在因上述的等离子体损伤电容器Q劣化的情况。另外，通过等离子体CVD法在第二层金属布线65上进行成膜，即使在成膜时所生成的水分在铝膜的侧面分解而生成氢气，也因为第二层金属布线45离电容器Q远，并且氢气被第一、第二电容器保护绝缘膜66、77阻挡，所以该氢气几乎不会到达到电容器Q。
接着，如图16所示，用等离子体CVD法在第二层金属布线78和第三盖绝缘膜71中的每一个上，形成厚度约150nm的氮氧化硅膜作为第二侧壁用绝缘膜79。此外，第二侧壁用绝缘膜79不仅限于氮氧化硅膜，也可以是氮化硅膜。
另外，与第一侧壁用绝缘膜67(图11(a))同样，通过溅射法形成第二侧壁用绝缘膜79，从而通过与电容器Q电连接的第二层金属布线78，能够减小电容器电介质膜48a所受的等离子体损伤。
接着，如图17所示，对第二侧壁用绝缘膜79进行回蚀，在第二层金属布线78的旁边留作第二绝缘侧壁79a。此外，作为该回蚀的条件，采用与在图11(b)中所说明的第一侧壁用绝缘膜67的回蚀相同的条件。
接着，如图18所示，用使用TEOS气体的等离子体CVD法在硅衬底30的上侧整个面上形成厚度约2200nm的氧化硅膜，并将该氧化硅膜作为第四绝缘膜82。然后，用CMP法对第四绝缘膜82的上表面进行平坦化处理之后，在其上还形成厚度约为100nm的氧化硅膜作为第三盖绝缘膜83。
然后，用溅射法在第三盖绝缘膜83之上形成厚度约50nm的氧化铝膜，作为用于从还原性物质中保护电容器电介质膜48a的第三电容器保护绝缘膜84。
之后，通过使用TEOS气体的等离子体CVD法，在第三电容器保护绝缘膜84之上形成厚度约100nm的氧化硅膜，并将该氧化硅膜作为第四盖绝缘膜85。
下面，对得到如图19所示的截面结构为止的工序进行说明。
首先，在第四盖绝缘膜85之上涂敷光致抗蚀剂，并对其进行曝光、显影，以此在第二层金属布线78上形成具有孔状的第八窗88a的第四抗蚀图案88。
然后，在平行平板型等离子体蚀刻腔室内，通过以第四抗蚀图案88为掩模来对各绝缘膜82～85进行蚀刻，从而在第二层金属布线78上的这些绝缘膜中形成第四孔87a。
虽然此时的蚀刻条件未被特别限定，但在本实施方式中，将频率为27.12MHz、功率为2000W的高频电力(源功率)施加到腔室的上部电极的同时，将频率为800MHz、功率为900W的高频电力(偏置功率)施加到腔室的下部电极。然后，将流量分别为20sccm、500sccm、12sccm的C4F8、Ar、O2作为蚀刻气体供给到腔室内，从而使腔室内的压力稳定在约50mTorr。而且，蚀刻时间被设定为约190秒钟。
根据这种蚀刻条件，氮氧化硅膜的蚀刻速度变得比氧化硅膜的蚀刻速度慢。
因此，第四孔87a发生位置偏移，即使其一部分重叠在第二绝缘膜侧壁79a上，也因为在由氮氧化硅构成的第二绝缘侧壁79a中蚀刻被吸收，所以如预备事项中所说明的槽不会形成在第四孔87a的底部上。因此，能够使得蚀刻由氧化铝构成的第三电容器保护绝缘膜84时所生成的除去困难的蚀刻生成物、或清洗第四孔87a的内面时的清洗水难以留在第四孔87a里。
结束该蚀刻后，第四抗蚀图案88被除去。
接着，如图20所示，通过溅射法在第四孔87a的内面和第四盖绝缘膜85的上表面上形成厚度约150nm的氮化钛膜作为第二胶膜90。然后，用CVD法在第二胶膜90之上形成钨膜，并用该钨膜完全填埋第四孔87a。之后，用CMP法研磨并除去第四盖绝缘膜85上的多余的钨膜，只在第四孔87a内留下该钨膜作为第六导电插塞91。
如上所述，因为在第四孔87a之中不存在包含氧化铝的蚀刻生成物或清洗水等异物，所以即使在形成上述的钨膜时加热硅衬底30，在第四孔87a内也不会发生因异物而引起的脱气。为此，能够在第四孔87a内良好地形成钨膜，从而能够防止未形成第六导电插塞91等的问题。
下面，对得到如图21所示的截面结构为止的工序进行说明。
首先，用溅射法在第二胶膜90和第六导电插塞91中的每一个的上表面上，从下起依次形成厚度约550nm的含铜铝膜、厚度约5nm的钛膜、以及厚度约150nm的氮化钛膜。然后，通过光刻法对该金属叠层膜和其下的第二胶膜90进行图案成形，从而在第四盖绝缘膜85上形成第三层金属布线92和焊盘93。
接着，如图22所示，在第三层金属布线92和焊盘93中的每一个上，用CAD法形成厚度约100nm的氧化硅膜而作为第一覆盖膜95。而且，用CVD法在该第一覆盖膜95上形成厚度约350nm的氮化硅膜而作为第二覆盖膜96。
接着，通过光刻法对上述的第一、第二覆盖膜95、96进行图案成形。由此，在各绝缘膜95、96中形成露出焊盘93的开口95a。
之后，通过旋涂法在硅衬底30的上侧整个面上涂敷聚酰亚胺，转移到形成由聚酰亚胺构成的保护层的工序，但省略其详细说明。
由此，完成了本实施方式的半导体器件的基本结构。
根据本实施方式，如图23所示，用第一电容器保护绝缘膜66覆盖第一层金属布线65，之后形成第一绝缘侧壁67a和第三绝缘膜68。由此，因为第一层金属布线65不会直接暴露在第一绝缘侧壁67a或第三绝缘膜68的成膜环境中所包含的等离子体中，所以能够减小电容器电介质膜48a(参照图12)经由第一层金属布线65而受到的等离子体损伤，从而能够形成具有电容器电介质膜48a的电容器Q，该电容器电介质膜48a具有优异的铁电特性。
与此相对，在已述的专利文献1～6、8、9中，不形成相当于上述的第一电容器保护绝缘膜66的膜，而在布线的侧面直接形成绝缘侧壁，因此，不能减小如上所述的等离子体损伤，从而导致电容器电介质48a劣化。另外，在专利文献7中，因为由导电膜构成侧壁，所以相邻的布线之间的间隔变短与侧壁对应的距离，从而布线之间的寄生电容增加以使不利于器件的高速化。
而且，在本实施方式中，由容易回蚀的氮氧化硅膜或氮化硅膜构成第一侧壁用绝缘膜67，因此，与由难以蚀刻的氧化铝构成侧壁的专利文献2相比，能够容易地形成第一绝缘侧壁67a。
还有，在本实施方式中，如图23所说明，以第一绝缘侧壁67a的蚀刻速度比第三绝缘膜68的蚀刻速度慢的蚀刻条件，蚀刻第一层金属布线65上的第三绝缘膜68，从而形成第三孔74a。
由此，例如即使第三孔74a位置偏移，其一部分重叠在第一绝缘膜侧壁67a上，也因为形成第三孔74a时的蚀刻在第一绝缘侧壁67a中被吸收，所以在第三孔74a的底部不会形成槽。为此，因为包含化学上除去困难的氧化铝的蚀刻生成物，或清洗水等异物不进入到该槽中，所以能够回避由于这些异物的原因而使第五导电插塞77成为未形成，或者第五导电插塞77的接触阻抗上升的问题。
下面的表1是表示为了确认第一绝缘侧壁67a的效果本发明者进行的调查结果的表。
表1
在该调查中所使用的样本中，不形成第一绝缘侧壁67a。而代替此，通过将第一电容器保护绝缘膜66的厚度加厚，使第一层金属布线65侧面的第一电容器保护绝缘膜66具有作为蚀刻阻止膜的功能。
另外，在该调查中，在六英寸的硅衬底30上以平均位置偏移量为130nm的方式有意识地产生第三孔74a的位置偏移，通过使用光学缺陷检测装置，调查成为未形成的第五导电插塞77在衬底30的面内存在多少。
如表1所示，第一电容器保护绝缘膜60的厚度为20nm的情况下(条件1)，在硅衬底30的面内产生了67个缺陷。
但是，将第一电容器保护绝缘膜60的厚度增加变为50nm时(条件4)，缺陷的个数减少到1个。还有，使上述的厚度为60nm(条件5)时，缺陷变成了2个。
通过这些结果，能够知道将第一电容器保护绝缘膜66越加厚缺陷数越减少。
可以认为这是因为如下原因，即，若将第一电容器保护绝缘膜66加厚，则在第一层金属布线65的侧面上的第一电容器保护绝缘膜66就变成具有与第一绝缘侧壁67a相同的作为抗蚀阻止膜的功能，从而不在第三孔74a的从第一层金属布线65上脱离的部分中形成槽。由此，可以推测为：即使是如本实施方式形成第一绝缘侧壁67a的情况下，也降低第五导电插塞77成为未形成状态的可能性。
此外，在上述图23中，在第一层金属布线65的上表面形成有第一电容器保护绝缘膜66，但本发明不局限于此。例如，可以如图24所示，将形成第一绝缘侧壁67a时的回蚀时间变长，或将在该回蚀中的第一电容器保护绝缘膜66和第二绝缘膜55的蚀刻选择比变小，以此蚀刻并除去第一层金属布线65的上表面的第一电容器保护绝缘膜66。
即使采用如图24这样的结构，也如上所述，第三孔74a和第一层金属布线65位置偏移时，能够防止在第三孔74a中形成槽。
另外，如图24所示，即使从第二绝缘膜55和第一层金属布线65中的每一个的上表面上除去了第一电容器保护绝缘膜66，也因为在第一层金属布线65的侧面中残留了第一电容器保护绝缘膜66，所以第三绝缘膜68成膜时第一层金属布线65的侧面不暴露在等离子体中，能够某种程度地降低通过该第一层金属布线65等离子体损伤传到电容器电介质膜48a上。
(3)第二实施方式
在上述的第一实施方式中，对将本发明应用于平面型FeRAM中的情况进行了说明。与此相对，在本实施方式中，将本发明应用于电容器的下部电极与其下的导电插塞直接连接的堆叠型FeRAM中。
图25～图32是本发明的第二实施方式的半导体器件的制造过程中的剖视图。
最初，对得到如图25(a)所示的截面结构为止的工序进行说明。
首先，在硅衬底100上形成STI用的槽，在该槽里填埋氧化硅膜来作为元件隔离绝缘膜101，并用该元件隔离绝缘膜101来划定硅衬底100的有源区域。
接着，在硅衬底100的有源区域里离子注入硼而作为p型杂质，从而形成p阱102。
接着，通过对硅衬底100的表面进行热氧化处理，形成成为栅极绝缘膜103的热氧化膜，还在其上依次形成非晶态硅膜和钨硅化物膜。之后，通过光刻法对这些非晶态硅膜和钨硅化物膜进行图案成形，从而形成构成字线的一部分的两个栅电极104。
然后，以这些栅电极104为掩模并向硅衬底100离子注入n型杂质，在各栅电极104旁边的硅衬底上形成第一、第二源极/漏极延伸区105a、105b。在本实施方式中采用磷，作为该n型杂质。
还有，在硅衬底的上侧整个面上形成氧化硅膜等绝缘膜，回蚀该绝缘膜并在栅电极104的旁边留作绝缘隔离物106。
接着，通过将该绝缘隔离物105和栅电极104为掩模的离子注入，向硅衬底100中导入砷等n型杂质，在栅电极104侧方的硅衬底100上形成第一、第二源极/漏极区域107a、107b。
还有，通过溅射法，在硅衬底100的上侧整个面上，形成钴膜作为高熔点金属膜。然后，通过加热该高熔点金属膜使其与硅产生反应，从而第一、第二源极/漏极区域107a、107b中的硅衬底100上形成钴硅化物层等高熔点硅化物层108，从而降低各源极/漏极区域107a、107b的阻抗。
之后，湿蚀刻并除去在元件隔离绝缘膜101上等成为未反应的高熔点金属层。
通过到此为止的工序，在硅衬底100的有源区域里形成了由栅极绝缘膜103、栅电极104、以及第一、第二源极/漏极区域107a、107b等构成的第一、第二MOS晶体管TR1、TR2。
下面，对得到如图25(b)所示的截面结构为止的工序进行说明。
首先，通过等离子体CVD法，在硅衬底100的上侧整个面上，依次形成由氮氧化硅膜构成的覆盖绝缘膜111和由氧化硅膜构成的第一绝缘膜112。之后，为了消除反映栅电极104的形状而形成在第一绝缘膜112的上表面上的凹凸，通过CMP法研磨第一绝缘膜112的上表面来进行平坦化处理。
接着，通过光刻法对这些覆盖绝缘膜111和第一绝缘膜112进行图案成形，在第一源极/漏极区域107a上形成第一接触孔112a。
之后，将主要由钨构成的第一导电插塞114a形成在该第一接触孔112a内。
接着，为了防止在工序中该第一导电插塞114a氧化，通过等离子体CVD法在第一导电插塞114a和第一绝缘膜112中的每一个的上表面上，形成厚度为100～500nm的氮氧化硅膜或氮化硅膜来作为第一防氧化绝缘膜113。
还有，对从该第一防氧化绝缘膜113到覆盖绝缘膜111为止进行图案成形，以此在第二源极/漏极区域107b上的这些绝缘膜中形成第二接触孔112b。
下面，对得到如图25(c)所示的截面结构为止的工序进行说明。
首先，在第二接触孔112b的内面和第一防氧化绝缘膜113的上表面上，通过溅射法依次形成厚度约30nm的钛膜和厚度约50nm的氮化钛膜，并将这些作为胶膜。然后，通过CVD法，在该胶膜上形成钨膜，并用该钨膜完全填埋第二接触孔112b。之后，通过CMP法研磨并除去第一防氧化绝缘膜113上的多余的胶膜和钨膜，只在第二接触孔112b内留下这些绝缘膜作为第二导电插塞114b。
下面，对得到如图26(a)所示的截面结构为止的工序进行说明。
首先，通过DC溅射法在第二导电插塞114b和第一防氧化绝缘膜113中的每一个的上表面上形成铱膜，并将该铱膜作为第一导电膜117。该铱膜的成膜条件虽未被特别限定，但在本实施方式中，使施加到溅射靶的DC电力的功率为0.5KW，使作为溅射气体的氩气的压力为0.11Pa，使衬底温度为500℃，而且使成膜时间为335秒钟。
还有，通过MOCVD法在该第一导电膜117之上形成PZT膜作为铁电膜118。使用在该MOCVD法中的有机材料和其流量并未特别限定。在本实施方式中，THF(Tetra-Hydro-Furan：四氢呋喃)的流量为0.474ml/分钟，使将作为Pb原料的Pb(DPM)2以0.3mol/l的浓度溶解到THF中的溶液的流量为0.326ml/分钟，使将作为Zr原料的Zr(dmhd)4以0.3mol/l的浓度溶解到THF中的溶液的流量为0.2ml/分钟，使将作为Ti原料的Ti(O-iPr)2(DPM)2以0.3mol/l的浓度溶解到THF中的溶液的流量为0.2ml/分钟。然后，被气化器气化了的这些溶液供给给反应器内，以成膜压力为约5Torr，衬底温度为500℃的条件形成上述的铁电膜118。
接着，通过溅射法在铁电膜118上形成厚度约200nm的氧化铱膜，将其作为第二导电膜119。
接着，为了恢复在形成该第二导电膜119时铁电膜118所受到的损伤，使用内部含有氧气的环境的立式炉，以衬底温度为500℃、处理时间为60分钟的条件，对铁电膜118实施还原退火。
之后，在第二导电膜119上依次形成氮化钛膜和氧化硅膜之后，对这些膜进行图案成形，形成电容器平面形状的硬掩模120。
接着，如图26(b)所示，以将硬掩模120作为蚀刻掩模的方式将第一导电膜117、铁电膜118、以及第二导电膜119一并进行干蚀刻，从而形成将下部电极117a、电容器电介质膜118a、以及上部电极119a依次层叠而成的电容器Q。
之后，硬掩模120被除去。
接着，如图26(c)所示，例如通过将TMA(trimethyl alminium：三甲基铝)和O3作为原料来使用的ALD(Atomic Layer Deposition：原子层沉积)法，在第一防氧化绝缘膜113的上表面和电容器Q的表面上形成厚度约20nm的第一氧化铝膜121。该第一氧化铝膜121起到从氢气或水分等还原性物质中保护电容器电介质膜118a的作用。另外，作为电容器电介质膜118a的成膜方法，采用了能够形成具有优异的阶梯覆盖(step coverage)特性的膜的ALD法，因此，即使随着微细化相邻的电容器Q彼此的间隔变窄，也能够在电容器Q的侧面能够以充分的厚度形成第一氧化铝膜121。
之后，为了恢复电容器电介质膜118a所受到的损伤，在含有氧气的环境中进行使衬底温度为650℃的还原退火。该还原退火，例如使用立式炉来进行。
接着，如图27(a)所示，通过使用TEOS气体的等离子体CVD法，在第一氧化铝膜121上形成氧化硅膜而作为第二绝缘膜122，用该第二绝缘膜122填埋相邻接的电容器Q之间的空隙。之后，通过CMP法研磨第二绝缘膜122的上表面使其平坦化的同时，使得第二绝缘膜122在上部电极119a上的厚度约为300nm。
之后，对第二绝缘膜122进行退火，从而使第二绝缘膜122脱水。
接着，如图27(b)所示，为了自还原性环境中保护电容器电介质膜118a，用溅射法在平坦化过的第二绝缘膜122上形成厚度约50nm的第二氧化铝膜123。
还有，如图27(c)所示，通过使用TEOS气体的等离子体CVD法，在该第二氧化铝膜123上形成厚度约为100nm的氧化硅膜，并将其作为第一盖绝缘膜124。
下面，对得到如图28(a)所示的截面结构为止的工序进行说明。
首先，通过光刻法对各绝缘膜113、121～124进行图案成形，在第一导电插塞114a上的这些绝缘膜中形成第一孔122a。
然后，通过溅射法在该第一孔122a的内面和第一盖绝缘膜124上表面上，以约50nm的厚度依次形成钛膜和氮化钛膜而作为胶膜。还有，用CVD法在该胶膜上形成钨膜，并用该钨膜完全填埋第一孔122a。之后，用CMP法研磨并除去第一盖绝缘膜124上的多余的胶膜和钨膜，只在第一孔122a内留下这些膜作为第三导电插塞125。
接着，如图28(b)所示，在第一盖绝缘膜124和第三导电插塞125中的每一个的上表面上，用CVD法形成厚度约100nm的氮氧化硅膜，并将其作为防氧化绝缘膜130。
然后，通过光刻法，对从防氧化绝缘膜130到第一氧化铝膜121为止进行图案成形，在上部电极119a上的第二绝缘膜22中形成第二孔131。由于形成第二孔131而受到损伤的电容器Q通过退火来进行恢复。例如在含有氧气的环境中使衬底温度为550℃来进行约60分钟该退火。
另外，通过在该退火之前如上所述预先形成防氧化绝缘膜130，以此能够防止在退火中第三导电插塞125被氧化而引起接触不良。
然后，结束该退火后，通过回蚀除去防氧化绝缘膜130。
下面，对得到如图29(a)所示的截面结构为止的工序进行说明。
首先，通过溅射法在第二孔131的内面和第一盖绝缘膜124的上表面上形成多层金属膜。例如，依次形成厚度约为60nm的钛膜、厚度约为30nm的氮化钛膜、厚度约为400nm的含铜铝膜、厚度约为5nm的钛膜以及厚度约为70nm的氮化钛膜，作为该金属膜。
之后，通过光刻法对多层金属膜进行图案成形，形成通过第二孔131与上部电极119a电连接的第一层金属布线133。
接着，如图29(b)所示，在第一盖绝缘膜124和第一层金属布线133中的每一个的上表面上，通过溅射法形成厚度约20nm的氧化铝膜，并将该氧化铝膜作为第一电容器保护绝缘膜134。该第一电容器保护绝缘膜134对还原性物质、例如氢气或水分具有优异的阻挡性，从而起到防止因这些物质从外部侵入而导致电容器电介质膜118a劣化的作用。
接着，如图30(a)所示，通过等离子体CVD法在第一电容器保护绝缘膜134上形成厚度约150nm的氮氧化硅膜来作为侧壁用绝缘膜136。此外，侧壁用绝缘膜136不局限于氮氧化硅膜，也可以将通过等离子体CVD法形成的氮化硅膜用作侧壁用绝缘膜136。
还有，通过用溅射法来代替等离子体CVD法形成侧壁用绝缘膜136，如第一实施方式所说明，能够减小电容器电介质118a经由第一层金属布线133受到的等离子体损伤。
接着，如图30(b)所示，通过等离子体蚀刻回蚀上述的侧壁用绝缘膜136，将该侧壁用绝缘膜136留在第一层金属布线133的旁边而作为绝缘侧壁136a。
该回蚀是，例如在平行平板型等离子体蚀刻腔室内进行。而且，在本实施方式中，对以与硅衬底100相对置的方式设置在该腔室内的喷头，施加频率为13.56MHz、功率为400W的高频电力。还有，将CHF3、CF4、以及Ar作为蚀刻气体分别以40sccm、80sccm、1000sccm的流量供给到腔室的同时，用未图示的泵将腔室内压力减到约1700mTorr左右，以此进行上述的回蚀。
另外，在该例子中，在回蚀之后在第一层金属布线133的上表面还留下了第一电容器保护绝缘膜134，但也可以通过将上述回蚀变为过度蚀刻的样子，在形成绝缘侧壁136a时将第一电容器保护绝缘膜134从第一层金属布线133的上表面除去。
接着，如图31(a)所示，通过使用TEOS气体的等离子体CVD法，在第一电容器保护绝缘膜134和绝缘侧壁136a中的每一个上形成氧化硅膜，并将该氧化硅膜作为第三绝缘膜141。
之后，通过用CMP法对第三绝缘膜141的上表面进行研磨，从而对反映第一层金属布线133的形状而形成在第三绝缘膜141的上表面上的凹凸进行平坦化处理。
接着，作为从还原性物质中保护电容器电介质膜118a的第二电容器保护绝缘膜142，用溅射法在第三绝缘膜141上形成厚度约50nm的氧化铝膜。
还有，通过使用TEOS气体的等离子体CVD法，在第二电容器保护绝缘膜142上形成氧化硅膜，并将该氧化硅膜作为第二盖绝缘膜143。该第二盖绝缘膜143的厚度例如约为100nm。
下面，对得到如图31(b)所示的截面结构为止的工序进行说明。
首先，通过在第二盖绝缘膜143上涂敷光致抗蚀剂，并对其进行曝光、显影，从而在第一层金属布线133上形成具有孔状的窗145a的抗蚀图案145。
然后，通过上述的窗145a干蚀刻各绝缘膜134、141～143，从而在第一层金属布线133之上的这些绝缘膜中形成第二孔141a。
该蚀刻的条件虽未被特别限定，但在本实施方式中，使用平行平板型等离子体蚀刻腔室(未图示)，向该腔室中将C4F8、Ar、O2作为蚀刻气体分别以20sccm、500sccm、12sccm的流量供给。然后，用未图示的泵将腔室内的气体排出使得蚀刻气体的压力减到50mTorr左右之后，将频率为27.12MHz、功率为2000W的高频电力(源功率)施加到腔室的上部电极上的同时，将频率为800MHz、功率为900W的高频电力(偏置功率)施加到腔室的下部电极上，从而使蚀刻气体等离子体化。
根据这种蚀刻条件，由氮氧化硅构成的绝缘侧壁136a的蚀刻速度比由氧化硅构成的第三绝缘膜141的蚀刻速度慢。因此，例如即使第二孔141a位置偏移而其一部分从第一层金属布线133上偏移，也因为绝缘侧壁136a成为蚀刻阻止膜，所以不会在第二孔141a的底部形成槽。
因此，形成第二孔141a时，从由氧化铝构成的第一、第二电容器保护绝缘膜134、142产生的反应性差的蚀刻生成物难以留在第二孔141a中。同样，即使在该蚀刻之后用清洗水清洗第二孔141a内，水也难以残留在第二孔141a中。
之后，抗蚀图案145被除去。
下面，对得到如图32(a)所示的截面结构为止的工序进行说明。
首先，用溅射法在第二孔141a的内面和第二盖绝缘膜143的上表面上，形成氮化钛膜而作为胶膜。然后，用CVD法在该胶膜上形成钨膜，用该钨膜完全填埋第二孔141a。还有，用CMP法研磨并除去第二盖绝缘膜143上的多余的胶膜和钨膜，只在第二孔141a内留下这些膜而作为第二导电插塞150。
该第二导电插塞150，与第二源极/漏极区域107b之上的第一层金属布线133电连接，从而构成位线的一部分。
如上所述，即使第二孔141a和第一层金属布线133位置偏移，在第二孔141a从第一层金属布线133上偏移的部分中不会形成包含氧化铝的蚀刻生成物等异物容易残留的槽。因此，形成上述钨膜时，因为从被加热的异物发生的脱气减少，所以能够避免因该脱气而引起的第二导电插塞150成为未形成的问题。
接着，如图32(b)所示，在第二盖绝缘膜143和第二导电插塞150中的每一个上形成多层金属膜之后，对该多层金属膜进行图案成形，并将其作为第二层金属布线151。
由此，完成了本实施方式的半导体器件的基本结构。
根据上述的本实施方式，如参照图31(b)所说明的，在第一层金属布线133的旁边形成绝缘侧壁136a，以该绝缘侧壁136a的蚀刻速度比第三绝缘膜141的蚀刻速度慢的蚀刻条件形成第二孔141a。
根据上述，与第一实施方式相同，即使第二孔141a位置偏移而其一部分与绝缘侧壁136a重叠在，也不会在第二孔141a的位置偏移的部分之下形成细槽。因此，除去困难的包含氧化铝膜的蚀刻生成物或清洗水等异物进不到该槽中。其结果，在第二孔141a内形成第二导电插塞150(参照图32(a))时，几乎不产生因被加热的异物而引起的脱气，因此，不会导致因脱气而使第二导电插塞150成为未形成，或者第二导电插塞150和第一层金属布线133的接触阻抗下降的问题，从而能够提供一种具有高可靠性的FeRAM。

Claims (20)

1.一种半导体器件的制造方法，其特征在于，包括：
在半导体衬底上形成第一绝缘膜的工序；
在上述第一绝缘膜上形成电容器的工序，其中，该电容器具有下部电极、电容器电介质膜以及上部电极，该电容器电介质膜由铁电材料构成；
形成覆盖上述电容器的第二绝缘膜的工序；
在上述第二绝缘膜上形成金属布线的工序；
形成第一电容器保护绝缘膜的工序，该第一电容器保护绝缘膜覆盖上述金属布线和上述第二绝缘膜；
在上述金属布线旁边的上述第一电容器保护绝缘膜上形成绝缘侧壁的工序；
在上述绝缘侧壁上形成第三绝缘膜，并利用该第三绝缘膜覆盖上述金属布线的工序；
以上述绝缘侧壁的蚀刻速度比上述第三绝缘膜的蚀刻速度慢的蚀刻条件，选择性地蚀刻上述第三绝缘膜，以此在上述金属布线上的上述第三绝缘膜形成孔的工序；
在上述孔内，形成与上述金属布线相连接的导电插塞的工序。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，形成由氮化硅或氮氧化硅构成的侧壁而作为上述绝缘侧壁。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，形成上述绝缘侧壁的工序包括：
在上述第一电容器保护绝缘膜上形成侧壁用绝缘膜的工序；
对上述侧壁用绝缘膜进行回蚀，以此在上述金属布线的旁边留下上述侧壁用绝缘膜而作为上述绝缘侧壁的工序。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，在形成上述侧壁用绝缘膜的工序中，通过溅射法形成该侧壁用绝缘膜。
5.如权利要求3所述的半导体器件的制造方法，其特征在于，在对上述侧壁用绝缘膜进行回蚀的工序中，蚀刻除去上述金属布线上表面的上述第一电容器保护绝缘膜，从而使上述金属布线的上述上表面露出。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成上述第一电容器保护绝缘膜的工序中，形成氧化铝膜而作为该第一电容器保护绝缘膜。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，上述氧化铝膜的厚度为20nm以上、100nm以下。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成上述第一电容器保护绝缘膜的工序中，通过溅射法形成氧化硅膜而作为该第一电容器保护绝缘膜。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成上述孔的工序之后，包括清洗该孔的内面的工序。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成上述导电插塞的工序中，形成包含钨的插塞。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，形成上述导电插塞的工序包括：
在上述孔的内面形成胶膜的工序；
在上述胶膜上，形成能够填埋上述孔的厚度的钨膜的工序。
12.如权利要求1所述的半导体器件的制造方法，其特征在于，形成包含铝膜的金属叠层膜而作为上述金属布线。
13.如权利要求12所述的半导体器件的制造方法，其特征在于，形成氮化钛膜而作为上述金属叠层膜的最上层的膜。
14.如权利要求1所述的半导体器件的制造方法，其特征在于，
包括在上述第三绝缘膜上形成第二电容器保护绝缘膜的工序，
在形成上述孔的工序中，贯穿上述第二电容器保护绝缘膜而形成该孔。
15.如权利要求14所述的半导体器件的制造方法，其特征在于，在形成上述第二电容器保护绝缘膜的工序中，形成氧化铝膜而作为该第二电容器保护绝缘膜。
16.一种半导体器件，其特征在于，具有：
半导体衬底；
第一绝缘膜，其形成在上述半导体衬底上；
电容器，其形成在上述第一绝缘膜上，并具有下部电极、电容器电介质膜以及上部电极，该电容器电介质膜由铁电材料构成；
第二绝缘膜，其形成在上述电容器上；
金属布线，其形成在上述第二绝缘膜上；
第一电容器保护绝缘膜，其至少形成在上述金属布线的侧面；
绝缘侧壁，其形成在上述金属布线旁边的上述第一电容器保护绝缘膜上；
第三绝缘膜，其形成在上述金属布线和上述绝缘侧壁的每一个上，并在上述金属布线上具有孔；
导电插塞，其形成在上述孔内，并与上述金属布线相连接。
17.如权利要求16所述的半导体器件，其特征在于，
上述绝缘侧壁由氮化硅或氮氧化硅构成，
上述第三绝缘膜由氧化硅构成。
18.如权利要求16所述的半导体器件，其特征在于，上述第一电容器保护绝缘膜还形成在上述第二绝缘膜和上述金属布线的每一个的上表面。
19.如权利要求16所述的半导体器件，其特征在于，上述第一电容器保护绝缘膜由氧化铝膜构成。
20.如权利要求16所述的半导体器件，其特征在于，在上述第三绝缘膜上形成有第二电容器保护绝缘膜。
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